KR101064537B1 - 각판형 칩 저항기의 제조 방법 및 각판형 칩 저항기 - Google Patents

각판형 칩 저항기의 제조 방법 및 각판형 칩 저항기 Download PDF

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Abstract

저항값의 제어가 간편하고, 고신뢰성을 가지는 전극부 구조를 가지는 각판형 칩 저항기가 용이하게 저비용으로 얻어지는 제조 방법 및 이 방법에 의해 얻어지는, 특히 저저항값에 있어서 우수한 특성을 나타내는 각판형 칩 저항기를 제공한다. 본 발명의 제조 방법은, 소정의 폭 및 두께의 저항용 띠형상 합금판(10)을 준비하는 공정(A)과, 상기 띠형상 합금판의 길이 방향을 따라, 이 합금판의 상하면 각각의 중앙부에 절연성 보호막(11a, 11b)을 소정 폭으로 각 1개 형성하는 공정(B)과, 상기 보호막의 양측에 표전극(12a), 이전극(12c) 및 단면전극(12b)을 일체로 설치한 전극층(12)을 전기 도금에 의해 형성하는 공정(C)과, 얻어진 보호막 및 전극층에 의해 피복된 띠형상 합금판을 소정 길이로 가로 방향으로 절단하는 공정(D)을 포함하고, 공정(A)에 있어서의 띠형상 합금판의 두께, 공정(B)에 있어서의 보호막의 형성폭 및 공정(D)에 있어서의 절단길이를 조정하여 저항값을 소정 범위 내로 제어한다.
저항값, 전극부, 각판형 칩 저항기, 저항용 띠형상 합금판, 절연성 보호막, 표전극, 이전극, 단면전극, 전극층, 보호막, 절단길이

Description

각판형 칩 저항기의 제조 방법 및 각판형 칩 저항기{METHOD FOR MANUFACTURING RECTANGULAR PLATE TYPE CHIP RESISTOR AND RECTANGULAR PLATE TYPE CHIP RESISTOR}
본 발명은 저항값의 제어가 간편하고, 고신뢰성을 가지는 전극부 구조를 가지는 각판형 칩 저항기를 용이하게 저비용으로 얻는 것이 가능한 각판형 칩 저항기의 제조 방법 및 이 제조 방법에 의해 얻어지는, 특히 저저항용으로 유용한 각판형 칩 저항기에 관한 것이다.
칩 저항기는 일반적으로 절연 기판 상에 저항막 및 전극층을 인쇄 등에 의해 형성한 후, 기판을 가로 세로로 절단하거나 펀칭하여 제조되고 있다. 이 경우, 최종적인 저항값의 조정은 저항막에 슬릿이나 슬롯을 설치하여 조정하는 경우가 많다.
한편, 특허문헌 1 및 2에는, 예를 들어 상기 절연 기판을 사용하지 않고, 어느 정도의 두께를 가지는 저항용 합금판에 전극층을 설치한 각판형 칩 저항기도 제안되어 있다.
특허문헌 1에 기재된 칩 저항기의 제조 방법에 있어서는, 금속 저항판의 상하면에 복수의 절연층과, 그 각각의 절연층의 양측에 표전극층 및 이전극층을 형성 한 후, 이 절연층에 평행하게 저항용 합금판을 절단한다. 이 절단에는 고가인 금형이 필요하게 된다. 그 다음에 절단한 합금판의 양단부에는 땜납에 의한 단면전극층을 형성할 필요가 있고, 또한 이 단면전극층을 형성한 후에 각판형 칩 저항기로 하기 위해서 상기 절연층을 가로지르는 방향으로 추가적으로 합금판을 절단할 필요가 있다. 이와 같이, 인용문헌 1에 기재된 제조 방법에서는, 최초의 절단 후에 단면전극층의 형성을 행하고, 또한 그 후 다시 절단 공정을 행하기 때문에 제조 공정이 번잡해지기 쉽다. 또 이와 같은 제조 방법에 의해 얻어지는 칩 저항기는 단면전극을 표전극 및 이전극과 동시에 형성할 수 없으므로 각 전극의 재료나 두께가 상이하여, 전극부의 밀착성이나 전극부 구조의 신뢰성이 반드시 충분하다고는 할 수 없다.
특허문헌 2에는, 기재된 각판형 칩 저항기를 소정의 저항값으로 하기 위해서 저항소자에 복수의 슬롯 또는 슬릿을 형성할 필요가 있는 것이 기재되어 있다. 그리고 이 문헌에는, 이와 같은 슬릿 등을 형성하지 않고 저항값을 조정하는 것이 가능한 간편한 칩 저항기의 제조 방법에 대해서는 기재가 없다.
[특허문헌 1] : 일본 특허 공개 2004-319787호 공보
[특허문헌 2] : 일본 특허 공고 평 7-38321호 공보
(발명의 개시)
(발명이 해결하고자 하는 과제)
본 발명의 과제는 저항값의 제어가 간편하고, 고신뢰성을 기대할 수 있는 전극부 구조를 가지는 각판형 칩 저항기를 용이하게 저비용으로 얻는 것이 가능한 제조 방법 및 이 제조 방법에 의해 얻어지는, 특히 저저항값에 있어서 우수한 특성을 나타내는 각판형 칩 저항기를 제공하는 것에 있다.
본 발명의 다른 과제는 전극부의 밀착성을 향상시키고, 원하는 저항값으로 제어된 저항기를 용이하게 또한 효율적으로 얻을 수 있는 각판형 칩 저항기의 제조 방법을 제공하는 것에 있다.
(과제를 해결하기 위한 수단)
본 발명에 의하면, 소정의 폭 및 두께의 저항용 띠형상 합금판을 준비하는 공정(A)과, 상기 띠형상 합금판의 길이 방향을 따라, 이 합금판의 상하면 각각의 중앙부에 절연성 보호막을 소정 폭으로 각 1개 형성하는 공정(B)과, 상기 보호막의 양측에 표전극, 이전극 및 단면전극을 일체로 설치한 전극층을 전기 도금에 의해 형성하는 공정(C)과, 공정(C)에서 얻어진 보호막 및 전극층에 의해 피복된 띠형상 합금판을 소정 길이로 가로 방향으로 절단하는 공정(D)을 포함하고, 공정(A)에 있어서의 띠형상 합금판의 두께, 공정(B)에 있어서의 보호막의 형성폭 및 공정(D)에 있어서의 절단길이를 조정하여 저항값을 소정 범위 내로 제어하는 것을 특징으로 하는 각판형 칩 저항기의 제조 방법이 제공된다.
또 본 발명에 의하면, 상기 제조 방법에 의해 얻어진 각판형 칩 저항기로서, 저항용 합금판의 상하면에 절연성의 보호막을 구비하고, 이 보호막의 양측에 표전극, 이전극 및 단면전극이 일체적으로 대략 동일 두께의 층구조에 의해 형성된 전극부를 구비하고, 또한 저항값 조정을 위한 슬릿 또는 슬롯을 가지고 있지 않는 각판형 칩 저항기가 제공된다.
(발명의 효과)
본 발명의 각판형 칩 저항기의 제조 방법은, 상기 공정(A)~(D)을 포함하므로, 고신뢰성을 가지는 전극부 구조를 가지는 각판형 칩 저항기를 용이하게 저비용으로 얻을 수 있다. 또 공정(A)에 있어서의 띠형상 합금판의 두께, 공정(B)에 있어서의 보호막의 형성폭 및 공정(D)에 있어서의 절단길이를 조정한다는 간편한 방법에 의해 저항값을 소정 범위 내로 제어하므로, 저항값 조정을 위한 슬릿 또는 슬롯의 형성이 필요없어, 고신뢰성의 칩 저항기의 저비용에 의한 고효율 생산이 가능하다.
본 발명의 각판형 칩 저항기는 절연성의 보호막의 양측에 일체적으로 대략 동일 두께의 층구조에 의해 형성된 표전극, 이전극 및 단면전극을 구비하므로, 이 전극부 구조의 신뢰성이 높고, 저항값 및 저항 온도 계수(TCR)의 신뢰성도 높으며, 0.5~30mΩ의 저항값 범위에서, 그 중 특히 1~15mΩ의 저항값 범위에서 유용하다.
도 1은 본 발명의 제조 방법의 각 공정을 설명하기 위한 개략 설명도이다.
도 2는 도 1(C)에서의 X-X면에 있어서의 단면도이다.
<부호의 설명>
10 : 저항용 띠형상 합금판
11a, 11b : 절연성 보호막
12a : 표전극
12b : 단면전극
12c : 이전극
(발명을 실시하기 위한 최선의 형태)
이하, 본 발명을 더욱 상세하게 설명한다.
본 발명의 제조 방법에 있어서는, 우선 소정의 폭 및 두께의 저항용 띠형상 합금판을 준비하는 공정(A)을 행한다.
저항용 띠형상 합금판을 제조하기 위한 합금으로서는, 예를 들어 구리-니켈 합금, 망간-구리-니켈 합금, 구리-망간-주석계 합금 등의 구리계 합금, 니켈-크롬계 합금, 철-크롬계 합금 등의 공지된 저항용 합금을 들 수 있고, 특히, 후술하는 전극부의 밀착성이나, 저저항값에 있어서의 신뢰성의 점에서 구리계 합금 또는 철-크롬계 합금의 사용이 바람직하다.
저항용 띠형상 합금판의 소정의 폭 및 두께는 원하는 저항값에 따라 적당히 선택할 수 있고, 특히 두께는 그 재질이나 원하는 저항값에 맞추어, 예를 들어 0.1~0.4mm의 범위에서 적당히 결정할 수 있다. O.1mm 미만에서는 저항기로서의 강도가 부족하여, 예를 들어 저항기 자체의 구부러짐이 발생할 우려가 있고, 또한 회로배선판에 그 저항기를 탑재시킬 때에 소정의 위치에 실장되지 않는 등의 트러블이 발생할 우려가 있다. 한편, 0.4mm를 넘으면 공정(D)에 있어서의 절단의 치수 정밀도의 저하, 그 생산성의 저하 등을 일으킬 우려가 있다.
또 소정의 폭은 통상 최종적으로 얻어지는 칩 저항기의 대략 길이 방향 길이 가 되도록 선택할 수 있다.
이와 같은 띠형상 합금판은, 예를 들어 원하는 합금의 잉곳을 공지된 방법으로 압연 및 열에 의한 아닐링을 반복하여 소정 두께로 한 후, 소정 폭의 띠형상으로 절단하는 방법 등에 의해 제조할 수 있다.
본 발명의 제조 방법에 있어서는, 그 다음에 상기 띠형상 합금판의 길이 방향을 따라, 이 합금판의 상하면 각각의 중앙부에 절연성 보호막을 소정 폭으로 각 1개 형성하는 공정(B)을 행한다.
절연성 보호막의 형성은 에폭시 수지 등의 통상의 절연성 보호 재료를 스크린 인쇄법 등에 의해 형성할 수 있다. 이 절연 보호막의 형성에 있어서는 이 보호막의 밀착성을 향상시키기 위해서, 통상 공정(A)에서 준비한 띠형상 합금판의 표면을 탈지하고 추가로 조화(粗化) 등을 행한다. 또 보호막의 인쇄 후에 있어서는 보호막의 고정을 위해서 통상 150~250℃ 정도로 베이킹하므로, 그 때에 띠형상 합금판의 표면에 산화막이 형성되는 경우에는 이 산화막을 에칭 등에 의해 제거하는 것이 바람직하다.
절연성 보호막의 두께는 상기 베이킹 후의 두께로 통상 15~25μm의 범위에서 적당히 선택할 수 있다. 15μm 미만에서는 보호막으로서 그 도막의 강도 부족을 일으킬 우려가 있고, 25μm를 넘으면 상기 보호 재료의 스크린 인쇄에 의한 패턴 치수의 정밀도가 저하하여, 전극 사이의 불균일이 커지고, 출현 저항값의 불균일도 커질 우려가 있다.
상기 절연성 보호막의 형성폭의 결정은 후술하는 표전극 및 이전극의 형성폭 을 결정하여 저항값의 조정에 이용할 수 있다. 절연성 보호막의 형성폭을 넓게 하면 즉 표전극 및 이전극의 형성폭을 좁게 하면 통상 저항값을 높일 수 있고, 반대의 경우에는 저항값을 낮출 수 있다.
본 발명의 제조 방법에 있어서는, 그 다음에 상기 보호막의 양측에 표전극, 이전극 및 단면전극을 일체로 설치한 전극층을 전기 도금에 의해 형성하는 공정(C)을 행한다.
공정(C)에 있어서는, 전기 도금에 의해 전극층을 형성하므로, 공정(B)에 의해 형성한 절연성 보호막이 형성되어 있지 않는 띠형상 합금판의 표면 전체에 대략 동일 두께로 전극층을 형성할 수 있다.
전극층의 형성에 있어서는, 이 전극층의 밀착성을 향상시키기 위해서 통상 스트라이크 도금을 시행한 후, 전극용 금속 도금을 행하여, 전극층을 복수층에 의해 형성할 수 있다. 또 전기 도금을 패널 도금 방식으로 행함으로써, 표전극, 이전극 및 단면전극에 상당하는 개소의 각 층의 두께를 대략 균일하게 할 수 있어 전극의 신뢰성을 향상시킬 수 있다.
전극층의 두께는 전극으로서의 납땜성과 저항값을 저감하는 것 등의 기능을 만족시키기 위해서, 통상 상기 서술한 절연성 보호막의 두께보다 두껍거나, 혹은 대략 동일한 정도의 두께로 하는 것이 바람직하다.
공정(C)에 있어서의 전극층의 형성에 있어서, 특히 띠형상 합금판의 합금으로서, 상기 서술한 구리-망간-주석계 합금 등의 구리계 합금이나, 철-크롬계 합금을 사용하는 경우, 전극층의 밀착성을 보다 향상시켜, 후술하는 공정(D)에 있어서 의 절단시 등에 전극층의 벗겨짐 등이 발생하여 제조의 수율을 저하시키는 것을 방지하기 위해서, 니켈 스트라이크 도금, 구리 도금, 니켈 도금 및 주석 도금을 이 순서대로 패널 도금하는 것이 가장 바람직하다. 스트라이크 도금으로서 구리 스트라이크 도금이나 금 스트라이크 도금 등을 사용하는 경우에는 공정(D)에 있어서의 전극층의 벗겨짐이 발생할 확률이 높아진다. 또 최종적으로 주석 도금을 시행하지 않는 경우에는 얻어지는 저항기를 땜납의 리플로우에 의해 실장할 때에 땜납 젖음성이 저하할 우려가 있다. 또한 구리 도금과 주석 도금 사이에 니켈 도금을 시행하지 않는 경우에는 상기 실장시에 구리 도금이 확산되고, 전극의 신뢰성이 저하할 우려가 있다.
여기서 각 도금에 사용하는 도금욕 및 도금 조건은 적당히 선택하여 결정할 수 있다. 예를 들어 니켈 스트라이크 도금은 염화니켈욕 및 염산을 사용하여 고전류, 단시간의 조건에서 행할 수 있다. 또 구리 도금 후의 니켈 도금에는 와트욕을 사용하여 행할 수 있다.
본 발명의 제조 방법에서는, 그 다음에 공정(C)에서 얻어진 보호막 및 전극층에 의해 피복된 띠형상 합금판을 소정 길이로 가로 방향으로 절단하는 공정(D)을 행함으로써, 원하는 각판형 칩 저항기를 얻을 수 있다.
공정(D)에 있어서, 절단길이를 조정함으로써 얻어지는 저항기의 저항값을 조정할 수 있다. 통상 이 절단길이를 길게 함으로써 저항값을 낮출 수 있고, 반대로 짧게 함으로써 저항값을 높일 수 있다.
따라서, 상기 서술한 공정(A)에 있어서의 띠형상 합금판의 두께, 공정(B)에 있어서의 보호막의 형성폭 및 당해 공정(D)에 있어서의 절단길이를 조정함으로써 저항값을 소정 범위 내로 제어할 수 있어, 저항값의 조정에 통상 행해지는 저항체에 대한 슬릿의 형성 등을 행할 필요가 없다.
이상의 공정(A)~(D)을 이하에 도면을 참조하여 간단하게 설명한다. 도 1은 본 발명의 제조 방법의 각 공정을 설명하기 위한 개략 설명도이며, 도 1(A)는 공정(A)에 있어서 준비하는 저항용 띠형상 합금판(10)을 도시한다.
도 1(B)는 공정(B)에 있어서 상기 띠형상 합금판(10)의 길이 방향을 따라, 이 합금판(10)의 상면 중앙부에 소정 폭으로 1개 형성한 절연성 보호막(11a)과, 이 합금판(10)의 하면 중앙부에 소정 폭으로 1개 형성한 절연성 보호막(11b)의 상태를 도시한다.
도 1(C)는 공정(C)에 있어서 상기 보호막(11a, 11b)의 양측에 표전극(12a), 이전극(12c) 및 단면전극(12b)을 일체로 설치한 전극층을 전기 도금에 의해 균일하게 형성한 상태를 도시한다. 여기서, 도 2는 도 1(C)에서의 X-X면에 있어서의 단면도이다.
그리고 본 발명의 제조 방법에 있어서는, 도 1(C) 및 도 2에 도시한 보호막(11a, 11b) 및 전극층(12)에 의해 피복된 띠형상 합금판(10)을 도 1(C)에 도시한 점선 부분의 소정 길이로 가로 방향으로 순차 절단함으로써 공정(D)을 실시하여 원하는 각판형 칩 저항기를 얻을 수 있다.
도 2에 있어서, 전극층(12)은 4층에 의해 형성되어 있지만, 각 층은 예를 들어 내측으로부터 니켈 스트라이크 도금층, 구리 도금층, 니켈 도금층 및 주석 도금 층으로 할 수 있다. 여기서, 전극층은 반드시 4층으로 할 필요는 없다.
본 발명의 각판형 칩 저항기는 예를 들어 도 2에 도시한 바와 같이 저항용 합금판(10)의 상하면에 절연성의 보호막(11a, 11b)을 구비하고, 이 보호막(11a, 11b)의 양측에 표전극(12a), 이전극(12c) 및 단면전극(12b)이 일체적으로 대략 동일 두께의 층구조에 의해 형성된 전극부(12)을 구비한다. 그리고 상기 서술한 바와 같이, 본 발명의 제조 방법에 의해 저항값을 제어하여 제조되어 있으므로, 저항값 조정을 위한 슬릿 또는 슬롯을 가지고 있지 않다.
이하, 본 발명을 실시예에 의해 더욱 상세하게 설명하는데, 본 발명은 이들에 한정되지 않는다.
(실시예 1)
<목적 저항값 1mΩ의 저항기의 제조>
길이 약 30cm, 폭 6.3mm±0.25mm 및 두께 0.23mm±0.07mm로 조정한 띠형상의 저항용, 구리-망간-주석(Cu-Mn-Sn) 합금판(체적 저항율 0.30μΩ·m)을 준비했다. 이 합금판은 후술하는 보호막의 밀착력을 향상시키는 것 등을 목적으로 하여, 과황산계의 액에 의해 미리 탈지 처리 및 조화 처리를 행했다.
그 다음에 각 띠형상의 합금판의 상하면의 중앙부에 각각 폭 1.9mm±0.25mm, 두께 약 20μm가 되도록 절연성 보호막을 도 1(B)에 도시한 바와 같이 스크린 인쇄에 의해 형성하여, 200℃에서 베이킹을 행하고 또한 산화막 제거를 행했다.
계속해서, 얻어진 각 띠형상의 합금판을 염화니켈 240g/L, 농염산 100ml/L의 우드욕을 사용하여 전류밀도 6A/dm2, 도금 시간 5분간, 액온 20℃로 니켈 스트라이크 도금을 시행했다. 그 결과, 보호막을 형성하고 있지 않는 각 띠형상의 합금판 표면에 두께 약 3μm의 니켈 스트라이크 도금층이 대략 균일하게 형성되었다. 계속해서, 상법에 의해 구리 전기 도금, 니켈 전기 도금 및 주석 전기 도금을 순차 실시하여, 니켈 스트라이크 도금층 상에 두께 약 40μm의 구리 도금층, 두께 약 5μm의 니켈 도금층 및 두께 약 5μm의 주석 도금층을 표전극, 이전극 그리고 단면전극에 상당하는 부분이 각각 균일 두께가 되도록 형성했다.
그 다음에 보호막 및 전극층에 피복된 띠형상의 합금판을 도 1(C)에 도시한 점선 부분에서 폭 3.2mm±0.25mm의 간격으로 절단하여, 목적으로 하는 저항값 1mΩ의 각판형 칩 저항기를 다수 제조했다. 이 때, 각 실시예에서의 절단시에 있어서, 전극층의 벗겨짐은 전혀 발생하지 않아, 전극층의 밀착성이 우수한 것을 알 수 있었다.
얻어진 각 각판형 칩 저항기에 대해서 이하의 측정을 행했다.
TCR 측정 ; 얻어진 칩 저항기로부터 랜덤으로 10개를 선택하여, 각 저항기의 25℃, -55℃ 및 125℃에 있어서의 저항값을 ADEX사제의 「AX-1152B DC Low-Ohm METER」를 사용하여 측정하고, 이하의 식에 따라서 각 온도에 있어서의 TCR을 산출했다. 결과를 표 1에 나타낸다.
(-55℃의 TCR값)=([(-55℃의 저항값)-(25℃의 저항값)]/(25℃의 저항값))×(1/(-55-25))×106
(125℃의 TCR값)=([(125℃의 저항값)-(25℃의 저항값)]/(25℃의 저항값))×(1/(125-25))×106
부하 수명 측정 ; 얻어진 칩 저항기로부터 랜덤으로 10개를 선택하여, 초기값으로서 각 저항기의 저항값을 측정했다. 그 다음에 각 저항기 10개를 정전류원에 직렬로 접속하고, 70℃±3℃의 주위온도에 있어서 정격전류 31.6A를 298시간, 500시간 및 1000시간 통전한 후의 각 저항기의 저항값을 측정하여 초기값과의 변화율을 구했다. 결과를 표 2에 나타낸다.
저항값 변동율 측정 ; 정격전력 1W에 있어서, 통전 전류 1.001A 및 정격전류인 31.6A에 있어서의 각 전압을 측정하여 저항값(측정 전압/통전 전류)을 산출하고 그 변동율을 구했다. 결과를 표 3에 나타낸다.
Figure 112009013491337-pct00001
Figure 112009013491337-pct00002
Figure 112009013491337-pct00003
(실시예 2)
<목적 저항값 10mΩ의 저항기의 제조>
길이 약 30cm, 폭 6.3mm±0.25mm 및 두께 0.20mm±0.07mm로 조정한 띠형상의 저항용 철-크롬-알루미늄(Fe-Cr-Al) 합금판(체적 저항율 1.30μΩ·m)을 준비했다. 이 합금판은 후술하는 보호막의 밀착력을 향상시키는 것 등을 목적으로 하여, 염화 제2철계의 액에 의해 미리 탈지 처리 및 조화 처리를 행했다.
그 다음에 각 띠형상의 합금판의 상하면의 중앙부에 각각 폭 4.3mm±0.25mm, 두께 약 20μm가 되도록, 절연성 보호막을 도 1(B)에 도시한 바와 같이 스크린 인쇄에 의해 형성하여, 200℃에서 베이킹을 행하고 또한 산화막 제거를 행했다.
계속해서, 얻어진 각 띠형상의 합금판을 염화니켈 240g/L, 농염산 100ml/L의 우드욕을 사용하여 전류밀도 6A/dm2, 도금 시간 5분간, 액온 20℃로 니켈 스트라이크 도금을 시행했다. 그 결과, 보호막을 형성하고 있지 않는 각 띠형상의 합금판 표면에 두께 약 3μm의 니켈 스트라이크 도금층이 대략 균일하게 형성되었다. 계속해서, 상법에 의해 구리 전기 도금, 니켈 전기 도금 및 주석 전기 도금을 순차 실시하여, 니켈 스트라이크 도금층 상에 두께 약 40μm의 구리 도금층, 두께 약 5μm의 니켈 도금층 및 두께 약 5μm의 주석 도금층을 표전극, 이전극 그리고 단면전극에 상당하는 부분이 각각 균일 두께가 되도록 형성했다.
그 다음에 보호막 및 전극층에 피복된 띠형상의 합금판을 도 1(C)에 도시한 점선 부분에서 폭 3.2mm±0.25mm의 간격으로 절단하여, 목적으로 하는 저항값 10mΩ의 각판형 칩 저항기를 다수 제조했다. 이 때, 각 실시예에서의 절단시에 있어서, 전극층의 벗겨짐은 전혀 발생하지 않아, 전극층의 밀착성이 우수한 것을 알 수 있었다.
얻어진 각 각판형 칩 저항기에 대해서, 실시예 1에 준하여 TCR 측정, 부하 수명 측정 및 저항값 변동율 측정을 행했다. 결과를 각각 표 4~6에 나타낸다.
또한 부하 수명 측정에 있어서의 정격전류는 10A로 하고, 실시예 1에 있어서의 298시간의 통전 시간을 250시간으로 했다. 또 저항값 변동율 측정은 정격전력 1W에 있어서, 통전 전류 1.003A 및 정격전류인 10A에 있어서의 각 전압을 측정하여 저항값을 산출하고 그 변동율을 구했다.
Figure 112009013491337-pct00004
Figure 112009013491337-pct00005
Figure 112009013491337-pct00006

Claims (5)

  1. 소정의 폭 및 두께의 저항용 띠형상 합금판을 준비하는 공정(A)과,
    상기 띠형상 합금판의 길이 방향을 따라, 이 합금판의 상하면 각각의 중앙부에 절연성 보호막을 소정 폭으로 각 1개 형성하는 공정(B)과,
    상기 보호막의 양측에 표전극, 이전극 및 단면전극을 일체로 설치한 전극층을 전기 도금에 의해 형성하는 공정(C)과,
    공정(C)에서 얻어진 보호막 및 전극층에 의해 피복된 띠형상 합금판을 소정길이로 가로 방향으로 절단하는 공정(D)을 포함하고,
    공정(C)에 있어서의 전극층의 형성을 니켈 스트라이크 도금, 구리 도금, 니켈 도금 및 주석 도금에 의해 이 순서대로 패널 도금하고,
    공정(A)에 있어서의 띠형상 합금판의 두께, 공정(B)에 있어서의 보호막의 형성폭 및 공정(D)에 있어서의 절단길이를 조정하여 저항값을 소정 범위 내로 제어하는 것을 특징으로 하는 각판형 칩 저항기의 제조 방법.
  2. 제1항에 있어서, 저항용 띠형상 합금판이 구리계 또는 철-크롬계의 띠형상 합금판인 것을 특징으로 하는 각판형 칩 저항기의 제조 방법.
  3. 삭제
  4. 제1항 또는 제2항에 기재된 제조 방법에 의해 얻어진 각판형 칩 저항기로서,
    저항용 합금판의 상하면에 절연성의 보호막을 구비하고, 이 보호막의 양측에 표전극, 이전극 및 단면전극이 일체적으로 동일 두께의 층구조에 의해 형성된 전극부를 구비하고, 또한 저항값 조정을 위한 슬릿 또는 슬롯을 가지고 있지 않는 것을 특징으로 하는 각판형 칩 저항기.
  5. 제4항에 있어서, 저항용 띠형상 합금판의 두께가 0.1~0.4㎜이며, 얻어지는 저항기의 저항값이 0.5~30mΩ인 것을 특징으로 하는 각판형 칩 저항기.
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