KR100981077B1 - 화합물 반도체 소자 - Google Patents

Abstract

화합물 반도체 소자(1)는 6방정계 단결정층(101), 상기 6방정계 단결정층의 표면상에 형성된 인화붕소계 반도체층(102) 및 상기 인화붕소계 반도체층상에 배치된 화합물 반도체층(103)의 적층 구조체(100), 및 상기 적층 구조상에 배치된 전극(108, 109)을 갖는 화합물 반도체를 포함하고, 여기서, 상기 인화붕소계 반도체층은 상기 6방정계 단결정층의 (1.1.-2.0.)결정면으로 형성된 표면상에 배치된 6방정계 결정으로 형성된다.

화합물 반도체 소자

Description

화합물 반도체 소자{COMPOUND SEMICONDUCTOR DEVICE}

본 발명은 6방정계 단결정, 상기 단결정의 표면상에 형성된 인화붕소계 반도체층, 및 상기 인화붕소계 반도체층상의 화합물 반도체로 형성된 화합물 반도체를 구비한 적층 구조체상에 배치된 전극을 가짐으로써 구성된 화합물 반도체 소자에 관한 것이고, 상기 화합물 반도체 소자는 6방정계 결정의 상기 인화붕소계 반도체층과 상기 단결정층의 (1.1.-2.0.)결정면으로 형성된 표면상에 형성된다.

종래, JP-A HEI 2-288388호 등에 기재된 인화붕소계 반도체층이 예컨대, 입방정의 섬아연광(zinc-blende) 결정형 인화갈륨(GaP) 또는 탄화규소(SiC) 단결정으로 이루어지는 기판상에 형성되는 것이 기재되어 있다.

JP-A HEI-2-288371호 및 JP-A HEI 2-275682호에 있어서, 화합물 반도체 소자의 발광 다이오드(LED)가 기판, 그 상에 형성된 인화붕소계 반도체층 및 여기에 접합되어 배치된 III족 질화물 반도체층으로 이루어지는 것이 기재되어 있다. 미국특허 제6194744 B1에 있어서, 기판으로서 규소 단결정(규소)상에 단량체의 인화붕소(BP) 등의 인화붕소계 반도체층이 형성되어 있는 것이 기재되어 있다. 미국특허 제6069021호에 있어서, 규소 기판, 단량체 BP층, 및 그 상에 배치된 III족 질화물 반도체층을 구비한 적층 구조체로부터 LED를 구성하는 기술이 기재되어 있다.

JP-A HEI 2-275682호에 기재된 바와 같이, 단결정 기판상에 형성된 인화붕소계 반도체층의 사용에 의한 LED의 구성에 있어서, 종래에 입방정 섬아연광 결정성 인화붕소층상에 오믹 전극이 배치되어 있다. JP-A HEI 4-84486호에 기재되어 있는 바와 같이, 종래의 레이저 다이오드(LD)에 있어서도, 입방정 인화붕소층과의 접촉이 유지되도록 오믹 전극이 배치되어 있다.

또한, JP-B SHO 55-3834에 기재되어 있는 바와 같이, 종래, 블루 및 그린 LED가 질화 갈륨(GaN)으로 형성된 III족 질화물 반도체층을 구비하고, 단결정 기판상에 배치된 적층 구조체를 사용함으로써 구성되어 있다. JP-A HEI 4-213878호에 있어서, 예컨대, III족 질화물 반도체 재료로 형성된 클래층 및 발광층의 종래 접합에 의해 구성된 단파장 가시광 또는 근자외선 또는 자외선 LED의 발광부가 기재되어 있다.

JP-A HEI 10-287497호에 있어서, 고주파수에서 구동하는 전계 효과 트랜지스터(Field Effect Transistor; TFT)라도 예컨대, 실리콘 기판상에 배치된 질화 알루미늄-갈륨(Al_xGa_1-xN: 0≤X≤1) 등의 III족 질화물 반도체층을 구비한 적층 구조를 사용함으로써 구성되는 것이 기재되어 있다.

한편, JP-A 2004-186291호에 기재된 바와 같이, 클래드층으로서 입방정 섬아연광 결정 인화붕소계 반도체층을 사용한 이중 헤테로(Double-Hetero, DH)의 발광부를 구성하는 기술의 예가 알려져 있다.

JP-A HEI 3-87019호 기재된 바와 같이, 언더층으로 입방정 섬아연광 결정성 비화갈륨(GaAs)을 사용함으로써, 발광부를 구성하는 발광층 및 상기 발광층에 대한 배리어층으로서 작용하는 클래층을 구성하는 입방정 인화붕소계 반도체층이 형성될 수 있다.

기판이 규소로 형성되고, 상기 기판의 (111)결정면으로 형성된 표면상에 인화붕소계 반도체층을 성장시킨 경우라도, 최종적으로 성장된 상기 층은 다량의 적층 결함 및 쌍정 등의 결정 결함을 포함한다(T. Udagawa 및 G.Shimaoka, J. Ceramic Processing Res.,(Republic of Korea), Vol.4, No.2, 2003, 80-83페이지). 기판이 6방정계 6H형 SiC로 이루어지고, (0.0.0.1.)결정면 상에 단량체 BP층이 성장되는 경우, 최종적으로 성장된 층은 다량의 쌍정 등의 결정 결함을 포함한다(T. Udagawa et al, Appl. Surf. Sci.,(U.S.A.), Vol 244, 2004, 285-288페이지). 이러한 다량의 결정 결함을 포함하는 인화붕소계 반도체층을 구비한 적층 구조체를 사용하는 경우라도, 예컨대, 역방향으로 고전압을 갖고, 광전 변환에 고효율을 나타내는 LED가 안정하게 제조될 수 없다는 문제가 있다.

예컨대, 사파이어(α-Al₂O₃ 단결정)의 기판상에 성장된 GaN층이 전위 등의 결정 결함을 다량으로 포함한다. 발광층 등의 기능층에 전위 등의 결정 결함이 다량으로 포함된 III족 질화물 반도체층을 사용하는 경우라도 제조된 LED가 역방향으로 전압을 증가시키거나 또는 광전 변환의 효율성을 향상시킬 수 없는 문제가 있다. 또한, 예컨대, 다량으로 결정 결함을 포함한 III족 질화물 반도체층을 전자 수송층(채널층)으로서 사용함으로써 FET의 구성이 높은 전자 이동성을 획득하는 것의 실패로 인하여 출력 등의 고주파 특성이 충분히 만족스럽게 향상될 수 없다는 문제를 갖는다.

종래의 인화붕소계 반도체 재료 및 III족 질화물 반도체 재료로 이루어지는 박층이 반위상(anti-phase) 경계를 포함한다("Crystal Electron Microscopy", Hiroyasu Saka 저, Uchida Rokakuho Co.,Ltd. 편찬, 1997년 11월 25일, 제1판, 64~65페이지)(Y Abe 등, Journal of Crystal Growth(Holland), Vol 283, 2005, 41~47페이지). 종래, 결정성이 우수한 고품질의 반도체층을 사용함으로써, 화합물 반도체 소자가 제조될 수 없는 경우가 있다. 또한, 여기서, "반위상 영역(Anti-Phase Domain, APD)" 또는 "반위상 경계(Anti-Phase Boundary, APA)"란, 결정 중의 원자의 배열에 관한 위상이 180도(반주기)로 일탈되어 있는 경계를 말한다. 상기 경계는 2원 합금의 규칙상으로 빈번하게 발생한다.

다량으로 반위상 경계를 포함하고, 열악한 결정성을 나타내는 III족 질화물 반도체층 및 인화붕소계 결정층이 발광성의 효율성이 우수한 LED 및 전기 특성이 우수한 FET를 충분히 안정되게 얻고자 하는 수고를 방해한다.

상기 오믹 전극이 결정 결함을 다량으로 포함하는 입방정 인화붕소계 반도체층에 인접하여 배치되는 경우라도, 상기 소자를 구동시키는 구동 전류(소자 구동 전류, device-operating current)가 쌍정 등의 결정 결함을 통하여 바람직하지 않는 누설을 야기하므로 역방향으로 고전압을 갖고, 광전 변환의 고효율성을 나타내는 LED가 안정적으로 제조될 수 없다는 문제점을 갖는다. 결정 결함이 많은 입방정 인화붕소계 반도체층의 표면 상에 쇼트키 접촉(Schottky contact)이 배치된 경우라 도, 큰 누설 전류 및 부족한 절연파괴 전압(breakdown-voltage)으로부터 손상된 게이트 전극이 최종적으로 형성되고, 드래인 전류가 열악한 핀치 오프(pinch-off)성을 나타내므로 고주파 특성이 우수한 FET가 안정되게 제조될 수 없는 문제를 갖는다.

상술한 바와 같이, III족 질화 반도체 재료로 이루어지는 클래드층 및 발광층의 헤테로 접합에 의해 단파장 가시광 또는 근자외선 또는 자외선 LED의 발광부가 구성될 수 있다고 게시되어 있지만, 최종적으로 종래의 입방정 결정으로 이루어지는 언더층상에 형성된 인화붕소계 반도체층이 상기 언더층과의 불충분한 격자 매칭(lattice matching)으로 인하여 다량의 결정 결함이 포함되는 결정층이 된다. 상기 층은 예컨대, 언더층의 격자의 미스매칭으로 인하여, 최종적으로 다량의 쌍정 및 적층 결함 등의 면결함으로 포함하는 결정층이 된다는 문제를 갖는다. 상기 LED의 발광부가 상기 클래드층으로서, 예컨대, 결정 겸함을 다량 포함하는 인화붕소계 반도체층을 사용하여 제조되는 경우, 상기 발광층에 대하여 상기 LED를 구동시키기 위한 전류의 단락 흐름의 발생이 발광을 위한 표면 영역을 확장시키는 것을 억제하므로, 고휘도의 LED를 안정하게 제조하는 것은 아직 성공되지 않고 있다.

본 발명은 상기 종래 기술의 상황하에 제조되었고, 하기 목적을 향하여 이루어졌다.

(1) 본 발명은 인화붕소계 반도체층을 쌍점 및 적층 결함 등의 결정 결함을 적은 밀도로 포함시키고, 결정성을 우수하게 할 수 있고, 상기 인화붕소 반도체층을 사용하여 소자의 각종 성능을 향상시킬 수 있는 반도체 소자를 제공하는 것을 목적으로 한다.

(2) 또한, 본 발명은 기판상에 다량의 결정 결함을 포함하는 III족 질화물 반도체층을 제공하는 경우라도 결정성이 우수한 반도체층을 구비한 적층 구조체를 얻을 수 있고, 상기 소자의 특성을 향상시킬 수 있는 화합물 반도체 소자를 제공하는 것을 목적으로 한다.

(3) 또한, 본 발명은 소량의 반위상 경계만을 포함하는 고품질의 인화붕소계 반도체 재료 또는 III족 질화물 반도체 재료로 이루어지는 박층을 사용함으로써 광학 특성 및 전기 특성이 우수한 화합물 반도체 소자를 제조할 수 있는 화합물 반도체 소자를 제공하는 것을 목적으로 한다.

(4) 또한, 본 발명은 상기 소자 구동 전류의 누설을 감소시킬 수 있고, 발광 소자로서 광전 변환의 효율성을 높일 수 있고, 역방향으로의 전압을 감소시킬 수 있고, 전계 효과 트랜지스터로서 상기 게이트 전극에 높은 절연파괴 전압을 부여할 수 있으며, 상기 드래인 전류의 핀치 오프성을 개선시킬 수 있는 인화붕소계 반도체층을 구비한 반도체 소자를 제공하는 것을 목적으로 한다.

(5) 또한, 본 발명은 소량으로만 결정 결함을 포함하고, 발광성을 향상시키는 고품질의 인화붕소계 반도체층으로 DH 구조의 발광부를 구성하는 클래드층을 구성할 수 있는 반도체 발광 소자를 제공하는 것을 목적으로 한다.

상기 목적을 달성하고자 하는 관점에서, 본 발명의 제 1 실시형태는 6방정계 단결정, 상기 단결정의 표면상에 형성된 인화붕소계 반도체층 및 상기 인화붕소계 반도체층상에 배치되고, 화합물 반도체로 형성된 화합물 반도체층을 구비한 적층 구조체 상에 배치된 전극을 가짐으로써 구성된 화합물 반도체 소자에 대한 것이고, 상기 6방정계 결정으로 형성되고, 상기 단결정층의 (1.1.-2.0.)결정면으로 형성된 표면상에 배치된 인화붕소계 반도체층을 갖는 것을 특징으로 한다.

본 발명의 제 2 실시형태는 사파이어(α-알루미나 단결정)로 형성된 상기 본 발명의 제 1 실시형태 구성의 단결정을 갖는 것을 특징으로 한다.

본 발명의 제 3 실시형태는 6방정계 III족 질화물 반도체로 형성된 본 발명의 제 1 실시형태 구성의 단결정층을 갖는 것을 특징으로 한다.

본 발명의 제 4 실시형태는 (1.1.-2.0.)결정면을 표면으로 갖는 결정으로 형성된 본 발명의 제 1 실시형태 구성의 인화붕소계 반도체층을 갖는 것을 특징으로 한다.

본 발명의 제 5 실시형태는 (1.0.-1.0.)결정면을 표면으로 갖는 결정으로 형성된 본 발명의 제 1 실시형태 구성의 인화붕소계 반도체층을 갖는 것을 특징으로 한다.

본 발명의 제 6 실시형태는 상기 단결정의 c축의 길이와 실질적으로 동등한 층의 n(n은 상기 n은 2이상의 양의 정수를 나타낸다) 연속 (0.0.0.2.)결정면의 거리와 층의 두께 방향에 대해 실질적으로 평행하게 배치된 본 발명의 제 1 실시형태 구성의 인화붕소계 반도체층 내부에 (0.0.0.1.)결정면을 갖는 것을 특징으로 한다.

본 발명의 제 7 실시형태는 본 발명의 제 6 실시형태 구성의 상기 (0.0.0.2)결정면의 개수 n이 6이하인 것을 특징으로 한다.

본 발명의 제 8 실시형태는 6방정계 반도체 재료로 형성되는 본 발명의 제 1 실시형태 구성의 상기 화합물 반도체층을 갖는 것을 특징으로 한다.

본 발명의 제 9 실시형태는 계면으로서 (1.1.-2.0.)결정면을 따라 접합된 본 발명의 제 1 실시형태 구성의 상기 화합물 반도체층 및 상기 인화붕소계 반도체층을 갖는 것을 특징으로 한다.

본 발명의 제 10 실시형태는 계면으로서 (1.0.-1.0.)결정면을 따라 접합된 본 발명의 제 1 실시형태 구성의 상기 화합물 반도체층 및 상기 인화붕소계 반도체층을 갖는 것을 특징으로 한다.

본 발명의 제 11 실시형태는 상기 화합물 반도체의 적층 방향에 대해 평행하게 배치된 본 발명의 제 9 또는 제 10 실시형태 구성의 상기 인화붕소계 반도체층을 구성하는 상기 (0.0.0.1.)결정면 및 상기 화합물 반도체층을 구성하는 상기 (0.0.0.1.)결정면을 갖는 것을 특징으로 한다.

본 발명의 제 12 실시형태는 반위상 경계를 포함하지 않는 6방정계 인화붕소계 반도체로 형성된 본 발명의 제 1 실시형태 구성의 상기 인화붕소계 반도체층을 갖는 것을 특징으로 한다.

본 발명의 제 13 실시형태는 상기 화합물 반도체층을 구성하는 상기 (0.0.0.1.)결정면 및 상기 인화붕소계 반도체층을 구성하는 상기 (0.0.0.1.)결정면 모두에 대해 실질적으로 평행한 방향으로 상기 소자 구동 전류가 유동하도록 배치된 본 발명의 제 1 실시형태 구성의 상기 전극을 갖는 것을 특징으로 한다.

본 발명의 제 14 실시형태는 상기 화합물 반도체층을 구성하는 상기 (0.0.0.1.)결정면 및 상기 보론 파스파이드계 반도체층을 구성하는 (0.0.0.1.)결정면 모두에 대해 실질적으로 수직인 방향으로 상기 소자 구동 전류가 우동하도록 배치된 본 발명의 제 1 실시형태 구성의 상기 전극을 갖는 것을 특징으로 한다.

본 발명의 제 15 실시형태는 6방정계 단량체 인화붕소로 형성된 본 발명의 제 1 실시형태 구성의 상기 인화붕소계 반도체층을 갖는 것을 특징으로 한다.

본 발명의 제 16 실시형태는 본 발명의 제 14 실시형태 구성의 상기 6방정계 단량체 인화붕소계의 c축의 길이가 0.52nm이상이고 0.53nm이하의 범위내인 것을 특징으로 한다.

본 발명의 제 1 실시형태에 따라서, 6방정계 단결정, 상기 단결정의 표면상에 형성된 인화붕소계 반도체층 및 상기 인화붕소계 반도체층상에 배치되고, 화합물 반도체로 형성된 화합물 반도체층을 구비한 적층 구조체상에 배치된 전극을 가짐으로써 구성된 상기 화합물 반도체 소자는 6방정계 결정으로 형성된 상기 인화붕소계 반도체층과 상기 단결정층의 (1.1.-2.0.)결정면으로 형성된 표면상에 제공되므로, 작은 밀도만으로 쌍정 및 적층 결함 등의 결정 결함을 포함하고, 결정성이 우수한 인화붕소계 반도체층이 형성될 수 있다. 그 결과, 고성능의 반도체 소자를 제조하기 위하여, 결정성이 우수한 인화붕소계 반도체층이 사용될 수 있다.

본 발명의 제 2 실시형태에 따라서, 상기 6방정계 단결정층이 사파이어(α-알루미나 단결정)로 형성되고, 상기 6방정계 인화붕소계 반도체층이 (1.1.-2.0.)결정면으로 형성된 사파이어 표면상에 배치되므로, 상기 사파이어의 <1.-1.0.0.> 방향에 대해 평행하게 배향된 <1.-1.0.0.> 방향을 갖고, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 인화붕소계 반도체층이 안정되게 형성될 수 있다.

본 발명의 제 3 실시형태에 따라서, 상기 6방정계 단결정층이 III족 질화물 반도체로 형성되고, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체 및 상기 III족 질화물 반도체의 표면에 접합되어 배치된 6방정계 인화붕소계 반도체층으로 이루어지는 제 1 적층 구조부를 구비하므로, 상기 III족 질화물 반도체에 포함된 전위가 상기 적층 구조부의 계면을 투과하고, 상기 인화붕소계 반도체층측을 향하여 확장되는 것이 더욱 억제될 수 있다. 또한, 본 발명의 제 3 실시형태에 따라서, 상측 표면상에 상기 제 1 적층 구조부를 구성한 상기 6방정계 인화붕소계 반도체층이 6방정계 III족 질화물 반도체가 상측 표면에 더욱 접합되도록 함으로써, 제 2 적층 구조부를 구비할 수 있다. 상기 제 2 적층 구조부를 더 형성함으로써, 전위를 투과시키는 등의 결정 결함의 밀도를 더욱 저감시킨 III족 질화물 반도체를 제조할 수 있다. 따라서, 본 발명의 제 3 실시형태는 결정성이 우수한 반도체층을 구비한 적층 구조의 제조를 가능하게 하고, 특성이 우수한 화합물 반도체 소자의 제조를 가능하게 하는 효과를 나타낸다.

본 발명의 제 4 실시형태에 따라서, 상기 6방정계 인화붕소계 반도체층이 상기 6방정계 단결정층의 (1.1.-2.0.)결정면으로 형성된 표면 상에 배치되고, (1.1.-2.0.)결정면을 표면으로 갖는 결정으로 형성되므로, 상기 6방정계 단결정층의 <1.-1.0.0.>방향에 대해 평행하게 배향된 <1.-1.0.0.> 방향을 갖는 표면을 (1.1.-2.0.)결정면으로서 갖는 상기 6방정계 인화붕소계 반도체층이 안정하게 얻어질 수 있다. 상기 인화붕소계 반도체층은 적은 밀도로만 쌍정 등의 결정 결함을 포함하고, 결정성이 우수하다. 그 결과, 결정성이 우수한 6방정계 인화붕소계 반도체층이 고성능의 반도체 소자를 안정하게 형성하는데 사용될 수 있다. 또한, 본 발명의 제 4 실시형태는 표면에 접합된 (1.1.-2.0.)결정면을 갖고, (1.1.-2.0.)결정면을 표면으로 갖고, 수직 방향으로 배치된 (0.0.0.1.)결정면을 갖는 6방정계 인화붕소계 반도체 층을 상기 6방정계 단결정층의 표면을 구성하는 상기 (1.1.-2.0.)결정면상에 형성할 수 있고, 또한, 표면에 접합된 (1.1.-2.0.)결정면을 갖고, (1.1.-2.0.)결정면을 표면으로 갖고, 수직 방향으로 배치된 (0.0.0.1.)결정면을 갖는 6방정계 III족 질화물 반도체로 이루어지는 화합물 반도체를 인화붕소계 반도체층의 구조를 형성하는 (1.1.-2.0.)결정면상에 형성할 수 있다. 따라서, 본 발명의 제 4 실시형태는 상기 인화붕소계 반도체층 및 상기 화합물 반도체층이 각각 반위상 경게, 적층 결함 또는 쌍정 등의 결정 결함의 식별 가능한 표시는 실질적으로 나타나지 않고, 고강도의 광을 발하는 반도체 발광 소자를 제조하는 효과를 나타내는 층이 될 수 있다.

본 발명의 제 5 실시형태에 따라서, 상기 6방정계 인화붕소계 반도체층이 6방정계 단결정층의 (1.1.-2.0.)결정면으로 형성된 표면상에 배치되고, (1.0.-1.0.)결정면을 표면으로 갖는 결정으로 형성되므로, 상기 6방정계 단결정층의 <1.-1.0.0.> 방향에 대해 평행하게 배향된 <1.-1.0.0.>방향을 갖는 표면을 (1.0.-1.0.)결정면으로서 갖는 6방정계 인화붕소계 반도체층이 안정하게 얻어질 수 있다. 상기 인화붕소계 반도체층이 작은 밀도로만 쌍정 등의 결정 결함을 포함하고, 결정성이 우수하다. 따라서, 본 발명의 제 5 실시형태는 이와 같이 결정성이 우수한 6방정계 인화붕소계 반도체층을 사용함으로써 고성능의 반도체 소자를 안정하게 형성할 수 있다. 또한, 본 발명의 제 5 실시형태는 상기 표면에 접합된 (1.0.-1.0.)결정면을 갖고, (1.0.-1.0.)결정면을 표면으로 갖고, 수직 방향으로 배치된 (0.0.0.1.)결정면을 갖는 6방정계 인화붕소계 반도체층을 상기 6방정계 단결정의 표면을 구성하는 (1.1.-2.0.)결정면상에 형성할 수 있고, 또한, 표면에 접합된 [1.1.-2.0.]결정면을 갖고, (1.1.-2.0.)결정면을 표면으로 갖고, 수직 방향으로 배치된 (0.0.0.1.)결정면을 갖는 6방정계 III족 질화물 반도체로 형성된 화합물 반도체층을 인화붕소계 반도체층의 표면을 구성하는 (1.0.-1.0.)결정면상에 형성할 수 있다. 따라서, 본 발명의 제 5 실시형태는 상기 인화붕소계 반도체층 및 상기 화합물 반도체층이 각각 반위상 경게, 적층 결함 또는 쌍정 등의 결정 결함의 식별 가능한 표시는 실질적으로 나타내지 않고, 고강도의 광을 발하는 반도체 발광 소자를 제조하는 효과를 나타내는 층이 될 수 있다.

본 발명의 제 6 실시형태에 따라서, 상기 인화붕소계 반도체층은 상기 단결정의 c축의 길이와 실질적으로 동등한 층의 n(n은 2이상의 양의 정수를 나타냄) 연속 (0.0.0.2.)결정면의 거리와 상기 층의 두께 방향에 대해 실질적으로 평행하게 배치된 (0.0.0.1.)결정면을 내부에 갖는다. 상기 6방정계 인화붕소계 반도체가 상기 6방정계 단결정과 장주기 매칭성이 우수하므로, 최종적으로 상기 6방정계 인화붕소계 반도체는 소량만으로 결정 결함을 포함하고, 결정성이 우수하다. 따라서, 본 발명의 제 6 실시형태는 소량으로만 결정 결함을 포함하고, 결정성이 우수한 6방정계 인화붕소계 반도체로 화합물 반도체 소자를 형성할 수 있으므로 상기 화합물 반도체 소자의 특성을 향상시키는 효과를 나타낼 수 있다.

본 발명의 제 7 실시형태에 따라서, 상기 (0.0.0.2)결정면의 개수 n이 6이하이도록 인화붕소계 반도체층이 형성되므로, 얻어지는 6방정계 인화붕소계 반도체층은 소량으로만 부적합 전위를 포함하고, 우수한 품질을 갖는다. 상기 구성에 의하여, 본 발명의 제 7 실시형태는 전기 절연파괴 전압이 우수한 LED를 제작할 수 있는 효과를 나타낸다.

본 발명의 제 8 실시형태에 따라서, 상기 화합물 반도체층은 6방정계 반도체 재료로 형성되므로, 적은 밀도만으로 반위상 경계를 포함하고, 결정성이 우수한 III족 질화물 반도체층의 사용이 발광의 강도가 큰 단파장 가시광 LED의 제조를 가능하게 할 수 있다.

본 발명의 제 9 실시형태에 따라서, 상기 인화붕소계 반도체층 및 화합물 반도체층이 계면으로서 상기 (1.1.-2.0.)결정면을 따라서 접합되도록 형성되므로 반위상 경계를 포함하지 않는 6방정계 인화붕소계 반도체층 및 반위성 경계를 포함하지 않는 6방정계 화합물 반도체층으로 이루어지는 적층 구조체가 안정하게 형성될 수 있다. 따라서, 상기 적층 구조체에 의하여, 본 발명의 제 9 실시형태는 광학 특성 및 전기 특성이 우수한 단파장 가시광 LED 등의 반도체 소자의 제조를 안정하게 할 수 있다.

본 발명의 제 10 실시형태에 따라서, 상기 인화붕소계 반도체층 및 화합물 반도체층이 계면으로서 상기 (1.0.-1.0.)결정면을 따라서 접합하도록 형성되므로, 반위상 경계를 포함하지 않는 6방정계 인화붕소계 반도체층 및 반위상 경계를 포함하지 않는 6방정계 화합물 반도체층으로 이루어지는 적층 구조체가 안정하게 형성될 수 있다. 따라서, 본 발명의 제 10 실시형태는 예컨대, 상기 적층 구조체로 인하여 광학 특성 및 전기 특성이 우수한 단파장 가시광 LED의 제조를 안정하게 할 수 있다.

본 발명의 제 11 실시형태에 따라서, 상기 화합물 반도체층을 구성하는 상기 (0.0.0.1.)결정면 및 상기 인화붕소계 반도체층을 구성하는 (0.0.0.1.)결정면이 상기 화합물 반도체의 적층 방향에 대해 평행하게 배치되므로, 소자 구동 전류의 유동에 대한 내성이 감소될 수 있다. 따라서, 본 발명의 제 11 실시형태는 전력의 손실이 거의 없는 고주파 전계 효과 트랜지스터(TFT) 및 광전 변환의 고효율성을 나타내는 LED의 제조를 가능하게 한다.

본 발명의 제 12 실시형태에 따라서, 상기 인화붕소계 반도체는 반위상 경계를 포함하지 않는 6방정계 인화붕소계 반도체로 형성되므로, 예컨대, 화합물 반도체로 형성된 화합물 반도체층에 상기 인화붕소계 반도체를 접합시킴으로써 얻어진 생성물이 반위상 경계를 포함하지 않는 6방정계 화합물 반도체층을 배치하기 위한 재료층으로서 효율적으로 사용될 수 있다. 또한, 본 발명의 제 12 실시형태는 반위상 경계를 포함하지 않는 6방정계 화합물 반도체층이 예컨대, 발광층으로 사용될 수 있고, 그 결과, 고강도의 발광을 제공하는 반도체 발광 소자의 제조를 가능하게 한다.

본 발명의 제 13 실시형태에 따라서, 상기 인화붕소계 반도체층을 구성하는 상기 (0.0.0.1.)결정면 및 상기 화합물 반도체층을 구성하는 상기 (0.0.0.1.)결정면 모두에 대해 실질적으로 평행한 방향으로 소자 구동 전류가 유동하도록 전극이 배치되므로, 상기 소자 구동 전류가 더욱 원활하게 유동될 수 있다. 따라서, 본 발명의 제 13 실시형태는 예컨대, 순방향으로 작은 전류를 갖는 LED의 제조를 가능하게 할 수 있다.

본 발명의 제 14 실시형태에 따라서, 상기 인화붕소계 반도체층을 구성하는 상기 (0.0.0.1.)결정면 및 상기 화합물 반도체층을 구성하는 상기 (0.0.0.1.)결정면 모두에 대해 실질적으로 수직인 방향으로 소자 구동 전류가 유동되도록 전극이 배치되므로, 상기 소자 구동 전류는 작은 내성으로만 충돌하면서, 유동될 수 있다. 따라서, 본 발명의 제 14 실시형태는 발열로 인한 출력의 작은 손실만을 야기하는 고주파 전력 FET를 제조할 수 있게 한다.

본 발명의 제 15 실시형태에 따라서, 상기 인화붕소계 반도체층이 6방정계 단량체 인화붕소로 형성되므로, 작은 전류 누설만을 야기하는 쇼트키 접촉 또는 오믹 전극이 특히 적은 밀도로 결정 결함을 포함하는 6방정계 단량체 인화붕소층의 표면 상에 전극을 배치시킴으로써 적당하게 형성될 수 있다. 따라서, 본 발명의 제 15 실시형태는 높은 절연파괴 전압의 게이트 전극을 구비하고, 향상된 드래인 전류 피치 오프성을 부여한 FET 또는 광전류 변환의 고효율성을 갖는 발광 소자의 적당한 제공을 가능하게 할 수 있다.

본 발명의 제 16 실시형태에 따라서, 상기 인화붕소계 반도체층이 상기 인화붕소의 c축의 길이가 0.52nm이상이고, 0.53nm이하의 범위내가 되도록 6방정계 단량체 인화붕소로 형성되므로, 소량으로만 쌍정 및 적층 결함 등의 결정 결함을 포함하는 6방정계 단량체 인화붕소 결정으로 형성된 층(인화붕소 층)이 형성될 수 있다. 또한, 보다 우수한 품질의 화합물 반도체층이 결정성이 우수한 인화붕소층을 사용함으로써 얻어질 수 있다. 따라서, 본 발명의 제 16 실시형태는 결정성이 우수한 인화붕소계 반도체층으로 화합물 반도체 소자를 형성할 수 있고, 그 결과, 상기 화합물 반도체 소자의 특성을 향상시킬 수 있다.

도 1은 실시예 1에 기재된 LED를 설명하는 개략 평면도이다.

도 2는 도 1의 파선 II-II을 따른 LED를 나타내는 개략 단면도이다.

도 3은 c축에 대해 수직인 방향으로부터 본 6방정계 BP결정층의 원자의 배열을 나타내는 개략도이다.

도 4는 c축에 대해 평행한 방향으로부터 본 6방정계 BP결정층의 원자의 배열을 나타내는 개략도이다.

도 5는 6방정계 단결정층의 (0.0.0.1.)결정면에 대해 평행한 방향으로 전류가 유동되도록 하는 소자의 단면 구조를 나타내는 개략도이다.

도 6은 6방정계 단결정층의 (0.0.0.1.)결정면에 대해 수직 방향으로 전류가 유동되도록 하는 소자의 단면 구조를 나타내는 개략도이다.

도 7은 6방정계 단결정층의 (0.0.0.1.)결정면에 대해 수직인 방향으로 전류가 유동되도록 하는 MESFET의 단면 구조를 나타내는 개략도이다.

도 8은 실시예 2에 기재된 LED를 나타내는 개략 평면도이다.

도 9는 도 8의 파선 IX-IX를 따른 LED를 나타내는 개략 단면도이다.

도 10은 실시예 3에 기재된 LED를 나타내는 개략 평면도이다.

도 11은 도 10의 파선 XI-XI을 따른 LED를 나타내는 개략 단면도이다.

도 12는 실시예 4에 기재된 FET를 나타내는 개략 단면도이다.

도 13은 접합 영역에 있어서의 원자의 배열을 나타내는 개략도이다.

도 14는 실시예 5에 기재된 LED를 나타내는 개략 평면도이다.

도 15는 도 14의 파선 XV-XV를 따른 LED를 나타내는 개략 단면도이다.

도 16은 실시예 6에 기재된 LED를 나타내는 개략 평면도이다.

도 17은 도 16의 파선 XVII-XVII을 따른 LED를 나타내는 개략 단면도이다.

도 18은 장주기 매칭 접합계를 나타내는 개략도이다.

도 19는 실시예 7에 기재된 LED를 나타내는 개략 평면도이다.

도 20은 도 19의 파선 XX-XX을 따른 LED를 나타내는 개략 단면도이다.

도 21은 실시예 8에 기재된 LED를 나타내는 개략 평면도이다.

도 22는 도 21의 파선 XXII-XXII에 따른 LED를 나타내는 개략 단면도이다.

도 23은 실시예 9에 기재된 LED를 나타내는 개략 평면도이다.

도 24는 도 23의 파선 XXIV-XXIV에 따른 LED를 나타내는 개략 단면도이다.

도 25는 실시예 10에 기재된 LED의 FET를 나타내는 개략 단면도이다.

도 26은 실시예 11에 기재된 LED를 나타내는 개략 평면도이다.

도 27은 도 26의 파선 XXVII-XXVII에 따른 LED를 나타내는 개략 단면도이다.

도 28은 실시예 12에 기재된 LED를 나타내는 개략 단면도이다.

6방정계 단결정, 상기 단결정의 표면 상에 형성된 인화붕소계 반도체층 및 상기 인화붕소계 반도체층상에 배치되고, 화합물 반도체로 형성된 화합물 반도체층을 구비한 적층 구조체상에 배치된 전극을 가짐으로써 구성된 화합물 반도체 소자에 관한 것이고, 상기 화합물 반도체 소자는 6방정계 결정으로 형성된 상기 인화붕소계 반도체층과 단결정층의 (1.1.-2.0.)결정면으로 이루어지는 표면상에 형성되어 있다.

상기 인화붕소계 반도체층이 필수 성분 원소로서, 붕소(B) 및 인(P)을 함유하는 III-V족 화합물 반도체 재료로 이루어지는 결정층이다. 예컨대, 이것은 단량체 인화붕소(BP) 또는 중합체 B₆P(B₁₂P₂), 또는 성분 원소로서 붕소(B) 및 붕소 이외의 III족 원소를 함유하는 인화 붕소 알루미늄(B_1-XAl_XP, 여기서, 0<X<1), 인화 붕소 갈륨(B_1-XGa_XP, 여기서, 0<X<1) 및 인화 붕소 인듐(B_1-XIn_XP, 여기서, 0<X<1) 등의 멀티 유닛 혼합 결정으로 형성되는 반도체층이다. 한편, 상기 반도체층은 성분 원소로서 인(P) 이외의 다른 V족 원소를 함유하는 인화 붕소 질소(BN_YP_1-Y, 여기서, 0<Y<1) 및 인화 붕소 비소(BP_1-YAs_Y, 여기서, 0<Y<1) 등의 혼합 결정으로 형성된다. 붕소(B) 이외의 다른 III족 원소를 함유하는 혼합 결정에 있어서, 붕소(B) 이외의 다른 III족 원소의 바람직한 혼합비(상기 조성식에서 요소 X)는 0.40이하이다. 그 이유는 상기 조성물비(=X)가 0.40을 초과하는 경우, 6방정계가 아닌 입방정 결정인 인화붕소계 반도체층이 급격하게 형성되기 쉽기 때문이다.

여기서, "6방정계 결정으로 형성된 인화붕소계 반도체층 "이란, 필수 성분 원소로서 붕소(B) 및 인(P)을 함유하는 6방정계 결정층을 말한다. 결정 성장의 용이성 및 조성물 조절의 복잡성 등의 인자를 고려하여, 상기 6방정계 인화붕소계 반도체층이 단량체 인화붕소(BP)로 형성되는 것이 바람직하다. 상기 6방정계 단결정층의 구체예로서, 사파이어(α-Al₂O₃ 단결정) 및 우르차이트(Wurtzite) AlN 등의 III족 질화물 반도체 단결정 및 산화 아연(ZnO) 단결정, 2H형(우르차이트형) 또는 4H형 또는 6H형 탄화규소(SiC) 등의 벌크 단결정 또는 그들의 단결정층이 열거될 수 있다. 또한, LiAlO₂ 등의 입방정 결정상에 배치된 무극성 결정면을 표면으로 갖는 III족 질화물 반도체층이 예시될 수 있다. 특히, 본 발명에 의해 고안된 6방정계 인화붕소계 반도체층을 형성하기 위하여, 사파이어(α- 알루미나 단결정)기판이 가장 바람직하게 사용될 수 있다.

여기서, "6방정계 인화 붕소계 반도체층"이란, 단위 격자("Crystal Electron Microscopy", Hiroyasu Saka저, Uchida Rokakuho편찬, 1997년, 11월 25일, 제1판, 3-7페이지)로서 6방정계 브라베이 격자(Bravais lattice)를 갖는 6방정계 인화붕소계 반도체 재료를 말한다. 상기 6방정계 인화붕소계 반도체층 중, 특히, 반위상 경계를 포함하지 않는 6방정계 인화붕소계 반도체층이 6방정계 단결정을 언더층으로 사용함으로써 형성되는 것이 바람직하다.

상기 인화붕소계 반도체층이 배치된 표면이 (1.1.-2.0.)결정면으로 형성되는 것이 바람직하다. 특히, 상기 층은 사파이어의 (1.1.-2.0.)결정면, 즉, A면이라 불 리는 표면 상에 배치되는 것이 바람직하다. 사파이어의 (1.1.-2.0.)결정면(A면)을 사용함으로써, 통상의 섬아연광이 아닌 6방정계 인화붕소계 반도체층이 안정하게 얻어질 수 있다. 이것은 높은 공유 결합성을 갖는 6방정계 인화붕소계 반도체층을 제조하기 위하여 사파이어의 (1.1.-2.0.)결정면 등의 비극성 결정면의 결정을 구성하는 원자가 적당하게 배치된다고 가정하여 설명될 수 있다.

상기 사파이어의 (1.1.-2.0.)결정면이 CZ(Czochralski)법, 베르누이법 또는 EFG(edge-defined film-fed growth)법(이하, 예컨대, BRAIAN R. PAMPLIN edi., "CRYSTL GROWTH", 1975, Pergamon Press Ltd.참조)에 의해 성장된 벌크 단결정의 A면 또한 화학기상증착(CVD)법이나 스퍼터링법 등의 물리적 수단에 의해 성장된 알루미나 단결정 필름의 A면일 수 있다.

상기 6방정계 인화붕소계 반도체층이 할로겐법, 하이드리드법 또는 금속 유기 화학 증착(MOCVD)법 등의 기상 성장법으로 형성될 수 있다. 예컨대, 붕소(B)원으로서 트리에틸붕소((C₂H₅)₃B) 및 인(P)원으로서 트리에틸인((C₂H₅)₃P)를 사용하는 MOCVD법에 의해 형성될 수 있다. 붕소(B)원(boron source)으로서 붕소트리클로라이드(BCl₃) 및 인(P)원(phosphorus source)으로서 인트리클로라이드(PCl₃)를 사용하는 할로겐 CVD법에 의해 형성될 수 있다. 붕소원 및 인원의 조합에 관하여, 상기 6방정계 인화붕소계 반도체층의 형성에 사용되는 성장 온도가 700℃이상이고, 1200℃이하가 바람직하다. 성장의 이들 수단에 의하여, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 인화붕소계 반도체층이 (1.1.-2.0.)결정면으로 형성된 6방정계 단결정 층의 표면상에 형성될 수 있다.

상기 6방정계 인화붕소계 반도체층이 형성되는 경우, 예컨대, 사파이어의 (1.1.-2.0.)결정면으로 형성된 표면 상에 우선 인원을 상기 표면에 공급하는 것을 개시하고, 이어서 붕소 등의 III족 원소의 원료를 공급함으로써 특정 결정 배향으로 독특하게 배향된 6방정계 인화붕소계 반도체층이 형성될 수 있다. 사파이어의 (1.1.-2.0.)결정면으로 형성된 표면에 트리에틸붕소((C₂H₅)₃B)에 앞서 일시적으로 포스핀(PH₃)을 공급함으로써 상기 MOCVD 방법에 따라서 인화붕소계 반도체층의 형성을 개시하는 경우, 예컨대, 사파이어의 <1.-1.0.0.> 방향에 대해 평행하게 연장된 <1.-1.0.0.>방향을 갖는 6방정계 인화붕소계 반도체층이 얻어질 수 있다. 상기 형성된 인화붕소계 반도체층이 6방정계 결정층인지 아닌지의 여부의 문제에 대한 조사 및 상기 6방정계 단결정의 표면에 대하여 6방정계 인화붕소계 반도체층의 배향에 관한 조사가 예컨대, 전자선 회절 또는 X선 회절 등의 분석 수단에 의해 행해질 수 있다.

6방정계 인화붕소계 반도체층이 6방정계 단결정층의 <1.-1.0.0.> 방향에 대해 평행하게 연장된 <1.-1.0.0.> 방향 및 (1.1.-2.0.)결정면으로 형성된 표면을 갖는 경우, 상기 6방정계 인화붕소계 반도체층이 사파이어의 (1.1.-2.0.)결정면으로 형성된 표면상에 배치되고, 예컨대, 격자 매칭성이 우수한 방향으로 배향되므로, 소량으로만 쌍정 및 적층 결함 등의 결정 결함을 포함하는 것을 특징으로 한다. 특히, 상기 6방정계 인화붕소계 반도체층이 상기 표면을 지닌 배향의 관계를 갖는 단 량체 인화붕소(BP)층으로 형성되는 경우, 실질적으로 쌍정을 포함하지 않는 6방정계 인화붕소계 반도체층이 약 50nm~100nm의 거리로 6방정계 단결정층과의 계면을 초과하는 영역에서 얻어질 수 있다. 쌍정으로 인한 경계의 밀도가 쌍정의 밀도의 감소에 의해 저감되는 상황이 일반적인 단면 TEM 기술에 의해 측정될 수 있다.

결정성 등이 우수한 6방정계 인화붕소계 반도체층, 예컨대, 6방정 단량체 BP층으로 이루어지는 반도체층이 결정성 등이 우수한 단결정층, 예컨대, III족 질화물 반도체층을 형성하기 위한 언더층으로 사용될 수 있다. 상기 6방정계 인화붕소계 반도체층에 접합되는 바와 같이 배치된 III족 질화물 반도체층의 바람직한 구체예로서, 우르차이트 GaN, AlN, 질화인듐(InN) 및 이들의 혼합 결정, 즉, 질화 알루미늄-갈륨-인듐(Al_XGa_YIN_ZN, 여기서, 0≤X,Y,Z≤1 및 X+Y+Z=1)이 열거될 수 있다. 또한, 질소(N) 및 질소 이외의 인(P) 및 비소(As) 등의 V족 원소를 함유한 상기 우르차이트 질화인화 갈륨(GaN_1-YP_Y, 여기서, 0≤Y<1)이 열거될 수 있다.

우수한 결정성으로 인하여 소량으로만 쌍정 등의 결정 결함을 포함하는 6방정계 BP층이 우수한 품질의 6방정계 화합물 반도체층을 형성하기 위한 언더층으로서 효율적으로 사용될 수 있다. 상기 6방정계 화합물 반도체층의 구체예로서, 2H형(우르차이트형), 4H형 또는 6H형 SiC, ZnO(산화 아연), 우르차이트 GaN, AlN, 질화 인듐(InN) 및 그들의 혼합 결정, 즉, 질화 알루미늄-갈륨-인듐(Al_XGa_YIN_ZN: 0≤X,Y,Z≤1 및 X+Y+Z=1)이 열거될 수 있다. 또한, 질소(N) 및 질소 이외의 인(P) 및 비소(As) 등의 V족 원소를 함유한 상기 우르차이트 6방정계 질화 인화 갈륨(GaN_{1- Y}P_Y: 0≤Y<1)이 열거될 수 있다.

상기 화합물 반도체 발광 소자에 제한되지 않는 쇼트키 배리어 FET가 전자 수송층(채널층)으로서 감소된 밀도로 결정 결함을 포함하고, 결정성이 우수한 6방정계 III족 질화물 반도체층을 사용하여 구성될 수 있다. 상기 채널층은 언도프 n형 GaN층, 즉, 불순물의 고의적인 첨가를 회피하여 얻어진 층으로 형성될 수 있다. 감소된 밀도로 결정 결함을 포함하는 6방정계 III족 질화물 반도체층이 높은 전자 이동성을 나타낼 수 있으므로, 고주파 특성이 우수한 FET를 제조하는데 바람직하다.

본 발명은 상기 인화붕소계 반도체층을 구성하는 (0.0.0.1.)결정면 및 상기 화합물 반도체층의 (0.0.0.1.)결정면이 상기 화합물 반도체의 적층 방향에 대해 실질적으로 평행하게 배치되도록 그 구성을 형성시킬 수 있다.

또한, 본 발명은 상기 화합물 반도체층을 구성하는 (0.0.0.1.)결정면 및 상기 인화붕소계 반도체층을 구성하는 (0.0.0.1.)결정면 모두에 대해 실질적으로 수직인 방향으로 소자 구동 전류가 유동될 수 있도록 그 구성을 형성시킬 수 있다.

또한, 본 발명은 상기 6방정계 단량체 인화붕소의 c축의 길이가 0.52nm이상이고, 0.53이하의 범위내가 되도록 그 구성을 형성시킬 수 있다.

상기 (1.1.-2.0.)결정면 등의 6방정계 단결정의 비극성 표면상에 6방정계 BP층을 형성하는 동안에, (A)상기 BP층을 성장시키는 온도가 750℃이상이고, 900℃이하이고, (B)상기 성장 반응계에 공급되는 붕소 원에 대한 인 원의 농도비(소위, V/III비라 함)는 250이상이고 550이하인 범위내이다. 또한, (C)상기 BP층의 성장 속도가 20nm/분이상이고 50nm/분이하의 범위인 경우, 층두께를 증가시키는 방향(상기 단결정의 표면에 대하여 수직 및 적층 방향)에 대하여 평행하게 간격을 두어 규칙적으로 배치한 (0.0.0.1.)결정면을 갖는 6방정계 BP층이 안정하게 형성될 수 있다.

상기 성장 반응계에 단위시간당 공급된 붕소 원의 농도가 증가되는 경우, 상기 6방정계 BP층의 성장 속도는 성장 온도의 상기 범위내의 농도에 실질적으로 비례하게 증가될 수 있다. 상기 성장 반응계에 단위시간당 공급된 붕소 원의 농도가 고정되는 경우, 성장 속도는 성장 온도 높아짐에 따라서 증가된다. 상기 온도가 750℃ 미만이면, 상기 붕소 원 및 상기 인 원의 열분해가 충분하게 진행되지 않으므로 성장 속도가 급격하게 떨어지고, 상기 바람직한 성장 속도에 도달할 수 없다.

상기 6방정계 BP층이 인 원으로서 포스핀(분자식: PH₃) 및 붕소 원으로서 트리에틸붕소((C₂H₅)₃B)를 사용하는 MOCVD방법에 의해 형성되는 경우, 예컨대, 상기 형성이 성장 온도가 800℃, PH₃/(C₂H₅)₃B비, 즉, 상기 성장 반응계에 공급되는 원료의 농도비가 400, 성장 속도가 35nm/분으로 고정됨으로써 형성된다. 상기 성장 온도가 900℃를 초과하면, 그 과도한 온도는 조성식 B₆P 등의 중합체 인화붕소 결정의 급격한 형성을 유도할 수 있어 바람직하지 않다.

상기 성장 속도가 20nm/분미만이거나, 또는 50nm/분을 초과하면, 이들은 화학양론적인 조성을 갖는 단량체 BP로 형성된 6방정계 반도체층을 안정하게 얻는 것 이 곤란하게 된다. 상기 성장 속도가 20m/분 미만으로 급격하게 떨어지면, 붕소(B)에 비하여 풍부한 인(P)을 함유하는 비화학 양론적인 조성의 BP층이 최종적으로 형성되는정도가 급격하게 높아질 수 있다. 상기 성장 속도가 50nm/분을 초과하는 정도로 높아지면, 그 과도한 성장 속도는 인(P)에 비하여 풍부한 붕소(B)를 함유하는 비화학 양론적인 조성의 BP층이 최종적으로 형성되는 정도를 급격하게 높여 바람직하지 않다.

상기 (A)항목에 열거된 바람직한 성장 온도, 및 (B)항목에 열거된 바람직한 V/III비를 만족시키고, 또한, (C)항목에 열거된 바람직한 성장 속도를 만족시키는 조건하에 형성된 실질적으로 화학양론적인 조성(예컨대, "Crystal Electron Micorscopy for Material Research Worker", Hiroyasa Saka저, Uchida Rokakuho 편찬, 1997년, 11월 25일, 제 1 판, 3~7페이지 참조)을 갖는 6방정계 BP층의 6방정계 단위 격자의 c축의 길이는 0.52nm이상이고 0.53nm이하의 범위내이다.

수직 방향(상기 BP층의 성장 방법, 적층 방향)에 대하여 서로 평행하게 배치된 (0.0.0.1.)결정면을 갖는 6방정계 BP층에 있어서, 상기 소자를 구동시키는 전류(소자-구동 전류)는 상기 (0.0.0.1.)결정면에 대해 평행한 방향으로 용이하게 유동하도록 할 수 있다. 도 3은 상기 6방정계 BP층(20)의 c축 방향에 대해 수직 방향으로부터 본 인 원자(P) 및 붕소 원자(B)의 배열을 개략적으로 나타낸다. 또한, c축의 방향이 (0.0.0.1.)결정면에 대해 수직이다. 상기 6방정계 BP층(20)의 c축에 대해 수직 방향에 있어서, 상기 인 원자(P) 및 붕소 원자(B)의 배치에 따라서 도 3에 나타낸 바와 같이 갭 2 OH가 존재한다. 상기 6방정 BP층(20)을 구성하는 인 및 붕소 원자(P 및 B)에 의해, 명백하게 산란되지 않고, 상기 (0.0.0.1.)결정면 상에 존재하는 갭 2 OH를 통과한 후의 전류(전자)는 상기 (0.0.0.1.)결정면에 대해 평행인 방향으로 적당하게 유동된다.

상기 결정의 인 및 붕소 원자 배열의 갭 배향은 (0.0.0.1.)결정면에 대해 평행인 방향으로 상기 6방정계 BP층에 존재한다. 도 4에 있어서, 상기 6방정계 BP층(20)의 c축의 방향에 대해 평행인 방향으로부터 본 상기 인 원자(p) 및 붕소 원자(B) 결정의 배열을 개략적으로 나타낸 것이다. 도 4에 나타낸 바와 같이, 평면도에 있어서 오르토 6방정 형태를 가정한 간격 2 OH가 존재한다. 따라서, 외주면상에 존재하는 인 및 붕소 원자가 산란없이 상기 소자 구동 전류를 유동시키데 탁월하다. 상기 6방정 BP층(20)의 c축이 도 4의 페이지에 대해 수직이다.

상기 단결정의 표면상에 수직인 방향에 대하여 서로 평행하게 규칙적으로 배치된 상기 (0.0.0.1.)결정면을 지닌 6방정계 단결정상에 형성된 상기 6방정계 BP층은 소량으로만 쌍정 및 적층 결함 등의 결정 결함을 포함하는 것을 특징으로 한다. 이것은 서로 평행한 관계로 규칙적으로 배치된 6방정계 단결정의 상기 (0.0.0.1.)결정면을 갖는 작은 공극의 표면상에 BP층이 배치되는 것을 가정하여 설명된다. 상기 구성은 쌍정 경계에 의한 방해없이 6방정계 BP층에 상기 (0.0.0.1.)결정면에 평행 또는 수직인 방향으로 상기 소자 구동 전류를 유동시키는데 적당하다. 쌍정으로 인한 경계의 밀도가 쌍정의 밀도의 저감에 의해 감소되는 상황이 일반적인 단면 TEM 기술에 의해 관측될 수 있다.

특히, 상기 6방정계 단량체 BP층이 a축에 대략 가까운 격자 상수를 갖는 III 족 질화물 반도체층을 형성하기 위한 언더층으로서 유용하다. 상기 6방정 단량체 BP의 a축이 약 0.319nm로 측정되고, 상기 6방정계 GaN의 a축과 일치한다. 따라서, 상기 6방정계 단량체 BP층상에, 우수한 격자 매칭으로 인하여 결정성이 우수한 GaN층이 형성될 수 있다. 결정성이 우수한 III족 질화물 반도체층을 사용함으로써, 고강도의 발광을 제조할 수 있는 p-n 접합 헤테로 구조를 형성할 수 있다. 예컨대, 클래드층으로서 GaN층 및 발광층으로 Ga_XIn_1-XN(0<X<1)을 갖는 LED에 사용하기 위한 헤테로 접합 발광부가 형성될 수 있다. 결정성이 우수한 III족 화합물 반도체층으로 형성되는 발광부를 사용함으로써, 고휘도를 나타내고, 역방향으로의 전압 등의 전기 특성이 우수한 화합물 반도체 발광 소자를 제공할 수 있다.

상기 6방정계 단량체 BP층이 상기 c축의 길이(0.52nm~0.53nm) 근방의 c축 길이를 갖는 우르차이트 6방정계 질화 알루미늄-갈륨(조성식: Al_XGa_YN: 0≤X, Y≤1, X+Y=1)을 형성하기 위한 언더층으로서 특히 유용하다. 상기 언더층으로서 6방정계 BP층을 사용함으로써 형성된 상기 Al_XGa_YN(0≤X, Y≤1, X+Y=1)층은 우수한 격자 매칭으로 인하여 6방정계 BP층의 (0.0.0.1.)결정면에 대해 규칙적으로 평행하게 배치된 상기 (0.0.0.1.)결정면을 가짐으로써 결정성이 우수할 수 있다.

상기 6방정계 BP층과 동일하게 서로 평행한 관계로 규칙적으로 배치된 상기 (0.0.0.1.)결정면을 갖는 화합물 반도체층은 c축의 방향, 즉, 상기 (0.0.0.1.)결정면에 대해 수직인 방향으로 소자 구동 전류를 용이하게 유동시킬 수 있다. 또한, 상기 (0.0.0.1.)결정면에 대해 평행한 방향으로 상기 소자 구동 전류를 유동시킬 수 있다. 따라서, 이와 같이 배치된 상기 (0.0.0.1.)결정면을 갖는 6방정계 화합물 반도체는 상기 화합물 반도체 소자를 형성하는데 의도된 기능층으로서 사용될 수 있다.

예컨대, 서로 평행 관계로 규칙적으로 배치된 상기 (0.0.0.1.)결정면을 가짐으로써 결정성을 우수하게 할 수 있는 상기 Al_XGa_YN(0≤X, Y≤1, X+Y=1)층을 사용함으로써, 고강도의 발광을 제조할 수 있는 p-n 접합 헤테로 구조를 형성할 수 있다. 예컨대, 클래드층으로서 GaN층 및 발광층으로서 Ga_XIn_1-XN(0<X<1)을 갖는 LED에 사용하기 위한 헤테로 접합 발광부가 형성될 수 있다. 상기 소자 구동 전류를 용이하게 유동시키고, 서로 평행 관계로 규칙적으로 배치된 상기 (0.0.0.1.)결정면을 갖는 화합물 반도체층으로 형성된 발광부를 사용함으로써, 역방향으로 저전압을 갖는 화합물 반도체 발광 소자를 형성할 수 있다.

상기한 바와 같이 형성된 발광부 및 6방정계 BP층을 구비한 화합물 반도체 소자에 사용하기 위한 적층 구조체가 상기 발광부를 구성하는 6방정계 화합물 반도체층 또는 6방정계 BP층의 상기 (0.0.0.1.)결정면에 대해 평행한 방향(상기 c축에 대해 수직 방향)으로 소자 구동 전류가 유동하도록 하는 방법으로 오믹 전극을 구비하는 경우, 상기 소자 구동 전류의 유동에 작은 내성만을 제공한 화합물 반도체 발광 소자가 제조될 수 있다.

예컨대, 도 5에 나타낸 바와 같이, 도전성 6방정계 AIN 기판(31)상에 배치된 6방정계 BP층(32) 및 그 위에 배치되고,Al_XGa_YIn_ZN(O≤X,Y,Z≤1, X+Y+Z=1)으로 형성 된 발광부(33)를 구비한 적층 구조체(30)가 상기 발광부상에 하나의 극성 오믹 전극(34) 및 상기 기판(31)의 반대면상에 다른 하나의 극성 오믹 전극(35)을 배치시킴으로써 제조될 수 있다. 한편, 상기 제조는 기판(31), 6방정계 BP층(32) 및 발광부(33)를 끼우는 방법으로 상기 적층 구조체(30) 상에 또는 하방에 각각 배치시킨 전극을 가짐으로써 달성된다.

예컨대, 도 6에 나타낸 바와 같이, 도전성 6방정계 GaN 기판(41)상에 배치된 6방정계 BP층(42) 및 그 상에 배치되고, Al_XGa_YIn_ZN(O≤X,Y,Z≤1, X+Y+Z=1)으로 형성되는 발광부(43)를 구비한 적층 구조체(40)가 상기 발광부 상의 하나의 극성 오믹 전극(44) 및 상기 발광부(43)와 상기 기판(41)사이에 있는 상기 6방정계 BP층(42)의 표면 상에 다른 하나의 극성 오믹 전극(45)을 배치시킴으로써 상기 (0.0.0.1.)결정면에 대해 수직인 방향으로 낮은 저항만으로 소자 구동 전류를 유동시킬 수 있는 화합물 반도체 발광 소자를 제조할 수 있다.

상기 화합물 반도체 발광 소자 대신에, 전극 수송층(채널층)으로서 낮은 밀도만으로 결정 결함을 포함하고, 결정성이 우수한 6방정계 화합물 반도체층을 사용함으로써 쇼트키 배리어 MESFET가 제조될 수 있다. 상기 채널층은 불순물 등의 거의적인 첨가를 회피하여 얻어진 고순도의 언도프 n형 GaN층으로 형성될 수 있다. 낮은 밀도로만 결정 결함을 포함하는 상기 6방정계 III족 질화물 반도체가 높은 전자 이동성을 실현시킬 수 있으므로 고주파 특성이 우수한 MESFET의 제조에 적당하다.

상기 MESFET를 제조하는 경우, 큰 포화 전류를 확보하기 위하여, 상기 기판(51)상의 6방정계 BP층(52)의 표면상에 접합된 전자 수송층(채널층)으로서 배치된 6방정계 화합물 반도체층의 (0.0.0.1.)결정면에 대해 수직인 방향으로 소자 구동 전류를 유동시킬 수 있게 하기 위해 적용된 소스 전극(55)(source electrode) 및 드래인 전극(56)(drain electrode)이 도 7에 나타낸 바와 같이 적층 구조체(50)의 전자 공급층(54)의 표면상에 측면 방향으로 대향되어 있다.

따라서, 본 발명은 상기 소자 구동 전류의 유동에 대한 저항을 감소시키고, 관련 소자의 성능을 향상시키는데 있어서, 6방정계 인화붕소층의 결정적 구성에 관한 결정면의 바람직한 배열을 발견하고, 상기 발견을 사용하여 달성되었다.

본 발명은 III족 질화물 반도체로 6방정 단결정층을 형성하고, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체 및 III족 질화물 반도체의 표면에 접합되어 배치된 6방정계 인화붕소계 반도체층으로 이루어지는 제 1 적층 구조부를 구비하는 구조를 구성할 수 있고, 또는 상기 제 1 적층 구조부를 구성하는 6방정계 인화붕소계 반도체층의 상측 표면에 접합된 6방정계 III족 질화물 반도체를 가짐으로써 얻어진 제 2 적층 구조를 구비하는 구조를 구성할 수 있다.

상기 제 1 적층 구조부를 형성하는데 사용되는 인화붕소계 반도체층이 목적으로 하는 소자의 종류에 따라서 n형 또는 p형 도전층 중의 어느 하나의 형태로 있다. 한편, 소자의 목적을 고려하여 π형 또는 ν형 고저항 인화붕소계 반도체층이 사용된다.

상기 제 1 적층 구조부를 구성하는 인화붕소계 반도체층에 의해 나타내어지 는 전위의 침투를 억제시키는 기능이 입방정 또는 6방정계 3C형, 4H형 또는 6H형 탄화규소(SiC) 또는 GaN(예컨대, T.Udagawa 등, Phys.Stat.Sol.,0(7)(2003), 2027페이지 참조) 등의 III족 질화물 반도체층에 접합되어 배치된 입방정 섬아연광 인화붕소계 반도체층에 의해서라도 나타내어진다. (1.1.-2.0.)결정면을 표면으로 갖는 SiC 또는 산화 아연(ZnO) 등의 6방정계 결정층상에 배치된 6방정계 인화붕소계 반도체층이 사용되는 경우, 상기 기능이 더욱 효과적으로 나타내어진다. (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체층상에 배치된 6방정계 인화붕소계 반도체층이 사용되는 경우, 상기 기능이 특히 현저하게 나타내어진다. 그 이유는 상기 결정계가 동일하고, 이들 결정층을 형성하는 결정면의 배열이 매칭성이 우수하기 때문이다.

구체적으로, 본 발명은 (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체층 및 상기 III족 질화물 반도체층의 표면에 접합되어 배치된 인화붕소계 반도체층으로 이루어지는 제 1 적층 구조부에 III족 질화물 반도체층을 삽입시켜 상기 화합물 반도체 소자를 제공하고자 한다.

(1.1.-2.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체층이 예컨대, 극성이 없는 탄화 규소 또는 GaN단결정 등의 (1.1.-2.0.)결정면으로 형성되는 표면 상에 형성될 수 있다. 예컨대, 분자빔 에피택셜(MBE)법에 의해 사파이어(R면)의 (1.1.-2.0.)결정면에 형성될 수 있다.

상기 제 1 적층 구조부를 구성하는 인화붕소계 반도체층이 6방정계 단량체 BP로 형성되는 것이 가장 바람직하다. 작은 극성의 결정면을 표면으로서 갖는 6방 정계 결정으로 형성되는 언더층상에 상기 6방정계 단량체 BP층이 형성될 수 있다. 특히, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체층상에 형성되는 것이 바람직하다. 그 이유는 상기 6방정계 BP층이 상기 6방정계 결정의 비극성 결정면상에 용이하고 안정하게 형성될 수 있기 때문이다. (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 Al_XGa_1-XN(0≤X≤1)층이 소량으로만 쌍정 및 적층 결함을 포함하고, 결정성이 우수한 고품질의 6방정계 단량체 BP층 상에 형성되는데 유리하다. 그 이유는 축이 약 0.319nm인 6방정계 BP와 상기 6방정계 Al_XGa_1-XN(0≤X≤1)는 a축 격자 상수가 실질적으로 일치하기 때문이다.

낮은 밀도만으로 결정 결함을 포함하고, 상기 제 1 적층 구조를 구성하는 상기 6방정계 BP층이 상기 6방정계 인화붕소계 반도체층의 기상 성장을 달성하는 상기 수법에 의해 형성될 수 있다. 상기 기상 성장에 어떠한 수단들이 사용되더라도, 상기 인화붕소계 반도체층이 언더층으로서의 역할을 하는 상기 6방정계 III족 질화물 반도체층의 <1.-1.0.0.>에 대해 평행한 방향으로 배향된 <1.-1.0.0.>방향을 갖는 것이 바람직하다. 이들 층의 배향의 관계는 예컨대, 전자선 회절 화상에 대하여 조사될 수 있다.

다음에, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 결정으로 형성된 언더층상에 제 1 적층 구조부를 형성하기 위해 배치된 6방정계 인화붕소계 반도체층이 상기 6방정계 결정으로 형성된 언더층에 포함된 전위의 확대를 억제하는 기능을 부여한다. 6방정계 A1_XGa_1-XN(0≤X≤1)층 및 상기 언더층으로 상기 층을 사용함으로써 형성된 6방정계 BP층으로 이루어지는 제 1 적층 구조부에 있어서, 상기 6방정계 A1_XGa_1-XN(0≤X≤1)층에 존재하는 전위가 상기 6방정 BP층과의 계면에 의해 상방으로 관통 및 확대되는 것을 억제한다. 상기 제 1 적층 구조부를 구성하는 상기 6방정계 BP층에 의해 나타내어지는 전위의 관통을 억제하는 효과가 상기 제 1 적층 구조부의 계면 근방의 영역의 단면 TEM 관찰에 의해 명백하게 확인될 수 있다.

소량으로만 쌍정 및 전위를 포함하고, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체층에 배치된 6방정계 인화붕소계 반도체층이 사용되는 경우, 특히 낮은 밀도의 전위를 관통시키는 결정 결함 등을 포함하는 III족 질화물 반도체층이 형성될 수 있다. 따라서, 목적에 따라서, 본 발명은 상기 제 1 적층 구조부를 구성하는 인화붕소계 반도체층 및 상기 인화붕소계 반도체층의 상측 표면에 접합되어 배치된 6방정계 III족 질화물 반도체층으로 이루어지는 제 2 적층 구조부를 구비한다. 예컨대, 상기 제 2 적층 구조부를 형성하는 III족 질화물 반도체층은 Al_XGa_1-XN(0≤X≤1) 또는 질화 갈륨-인듐(구조식: Ga_XIn_1-XN(0<X<1))이고, 결정성이 우수하게 된다.

제 1 적층 구조부를 구성하는 6방정계 인화붕소계 반도체층이 (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체층상에 배치되므로 (1.1.-2.0.)결정면을 표면으로 갖는 것과 동일하게 갖는다. 따라서, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 질화물 반도체층이 (1.1.-2.0.)결정면을 표면으로 갖는 제 2 적층 부의 6방정계 III족 질화물 반도체층의 형성에 효과적인 언더층으로서 사용될 수 있다. (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 BP층이 언더층으로서 사용되는 경우, 예컨대, (1.1.-2.0.)결정면을 표면으로 갖고, 작은 밀도로만 결정 결함을 포함하는 6방정계 III족 질화물 반도체층이 상기 제 2 적층 구조부에 안정하게 얻어질 수 있다.

상기 6방정계 인화붕소계 반도체층과 함께 상기 제 2 적층 구조부를 구성하는 우수한 결정성의 III족 질화물 반도체층이 사용되는 경우, 결정성이 우수한 III족 질화물 반도체층으로 형성된 p-n 접합 헤테로 구조가 그 상에 형성될 수 있다. 예컨대, 발광층으로서 n형 Ga_XIn_1-XN(0≤X≤1)층 및 클래드층으로서 n형 및 p형 Al_XGa_1-XN(0≤X≤1)을 구비한 p-n 접합 헤테로 구조가 LED에 사용되기 위한 2중 헤테로(DH) 접합 발광부를 형성할 수 있다. 상기 발광층은 단일층으로 형성되어도 좋고, 또는 단일 또는 다중 양자 우물 구조이어도 좋다. 어느 경우에 있어서도, 상기 제 2 적층 구조부를 구성하는 우수한 결정성의 III족 화합물 반도체층의 사용이 결정성이 우수한 III족 질화물 반도체층으로 발광부를 형성할 수 있고, 따라서, 역방향으로 전압 등의 전기적 특성이 우수하고, 고휘도를 나타내는 화합물 반도체 발광부를 제공할 수 있다.

낮은 밀도만으로 결정 결함을 포함하고, 제 2 적층 구조부를 구성하는 6방정계 III족 질화물 반도체층상에 배치되는 p-n 접합 헤테로 구조가 상기 제 2 적층 구조부를 구성하는 6방정계 III족 질화물 반도체층과 조성이 다른 III족 질화물 반도체층을 사용하여 형성되는 경우, 조성이 다른 2종의 III족 질화물 반도체층과의 계면에서 결정 결함의 확대가 억제될 수 있다. 그 결과, 상기 발광부는 결정성이 더욱 우수한 III족 질화물 반도체층으로 형성될 수 있다. 조성이 다른 III족 질화물 반도체층의 적층이 이들 반도체층에 응력을 야기하고, 상기 응력은 상기 반도체층의 결정성에 관여한다는 것이 추측된다.

조성이 다른 III족 질화물 반도체층을 적층함으로써 형성된 p-n 접합 헤테로 구조로서, 우르차이트 n형 GaN로 제 2 적층부를 구성하고, 그 상에 하부 클래드층으로서 알루미늄 조성 0.20인 n형 Al_0.20Ga_0.80층, 우물층으로서 n형 Ga_0.90In_0.10N층, 및 배리어층으로서 n형 Al_0.10Ga_0.90N층을 갖는 양자 우물 구조 및 상부 클래드층으로서 p형 Al_0.05Ga_0.95N층의 발광층을 이 순서대로 적층한 III족 질화물 반도체층을 형성함으로써 p-n 접합 DH 구조의 발광부가 얻어질 수 있다. "조성이 다른 III족 질화물 반도체층"이란, 구성 원소가 다른 결정층 또는 동일한 구성 원소를 갖고 다른 조성비를 갖는 결정층을 말한다.

상기 제 2 적층 구조부를 구성하는 6방정계 III족 질화물 반도체층과 조성이 다른 층으로 제 2 적층 구조부를 구성하는 6방정계 III족 질화물 반도체층의 표면에 접합된 층만을 형성함으로써, 결정 결함의 확대를 억제시키는 효과가 달성될 수 있다. 또한, III족 원소의 조성과 서로 다른 III족 질화물 반도체층으로 상술의 발광부의 구조에서와 같은 p-n 접합 DH 구조를 구성하는 각각의 층을 형성함으로서, 결절 결함의 확대를 억제시키는 효과가 더욱 향상될 수 있다. 어느 경우에 있어서도, 본 발명의 제 2 적층 구조부에 기초한 우수한 결정성의 III족 질화물 반도체층 으로 형성된 p-n 접합 DH구조가 고휘도를 나타내고, 역방향으로 전압 등의 전기적 특성이 우수한 화합물 반도체 발광부를 안정하게 제공할 수 있다.

상기 화합물 반도체 발광 소자 대신에 낮은 밀도만으로 결정 결함을 포함하고, 제 2 적층 구조부를 구성하는 6방정계 III족 질화물 반도체층 상에 배치된 n형 III족 질화물 반도체층이 결정성도 우수하고, 쇼트키 배리어 FET에 사용되는 전자 수송층(채널층)으로서 유용할 수 있다. 상기 채널층은 불순물 등의 고의적인 첨가를 첨가를 회피함으로써 얻어진 언도프 n형 Ga_XIn_1-XN(0≤X≤1)으로 형성될 수 있다. 따라서, 낮은 밀도로 결정 결함을 포함하고, 제 2 적층 구조부를 구성하는 6방정계 III족 질화물 반도체층에 배치된 n형 III족 질화물 반도체층이 높은 전자 이동성을 나타낼 수 있다. 따라서, 본 발명의 상술의 구성은 고주파 특성이 우수한 FET를 제공할 수 있다.

본 발명의 상술의 구성에 있어서, 본 발명에 의해 (1.1.-2.0.)결정면을 표면으로 갖는 결정으로 상기 인화붕소계 반도체층의 형성이 가능하게 된다.

본 발명의 상술의 구성에 있어서, 본 발명에 의해 (1.0.-1.0.)결정면을 표면으로 갖는 결정으로 상기 인화붕소계 반도체층의 형성이 가능하게 된다.

본 발명의 상술의 구성에 있어서, 본 발명에 의해 6방정계 반도체 재료로 상기 화합물 반도체층의 형성이 가능하게 된다.

본 발명의 상술의 구성에 있어서, 본 발명에 의해 상기 인화붕소계 반도체층 및 계면으로서 (1.1.-2.0.)결정면에 접합되어 형성되는 상기 화합물 반도체층이 가 능하게 된다.

본 발명의 상술의 구성에 있어서, 본 발명에 의해 상기 인화붕소계 반도체층 및 계면으로서 (1.0.-1.0.)결정면에 접합되어 형성되는 상기 화합물 반도체층이 가능하게 된다.

본 발명의 상술의 구성에 있어서, 본 발명에 의해 반위상 경계를 포함하는 않는 6방정계 인화붕소계 반도체로 상기 인화붕소계 반도체층의 형성이 가능하게 된다.

특히, 본 발명의 상기 구성에 사용되는 6방정계 인화붕소계 반도체층은 상기 6방정계 재료 단결정 벌크 또는 단결정층으로 형성되고, (1.1.-2.0.)결정면 또는 (1.0.-1.0.)결정면을 표면으로 갖고, 표면에 수직 방향으로 배치된 (0.0.0.1.)결정면을 갖는 재료 상에 배치되는 것이 바람직하다. 예컨대, 우르차이트 6방정계 GaN의 (1.1.-2.0.)결정면으로 형성된 표면 상에 또는 (1.0.-1.0.)결정면으로 형성된 표면상에 배치되는 것이 바람직하다. 한편, 예컨대, 질화 알루미늄(AIN) 단결정 기판 또는 단결정층의 (1.1.-2.0.)결정면으로 형성된 표면 상에 또는 (1.0.-1.0.)결정면으로 형성된 표면상에 배치되는 것이 바람직하다.

예컨대, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 GaN 단결정층 또는 AIN단결정층이 (1.-1.0.2.)결정면을 표면으로 갖는 사파이어로 형성된 언더층상에 고체원 또는 기체원을 사용한 MBE방법 등의 기상 성장 수단에 의해 형성될 수 있다.

상기 6방정계 단결정의 (1.1.-2.0.)결정면 또는 (1.0.-1.0.)결정면으로 형성되는 표면이 상기 표면에 대해 수직인 방향으로 규칙적으로 배치된 (0.0.0.1.)결정 면을 갖는다. 이것은 도 13에 개략적으로 나타내는 6방정계 재료의 결정 구조의 부분을 참조하여 이하에 설명된다.

도 13은 접합 영역에서의 원자의 배치를 나타내는 개략도이다. 도 13을 참조하여, 6방정계 화합물 반도체 재료(10) 및 6방정계 인화붕소계 반도체 재료(12)가 서로 접합되어 형성되고, 상기 우르차이트 6방정계 화합물 반도체 재료(10)가 (1.0.-1.0.)결정면으로 형성된 표면에 대해 수직으로 형성된 (0.0.0.1.)결정면(11)을 갖는다. 상기 (0.0.0.1.)결정면(11)에 있어서, 규칙적으로 배치된 III족 원소를 갖는 II족 원자면(11a) 및 규칙적으로 배치된 V족 원소를 갖는 V족 원자면(11b)이 교대로 형성된다. 6방정계 화합물 단결정(10)을 구성하는 서로 다른 원소로 형성된 원자면(11a, 11b)의 줄(row)을 교대로 규칙적으로 노출시킨 표면(10a)에, 반위상 경계가 없는 인화붕소계 반도체층(12)이 교대로 규칙적으로 배치되는 인(P) 등의 V족 원자를 함유하는 원자면 및 붕소(B) 등의 III족 원자를 함유하는 원자면을 가지기 위한 것과 동일하게 효율적으로 형성될 수 있다.

또한, 본 발명에 있어서, "반위상 경계를 포함하지 않는다" 또는 "반위상 경계가 없다"란, 반위상 경계가 없는 경우를 포함하여 상기 경계가 5경계/cm²이하의 밀도로 존재하는 것을 말한다.

반위상 경계가 없는 상기 6방정계 인화붕소계 반도체층이 상기 6방정계 인화붕소계 반도체층의 기상 성장의 상기 수단으로 형성될 수 있다. 상기 MOCVD법에 의해 형성이 행해지는 경우, 예컨대, 성장 온도는 750℃이상 1200℃이하가 바람직하 다. 상기 온도가 750℃ 미만이면, 상기 붕소 원 및 인 원이 충분히 열분해되는 것을 억제하기 때문에, 반위상 경계가 없는 6방정계 인화붕소계 반도체층의 성장을 촉진시키기 위하여 바람직하지 않다는 것이 증명된다. 1200℃를 초과하는 고온에서의 상기 성장은 상기 6방정계 인화붕소계 반도체층을 형성하는 결정면의 결여로 인하여 반위상 경계가 업는 단결정층을 얻는데 장애가 될 수 있으므로 바람직하지 않다는 것이 증명된다. 특히, 상기 6방정계 인화붕소계 반도체층을 구성하는 인(P)으로 형성되는 원자면의 결여를 유도하기 때문에, 반위상 경계가 없는 인화붕소계 반도체층을 안정하게 형성하는 것이 곤란하게 된다.

이하, 상기 MOCVD법에 의해 반위상 경계가 없는 6방정계 인화붕소계 반도체층을 형성하는 경우, p형 도전층을 형성하기 위하여 상기 성장 반응계에 공급하기 위한 붕소(B) 원에 대한 인(P) 원의 농도비(소위, V/III비라 함)는 120이하가 바람직하다. 또한, 상기 V/III비는 20이상 50이하의 범위내인 것이 바람직하다. 또한, n형 전도를 나타내는 반위상 경계가 없는 6방정계 인화붕소계 반도체층을 형성하기 위하여, 상기 V/III비는 150이상이 바람직하다. 또한, 상기 V/III비는 400이상 1400이하가 바람직하다.

(1.1.-2.0.)결정면을 표면으로 갖는 6방정계 단결정이 사용되는 경우, 상기 표면은 (1.1.-2.0.)결정면을 통하여 상기 표면에 접합되고, 상기 6방정계 단결정의 표면 상에 원자의 배열을 유전시킴으로서 에피택셜 성장시키고, (1.1.-2.0.)결정면을 그 표면으로 가질 수 있도록 하는 6방정계 인화붕소계 반도체층을 형성시킨다. (1.0.-1.0.)결정면을 표면으로 갖는 6방정계 단결정이 사용되는 경우, 상기 표면은 (1.0.-1.0.)결정면을 통하여 상기 표면에 접합되고, 6방정계 단결정의 표면 상에 원자의 배열을 유전시킴으로서 에피택셜 성장시키고, (1.0.-1.0.)결정면을 그 표면으로 가질 수 있도록 하는 6방정계 인화붕소계 반도체층을 형성시킨다.

도 13의 개략도를 참조하여 설명을 부과하면, (1.1.-2.0.)결정면 또는 (1.0.-1.0.)결정면을 표면(12a)으로 갖는 6방정계 인화붕소계 반도체 재료(12)의 내부에, (0.0.0.1.)결정면(13)이 상기 표면(12a)에 대해 수직 방향으로 규칙적으로 배치된다. 상기 (0.0.0.1.)결정면(13)은 규칙적으로 배치된 붕소(B)의 III족 원소를 갖는 III족 원자면(13a) 및 규칙적으로 배치된 인(P)의 V족 원소를 갖는 V족 원자면(13b)이 교대로 형성되어 있다. 즉, (1.1.-2.0.)결정면 또는 (1.0.-1.0.)결정면으로 형성된 6방정계 인화붕소계 반도체층(12)의 표면(12a)에, 상기 (0.0.0.1.)결정면(13)을 구성하는 III족 원자면(13a) 및 V족 원자면(13b)이 교대로 반복하여 규칙적으로 배열되어 있다.

그 결과, (1.1.-2.0.)결정면 또는 (1.0.-1.0.)결정면을 표면으로 갖는 6방정계 인화붕소계 반도체층이 반위상 경계가 없는 6방정계 III족 질화물 반도체층 등을 형성하기 위한 언더층으로서 효율적으로 역할을 한다.

(1.1.-2.0.)결정면을 표면으로 갖는 상기 6방정계 인화붕소계 반도체층 상에, 상기 표면과 (1.1.-2.0.)결정면을 통하여 접합되고, 비극성 (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체층이 형성될 수 있다. 여기서, "비극성면"이란, III족 원자면상의 전하 어텐던트(attendant) 및 및 V족 원자면(13b)상의 전하 어텐던트가 상기 표면과 극성이 결과적으로 취소되는 것에 의하여 동일 량으로 상기 III족 원자면 및 상기 V족 원자면의 노출로 인하여 중화되었다.

(1.1.-2.0.)결정면을 표면으로 갖고, 비극성 (1.1.-2.0.)결정면을 표면으로 갖는 상기 6방정계 인화붕소계 반도체층에 접합되어 배치된 6방정계 화합물 반도체층의 내부에, 표면에 대해 수직 방향으로 상기 (0.0.0.1.)결정면이 규칙적으로 배치된다. 또한, 이들은 상기 6방정계 인화붕소계 반도체층 내부에 상기 (0.0.0.1.)결정면에 대해 평행하게 배치된다. 따라서, 접합의 형태는 매우 소량의 반위상 경계를 포함하고, 소량으로만 쌍정 및 적층 결함을 포함하고, 접합으로서 형성되는 결정질이 우수한 고품질의 6방정계 화합물 반도체층이 되게 한다.

또한, (0.0.0.1.)결정면을 표면으로 갖는 6방정계 인화붕소계 반도체층상에, 표면에 (1.0.-1.0.)결정면을 통하여 접합되고, 비극성(1.0.-1.0.)결정면을 표면으로 갖는 6방정계 III족 질화물 반도체층이 형성될 수 있다.

(1.0.-1.0.)결정면을 표면으로 갖고, 비극성(1.0.-1.0.)결정면을 표면으로 갖는 6방정계 인화붕소계 반도체층에 접합되어 배치된 6방정계 화합물 반도체층의 내부에, 상기 (0.0.0.1.)결정면이 표면에 대해 수직 방향으로 규칙적으로 배치되어 있다. 또한, 이들은 상기 6방정계 인화붕소계 반도체층 내부에 상기 (0.0.0.1.)결정면에 대해 평행하게 배치되어 있다. 따라서, 접합의 형태는 매우 소량의 반위상 경계를 포함하고, 소량으로만 쌍정 및 적층 결함을 포함하고, 접합으로서 형성되는 결정질이 우수한 고품질의 6방정계 화합물 반도체층이 되게 한다.

특히, 상기 6방정계 인화붕소계 반도체층이 단량체 인화붕소(BP)층으로 형성되는 것이 바람직하다. 그 이유는 이 경우에 요구되는 성분 원소의 개수가 상기 인 화붕소계 다혼합 결정을 형성하는 경우에 비하여 적고, 따라서, 상기 성분 원소의 조성비의 조절시의 번잡함을 수반하지 않고 적당하게 상기 형성이 실행될 수 있기 때문이다. 또한, 질화 알루미늄-갈륨(조성식: Al_xGa_1-xN: 0≤X≤1)으로 상기 6방정계 화합물 반도체층의 형성이 선택되는 경우, 인화붕소 및 질화 알루미늄-갈륨간의 우수한 격자 상수 매칭으로 인하여 상기 형성된 Al_xGa_1-xN(0≤X≤1)층은 소량으로만 결정 결함을 포함한다.

예컨대, (1.1.-2.0.)결정면을 표면으로 갖는 BP층에 (1.1.-2.0.)결정면을 통하여 접합되고, (1.1.-2.0.)결정면을 표면으로 갖는 GaN층은 실질적으로 쌍정이 확인되지 않는다. 제조된 층은 우수한 품질을 갖고, 반위상 경계가 없다. (1.0.-1.0.)결정면을 표면으로 갖는 BP층에 (1.0.-1.0.)결정면을 통하여 접합되고, (1.0.-1.0.)결정면을 표면으로 갖는 AlN층이라도 실질적으로 쌍정이 확인되지 않고, 반위상 경계가 없는 우수판 품질의 층이 제조된다.

상기 6방정계 인화붕소계 반도체층 및 6방정계 화합물 반도체층 내부에 반위상 경계의 존재가 예컨대, 상기 단면 TEM화상의 육안 관찰에 의해 확인될 수 있다. 본 발명에 사용되는 "반위상 경계가 없다"란, 예컨대, 반위상 경계를 갖지 않는 경우를 포함하여 경계의 밀도가 5경계/cm²이하인 것을 말한다. TEM을 사용한 전자선 회절법에 의하여, 상기 6방정계 인화붕소계 반도체층 및 6방정계 화합물 반도체층의 내부에 쌍정 및 적층 결함의 존재가 조사될 수 있다. 본 발명은 상기 전자선 회절 화상이 쌍정으로 인한 과잉 스폿(extra spot) 또는 적층 결함으로 인한 분산-산 란을 식별할 수 있는 사인을 나타내지 않는 경우, 쌍정 또는 적층 결함이 없다는 것을 나타내는 규칙을 적용한다.

상술한 바와 같이 비극성 결정면 등을 갖는 6방정계 III족 질화물 반도체층 등의 6방정계 화합물 반도체층이 고강도의 가시광 밴드 또는 자외선 밴드에서 발광을 유도할 수 있는 질화 반도체 발광 소자의 발광부를 형성하기 위한 기능층으로서 효율적으로 사용될 수 있다. 또한, 자계 효과 트랜지스터(FET)의 제작을 위한 전자 공급층 또는 전자 채널층(전자 수송층)으로서 또는 소스 또는 드래인 전극 등의 오믹 전극의 형성을 위한 접촉층으로서 유용하게 사용될 수도 있다.

상술의 발명의 구성에서, 본 발명에 의해 상기 (0.0.0.1.)결정면이 상기 층의 두께 방향에 대해 실질적으로 평행하게 배치되고, "n"(n은 2이상의 양의 정수를 나타낸다)(0.0.0.2.)연속 결정면의 거리가 상기 단결정의 c축의 길이와 실질적으로 동등하도록 형성된 상기 인화붕소계 반도체층의 내부가 가능하게 된다. 또한, 상기 본 발명의 구성에 있어서, 상기 (0.0.0.2.)결정면의 개수 n은 6이하가 바람직하다.

상기 본 발명의 구성에 있어서, 사용되는 6방정계 단결정이 벌크 단결정 또는 단결정층의 형태인 경우, 상기 층두께의 증가 방향(성장 방향)에 대해 실질적으로 평행한 방향으로 배치된 (0.0.0.1.)결정면을 갖는 6방정계 단결정이 사용되는 것이 특히 바람직하다. 따라서, 상기 단결정의 표면은 예컨대, (1.0.-1.0.)결정면 또는 (1.1.-2.0.)결정면으로 형성된다. 여기서 사용되는 "층두께의 증가 방향"이란, 각각의 층이 적층되는 방향을 말한다. 이하의 기재에 있어서, "수직 방향"이라고 나타내는 경우도 있다. 상기 (0.0.0.1.)결정면은 상기 단결정의 층두께의 증가의 방향에 대해 실질적으로 평행하게 배치된다. 여기서, "실질적으로 평행"이란, 수직 방향에 대하여 바람직하게는 ±10도의 범위내에 포함되는 방향을 말한다. 상기 방향이 이 범위를 일탈나면, 그 일탈은 적층된 층에 쌍정 및 결절 결함을 많이 발생시킬 수 있다.

본 발명의 구성에 있어서, (1.0.-1.0.)결정면 또는 (1.1.-2.0.)결정면으로 형성되는 표면상의 단결정이 상기 6방정계 인화붕소계 반도체층을 구비한다. 2H형, 4H형 또는 6H형 6방정계 탄화 규소 단결정으로 이루어지는 단결정의 (1.0.-1.0.)결정면 또는 (1.1.-2.0.)결정면으로 형성된 표면 상에, 예컨대, 6방정계 인화붕소계 반도체층이 배치된다. 그런 후, 우르차이트 6방정계 질화 알루미늄(AlN)으로 이루어지거나, 또는 우르차이트 6방정계 GaN으로 동일하게 이루어지는 단결정의 (1.0.-1.0.)결정면 또는 (1.1.-2.0.)결정면으로 형성되는 표면 상에, 상기 6방정계 인화붕소계 반도체층이 배치된다. 상기 6방정계 인화붕소계 반도체층이 사파이어(α-알루미나 단결정)으로 이루어지는 단결정의 (1.0.-1.0.)결정면(통상, "M면 또는 m면"이라 함) 또는 (1.1.-2.0.)결정면(통상, "A면 또는 a면이라 함")으로 형성되는 표면상에 배치되는 것이 바람직하다.

그런 후, 상기 6방정계 인화붕소계 반도체는 후술되는 바와 같이, 상기 (0.0.0.2.)결정면이 상기 단결정의 표면에 대해 실질적으로 수직으로 배치되게 하고, 또한, n(n은 2이상의 양의 정수를 나타낸다)연속 (0.0.0.2)결정면의 간격이 상기 단결정의 c축의 길이((0.0.0.1.)결정면의 간격)와 실질적으로 동일하게 된다. 상기 인화붕소계 반도체층의 n 연속 (0.0.0.2.)결정면의 간격 및 상기 단결정의 c 축의 길이는 장주기 동안 매치되어 있다. 또한, 상기 6방정계 인화붕소계 반도체층이 상술한 바와 같은 단결정의 표면에 대해 실질적으로 수직으로 배치된 (0.0.0.2.)결정면을 갖고, 여기서, "실질적으로 수직"이란, 바람직하게는 상기 수직 방향에 대하여 ±10도의 범위를 말한다. 상기 범위로부터 일탈하면, 이 일탈은 적층되는 층에 쌍점 및 결정 결함의 많은 발생을 야기한다.

상기 6방정계 인화붕소계 반도체층이 상기 기상 성장법에 의해 상술의 바람직한 결정면 등으로 형성된 표면상에 형성될 수 있다. 상기 형성은 기체원 MBE법 또는 화학빔 에피택셜(CBE)법 등의 진공 환경하에 층을 형성하는 성장 수단에 의해 행해질 수 있다.

상압(실질적으로 대기압) 또는 감압 MOCVD법에 의해 6방정계 인화붕소계 반도체층을 형성하는 경우, 예컨대, 상기 6방정계 단결정의 바람직한 결정면으로 형성되는 표면 상에, 상기 층두께가 증가하는 방향에 대하여 평행한 방향(상기 단결정의 표면에 대해 수직 방향)으로 규칙적으로 간격을 두어 배치된 (0.0.0.2.)결정면을 갖는 6방정계 인화붕소계 반도체층이 (a)성장 온도가 750℃이상 850℃이하이고, (b)상기 성장 반응계에 공급되는 상기 붕소(B)원에 대한 인(P)원의 농도비(소위, V/III비라함)가 400이상 500이하의 범위내가 되고, (c)상기 인화붕소계 반도체층의 성장 속도가 20nm/분이상이고, 30nm/분이하가 됨으로Tj 형성될 수 있다.

상기 성장 반응계에 단위시간당 공급된 붕소(B) 등의 III족 성분 원소원의 농도가 증가하는 경우, 상기 6방정계 인화붕소계 반도체층의 성장 속도는 상기 성장 온도의 범위내의 농도와 실질적으로 비례하게 증가된다. 또한, 상기 성장 반응 계에 단위시간당 공급된 붕소(B) 등의 III족 성분 원소원의 농도가 고정되는 경우, 성장 속도는 성장의 온도가 높아짐에 따라서 증가된다. 750℃ 미만인 저온에서, 상기 붕소(B)원 및 상기 인(P)원이 충분하게 열분해되지 않으므로, 성장 속도가 급격하게 하락하고, 상기의 바람직한 성장 속도가 달성될 수 었다. 한편, 850℃를 초과하는 성장 온도의 상승은 조성식 B₆P를 갖는 결정 등의 중합체 인화붕소 결정의 형성이 급격하게 유도되어 바람직하지 않다.

인 원으로서 포스핀(PH₃) 및 붕소 원으로서 트리에틸붕소((C₂H₅)₃B)를 사용한 MOCVD법에 의해 상기 6방정계 BP층을 형성하는 경우, 예컨대, 상기 형성은 성장 온도가 800℃, 상기 성장 반응계에 공급된 원료의 농도비, 즉, PH₃/(C₂H₅)₃B비가 450이고, 성장 속도가 25nm/분으로 고정됨으로써 행해진다.

상기 6방정계 단결정의 바람직한 결정면으로 형성되는 표면 상에 그 표면에 대해 수직 방향으로 평행하게 배치된 (0.0.0.2.)결정면을 갖는 6방정계 인화붕소계 반도체층을 안정하게 형성하기 위하여, 상기 표면 상에 흡착된 불필요한 물질이 탈착된 후에 상기 인화붕소계 반도체층의 성장이 개시되는 것이 바람직하다. 상기 인화붕소계 반도체층이 예컨대, 상기 6방정계 단결정의 표면상에 흡착됨 분자의 탈착을 유도하기 위하여, 상기 6방정계 단결정이 상기 6방정계 인화붕소계 반도체층의 성장에 바람직한 온도를 초과하는 온도, 즉, 850℃를 초과하는 온도로 가열된 후 성장되는 것이 바람직하다. 상기 흡착된 분자의 탈착에 이어서 상기 6방정계 인화붕소계 반도체층은 상기 탈착의 결과로서 정제된 표면이 정제된 상태 그대로 유지 되면서, 상기 6방정계 단결정의 표면 상에 성장되는 것이 바람직하다. 상기 6방정계 인화붕소계 반도체층을 성장시키는 수단으로써, 고진공하의 환경하에 성장을 행하는 MBE법 또는 CBE법 또는 감압의 환경하에 성장을 행하는 감압 화학기상증착(CVD)법이 적당하다고 증명된다.

상기 바람직한 결정면 등으로 형성되는 6방정계 단결정의 정제면상에, 상술의 6방정계 단결정의 c축의 길이에 대하여 장주기 매칭을 나타내는 6방정계 인화붕소계 반도체층이 안정하게 형성될 수 있다. 도 18은 상기 6방정계 인화붕소계 반도체층에 나타내어지고, 본 발명에 의해 고안된 장주기 매칭의 외관을 구체적으로 나타낸다. 상기 도면은 6방정계 단결정(61)이 (1.0.-1.0.)결정면을 표면(61A)으로 갖는 사파이어이고, 상기 표면(61A)상에 접합되어 배치된 6방정계 인화붕소계 반도체층(62)이 B_0.98Al_0.02P층인 경우에 야기되는 장주기 매칭의 외관을 나타낸다. 상기 도에 나타낸 바와 같이, (0.0.0.1.)결정면(61B)이 상기 표면(61A)에 대해 수직인 방향으로 서로 평행한 상태로 규칙적으로 배치된다. 상기 6방정계 단결정의 표면(61A)에 접합 표면(62A)을 통하여 접합된 6방정계 인화붕소계 반도체층(62)의 내부에, 총 6개의 (0.0.0.2.)결정면(62B)이 사파이어의 (0.0.0.1.)결정면(61B)에 대해 평행하게 배치된다. 구체적으로, 상기 결정면(61)과 상기 인화붕소계 반도체층(62)간의 접합계(60)에 있어서, 도 18에 나타낸 바와 같이, 정제된 사파이어의 표면(61A)이 사파이어의 c축의 길이(1.30nm)(도 18에 나타낸 "c축의 길이")와 동등한 간격으로 배치된 총 6개의 (0.0.0.2.)결정면(62B)을 갖는다.

한편, 6방정계 단결정(61)상에 (0.0.0.2.)결정면(62B)의 c축의 길이와 총길이(=(n-1)×d)(n은 2, 3, 4, 5, 6 등의 2이상의 양의 정수를 나타내고, d는 인접한 (0.0.0.2.)면간의 간격을 나타낸다.)가 동일하게 되도록 즉, 장주기 매칭의 상태로 형성될 수 있다. 상기 (0.0.0.2.)결정면의 개수는 2개의 인접한(0.0.0.2.)결정면간의 간격에 의해 d의 값이 주어지므로, 적어도 2인 것이 요구된다. 즉, n의 값은 2이상이다.

사파이어의 (1.0.-1.0.)결정면으로 형성된 표면상에 접합되어 배치된 상기 B_0.98Al_0.02P혼합 결정층 또는 B_0.99Ga_0.01P혼합 결정층에 있어서, 상술한 바와 같이, 장주기 매칭 구조를 구성하는 (0.0.0.2.)결정면의 개수는 6이고, 즉, n은 6이다. 그러나, GaN의 (1.0.-1.0.)결정면으로 형성된 표면상에 접합되어 배치된 BP층에 있어서, n은 2이다. 또한, AlN의 (1.0.-1.0.)결정면으로 형성된 표면상에 접합되어 배치된 BP층에 있어서, n은 2이다. 또한, 그런 후, GaN 또는 AlN으로 이루어지는 상기 단결정의 (1.1.-2.0.)결정면상에 접합되어 배치된 BP층에 있어서, n은 2이다.

상기 6방정계 인화붕소계 반도체층이 배치되는 6방정계 단결정의 표면이 충분히 세정되지 않으면, 예컨대, 표면상에 잔존하는 산소(O) 또는 물(H₂O)의 흡착 분자의 악영향으로 인하여 도 18에 나타낸 바와 같이 규칙적으로 배치된 상기 (0.0.0.2.)결정면을 갖는 6방정계 인화붕소계 반도체층이 충분하게 만족스러운 안정성으로 얻어지는 것이 방해될 수 있다. 동일하게, 상기 6방정계 인화붕소계 반도체층의 성장을 위한 원료의 분자가 아닌 일산화탄소(CO), 이산화탄소(CO₂) 및 질 소(N₂) 등의 불필요한 분자가 상기 6방정계 단결정의 표면상에 흡착 상태로 잔존하고 있는 경우, 장주기 매칭 구조를 갖는 상기 6방정계 인화붕소계 반도체층을 충분히 만족스러운 안정성으로 얻어질 수 없게 하므로 불리하다.

상기 장주기 매칭을 충족시킬 수 있는 상기 6방정계 인화붕소계 반도체층을 안정하게 얻는데 야기된 불리함은 상기 6방정계 인화붕소계 반도체층을 구성하는 (0.0.0.2.)결정면의 규칙적인 배열을 상기 흡착된 불필요한 분자가 방해한다는 사실에 의해 야기된다. 상기 불리함의 다른 원인은 상기 흡착된 분자는 궁극적으로 면지수가 상기 (0.0.0.2.)결정면과 다른 결정면의 형성을 야기할 수 있다는 사실에 있다. 상기 불리함의 다른 원인으로서, 상기 흡착 분자를 유지하는 영역상에 상기 6방정계 인화붕소계 반도체 결정이 성장되지 않는 사실이 열거될 수 있다. 따라서, 접합 상태로 배치된 장주기 매칭 구조를 갖는 상기 6방정계 인화붕소계 반도체층을 야기하는 경우, 상기 6방정계 단결정의 표면이 세정 처리가 행해지는 것이 중요하다.

진공의 환경하에 층을 형성하는 MBE법 또는 CBE법의 경우, 상기 6방정계 단결정의 표면 상의 흡착된 분자의 존재가 예컨대, 반사 고에너지 전자선 회절(RHEED) 패턴으로부터 감지될 수 있다. 상기 흡착 분자가 상기 표면상에 잔존하는 경우, 상기 RHEED화상은 상기 6방정계 단결정의 표면으로부터 주로 얻어진 스폿 또는 줄무늬 형태 대신에 환(고리) 또는 할로 패턴을 가정한다. 상기 6방정계 단결졍의 표면 상에 흡착된 분자의 종류는 예컨대, 적외선 흡수 분광법 또는 자외선 흡 수 분광법 등의 분석 방법에 의해 확인될 수 있다.

또한, 상기 6방정계 단결정의 표면 상에 접합되어 배치되는 6방정계 인화붕소계 반도체층을 야기하는 경우, 성장 속도가 20nm/분미만이거나 30nm/분을 초과하면, 그 일탈은 상기 장주기 매칭을 만족시킬 수 있는 6방정계 인화붕소계 반도체층의 충분하게 안정된 제조를 방해하는 결과가 얻어진다. 그 이유는 20nm/분 미만의 낮은 성장 속도는 상기 (0.0.0.2.)결정면을 구성하는 인(P)원자의 확산을 유도하고, 장주기 매칭 구조를 제조하는데 충분한 상기 (0.0.0.2.)결정면에 수손실(numerical loss)을 야기하기 때문이다. 또한, 그 이유는 상기 성장 속도는 30nm/분을 초과하는 정도로 높은 경우, 상기 장주기 매칭 구조를 제조하는데 충분한 상기 (0.0.0.2.)결정면의 개수(즉, 본 발명에서 n)의 과량으로 불가피하게 형성하기 때문이다.

장주기 매칭을 만족시키기 위해, 상기 6방정계 단결정의 표면의 c축과 동등한 거리에 배치된 상기 6방정계 인화붕소계 반도체층의 상기 (0.0.0.2.)결정면의 개수, 즉, 본 발명의 n은 예컨대, 전자선 회절 분석 또는 투과형 전자 현미경(TEM)을 사용한 단면 TEM법에 의해 얻어진 격자 화상으로부터 조사될 수 있다. 본 발명에서 확인한 장기간 매칭 구조가 형성되는 경우, 상기 전자선 회절 화상의 6방정계 단결정의 (0.0.0.1.)결정면으로부터 방사된 회절 스폿이 상기 6방정계 인화붕소계 반도체층의 상기 (0.0.0.2.)결정면으로부터 방사된 회절 스폿을 (n-1)배(총 n개의 (0.0.0.2.)결정면간의 총 간격)로 등간격으로 나타내어진다.

특히, 8이하, 바람직하게는 6이하인 n을 장주기 매칭 구조를 형성함으로써, 소량의 부적합(misfit) 전위만을 포함하고, 결정성이 우수한 6방정계 인화붕소계 반도체층을얻을 수 있다. 상기 6방정계 인화붕소계 반도체층 및 6방정계 단결정사이의 계면 근방의 영역에서 상기 6방정계 단결정의 c축에 대해 수직 방향으로 상기 6방정계 인화붕소계 반도체층에 발생한 부적합 전위의 밀도는 상기 n의 값에 비례하여 증가한다. 본 발명자들은 n이 6이하인 장주기 매칭 구조가 전기 절연파괴 전압이 국부적으로 열악한 것을 유도하지 않고, 낮은 밀도로 부적합 전위만을 나타내는 고품질의 6방정계 인화붕소계 반도체층이 되게 한다는 것을 그들의 연구로 규명하였다.

n이 2이상이고 6이하인 장주기 매칭 구조의 6방정계 인화붕소계 반도체층이 작은 밀도로만 부적합 전위만을 포함하므로 결정성이 우수한 고품질의 성장층의 형성을 위한 언더층으로서 유효하게 사용될 수 있다. 장주기 매칭 구조의 인화붕소계 반도체층상의 적절하게 배치된 층이 혼합 결정인 SiC, ZnO, GaN, AlN, InN 및 Al_XGa_YIn_ZN(0≤X, Y, Z≤1 및 X+Y+Z=1) 등의 III족 질화물 반도체로 형성되는 성장층이다. 이어서, 상기 III족 질화물 반도체층의 구체예로서, 질소(N) 및 질소 이외의 인(P) 및 비소(As) 등의 V족 원소를 함유하는 GaN_1-YP_Y(0≤Y<1) 및 GaN_1-YAs_Y(0≤Y<1)로 형성된 상기 성장층이 열거될 수 있다.

장주기 매칭 구조를 갖고, 소량으로만 부적합 전위를 포함하고, 언더층으로 역할을 하는 6방정계 인화붕소계 반도체층상에 형성된 III족 질화물 반도체를 사용함으로써, 고강도의 발광을 발생시킬 수 있는 p-n 접합 헤테로 구조를 구성할 수 있다. 예컨대, 클래드층으로서 Al_XGa_YN(0≤X, Y≤1, X+Y=1)층 및 발광층으로서 Ga_XIn_1-XN(0<X<1)층을 갖는 LED 등의 발광 소자에 사용에 사용되기 위하여 2중 헤테로(DH) 결합 발광부가 제조될 수 있다.

상기 화합물 반도체 발광 소자 대신에, 쇼트키 배리어 MESFET가 저밀도로만 결정 결함을 포함하고, 전자 수송층(채널층)으로서 결정성이 우수한 III족 질화물 반도체층을 사용함으로서 형성될 수 있다. 상기 채널층은, 예컨대, 불순물의 고의적인 첨가를 회피하는 언도프 n형 GaN층으로 형성될 수 있다. 저밀도로만 결정 결함을 포함하는 III족 질화물 반도체가 높은 전자 이동성을 나타내므로, 고주파 특성이 우수한 MESFET를 얻기 위하여 바람직하다.

상기 발명의 구성에 있어서, 본 발명에 의해 6방정계 단량체 인화붕소로 형성되는 상기 인화붕소계 반도체가 가능하게 되고, 표면 상에 전극을 갖도록 구성된 6방정계 인화붕소계 반도체층이 가능하게 된다.

본 발명의 상기 구성에서 사용되는 6방정계 인화붕소계 반도체층은 6방정계 단결정층 또는 단결정 기판을 언더층으로 사용함으로써 형성된다. 특히, 극성이 부족하거나 또는 극성이 없는 결정면으로 형성되는 단결정층의 기판 또는 단결정 기판상에 상기 6방정계 인화붕소계 반도체층이 효율적으로 형성될 수 있다. 그 이유는 극성이 부족하거나 또는 극성이 없는 6방정계 단일 결정층의 결정면으로 형성된 기판 또는 단결정 기판은 6방정계 인화붕소계 반도체층을 적당하게 되도록 원자를 배치한다.

여기서, 원소 A 및 원소 B의 조합에 의해 제조된 6방정계 화합물 재료의 단결정에 "6방정계 인화붕소계 반도체층의 배치에 적당한 비극성 결정면"이란, 예컨대, 동일한 표면 밀도로 상기 원소 A 및 상기 원소 B를 노출시키는 표면을 말한다. 상기 설명의 결정면은 예컨대, 2H형 SiC, 우르차이트 GaN 또는 AlN의 (1.1.-2.0.)결정면이다. 또한, 사파이어의 (1.1.-2.0.)결정면이 본 설명에 따른다.

작은 이온성을 갖는 재료가 극성이 거의 없거나 또는 극성이 없는 6방정계 단결정층 또는 단결정 기판의 결정면상에 형성된 인화붕소계 반도체층의 제조에 선택되는 경우, 6방정계 인화붕소계 반도체층이 안정하게 형성될 수 있다. 상기 인화붕소계 반도체층이 작은 이온성을 갖는 경우, 이온성이 극성이 거의 없거나 또는 극성이 없는 6방정계 단결정층 또는 단결정 기판과 작은 차이를 가지므로, 소량으로만 쌍정 등의 결정 결함을 포함하는 고품질의 6방정계 인화붕소계 반도체층을 안정하게 형성할 수 있다. 상기 인화붕소계 반도체 중, 상기 단량체 인화붕소(BP)는 이온성이 0.006정도로 낮으므로, 6방정계 인화붕소계 반도체층을 안정하게 제조하기 위한 이상적 재료로서의 역할을 한다(예컨대, "Bands and Bonds in Semiconductors",(Physics Series 38), J.C.Phillips저, Yoshioka Shoten K.K.편찬, 1985년 7월 25일, 3번째판, 51페이지, 참조). 비화붕소(BAs)가 0.002정도로 작으므로(예컨대, 상기 "Bands and Bonds in Semiconductors", 51페이지, 참조), 6방정계 인화붕소계 반도체층이 BP와 혼합된 결정인 인화비화붕소(BAs_1-YP_Y, 여기서, 0<Y≤1)로부터 안정하게 형성될 수 있다.

특히, (1.1.-2.0.)결정면을 표면으로 얻도록 성장시키고, 작은 이온성을 갖는 인화붕소계 반도체층이 소량으로만 쌍정과 적층 결함을 포함하므로 본 발명에 적당한 전극을 배치하기 위하여 반도체층으로서 적당하게 사용될 수 있다.

형성된 인화붕소계 반도체층이 6방정계 결정층인지 아닌지의 여부의 문제는 전자선 회절 또는 X선 회절 등의 분석 수단으로 조사될 수 있다. 일반적인 전자선 회절 분석에 따라서, 예컨대, 6방정계 GaN단결정층의 비극성(1.1.-2.0.)결정면 상에 접합되어 배치된 단량체 BP가 6방정계 우르차이트 결정층인 것을 확인할 수 있다. 또한, 상기 6방정계 BP결정층의 표면이 비극성(1.1.-2.0.)결정면을 구성하는 것을 확인할 수 있다.

상기 우르차이트 6방정계 단량체 BP의 a축은 약 0.319nm로 측정되고, 따라서, III족 질화물 반도체층의 6방정계 Al_XGa_1-XN(0≤X≤1)의 a축과 일치한다. 따라서, 상기 단량체 BP는 6방정계 인화붕소계 반도체층의 형성에 선택되는 경우, 결정성이 우수한 III족 질화물 반도체층이 우수한 격자 매칭으로 인하여 층상에 형성될 수 있다. 극성이 거의 없거나 또는 극성이 없는 6방정계 결정상에 형성된 인화붕소계 반도체층이 상기 층은 결정성이 우수하므로 결정성이 우수한 III족 질화물 반도체층을 제조하기 위한 상층으로서 기여할 수 있다.

상기 6방정계 인화붕소계 반도체층상에 배치되는 오믹 전극은 각종 금속 재료 또는 도전성 산화물 재료로 형성될 수 있다. n형 전극을 나타내는 인화붕소계 반도체층에 대하여, 예컨대, n형 오믹 전극이 금(Au)-게르마늄(Ge)합금 또는 금-주 석(Sn)합금 등의 합금으로 형성될 수 있다. 상기 n형 오믹 전극이 란타늄(La)-알루미늄(Al) 합금 등의 희토류 원소를 함유하는 합금으로 형성될 수 있다. 또한, 상기 n형 오믹 전극은 ZnO 등의 산화물 재료로 형성될 수 있다.

상기 p형 인화붕소계 반도체층에 대하여, p형 오믹 전극이 금(Au)-아연(Zn)합금 또는 금(Au)-베릴륨(Be) 합금으로 형성될 수 있다. 또한, 상기 p형 오믹 전극이 인듐(In) 주석(Sn) 산화물(ITO) 복합 층으로 형성될 수 있다. 접촉 저항이 부족한 오믹 전극이 약 1×10¹⁸cm^-3이상의 캐리어 농도를 갖는 저저항(low-resistive)층으로 형성되는 것이 바람직하다. 상기 오믹 전극이 배치된 층이 고의적으로 첨가된 불순물을 갖는 도프층 또는 불순물의 고의적인 첨가를 회피한 언도프층인지에 관계 없이, 저저항층인 것이 바람직하다. 상기 단량체 BP층의 경우, 상기 전극의 형성에 적당한 n형 및 p형 저저항층이 언도프형으로 각각 용이하게 얻어질 수 있다.

상기 n형 및 p형 오믹 전극이 소량으로만 결정 결함을 포함하고, 결정성이 우수한 6방정계 인화붕소계 반도체층상에 최적으로 일정하게 배치된다. 결정성이 우수한 6방정계 인화붕소계 반도체층상의 하나의 오믹 전극을 배치하고, 결정성이 우수하고, 언더층으로서 상기 층상에 형성된 III족 질화물 반도체층에 접촉하는 다른 하나의 오믹 전극을 배치하는 방법이 우수한 특성의 반도체 소자가 되도록 기여할 수 있다.

6방정계 인화붕소계 반도체층상에 형성되는 쇼트키 접촉은 예컨대, 티타늄(Ti) 등의 전이 금속으로 형성될 수 있다. 또한, 백금(Pt) 등으로 형성될 수도 있다. 본 발명에 적당하고 결정성이 우수한 6방정계 인화붕소계 반도체층의 사용이 미미한 누설 전류만을 야기하는 게이트 전극을 형성할 수 있다. 특히, 고저항의 인화붕소계 반도체층에 배치된 쇼트키 접촉을 갖는 구조가 미미한 누설전류만을 수반하고, 절연파괴 전압이 우수한 게이트 전극의 형성을 허가한다. 따라서, 이 구성은 미미한 누설 전류만을 수반하고, 트랜스컨덕턴스가 우수한 고주파 쇼트키 배리어 FET를 제조하는데 기여할 수 있다. 고저항의 인화붕소계 반도체층이 n형 및 p형 불순물 중 하나 또는 모두를 언도핑 또는 도핑함으로써 전기적으로 보완된 고저항의 6방정계 단량체 BP층으로 적당하게 형성될 수 있다.

6방정계 인화붕소계 반도체층에 대하여, 오믹 접촉 또는 쇼트키 접촉을 달성하는 역할을 하는 금속 전극이 일반적인 진공 증착법, 전자빔 증착법, 스퍼터링법 등에 의해 형성될 수 있다. ITO 및 ZnO 등의 산화물 재료가 스퍼터링법 등의 통상의 물리적 필름 형성 수단 및 졸겔법 등의 습식 필름 형성법에 의해 형성될 수 있다.

본 발명의 실시예에 의해 피복된 화합물 반도체 소자에 대해서 도면을 참조하여 설명한다. 각 실시예에 있어서, 동일한 성분 원소는 동일한 참조번호로 나타낸다. 제 1 실시예에 대해서 설명한다.

실시예 1:

본 발명에 대해서 벌크 결정의 사파이어의 (1.1.-2.0.)결정면으로 형성된 표면 상에 접합되어 배치된 6방정계 단량체 BP층을 사용하여 화합물 반도체 LED를 구성하는 경우를 예로 하여 구체적으로 설명한다.

도 1은 본 실시예 1에 따른 LED의 평면 구조의 개략적으로 설명한다. 그 다음, 도 2는 도 1의 파선 II-II에 따른 화합물 반도체 소자 LED(1)를 설명하는 개략 단면도이다.

LED(1)를 제조하기 위한 적층 구조체(100)를 (1.1.-2.0.)결정면(통상적으로 "A면"이라고 칭함)을 표면으로 갖는 사파이어(α-알루미나 단결정)를 기판(101)으로 사용하여 형성하였다. 통상의 MOCVD법을 사용하여, 기판(101)의 (1.1.-2.0.)결정면의 표면 상에, 두께 약 290nm으로 형성된 언도프 n형 6방정계 단량체 BP층을 6방정계 인화붕소계 반도체층(102)으로서 형성하였다.

통상의 TEM 분석에 의해서, 상기 6방정계 인화붕소계 반도체층(102)을 구성하는 6방정계 단량체 BP층의 표면이 (1.1.-2.0.)결정면인 것을 알았다. 그 다음, 전자선 회절 패턴에 의해서 사파이어 기판(101)의 <1.-1.0.0.> 방향과 6방정계 단량체 BP층(102)의 <1.-1.0.0.> 방향이 서로 평행하게 배향되어 있는 것을 알았다. 또한, 단면 TEM법에 의한 관찰에 의해서, 6방정계 단량체 BP층(102)에는 쌍정의 존재를 식별할 수 있는 사인은 실제적으로 없음을 알았다. 사파이어 기판(101)과의 계면으로부터 약 50nm 거리 보다 상방의 6방정계 단량체 BP층 내부 영역에서는 격자 배열 상에서의 식별가능한 혼란은 실제적으로 발견되지 않았다.

상기 6방정계 인화붕소계 반도체층(102)을 구성하는 6방정계 단량체 BP층의 (1.1.-2.0.)결정면으로 형성된 표면 상에 우르차이트 6방정계 n형 GaN층(층두께=2100nm)(103)을 성장시켰다. 통상의 TEM을 이용한 분석에 의해서, 쌍정 또는 적층 결함이 6방정계 인화붕소계 반도체층(102)을 구성하는 6방정계 단량체 BP층과의 계 면 근방의 6방정계 GaN층(103)의 내부 영역에서는 거의 식별되지 않았다.

6방정계 n형 GaN층(103)의 (1.1.-2.0.) 표면 상에, 6방정계 n형 Al_0.15Ga_0.85N으로 형성된 하부 클래드층(층두께=150nm)(104), 개별적으로 Ga_0.85In_0.15N 우물층/Al_0.01Ga_0.99N 배리어층으로 구성된 5사이클로 이루어진 다중 양자우물구조의 발광층(105), 및 p형 Al_0.10Ga_0.09N으로 형성된 두께 50nm의 상부 클래드층(106)을 이 순서로 적층하여 p-n 접합 DH 구조의 발광부를 완성하였다. 상기 상부 클래드층(106)의 표면 상에, p형 GaN층(층두께=80nm)을 접촉층(107)으로서 더 적층하여, 적층 구조체(100)의 형성을 완성하였다.

상기 p형 접촉층(107)의 일부 영역에 있어서, p형 오믹 전극(108)을 금(Au)-산화니켈(NiO) 합금으로 형성하였다. n형 오믹 전극(109)을 드라이 에칭 수단에 의해 전극(109)의 배치를 위해 할당된 영역에 존재하는 하부 클래드층(104) 및 발광층(105) 등의 층을 제거함으로써 노출된 n형 GaN층(103)의 표면 상에 형성하였다. 그 결과, LED(1)가 완성되었다.

이 LED(1)의 발광특성을 p형 및 n형 오믹 전극(108 및 109) 사이의 순방향으로 소자구동 전류 20mA를 유동시켜 테스트하였다. LED(1)로부터 발광된 광의 주파장은 약 460nm이었다. 칩상태에서의 발광휘도는 약 1.6cd이었다. 결정성이 우수한 III족 질화물 반도체층은 p-n 접합 DH 구조의 발광부를 구성하는 III족 질화물 반도체층(104~106) 및 n형 오믹 전극(109)이 형성되어 있는 n형 GaN층(103)을 6방정계 BP층 상에 배치시킴으로써 형성할 수 있기 때문에, 역방향으로의 전류를 10μA 로 고정한 경우, 역방향으로의 전압은 15V를 초과하는 높은 크기인 것이 추정되었다. 또한, III족 질화물 반도체층의 양호한 결정성으로 인하여 국소적 브레이크다운(breakdown)이 실질적으로 없는 것을 알 수 있었다.

실시예 2:

본 발명의 내용을 벌크 결정의 사파이어를 6방정계 단결정으로 사용하고 그 위에 배치된 6방정계 단량체 BP층을 사용하여 화합물 반도체 LED를 형성하는 경우를 예로 하여 구체적으로 설명한다.

도 8은 본 실시예 2에 따른 LED의 평면 구조를 개략적으로 나타낸다. 그 다음, 도 9는 는 도 8의 파선 IX-IX에 따른 LED(1)를 나타내는 개략 단면도이다.

LED(1)를 제조하기 위한 적층 구조체(100)를 (1.1.-2.0.)결정면(통상적으로 "A면"이라고 칭함)을 표면으로 갖는 사파이어를 기판(101)으로 사용하여 형성하였다. 통상의 MOCVD법을 사용하여, 기판(101)의 표면 상에, 층두께 약 290nm의 언도프 n형 6방정계 단량체 BP층(102)을 형성하였다.

통상의 TEM 분석에 의해서, 상기 6방정계 단량체 BP층(102)의 (0.0.0.1.)결정면이 서로 평행상태로 사파이어 기판(101)의 표면에 대해 수직하게 배치되어 있는 것을 알았다. 구체적으로, 6방정계 유닛 격자의 c축에 대해 수직 방향으로 서로 평행한 방식으로 배열된 (0.0.0.1.)결정면의 격자면의 간격으로부터, 6방정계 단량체 BP층(102)의 c축의 길이는 0.524mm인 것을 알았다. 또한, 단면 TEM법에 의한 관찰에 의해서, 6방정계 단량체 BP층(102)에는 쌍정의 존재도 거의 인식되지 않았다. 사파이어 기판(101)과의 계면으로부터 약 50nm 거리 보다 상방의 6방정계 단량체 BP층 내부 영역에서는, 서로 평행한 방식의 (0.0.0.1.)결정면의 규칙 배열이 확인됨과 아울러, 격자 배열 상에는 식별가능한 혼란이 실제적으로 발견되지 않았다.

층두께가 증가하는 방향에 대해 평행하게 배열된 (0.0.0.1.)결정면을 갖는 6방정계 단량체 BP(102)의 표면 상에는, 게르마늄(Ge)이 도프되어 있는 우르차이트 6방정계 GaN층(층두께=1900nm)(103)을 성장시켰다. 통상의 TEM을 이용한 분석에 의해서, 언더층으로서의 6방정계 단량체 BP층(102) 상에 성장된 n형 GaN층(103)은 6방정계 단량체 BP층(102)의 (0.0.0.1.)결정면에 대해 평행하게 배열된 (0.0.0.1.)결정면을 갖는 단결정인 것을 알았다. 6방정계 GaN층(103)의 내부영역에는 쌍정 및 적층 결함을 거의 볼 수 없었다.

6방정계 n형 GaN층(103)의 (1.1.-2.0.) 표면 상에, 6방정계 n형 Al_0.15Ga_0.85N으로 형성된 하부 클래드층(층두께=250nm)(104), 개별적으로 Ga_0.85In_0.15N 우물층 및 Al_0.01Ga_0.99N 배리어층으로 구성된 7사이클로 형성된 다중 양자우물구조의 발광층(105), 및 p형 Al_0.10Ga_0.09N으로 형성된 층두께 25nm의 상부 클래드층(106)을 이 순서로 적층하여 p-n 접합 DH 구조의 발광부를 완성하였다. 이 발층부의 전체는 6방정계 단량체 BP층(102)의 (0.0.0.1.)결정면에 대해 평행하게 배치된 (0.0.0.1.)결정면을 갖는 단결정이었다. 발광부 전체의 내부 영역에서는 쌍정 및 적층 결함을 거의 볼 수 없었다. 상기 상부 클래드층(106)의 표면 상에 p형 GaN층(층두께=75nm)을 더 배치시킴으로써, 적층 구조체(100)를 완성하였다.

상기 p형 접촉층(107)의 일부 영역에 있어서, p형 오믹 전극(108)을 금-산화 니켈 합금으로 형성하였다. 드라이 에칭 수단에 의해 전극(109)의 배치를 위해 할당된 영역에 존재하는 하부 클래드층(104) 및 발광층(105)과 같은 층을 제거함으로써 노출된 n형 GaN층(103)의 표면 상에 n형 오믹 전극(109)을 형성하였다. 그 결과, LED(1)가 완성되었다.

이 LED(1)의 발광특성을 p형 및 n형 오믹 전극(108 및 109) 사이의 순방향으로 소자구동 전류 20mA를 유동시켜 테스트하였다. LED(1)로부터 발광된 광의 주파장은 약 455nm이었다. 칩상태에서의 발광휘도는 약 1.5cd이었다. 소자구동 전류가 p-n 접합 DH 구조의 발광부를 구성하는 III족 질화물 반도체 층(104~106)의 (0.0.0.1.)결정면에 대해 평행하게 유동하도록 오믹 전극(108 및 109)이 발광부에 걸쳐서 적층 구조체(100)의 수직 방향으로 배치되어 있기 때문에, 순방향 전압(@20mA)이 3.2V 정도로 크기가 낮다고 추정되었다.

한편, 상기 발광부는 6방정계 BP층상에 배치되었기 때문에 결정성이 우수한 III족 질화물 반도체로 형성될 수 있으므로, 역방향으로의 전류를 10μA로 고정한 경우에 얻어진 역방향으로의 전압은 15V를 초과하는 높은 크기인 것이 추정되었다. 발광부를 구성하는 III족 질화물 반도체층의 양호한 결정성으로 인하여 국소적 브레이크다운이 실질적으로 없는 것을 알 수 있었다.

실시예 3:

본 발명을 (1.1.-2.0.)결정면을 표면으로 갖는 GaN층 및 상기 표면에 결합되어 배치되어 있고 표면으로서 (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 단량체 BP층이 구비되어 있는 적층 구조체로부터 화합물 반도체 LED를 구성하는 경우를 예 로 하여 구체적으로 설명한다.

도 10은 본 실시예 3에 따른 LED의 평면 구조(1)를 개략적으로 나타낸다. 도 11은 도 10의 파선 XI-XI에 따른 LED(1)를 나타내는 개략 단면도이다.

LED(1)를 제조하기 위한 적층 구조체(100)를 (1.-1.0.2.)결정면(통상적으로 "R면"이라고 칭함)을 표면으로 갖는 사파이어(α-알루미나 단결정)를 기판(101)으로 사용하여 형성하였다. 통상의 MBE법을 사용하여, 기판(101)의 (1.-1.0.2.)결정면의 표면 상에, (1.1.-2.0.)결정면을 표면으로 갖는 언도프 n형 GaN층(103)을 형성하였다. 통상의 단면 TEM법에 의해 측정한 GaN층(103)의 전위 밀도는 약 2×10⁹cm^-2이었다.

GaN층(103)의 (1.1.-2.0.)결정면으로 형성된 표면 상에, 언도프 n형 단량체 BP층(층두께=280nm)(102A)을 성장시켰다. 그 결과, GaN층(103) 및 BP층(102A)이 본 발명에 따른 제 1 적층 구조부(120A)를 형성하였다. TEM을 사용한 통상의 전자선 회절 분석에 의하면, BP층(102A)은 (1.1.-2.0.)결정면을 표면으로 갖는 우르차이트 6방정계 단결정층인 것을 알았다. BP층(102A)의 전자선 회절 화상에 있어서, 쌍정 또는 적층 결함에 의해서 과잉의 회절 및 확산-산란이 모두 발생하지 않은 것을 알 수 있었다. 또한, 단면 TEM 분석에 의해서, GaN층(103)에 포함된 전위가 상방(BP층(102A) 상방)으로 관통되는 것을 BP층(120A)과의 계면, 즉 제 1 적층 구조부(120A)의 계면에 의해 저지되는 것이 확인되었다.

6방정계 단량체 BP층(102)의 (1.1.-2.0.) 표면 상에, 6방정계 n형 GaN층(층 두께=600nm)(102B)을 더 배치하였다. 따라서, 6방정계 BP층(102A) 및 6방정계 GaN층(102B)은 본 발명에 따른 제 2 적층 구조부(120B)를 형성하였다. 6방정계 GaN(102B)는 6방정계 단량체 BP층(102A)에 접합되어 배치되어 있기 때문에, 통상의 단면 TEM법에 의해서 측정된 전위 밀도는 1×10⁴cm^-2 이하의 낮은 값을 갖는다고 생각된다.

상기 제 2 적층 구조부(102B)를 구성하는 6방정계 GaN층(102B)의 (1.1.-2.0.) 표면상에, GaN과는 다른 조성의 6방정계 n형 Al_0.15Ga_0.85N으로 형성된 하부 클래드층(층두께=300nm)(104), 개별적으로 Ga_0.88In_0.12N 우물층(층두께=3nm)/Al_0.01Ga_0.99N 배리어층(층두께=10nm)으로 구성된 5사이클로 형성된 다중 양자 우물 구조의 발광층(105), 및 p형 Al_0.10Ga_0.09N으로 형성된 층두께 90nm의 상부 클래드층(106)을 이 순서로 적층하여 p-n 접합 DH 구조의 발광부를 완성하였다.

통상의 TEM 분석에 의하면, p-n 접합 DH 구조의 발광부를 구성하는 하부 클래드층(104) 내지 상부 클래드층(106)은 각각 우르차이트 6방정계 단결정층이었다. 또한, 상기 발광부는 소량의 전위만을 포함하고 결정성이 우수한 GaN층(102B) 상에 배치되어 있기 때문에 특히 결정성이 우수한 III족 질화물 반도체층으로 형성될 수 있다.

상기 상부 클래드층(106)의 표면 상에는, p형 GaN층(층두께=90nm)을 콘택트층(107)으로서 더 퇴적하여 적층 구조체(100)의 형성을 종료하였다.

상기 p형 콘택트층(107)의 일부의 영역에는, 금·산화니켈 합금으로 형성된 p형 오믹 전극(108)을 형성하였다. n형 오믹 전극(109)은 그 n형 오믹 전극(109)을 배치하기 위해 할당된 영역에 존재하는 하부 클래드층(104) 상의 발광층(105) 등의 층을 제거하여 노출시킨 하부 클래드층(104)의 표면에 형성하였다. 그 결과, LED(11)을 완성하였다.

이 LED(1)의 발광특성을 p형 및 n형 오믹 전극(108 및 109) 사이의 순방향으로 소자 구동 전류 20mA를 유동시켜 테스트하였다. LED(1)로부터 발광된 광의 주파장은 약 450nm이었다. 칩상태에서의 발광휘도는 약 1.7cd이었다. p-n 접합 DH 구조의 발광부를 구성하는 하부 클래드층(104), 발광층(105) 및 상부 클래드층(106)을 형성하는 III족 질화물 반도체층의 결정성의 양호함을 반영하여, 역방향 전압(역방향 전류를 10μA로 고정한 경우)은 15V를 초과하는 높은 값을 갖는다고 생각된다. 그 다음, 상기 n형 GaN층(102B) 및 그 위에 배치된 p-n 접합 DH 구조의 발광부를 구성하는 III족 질화물 반도체층의 양호한 결정성으로 인하여, 국소적 브레이크다운도 거의 확인되지 않았다.

실시예 4:

본 발명을 (1.1.-2.0.)결정면을 표면으로 갖는 GaN층 및 상기 표면에 접합되어 배치되어 있는 (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 단량체 BP층을 구비한 적층 구조체로부터 화합물 반도체 FET를 구성하는 경우를 예로 하여 구체적으로 설명한다.

도 12는 본 실시예 4에 따른 GaN계 고주파 FET(3)를 나타내는 개략 단면도이 다. 상기 FET(3)을 제작하기 위한 적층 구조체(300)는 (1.-1.0.2.)결정면(통상적으로 R면이라고 칭함)을 표면으로 갖는 사파이어(α-알루미나 단결정)을 기판(301)으로 하여 형성하였다. 기판(301)의 (1.-1.0.2.)결정면의 표면 상에는, 통상의 MBE법을 사용하여 (1.1.-2.0.)결정면을 표면으로 갖는 고저항의 언도프 n형 GaN층(302)을 형성하였다. 통상의 단면 TEM법에 의해 측정한 GaN층(302)(층두께=1000nm)의 전위 밀도는 약 3×10⁹cm^-2이었다.

GaN층(302)의 (1.1.-2.0.)결정면으로 형성된 표면 상에, 고저항의 언도프 p형 단량체 BP층(층두께=200nm)(303)을 성장시켰다. 그 결과, GaN층(302)과 BP층 (303)은 본 발명에 따른 제 1 적층 구조부(320A)를 형성하였다. TEM을 이용한 통상의 전자선 회절 분석에 의해서, BP층(303)은 (1.1.-2.0.)결정면을 표면으로 갖는 우르차이트 6방정계 단결정층인 것을 알았다. BP층(303)의 전자선 회절상에는, 쌍정 또는 적층 결함에 기인하는 과잉 회절 또는 확산 산란은 확인할 수 없었다. 또한, 단면 TEM 분석에 의해서, GaN층(302)의 내부에 포함되어 있는 전위는 BP층(303)과의 계면에서, 즉, 제 1 적층 구조부(320A)의 계면에 의해 상방(BP층(303)을 향함)으로의 관통이 저지되는 것이 확인되었다.

6방정계 단량체 BP층(303)의 (1.1.-2.0.) 표면 상에는, 언도프 6방정계 n형 GaN층(층두께=110nm)이 전자 수송층(304)으로서 더 배치되었다. 그 결과, 6방정계 BP층(303)과 전자 수송층(304)을 구성하는 6방정계 GaN층은 본 발명의 따른 제 2 적층 구조부(320B)를 형성하였다. 전자 수송층(304)은 6방정계 단량체 BP층(303)에 접합시켜 배치하였기 때문에, 전위 밀도가 1×10⁴cm^-2 이하인 우수한 품질의 결정층으로 구성할 수 있었다.

제 2 적층 구조부(320B)를 이루고, 6방정계 n형 GaN층으로 형성된 전자 수송층(304)의 (1.1.-2.0.) 표면 상에는, GaN의 조성과는 다른 6방정계 n형 Al_0.25Ga_0.75N(층두께=25nm)로 형성된 전자 공급층(305)을 결합시켜서 배치하였다. 전자 공급층(305)에는 n형 GaN층으로 형성된 콘택트층(306)을 더 구비하여 FET 용도의 적층 구조체(300)의 형성을 종료하였다.

전자 수송층(304)은 작은 밀도로만 쌍정 및 적층 결함을 포함하고, 결정성이 우수한 6방정계 BP층(303) 상에 배치되기 때문에, 결정성이 우수한 III족 질화물 반도체층으로 형성될 수 있었다. 전자 공급층(305)은 그 결정성이 우수한 전자 수송층(304)에 접합시켜서 배치했기 때문에, 통상의 TEM 분석에 의해 마찬가지로 결정성이 우수한 단결정층인 것을 알았다.

상기 콘택트층(306)의 일부의 영역을 통상의 드라이 에칭법에 의해 제거하여 노출시킨 전자 공급층(305)의 표면에 쇼트키 게이트 전극(307)을 형성하였다. 게이트 전극(307)의 반대측에 잔존시킨 GaN 콘택트층(306)의 표면 상에는, 희토류 원소-알루미늄 합금으로 형성된 오믹성 소스 전극(308) 및 오믹성 드래인 전극(309)을 형성하여 FET를 완성하였다.

본 발명의 FET는 6방정계 단량체 BP층을 언더층으로서 사용하여 형성한 낮은 밀도로만 전위를 포함하고, 결정성이 우수한 GaN층을 전자 수송층으로서 이용했기 때문에, 또한 큰 트랜스컨덕턴스를 나타내고 또한 전위를 통하여 누설하는 전류를 억제할 수 있기 때문에, 전력 특성이 우수하고 고주파 전력에 사용되는 GaN계 FET로 실현될 수 있다. 또한, 상기 FET는 결정성이 양호한 6방정계 단량체 BP층, GaN 전자 수송층 및 GaN 전자 공급층을 사용하여 형성하였기 때문에, 국소적 브레이크다운도 거의 확인되지 않았다.

실시예 5:

본 발명을 6방정계 단결정으로서 사파이어의 벌크 결정을 사용하고, 그 위에 배치한 반위상 경계가 없는 6방정계 단량체 BP층을 이용하여 화합물 반도체 LED를 구성할 경우를 예로 하여 구체적으로 설명한다.

도 14는 본 실시예 5에 따른 LED의 평면 구조(1)를 개략적으로 나타낸다. 그 다음, 도 15는 도 14의 파선 XV-XV에 따른 LED(1)를 나타내는 개략 단면도이다. LED(1)를 제작하기 위한 적층 구조체(100)는 (1.-1.0.2.)결정면(통상 R면이라고 칭함)을 표면으로 갖는 사파이어(α-알루미나 단결정)를 기판(101)으로서 사용하여 형성하였다. 기판(101)의 표면 상에, 통상의 MOCVD법에 의해 층두께 약 3200nm의 n형 6방정계 GaN층(103A)을 언더층의 단결정으로서 형성하였다. 통상의 전자선 회절 분석에 의해서, 6방정계 GaN층(103A)의 표면은 (1.1.-2.0.)결정면으로 확인되었다. 또한, 통상의 단면 TEM관찰에 의하면, 6방정계 GaN층(103A)을 구성하는 (0.0.0.1.)결정면은 (1.1.-2.0.)결정면으로 형성된 표면에 수직하게 배열되어 있는 것이 관찰되었다.

6방정계 GaN층(103A)의 (1.1.-2.0.)결정면으로 형성된 표면 상에는, 언도프 n형 6방정계 단량체 BP층(102)을 성장시켰다. 6방정계 BP층(102)은 통상의 상압 MOCVD법에 의해 780℃에서 성장되었다. 통상의 단면 TEM 관찰에 의하면, 6방정계 BP층(102)은 6방정계 GaN층(103A)에 (1.1.-2.0.)결정면을 통해서 접합하고, 또한 (1.1.-2.0.)결정면을 표면으로 갖고, 또한 그 6방정계 BP층(102)의 내부를 구성하는 (0.0.0.1.)결정면은 (1.1.-2.0.)결정면에 대하여 수직으로 서로 평행하게 배열되어 있는 것이 나타내졌다.

그 다음, 단면 TEM법에 의한 암시야상의 관찰에 의해서는, (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 BP층(102)에는 반위상 경계가 실질적으로 확인되지 않았다. 또한, 6방정계 BP층(102)의 전자선 회절 패턴에는, 쌍정의 존재를 나타내는 과잉 회절 스폿, 및 적층 결함의 존재를 나타내는 광조는 확인되지 않았다.

(0.0.0.1.)결정면이 층두께의 증가 방향으로 평행하게 배열되어 있는 6방정계 단량체 BP층(102)의 표면 상에, 게르마늄(Ge)을 도프한 우르차이트 6방정계 n형 GaN층(층두께=160nm)(103B)을 성장시켰다. 통상의 TEM을 이용한 분석 에 의하면, 언더층으로서의 6방정계 단량체 BP층(102) 상에 성장시킨 이 n형 GaN층(103B)은 6방정계 단량체 BP층(102)의 (0.0.0.1.)결정면과 평행하게 배열된 (0.0.0.1.)결정면을 갖는 단결정층이었다.

상기 n형 GaN층(103B)은 6방정계 단량체 BP층(102)에 (1.1.-2.0.)결정면을 통해서 접합되어 있고, (1.1.-2.0.)결정면을 표면으로 갖고, 또한 그 n형 GaN층(103B)의 내부를 구성하는 (0.0.0.1.)결정면은 (1.1.-2.0.)결정면에 대하여, 수직으로 서로 평행하게 배열되어 있는 것이 나타내졌다. 또한, 통상의 TEM 분석에 의하면, 6방정계 GaN층(103B)에는, 반위상 경계, 쌍정 및 적층 결함이 거의 확인되지 않았다.

상기 6방정계 n형 GaN층(103B)의 (1.1.-2.0.) 표면 상에는, 6방정계 n형 Al_0.15Ga_0.85N으로 형성된 하부 클래드층(층두께=250nm)(104), Ga_0.85In_0.15N 우물층과 Al_0.01Ga_0.99N 베리어층으로 각각 구성된 5주기로 이루어진 다중 양자우물구조의 발광층(105), 및 층두께가 50nm이고 p형 Al_0.10Ga_0.90N로 이루어진 상부 클래드층(106)을 이 순서로 적층하여, p-n 접합 DH 구조의 발광부를 제조하였다. 상기 상부 클래드층(106)의 표면 상에는, p형 GaN층(층두께=80nm)을 콘택트층(107)으로서 퇴적하여 적층 구조체(100)의 형성을 종료하였다.

상기 p형 콘택트층(107)의 일부의 영역에는, 금(Au)·산화니켈(NiO) 합금으로 형성된 p형 오믹 전극(108)을 형성하였다. n형 오믹 전극(109)은 그 전극(109)을 배치하기 위해 할당된 영역에 있는 하부 클래드층(104) 및 발광층(105)과 같은 층을 드라이 에칭법으로 제거하여 노출시킨 n형 GaN층(103B)의 표면에 형성하였다. 그 결과, LED(1)이 완성되었다.

상기 LED(1)은 20mA의 상기 소자 구동 전류가 상기 p형 및 n형 오믹 전극(108 및 109)간의 순방향으로 유동되도록 함으로써 발광성을 테스트하였다. 상기 LED(1)로부터의 발광의 주파장은 약 460nm이었다. 칩의 상태에서의 발광 휘도는 약 1.6cd이었다. 상기 p-n 접합 DH 구조의 발광부를 구성하는 상부 클래드층(106)~하부 클래드층(106) 및 n형 오믹 전극(109)이 식별할 수 있는 반위상 경계, 쌍정 및 적층 결함이 거의 확인되지 않는 6방정 BP층(102) 및 n형 GaN층(103) 상에 형성되므로, 결정성이 우수한 III족 질화물 반도체층을 형성할 수 있다. 따라서, 상기 발광층(105)은 불균일이 없는 균일한 강도의 광이 발광되었다.

실시예 6:

본 발명의 내용을 (1.0.-1.0.)결정면을 표면으로 갖고 반위상 경계를 포함하지 않는 GaN층 상에 배치된 6방정계 단량체 BP층을 6방정계 단결정으로서 사용하여 LED를 구성하는 경우를 예로 하여 구체적으로 설명한다.

도 16은 본 실시예 6에 따른 LED(1)의 평면 구조를 개략적으로 나타낸다. 또한, 도 17은 도 16의 파선 XVII-XVII에 따른 LED를 나타내는 개략 단면도이다.

LiAlO₂ 벌크 단결정 기판(101)의 (001)결정면으로 형성된 표면 상에 통상의 MBE법으로 (1.0.-1.0.)결정면을 표면으로 갖는 GaN층(103A)을 형성하였다. 통상의 단면 TEM 분석에 의해, 480nm의 층두께를 갖는 n형 6방정계 GaN층(103A)의 내부에 (1.0.-1.0.)결정면으로 형성된 표면에 대하여 수직으로 (0.0.0.1.)결정면이 배열되어 있는 것이 관찰되었다.

언더층의 단결정으로서 형성된 6방정계 GaN층(103A)의 (1.0.-1.0.)결정면의 표면 상에, 언도프 n형 6방정계 단량체 인화붕소(BP)층(102)을 성장시켰다. 통상의 대기압 MOCVD법에 의해 800℃에서 6방정계 BP층(102)을 성장시켰다. 통상의 단면 TEM 관찰에 의해, 6방정계 BP층(102)은 (1.0.-1.0.)결정면을 통해 6방정계 GaN층(103A)에 결합되어 있고 (1.0.-1.0.)결정면을 표면으로 갖고, 또한 6방정계 BP 층(102)의 내부를 구성하는 (0.0.0.1.)결정면이 그 (1.0.-1.0.)결정면에 대하여 서로 평행한 상태로 수직으로 배열되어 있는 것이 관찰되었다.

단면 TEM 기술에 따른 암시야상의 관찰에 의해, (1.0.-1.0.)결정면을 표면으로 갖는 6방정계 BP층(102)의 내부에서는 반위상 경계는 거의 식별되지 않았다. 또한, 6방정계 BP층(102)의 전자선 회절 패턴에서, 쌍정의 존재를 나타내는 여분의 스폿 및 적층 결함의 존재를 나타내는 광조(streak)는 식별되지 않았다.

과잉의 층두께 증가 방향에 대하여 평행하게 배열된 (0.0.0.1.)결정면을 갖는 6방정계 단량체 BP층(102)의 표면 상에, 규소(Si)로 도프된 우르차이트 6방정계 n형 GaN층(층두께=170nm)을 성장시켰다. 통상의 TEM을 사용한 분석에 의해, 언더층으로서의 역할을 하는 6방정계 단량체 BP층(102) 상에 성장된 n형 GaN층(103B)이 6방정계 단량체 BP층(102)의 (0.0.0.1.)결정면에 대하여 평행하게 배치된 (0.0.0.1.)결정면을 갖는 단결정층인 것이 확인되었다.

또한, n형 GaN층(103B)은 (1.0.-1.0.)결정면을 통해 6방정계 단량체 BP층(102)에 결합되어 있었고, (1.0.-1.0.)결정면을 표면으로 갖고, 또한 n-형 GaN층(103B)의 내부를 구성하는 (0.0.0.1.)결정면이 그 (1.0.-1.0.)결정면에 대하여 서로 평행한 상태로 수직으로 배치되어 있는 것이 확인되었다.

또한, 통상의 TEM 분석에 의해, 반위상 경계, 쌍정 및 적층 결함이 상기 6방정계 GaN층(103B)의 내부에서 거의 식별되지 않았다.

반위상 경계, 쌍정 및 적층 결함이 거의 식별되지 않은 6방정계 GaN층(103B)의 (1.0.-1.0.)결정면으로 형성된 표면 상에, 실시예 5에서 설명한 것과 동일한 구 조로 형성된 하부 클래드층(104), 발광층(105) 및 상부 클래드층(106)을 적층하여 p-n 접합 DH 구조의 발광부를 형성하였다. 그 다음, 상기 발광부의 최상층을 구성하는 상부 클래드층(106) 상에, 실시예 5에서 설명한 것과 동일한 접촉층(107)을 접합하여 배치하여 LED(1) 제조를 목적으로 하는 적층 구조체(100)의 형성을 완료하였다.

상기 적층 구조체(100) 상에 앞서 실시예 5에서 설명한 것과 동일한 수단으로 p형 및 n형 오믹 전극(108 및 109)을 형성하여 LED(1)를 제조하였다. 이 LED(1)를 발광특성을 p형과 n형 오믹 전극(108 및 109) 사이에 순방향으로 소자구동 전류 20mA를 유동시켜 테스트하였다. 상기 LED(1)로부터 발광된 광의 주파장은 약 460nm이었다. 칩상태에서의 발광 휘도는 약 1.6cd이었다. p-n 접합 DH 구조의 발광부를 구성하는 하부 클래드층(104) 내지 상부 클래드층(106) 및 n형 오믹 전극(109)은 반위상 경계, 쌍정 및 적층 결함이 식별가능하거나 하는 일이 거의 없는 6방정계 BP층(102) 및 n형 GaN층(103) 상에 형성되어 있으므로, 결정성이 우수한 Ⅲ족 질화물 반도체층을 형성할 수 있었다. 이렇게 하여 발광층(105)은 불균일이 없는 균일한 강도의 광을 발광하였다.

실시예 7:

본 발명의 내용을 사파이어의 벌크 결정을 6방정계 단결정으로서 사용하고 그 표면 상에 형성된 6방정계 단결정 단량체 BP층을 사용하여 LED를 구성하는 경우를 예로 하여 구체적으로 설명한다.

도 19는 본 실시예 7에 따른 LED(1)의 평면 구조를 개략적으로 나타낸다. 또 한, 도 20은 도 19의 파선 XX-XX에 따른 LED(1)를 나타내는 개략 단면도이다.

(1.1.-2.0.)결정면(통상 A-면이라고 함)을 표면으로 갖고, 기판(101)으로서의 역할을 하는 사파이어(α-알루미나 단결정) 상에 LED(1)의 제조를 목적으로 하는 적층 구조체(100)를 형성하였다. 기판(101)의 표면 상에 6방정계 인화붕소계 반도체층(102)을 형성하기 전에, 기판(101)의 표면 상에 흡착된 물질을 탈착하여 표면을 세정하기 위하여 상기 사파이어 기판(101)을 통상의 감압 MOCVD 장치에서 약 0.01atm의 진공하에서 1200℃로 가열하였다.

그 다음, 세정한 사파이어 기판(101)의 표면 상에, 통상의 감압 MOCVD법에 의해 6방정계 인화붕소계 반도체층으로서 층두께가 약 490nm인 언도프 n형 6방정계 단량체 BP층(102)을 형성하였다. 통상의 단면 TEM 분석에 의해, 6방정계 단량체 BP층(102)의 (0.0.0.2.)결정면이 사파이어 기판(101)의 세정된 표면에 대하여 서로 평행하게 수직으로 배치되어 있는 것이 명백하게 되었다. 상기 사파이어 기판(101)의 표면 상에, 사파이어의 c축의 길이와 동일한 간격으로 배열된 6방정계 BP층(102)의 (0.0.0.2.)결정면의 개수는 6이었고, 즉 본 발명에 의해 설계된 n은 6이었다. 또한, 단면 TEM 기술 및 전자선 회절 수단에 따른 관찰에 의해, 6방정계 단량체 BP층(102) 내의 쌍정의 존재는 거의 식별할 수 없었다. 또한, 상기 사파이어 기판(101)과의 계면으로부터 약 30nm 거리의 상방의 6방정계 단량체 BP층(102) 내부 영역에서, (0.0.0.2.)결정면의 배열에서 실질적으로 식별가능한 혼란은 발견되지 않았다. (0.0.0.2.)결정면이 서로 평행한 관계로 규칙적으로 배열되어 있는 것이 확인되었다.

층두께 증가 방향에 대하여 평행하게 배열된 (0.0.0.2.)결정면을 갖는 6방정계 단량체 BP층(102)의 표면 상에, 게르마늄(Ge)으로 도프된 우르차이트 6방정계 n형 GaN층(층두께=1900nm)을 6방정계 Ⅲ족 질화물 반도체층으로서 성장시켰다. 통상의 TEM을 사용한 분석에 의해, 언더층으로서 6방정계 단량체 BP층(102)을 사용하여 성장된 n형 GaN층(103)은 6방정계 단량체 BP층(102)의 (0.0.0.2.)결정면에 대하여 평행하게 배열된 (0.0.0.1.)결정면을 갖는 단결정층으로 된 것을 발견하였다. 그 다음, 6방정계 GaN층(103)의 내부 영역에서, 쌍정 및 적층 결함은 거의 식별되지 않았다.

6방정계 n형 GaN층(103)의 (1.1.-2.0.) 표면 상에, 6방정계 n형 Al_0.15Ga_0.85N으로 형성된 하부 클래드층(104)(층두께=150nm), Ga_0.85In_0.15N 우물층 및 Al_0.01Ga_0.99N 배리어층으로 개별적으로 이루어지는 5사이클로 형성된 다중 양자 우물구조의 발광층(105), 및 두께가 50nm이고 p형 Al_0.10Ga_0.90N을 갖는 상부 클래드층(106)을 상술한 순서로 적층하여 p-n 접합 DH 구조의 발광부를 제조하였다. 상술한 상부 클래드층(106)의 표면 상에 접촉층(107)으로서 p형 GaN층(층두께=80nm)을 더 적층함으로써, 적층 구조체(100)의 형성을 완료하였다.

상술한 p형 접촉층(107)의 영역에서, p형 오믹 전극(108)은 금(Au)·산화니켈(NiO) 합금으로 형성하였다. n형 오믹 전극(109)은 전극(109)의 배치를 위해 할당된 영역에 존재하는 하부 클래드층(104) 및 발광층(105) 등의 층을 건조 에칭 수단으로 제거함으로써 노출된 n형 GaN층(103)의 표면 상에 형성하였다. 그 결과, LED(1)가 완성되었다.

이 LED(1)를 발광특성을 p형과 n형 오믹 전극(108 및 109) 사이에 순방향으로 소자 구동 전류 20mA를 유동시켜 테스트하였다. 상기 LED(1)로부터 발광된 광의 주파장은 약 460nm이었다. 칩상태에서의 발광 휘도는 약 1.8cd이었다. p-n 접합 DH 구조의 발광부를 구성하는 하부 클래드층(104) 내지 상부 클래드층(106) 및 6방정계 BP층(102) 상에 n형 오믹 전극(109)이 구비된 n형 GaN층(103)을 배치함으로써 결정성이 우수한 Ⅲ족 질화물 반도체층을 형성할 수 있으므로, 역방향으로의 전류를 10㎂로 고정시켰을 때 역방향으로의 전압은 15V를 초과하는 높은 크기인 것으로 추정되었다. 또한, Ⅲ족 질화물 반도체층의 양호한 결정성으로 인하여 결과적으로 제조된 LED(1)에서 실질적으로 국소적 브레이크다운은 식별할 수 없었다.

실시예 8:

본 발명의 내용을 오믹 전극이 구비된 사파이어의 (1.1.-2.0.)결정면 상에 접합하여 배치된 6방정계 단량체 BP층 상에 형성된 화합물 반도체 소자 LED를 구성하는 경우를 예로 하여 구체적으로 설명한다.

도 21은 본 실시예 8에 관련된 LED(1)의 평면 구조를 개략적으로 나타낸다. 또한 도 22는 도 21의 파선 XXII-XXII에 따른 LED를 나타내는 개략 단면도이다.

(1.1.-2.0.)결정면(통상 A-면이라고 함)을 표면으로 갖는 사파이어(α-알루미나 단결정)를 기판(101)으로서 사용하여 LED(1)의 제조를 목적으로 하는 적층 구조체(100)를 형성하였다. 상기 기판(101)의 (1.1.-2.0.)결정면의 표면 상에, 750℃에서 통상의 MOCVD법을 사용하여 (1.1.-2.0.)결정면을 표면으로 갖는 언도프 n형 6 방정계 단량체 BP층(층두께=2000nm)을 형성하였다. n형 BP층(102)의 캐리어 농도는 2×10¹⁹cm^-3으로 설정하였다.

6방정계 BP층(102)의 (1.1.-2.0.)결정면으로 형성된 표면 상에, 언도프 n형 6방정계 GaN층(층두께=1200nm)(103)을 성장시켰다. 통상의 TEM을 사용한 분석에 의해, 6방정계 BP층(102)에 쌍정 및 적층 결함이 1×10⁴cm^-2 미만의 작은 밀도로 포함되어 있는 것을 확인하였다. 상기 6방정계 GaN층(103)은 결정성이 우수한 6방정계 BP층(102)에 접합되어 배치되어 있으므로, 이 6방정계 GaN(103)에서 쌍정 및 적층 결함은 거의 식별되지 않았다.

6방정계 n형 GaN층(103)의 (1.1.-2.0.) 표면 상에, 6방정계 n형 Al_0.15Ga_0.85N으로 형성된 하부 클래드층(104)(층두께=280nm), 개별적으로 Ga_0.85In_0.15N 우물층(층두께=3nm)/Al_0.01Ga_0.99N 배리어층(층두께=8nm)으로 이루어진 5사이클로 형성된 다중 양자 우물 구조의 발광층(105), 및 두께가 85nm이고 p형 Al_0.10Ga_0.90N으로 형성된 상부 클래드층(106)을 상술한 순서로 적층하여 p-n 접합 DH 구조의 발광부를 제조하였다. 상술한 상부 클래드층(106)의 표면 상에 접촉층(107)으로서 p형 GaN층(층두께=80nm)을 더 적층함으로써 적층 구조체(100)의 형성을 완료하였다.

상술한 p형 접촉층(107)의 일부 영역에 금(Au)·산화니켈(NiO) 합금으로 형성된 p형 오믹 전극(108)을 형성하였다.

상기 n형 오믹 전극(109)은 n형 오믹 전극(109)의 배치를 위해 할당된 영역 에 6방정계 n형 BP층(102)의 상방에 존재하는 층(103 내지 107)을 건조 에칭 수단으로 제거함으로써 노출된 6방정계 n형 BP층(102)의 표면 상에 형성하였다. n형 오믹 전극(109)은 통상의 진공 증착법으로 얻어지는 금(Au)-게르마늄(Ge) 합금층(90중량% Au와 10중량% Ge의 합금)으로 형성하였다.

이 LED(1)의 발광특성을 p형과 n형 오믹 전극(108 및 109) 사이에 순방향으로 소자 구동 전류 20mA를 유동시켜 테스트하였다. 상기 LED(1)로부터 발광된 광의 주파장은 약 460nm이었다. 칩상태에서의 발광 휘도는 약 1.6cd이었다. p-n 접합 DH 구조의 발광부를 구성하는 Ⅲ족 질화물 반도체층(104 내지 106) 및 n형 오믹 전극(109)을 결정성이 우수한 6방정계 BP층(102) 상에 배치하였으므로, 역방향으로의 전압(역방향으로의 전류를 10㎂로 고정시켰을 때)은 15V를 초과하는 높은 크기인 것으로 추정되었다. 또한, 국소적 브레이크다운은 식별되지 않았다.

실시예 9:

본 발명의 내용을 n형 및 p형 오믹 전극을 n형 및 p형 6방정계 단량체 BP층 상에 배치하여 화합물 반도체 LED를 구성하는 예로 하여 구체적으로 설명한다.

도 23은 본 실시예 9에 관련된 LED(2)의 평면 구조를 개략적으로 나타낸다. 또한, 도 24는 도 23의 파선 XXIV-XXIV에 따라서 LED를 나타내는 개략 단면도이다.

(1.1.-2.0.)결정면(통상 A-면이라고 함)을 표면으로 갖고 기판(201)으로서의 역할을 하는 사파이어(α-알루미나 단결정) 상에 앞서 실시예 8에서 설명한 바와 같이 LED(2)의 제조를 목적으로 하는 적층 구조체(200)를 형성하였다. 기판(201)의 (1.1.-2.0.)결정면의 표면 상에, 앞서 실시예 8에서 설명한 바와 동일한 방법으로 750℃에서 통상의 MOCVD법을 사용하여 (1.1.-2.0.)결정면을 표면으로 갖는 언도프 n형 6방정계 단량체 BP층(층두께=2000nm)을 형성하였다. n형 BP층(202)의 캐리어 농도는 2×10¹⁹cm^-3으로 설정하였다. 통상의 TEM을 사용한 분석에 의해, 6방정계 BP층(202)에 쌍정 및 적층 결함이 1×10⁴cm^-2 미만의 작은 밀도로 포함되어 있는 것을 발견하였다.

6방정계 BP층(202)의 (1.1.-2.0.)결정면으로 형성된 표면 상에, 언도프 n형 6방정계 GaN층(층두께=1200nm)(203), (1.1.-2.0.)결정면을 표면으로 갖는 6방정계 n형 Al_0.15Ga_0.85N으로 형성된 하부 클래드층(204)(층두께=280nm), 개별적으로 Ga_0.85In_0.15N 우물층(층두께=3nm)/Al_0.01Ga_0.99N 배리어층(층두께=8nm)으로 이루어진 5사이클로 형성된 다중 양자 우물 구조의 발광층(205), 및 두께가 85nm이고 p형 Al_0.10Ga_0.90N으로 형성된 상부 클래드층(206)을 앞서 실시예 8에서 설명한 바와 같은 순서로 적층하여 p-n 접합 DH 구조의 발광부를 제조하였다.

(1.1.-2.0.)결정면을 표면으로 갖는 6방정계 n형 상부 클래드층(206)의 표면 상에, p형 6방정계 언도프 단량체 BP층(층두께=200nm)을 접촉층(207)으로서 형성하였다. 통상의 단면 TEM 관찰에 의해, 접촉층(207)을 구성하는 6방정계 언도프 단량체 BP층에서 쌍정 및 적층 결함 등의 면결함과 전위는 거의 식별되지 않았다.

상술한 p형 접촉층(207)의 표면의 중앙부에서, 금(Au)·아연(Zn) 합금(95중량%의 Au와 5중량%의 Zn의 합금)으로 형성되고 원형 평판으로 추정되는 p형 오믹 전극(208)을 형성하였다.

n형 오믹 전극(209)은 n형 오믹 전극(209)의 배치를 위해 지정된 영역에 6방정계 n형 BP층(202)의 상방에 존재하는 각각의 층(203 내지 207)을 건조 에칭수단으로 제거함으로써 노출된 6방정계 n형 BP층(202)의 표면 상에 평면의 원형상으로 형성하였다. n형 오믹 전극(209)은 통상의 진공 증착법으로 금(Au)-게르마늄(Ge) 합금층(90중량% Au와 10중량% Ge의 합금)으로 형성하였다.

6방정계 단량체 BP층(207 및 202)의 발광특성을 p형과 n형 오믹 전극(208 및 209) 사이에 순방향으로 소자 구동 전류 20mA를 유동시켜 테스트하였다. LED(2)로부터 발광된 광의 주파장은 약 460nm이었다. 칩상태에서의 발광 휘도는 약 1.6cd이었다. p-n 접합 DH 구조의 발광부를 구성하는 Ⅲ족 질화물 반도체층(204 내지 206) 및 오믹 전극(208 및 209)을 결정성이 우수한 6방정계 BP층(202 및 207) 상에 배치하였으므로, 역방향으로의 전압(역방향으로의 전류를 10㎂로 고정시켰을 때)은 18V를 초과하는 높은 크기인 것으로 추정되었다. 또한, 국소적 브레이크다운은 식별되지 않았다.

실시예 10:

본 발명의 내용을 고저항 n형 6방정계 단량체 BP층 상에 쇼트키 게이트 및 오믹 접촉 소스와 드래인 전극을 배치하여 GaN계 FET를 구성하는 경우를 실시예로 하여 구체적으로 설명한다.

도 25는 본 실시예 10에 관련된 GaN계 FET(3)의 단면 구조를 개략적으로 나타낸다.

(1.1.-2.0.)결정면(일반적으로 A-면이라고 함)을 표면으로 갖고 기판(301)으로서의 역할을 하는 사파이어(α-알루미나 단결정) 상에 앞서 실시예 8에서 설명한 바와 같이 FET(3)의 제조를 목적으로 하는 적층 구조체(300)를 형성하였다. 상기 기판(301)의 (1.1.-2.0.)결정면의 표면 상에, 1050℃에서 통상의 MOCVD법을 사용하여 고저항의 언도프 단량체 BP층(층두께=720nm)(303)을 형성하였다. 고저항의 BP층(303)의 캐리어 농도는 1×10¹⁷cm^-3 미만이었다. 통상의 TEM을 사용한 분석에 따르면, BP층(303)에 쌍정 및 적층 결함이 1×10⁴cm^-2 미만의 소량으로 포함되어 있었다.

고저항의 BP층(303)의 표면 상에, 언도프 6방정계 GaN층(층두께=48nm)으로 형성된 전자 수송층(304) 및 (1.1.-2.0.)결정면을 표면으로 갖고 6방정계 n형 Al_0.25Ga_0.75N으로 형성된 전자공급층(305)(층두께=28nm)을 상술한 순서로 적층하였다. 상기 전자 수송층(304)과 전자 공급층(305)은 모두 MOCVD법으로 형성하였다.

(1.1.-2.0.)결정면을 표면으로 갖는 6방정계 n형 전자 공급층(305)의 표면 상에, 게이트 전극(307)을 배치할 목적으로 쇼트키 접촉 형성층(310)을 접합하여 배치하였다. 상기 쇼트키 접촉 형성층(310)은 층두께가 12nm이고 캐리어 농도가 5×10¹⁶cm^-3 미만인 고저항의 6방정계 단량체 BP로 형성하였다. 쇼트키 접촉층(310)을 형성한 후, 쇼트키 게이트 전극(307)의 형성을 목적으로 하는 평면의 중앙 영역에 쇼트키 접촉 형성층(310)만을 존속하게 하고, 나머지 지역에 존재하는 쇼트키 접촉 전극 형성층을 통상의 건조 에칭 수단으로 제거하였다.

그 다음, n형 6방정계 단량체 BP층(층두께=100nm 및 캐리어 농도=2×10¹⁹cm^-3)을 접촉층(306)으로서 적층하여 존속하게 한 쇼트키 접촉 형성 전극(310)과 그 주변에 노출된 전자 공급층(305)의 모든 전체 표면을 피복하였다. 통상의 단면 TEM 관찰에 의해, 접촉층(306)을 구성하는 6방정계 단량체 BP층에서 쌍정 및 적층 결함 등의 면결함과 전위는 거의 식별되지 않았다.

그 후, 게이트 전극(307)을 배치하기 위하여 6방정계 n형 BP층으로 형성되고 쇼트키 접촉 형성층(310)으로 피복된 접촉층(306)을 통상의 건조 에칭 수단으로 제거하였다. 접촉층(306)의 제거에 의해 노출된 오목부(330)의 쇼트키 접촉 형성층(310)의 표면 상에, 통상의 전자빔 증착 수단에 의해 티타늄(Ti)으로 형성된 쇼트키 게이트(307)를 배치하였다.

그 다음, 공동으로 접촉층(306)을 구성하고 게이트(307)를 가로질러 반대측 상에 개별적으로 존재하는 6방정계 BP층의 2개의 분리부 중 하나의 표면 상에, 오믹 접촉 소스 전극(308)을 형성하였다. 그 다음, 게이트(307)를 가로질러 반대위치에 존재하는 6방정계 BP층의 나머지 분리부로 형성된 접촉층(306)의 표면 상에, 드래인 전극(309)을 배치하여 GaN계 FET(3)의 제조를 완료하였다. 소스 전극(308) 및 드래인 전극(309)을 형성하는 오믹 전극은 통상의 진공 증착법으로 금(Au)-게르마늄(Ge) 합금층(95중량% Au와 5중량% Ge의 합금)으로 형성하였다.

오믹 전극, 즉 소스 전극(308)과 드래인 전극(309)은 모두 6방정계 단량체 BP로 형성되었고, 쌍정 및 적층 결함을 소량으로만 포함하는 접촉층(306) 상에 배치되었으므로, 지금까지 경험한 드래인 전류가 단락의 패턴으로 또한 결정 결함을 고밀도로 포함하는 영역에 배치된 소스 전극 부분의 영역과 여기에 대향된 드래인 전극의 영역 사이에 집중된 상태로 유동되는 단점은 해결할 수 있었다. 이렇게 하여, 소자 구동 전류를 전자 수송층(304)으로 균일한 전류 밀도로 유동시킴으로써 이러한 특유의 성능을 보유하는 FET(3)를 제조할 수 있었다.

또한, 쇼트키 게이트(307)는 쌍정 및 적층 결함을 거의 포함하지 않고 고저항의 6방정계 단량체 BP로 형성된 쇼트키 접촉 형성층(310) 상에 연속해서 배치되었으므로, 미미한 누설 전류만을 나타내고 높은 브레이트다운을 나타내는 게이트(307)를 구비한 GaN계 FET(3)를 제조할 수 있었다.

실시예 11:

본 발명의 내용을 6방정계 단량체 BP층을 하부 클래드층으로서 구비한 화합물 반도체 LED를 구성하는 경우를 예로 하여 구체적으로 설명한다.

도 26은 본 실시예 11에서 설명하는 화합물 반도체 LED(1)를 나타내는 개략 평면도이다. 또한, 도 27은 도 26의 파선 XXVII-XXVII에 따라서 LED(1)를 나타내는 개략 단면도이다.

기판(101)으로서 사파이어(α-Al₂O₃ 단결정)을 사용하여 LED(1)를 위해 사용되는 적층 구조체(100)를 형성하였다. 기판(101)의 (1.-1.0.2) 결정면(R 결정면)으로 형성된 표면 상에, 통상의 감압 MOCVD법에 의해 층두께가 약 8㎛이고 그 표면으 로서 (1.1.-2.0.)결정면을 표면으로 갖는 n형 GaN층(103)을 형성하였다.

n형 GaN층(103)의 (1.1.-2.0.)결정면으로 형성된 표면 상에, 통상의 대기압(대략 대기압) MOCVD법에 의해 750℃에서 하부 클래드층(104)으로서 6방정계 언도프 단량체 BP로 형성된 인화붕소계 반도체층을 형성하였다. 하부 클래드층을 구성하는 인화붕소계 반도체층은 층두께가 약 290nm이고 (1.1.-2.0.)결정면을 표면으로 갖는다. 그 다음, 이 층의 도전형은 n형이고 그 캐리어 농도는 통상의 전해질 C-V법에 의해 약 2×10¹⁹cm^-3인 것으로 확인되었다. 또한, 통상의 TEM 분석에 의해, 하부 GaN층(103)에 포함된 전위가 하부 클래드층(104)으로서의 역할을 하는 인화붕소계 반도체층과의 계면에 의해 확대되는 것이 억제되는 것으로 관찰되었다.

하부 클래드층(104)을 구성하는 BP층의 (1.1.-2.0.)결정면으로 형성된 표면 상에, 2개의 층, 즉 개별적으로 우물층으로서 n형 Ga_0.88In_0.12N층 및 버퍼층으로서 n형 GaN층으로 이루어진 5사이클로 적층되어 얻어진 다중 양자 우물구조로 형성된 발광층(105)을 배치하였다. 다중 양자 우물 구조로 추정되는 상기 Ga_0.88In_0.12N 우물층에서, 6방정계 BP층의 하부 클래드층(104)에 접합된 Ga_0.88In_0.12N 우물층을 (1.1.-2.0.)결정면을 표면으로 가지도록 형성하므로, 이 우물층은 결정성이 우수한 6방정계 단결정층이 되는 것으로 판명되었다. 통상의 TEM 분석에 의해, 하부 클래드층(104)의 표면에 접합된 우물층에서 쌍정은 거의 식별되지 않았다.

하부 클래드층(104)의 표면에 대하여 (1.1.-2.0.)결정면을 통해 결합된 우물층의 양호한 결정성으로 인하여, 더 높은 층을 구성하는 GaN 배리어층과 Ga_0.88In_0.12N 우물층 모두 쌍정을 거의 포함하지 않고 결정성이 우수한 6방정계 단결정층인 것으로 판명될 수 있었다. 또한, 다중 양자 우물 구조의 발광층(105)을 구성하는 우물층과 배리어층 모두 하부 클래드층(104)의 표면을 구성하는 (1.1.-2.0.)결정면에 대하여 평행하게 적층된 그 (1.1.-2.0.)결정면을 갖는 6방정계 단결정층인 것으로 판명되었다.

언더층으로서 6방정계 BP층을 배치하여 소량으로만 결정 결함을 포함하는 6방정계 Ⅲ족 질화물 반도체층으로 형성할 수 있는 다중 양자 우물 구조의 발광층의 최표면층을 구성하는 n형 GaN층의 (1.1.-2.0.)표면 상에, 통상의 감압 MOCVD법에 의해 1080℃에서 상부 클래드층(106)으로서 p형 Al_0.15Ga_0.85N층을 배치하였다. 상부 클래드층(106)은 캐리어 농도가 약 4×10¹⁷cm^-3이고 층두께가 약 90nm인 6방정계 Al_0.15Ga_0.85N층으로 형성되었다. 이렇게 하여 상술한 하부 클래드층(104), 발광층(105) 및 상부 클래드층(106)을 구성하는 BP층으로 p-n 접합 DH 구조의 발광부를 구성하였다.

상부 클래드층(106)을 구성하는 (1.1.-2.0.)결정면으로 형성된 Al_0.15Ga_0.85N의 표면 상에, 통상의 감압 MOCVD법에 의해 1050℃에서 접촉층(107)으로서 p형 GaN층을 배치하였다. 접촉층(107)은 캐리어 농도가 약 1×10¹⁸cm^-3이고 층두께가 약 80nm인 6방정계 GaN층으로 형성하였다.

p형 GaN층으로 형성된 접촉층(107)을 최표면층으로서 배치하여 적층 구조 체(100)의 형성을 완료한 후, 접촉층(107)의 표면의 하나의 가장자리에 p형 오믹 전극(108)을 형성하였다. p형 오믹 전극(108)은 금과 산화니켈로 이루어졌다. 통상의 건조 에칭방법을 사용하여 노출된 6방정계 인화붕소계 반도체층을 구성하는 하부 클래드층(104) 상에 n형 오믹 전극(109)을 형성하였다. n형 오믹 전극(109)은 금-게르마늄 합금으로 이루어졌다.

이 LED(1)의 발광특성을 p형과 n형 오믹 전극(108 및 109) 사이에 순방향으로 소자 구동 전류 20mA를 유동시켜 테스트하였다. LED(1)로부터 발광된 광의 주파장은 약 450nm이었다. 칩상태에서의 발광 휘도는 약 1.2cd이었다. 순방향으로 유동하는 전류를 20mA로 고정시켰을 때 순방향으로의 전압은 약 3.5V이었다. p-n 접합 DH 구조의 발광부를 구성하는 하부 클래드층(104), 발광층(105), 및 상부 클래드층(106)을 구성하는 Ⅲ족 질화물 반도체층을 구성하는 6방정계 인화붕소계 반도체층의 우수한 결정성을 반영함으로써, 역방향에서의 전류를 10㎂로 고정시켰을 때 역방향에서의 전압은 10V를 초과하는 높은 크기에 도달하였다. 또한, 하부 클래드층(104)을 구성하는 6방정계 인화붕소계 반도체층은 n형 GaN층(103)으로부터 p-n 접합 DH 구조의 발광부로의 전위의 확대를 억제하므로, 결과적으로 얻어진 LED(1)에서 국소적 브레이크다운이 거의 식별되지 않았다.

실시예 12:

본 발명의 내용을 발광층을 닙핑하는 상부 클래드층과 하부 클래드층으로 형성된 6방정계 인화붕소계 반도체층을 갖는 발광부를 구비한 LED를 구성하는 경우를 예로 하여 구체적으로 설명한다.

도 28은 본 실시예 12에서 설명하는 LED(1)의 단면 구조를 개략적으로 나타낸다. 또한 도 26 및 도 27에 나타낸 것과 같은 구성 요소는 도 28에서와 동일한 참조번호로 나타낸다.

사파이어 기판(101)의 표면 상에, n형 6방정계 GaN층(103), n형 6방정계 단량체 BP층으로 형성된 하부 클래드층(104), 및 다중 양자 우물 구조의 발광층(105)을 앞서 실시예 11에서 설명한 바와 같은 순서로 적층하였다. 발광층(105)은 언더층으로서 인화붕소계 반도체층으로 형성된 하부 클래드층(104)을 가지므로, 이것은 최종적으로 쌍정 등의 결정 결함을 소량으로만 포함하는 6방정계 GaInN 우물층과 GaN 배리어층으로 이루어졌다.

그 다음, 발광층의 최표면층을 구성하는 n형 6방정계 GaN층으로 형성된 배리어층 상에, 통상의 MOCVD법에 의해 상부 클래드층(106)으로서 6방정계 p형 인화붕소계 반도체층을 배치하였다. 이 상부 클래드층은 언도프 p형 6방정계 단량체 BP층으로 이루어졌다. 상부 클래드층(106)은 층두께가 약 250nm이고 캐리어 농도는 약 2×10¹⁹cm^-3이었다. 그 다음, 언더층을 구성하는 배리어층의 표면과 같이 6방정계 GaN로 형성된 상부 클래드층(106)의 표면은 (1.1.-2.0.)결정면으로 형성하였다.

상부 클래드층(106)을 구성하는 p형 6방정계 BP층은 약 3.1eV를 초과하는 금지대폭을 가지므로, 6방정계 BP로 형성된 인화붕소계 반도체층은 상부 클래드층(106)으로서 사용되었고 n형 인화붕소계 반도체층(103) 및 발광층(105)과 접합하여 p-n 접합 DH 구조의 발광부를 구성하였다.

상부 클래드층(106)을 구성하기 위해 형성된 6방정계 인화붕소계 반도체층은 높은 캐리어 농도를 보유하고 있으므로, LED(1)에 사용하기 위한 적층 구조체(100)의 제조는 앞서 실시예 11와 달리 p형 오믹 전극(108)을 배치하는 것을 목적으로 하는 접촉층을 상부 클래드층(106) 상에 형성하지 않고 완료하였다.

도 28에 나타낸 바와 같이 p형 오믹 전극(108)은 6방정계 p형 인화붕소계 반도체층의 표면에 직접 접합하도록 배치하였다. 앞서 실시예 11에서 설명한 바와 같이, n형 오믹 전극(109)은 통상의 건조 에칭 방법을 사용하여 노출된 6방정계 n형 인화붕소계 반도체층으로 형성된 하부 클래드층(104)의 표면 상에 배치하여 LED(1)를 제조하였다.

이 LED(1)의 발광특성은 p형과 n형 오믹 전극(108 및 109) 사이에 순방향으로 소자 구동 전류 20mA를 유동시켜 테스트하였다. 상기 LED(1)로부터 발광된 광의 주파장은 약 450nm이었다. 상부 클래드층(106)은 높은 캐리어 농도를 보유하고 도전성이 우수한 6방정계 인화붕소계 반도체층으로 형성하였기 때문에, 순방향으로 유동하는 전류를 20mA로 고정시켰을 때 순방향으로 LED에 의해 발생되는 전압은 앞서 실시예 11에서 설명한 LED(1) 보다 낮은 크기인 3.3V이었다. 상부 클래드층 및 하부 클래드층은 6방정계 인화붕소계 반도체층으로 이루어졌기 때문에 칩상태에서의 발광 휘도는 약 1.8cd의 높은 크기로 추정되었다.

p-n 접합 DH 구조의 발광부를 구성하는 하부 클래드층(104) 및 상부 클래드층(106)을 구성하는 6방정계 인화붕소계 반도체층의 우수한 우수한 결정성을 반영함으로써, 역방향으로의 전류를 10㎂로 고정시켰을 때 역방향에서 발생하는 전압은 10V를 초과하는 높은 크기에 도달하였다. 또한, 하부 클래드층(104)으로서의 역할을 하는 6방정계 인화붕소계 반도체층은 n형 GaN층(103)으로부터 p-n 접합 DH 구조의 발광부로의 전위의 확대를 억제하므로, 결과적으로 얻어진 LED(1)에서 국소적 브레이크다운이 거의 식별되지 않았다.

상술한 바와 같이, 본 발명의 화합물 반도체 소자는 6방정계 단결정, 상기 단결정의 표면상에 형성된 인화붕소계 반도체층 및 상기 인화붕소계 반도체층상에 형성된 화합물 반도체층으로 형성된 화합물 반도체층을 구비한 적층 구조체상의 전극을 배치시킴으로써 구성된 화합물 반도체 소자이고, 상기 소자는 상기 단결정층의 (1.1.-2.0.)결정면으로 형성된 표면상에 배치된 6방정계 결정의 상기 인화붕소계 반도체층을 갖도록 한다. 따라서, 본 발명은 적은 밀도로만 쌍정 및 적층 결함 등의 결정 결함을 포함하고, 결정성이 우수한 염화붕소계 반도체층을 형성할 수 있다.

따라서, 본 발명은 작은 밀도로만 쌍정 및 적층 결함 등의 결정 결함을 포함하고, 결정성이 우수하도록 인화붕소계 반도체층을 제조할 수 있고, 그 결과, 상기 인화붕소계 반도체층의 사용 및 소자에 대해 향상된 각종 물성을 갖는 반도체 소자를 제조할 수 있다.

또한, 상기 구성의 본 발명은 소량으로만 반위상 경계를 포함하는 고품질의 인화붕소계 반도체 재료 및 III족 질화물 반도체 재료로 형성된 박층을 사용하고, 그 결과, 광학 특성 및 전기 특성이 우수할 수 있는 화합물 반도체 소자 및 상기 화합물 반도체 소자의 제조를 위한 방법을 제공할 수 있다.

또한, 상기 구성의 본 발명은 소자 구동 전류의 누설을 감소시킬 수 있고, 발광 소자의 광전 변환의 효율성을 높일 수 있고, 역방향으로의 전압을 높일 수도 있고, 전계 효과 트랜지스터용 게이트 전극에 높은 브레이크다운 전압을 부여할 수 있으면, 드래인 전류의 핀치 오프성을 개선시킬 수 있는 인화붕소계 반도체층을 구비한 반도체 소자를 제조한다.

상기 구성의 본 발명은 소량으로만 결정 결함을 포함하고, 품질이 우수한 인화붕소계 반도체층으로 형성된 DH 구조의 발광부를 구성하는 클래드층을 가능하게 하고, 실질적으로 발광성이 개선된 반도체 발광 소자의 제조를 허용할 수 있다.

또한, 상기 구성의 본 발명은 III족 질화물 반도체로 6방정계 단결정층을 형성하고, (1.1.-2.0.)결정면을 표면으로 갖는 6방정 III족 질화물 반도체 및 III족 질화물 반도체의 표면에 접합되어 배치된 6방정계 인화붕소계 반도체층으로 이루어지는 제 1 적층 구조부를 제공하는 것을 고안하고, 그 결과, 상기 III족 질화물 반도체에 포함된 전위가 상기 인화붕소계 반도체층을 향하여 적층된 구조부의 계면을 통하여 확대되는 것을 억제한다. 또한, 상기 6방정계 III족 질화물 반도체가 상기 제 1 적층 구조부를 구성하는 6방정계 인화붕소계 반도체층의 상측면에 접합됨으로써 제 2 적층 구조부를 형성하는 것을 의도한다. 상기 제 2 적층 구조부의 형성으로 인하여, 저감된 밀도만으로 전위를 투과시키는 등의 결정 결함을 포함하는 III족 질화물 반도체를 제조할 수 있다. 따라서, 본 발명은 다량으로 결정 결함을 포함하는 III족 질화물 반도체층으로 기판 상에 형성되는 경우라도 결정성이 우수한 반도체층을 구비한 적층 구조체를 제조할 수 있고, 따라서, 소자의 특성이 향상된 화합물 반도체 소자를 형성할 수 있다.

Claims (16)

1. α-알루미나 단결정 또는 III족 질화물 반도체로 형성되는 6방정계 단결정층, 상기 6방정계 단결정층 상에 형성된 인화붕소계 반도체층 및 상기 인화붕소계 반도체층 표면상에 배치되고 III족 질화물 반도체로 형성되는 화합물 반도체층의 적층 구조체를 갖는 화합물 반도체; 및

   상기 적층 구조체 상에 배치된 전극을 포함하는 화합물 반도체 소자로서:

   상기 인화붕소계 반도체층은 상기 6방정계 단결정층의 (1.1.-2.0.)결정면으로 형성된 표면상에 배치된 6방정계 결정으로 형성되는 것을 특징으로 하는 화합물 반도체 소자.
2. 삭제
3. 삭제
4. 제 1 항에 있어서, 상기 인화붕소계 반도체층은 (1.1.-2.0.)결정면을 표면으로 갖는 결정으로 형성되는 것을 특징으로 하는 화합물 반도체 소자.
5. 제 1 항에 있어서, 상기 인화붕소계 반도체층이 (1.0.-1.0.)결정면을 표면으로 갖는 결정으로 형성되는 것을 특징으로 하는 화합물 반도체 소자.
6. 제 1 항에 있어서, 상기 인화붕소계 반도체층의 내부는 (0.0.0.1.)결정면이 두께 방향으로 평행하게 배치되어 있고, "n" 연속 (0.0.0.2.)결정면의 거리가 상기 단결정층의 c축의 길이와 동등하고, 상기 n은 2이상의 양의 정수를 나타내는 것을 특징으로 하는 화합물 반도체 소자.
7. 제 6 항에 있어서, 상기 "n"은 6이하를 나타내는 것을 특징으로 하는 화합물 반도체 소자.
8. 삭제
9. 제 1 항에 있어서, 상기 인화붕소계 반도체층과 상기 화합물 반도체층은 계면으로서 (1.1.-2.0.)결정면을 통하여 접착되어 있는 것을 특징으로 하는 화합물 반도체 소자.
10. 제 1 항에 있어서, 상기 인화붕소계 반도체층과 상기 화합물 반도체층은 계면으로서 (1.0.-1.0.)결정면을 통하여 접착되어 있는 것을 특징으로 하는 화합물 반도체 소자.
11. 제 9 항에 있어서, 상기 화합물 반도체층을 구성하는 (0.0.0.1.)결정면 및 상기 인화붕소계 반도체층을 구성하는 (0.0.0.1.)결정면은 상기 화합물 반도체의 적층 방향에 대해 평행하게 배치되어 있는 것을 특징으로 하는 화합물 반도체 소자.
12. 제 1 항에 있어서, 상기 인화붕소계 반도체층은 반위상 입자 경계를 포함하지 않는 것을 특징으로 하는 화합물 반도체 소자.
13. 제 1 항에 있어서, 상기 전극은 상기 인화붕소계 반도체층을 구성하는 (0.0.0.1.)결정면 및 상기 화합물 반도체층을 구성하는 (0.0.0.1.)결정면 모두에 대해 평행한 방향으로 소자 구동 전류가 유동하도록 배치되어 있는 것을 특징으로 하는 화합물 반도체 소자.
14. 제 1 항에 있어서, 상기 전극은 상기 인화붕소계 반도체층을 구성하는 (0.0.0.1.)결정면 및 상기 화합물 반도체층을 구성하는 (0.0.0.1.)결정면 모두에 대해 수직인 방향으로 소자 구동 전류가 유동하도록 배치되어 있는 것을 특징으로 하는 화합물 반도체 소자.
15. 제 1 항에 있어서, 상기 인화붕소계 반도체층은 6방정계 단량체 인화붕소로 형성되는 것을 특징으로 하는 화합물 반도체 소자.
16. 제 14 항에 있어서, 상기 6방정계 단량체 인화붕소의 c축의 길이는 0.52nm이상이고 0.53nm이하의 범위내인 것을 특징으로 하는 화합물 반도체 소자.

Images