JP4809669B2 - 積層構造体、その形成方法および半導体素子 - Google Patents

積層構造体、その形成方法および半導体素子 Download PDF

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結晶からなる基板と、その基板上に設けられた燐化硼素系III−V族化合物半導体層と、燐化硼素系III−V族化合物半導体層の表面に接合されたIII族窒化物半導体層とを備えた積層構造体、その形成方法および半導体素子に関する。
従来から、結晶からなる基板上に成長させたIII族窒化物半導体層を備えた積層構造体を利用して半導体素子を作製する技術が開示されている(例えば特許文献1参照)。特に、短波長の可視光を出射する発光ダイオード(以下「LED」とも記す)やレーザダイオード(以下「LD」とも記す)にあっては、基板を珪素(以下「Si」とも記す)とした積層構造体から構成する例が知れている(例えば特許文献1参照)。また、窒化ガリウム(以下「GaN」とも記す)からなるIII族窒化物半導体層を活性層(チャネル(channel)層)としてショットキー(Schottky)接合型電界効果トランジスタ(以下「MESFET」とも記す)を作製する技術が開示されている(例えば特許文献2参照)。
米国特許第6069021号公報 特開平4−47847号公報
ところで、基板とする結晶材料とIII族窒化物半導体材料との格子定数は、一般に大きく異なる。例えば、一基板材料であるダイヤモンド結晶構造型Si(格子定数=0.543nm)と、閃亜鉛鉱(zinc−blende)結晶型のGaN(格子定数=0.451nm)との格子ミスマッチは約(−)17%の大きに達する。従って、従来では、この様な不整合を緩和するために通常、基板とその上層として成長させるIII族窒化物半導体層との中間に、緩衝(buffer)層を設けている。例えば、Siを基板としてIII族窒化物半導体層を成長させるのに際し、燐化硼素(BP)等から緩衝膜を形成する例がある(上記の特許文献1参照)。
この例の場合、単量体の燐化硼素(BP)の格子定数は、0.454nmであるため、立方晶のGaNとの格子ミスマッチ度は、(−)0.6%と小さい。
しかし、BPは、フィリップス(Phillips)のイオン結合度(ionicity)が0.006と小であり、ほとんど共有結合性の半導体である(非特許文献1参照)。一方、GaNは、フィッリプスのイオン結合度を0.500とする、イオン結合性の高い化合物半導体である(非特許文献1参照)。この様な結合性の差異に起因するのか、BP層上には、GaN層を安定して接合できないという問題点がある。
J.C.フィリップス著、「半導体結合論」(物理学叢書32)((株)吉岡書店、1985年7月25日発行、第3刷))、51頁。
本発明は上記に鑑み提案されたもので、BP等の燐化硼素系半導体層上にGaN等のIII族窒化物半導体層を接合させる際に、双方間の結合性の差異に起因して発生すると思われる不安定な接合を解消し、燐化硼素系半導体層上にIII族窒化物半導体層を安定して形成することができる積層構造体、その形成方法および半導体素子を提供することを目的とする。
記目的を達成するために、発明は、積層構造体であって、結晶からなる基板と、その基板上に設けられた表面の原子配列構造を(2×2)とする燐化硼素系III−V族化合物半導体層と、上記燐化硼素系III−V族化合物半導体層の表面に接合されたIII族窒化物半導体層とを備えるものである。
特に、上記III族窒化物半導体層の表面の結晶面方位は、上記燐化硼素系III−V族化合物半導体層の表面の結晶面方位と同一である、ことを特徴としている。
さらに、上記III族窒化物半導体層は立方晶である、ことを特徴としている。
また、上記基板は、表面の結晶面を(001)面とする珪素単結晶であり、上記基板上の燐化硼素系III−V族化合物半導体層およびIII族窒化物半導体層の各表面の結晶面をそれぞれ(001)面とする、ことを特徴としている。
また、本発明は、表面の結晶面を(001)面とする珪素単結晶からなる基板上に、表面の結晶面を(001)面とする燐化硼素系III−V族化合物半導体層および、立方晶であって、表面の結晶面を(001)面とするIII族窒化物半導体層を積層してなる積層構造体の形成方法において、上記基板上に、有機金属化学的気相堆積手段により、燐化硼素系III−V族化合物半導体層を形成した後、該燐化硼素系III−V族化合物半導体層の表面を真空中で、800℃以上1200℃以下の温度で熱処理を施して当該燐化硼素系III−V族化合物半導体層の表面を(2×2)の原子配列構造とし、次にその燐化硼素系III−V族化合物半導体層の表面上に、分子線エピタキシャル手段によりIII族窒化物半導体層を形成して積層構造体とする、ことを特徴としている。
また、本発明は、半導体素子であって、上記した積層構造体を用いて構成されている、ことを特徴としている。
また、本発明は、半導体素子であって、上記した形成方法で形成された積層構造体を用いて構成されている、ことを特徴としている。
本発明によれば、原子配列構造を(2×2)とする燐化硼素系III−V族化合物半導体層の表面に接合してIII族窒化物半導体層を設けるようにしたので、燐化硼素系III−V族化合物半導体層とIII族窒化物半導体層との良好なヘテロ接合を形成することができる。
また、燐化硼素系III−V族化合物半導体層の表面を(2×2)の原子配列構造としたので、その上に立方晶のIII族窒化物半導体層を安定して形成することができる。
特に、表面の結晶面を(001)面とする珪素(以下「Si」とも記す)単結晶を基板とし、その上に形成した、原子配列構造を(2×2)とする、(001)−燐化硼素系III−V族化合物半導体層は、その表面上に、(001)面を表面とするIII族窒化物半導体層を安定してもたらす上で効果を発揮することができる。
また、原子配列構造を(2×2)とする燐化硼素系III−V族化合物半導体層に異種接合させて設けた立方晶のIII族窒化物半導体層を備えた積層構造体からは、立方晶のIII族窒化物半導体材料の特有の性質に基づいた高性能な半導体素子を構成することができる。
本発明の積層構造体は、結晶からなる基板と、その基板上に設けられた燐化硼素系III−V族化合物半導体層と、燐化硼素系III−V族化合物半導体層の表面に接合されたIII族窒化物半導体層とを備え、III族窒化物半導体層が、表面の原子配列構造を(2×2)とする燐化硼素系III−V族化合物半導体層の表面に接合して設けられている。
上記の燐化硼素系III−V族化合物半導体層は、第III族構成元素として硼素(B)を、また、第V族構成元素として燐(P)を含むIII−V族化合物からなり、例えば、単量体の燐化硼素(BP)、燐化硼素・ガリウム(組成式B1-XGaXP:0<X<1)、燐化硼素・インジウム(組成式B1-XInXP:0<X<1)である。また、硼素と燐と、燐以外の第V族元素を含むIII−V族化合物からなり、例えば窒化燐化硼素(組成式:BNY1-Y:0<Y<1)、砒化燐化硼素(組成式:BPYAs1-Y:0<Y<1)である。
本発明に係わる表面構造を有する燐化硼素系III−V族化合物半導体層は、サファイア(α−Al23単結晶)、酸化亜鉛(ZnO)、及び窒化ガリウム(GaN)、並びに2H型、4H型、または6H型炭化珪素(SiC)等の六方晶結晶を基板として形成することができる。また、珪素(Si)、3C型SiC等の立方晶結晶を基板として形成することができる。SiCの結晶型を示す記号H及びCはRamsdellの表記法に従ったもので、記号Hは六方晶を、また記号Cは立方晶を示すものである(“Electric Refractory Materials”,Marcel Dekker, Inc.,2000,409〜411頁参照)。
制御された表面構造を有する燐化硼素系III−V族化合物半導体層を安定して形成するには、基板としてSi単結晶(シリコン)を用いるのが好適である。基板とするシリコンの表面の結晶面は、(001)面であるのが最適である。
燐化硼素系III−V族化合物半導体層は、基板上に、有機金属化学的気相堆積(以下「MOCVD」とも記す)手段、ハロゲン(halogen)気相エピタキシャル(VPE)成長手段、ハイドライド(水素化物;hydride)VPE手段、または、分子線エピタキシャル(以下「MBE」とも記す)成長手段等により形成できる。しかし、BP系半導体層の成長には、一般に蒸気圧の高い燐(P)源を利用することから、MOCVD手段またはVPE手段が適する。中でも、MOCVD手段は、本発明に係わる表面の原子構造を有する燐化硼素系III−V族化合物半導体層を安定して得るのに最適である。MOCVD手段で燐化硼素系III−V族化合物半導体層を形成するには、例えば、トリエチル硼素(分子式:(C253B)を硼素(B)源とし、ホスフィン(分子式:PH3)を燐源とする(J.Ceremic Process. Res.,4(2)(2003),80.参照)。Si基板の(001)面上に燐化硼素系III−V族化合物半導体層をMOCVD法で形成する場合、適する成長温度は750℃以上で1200℃以下である。1200℃を超える高温での燐化硼素系III−V族化合物半導体層の成長は、B132等のBPの多量体が形成されるため好ましくない。
本発明の、表面の原子配列構造を(2×2)とする燐化硼素系III−V族化合物半導体層を得るには、MOCVD手段で燐化硼素系III−V族化合物半導体層を成長させた後、高真空中で熱処理するのが好適である。熱処理は、1×10-6Pa以下の高真空中で施すのが適する。熱処理温度としては、800℃以上で1200℃以下とするのが適する。硼素(B)と、硼素とは別の第III族元素を構成元素として含む燐化硼素系III−V族化合物半導体層にあって、好適な熱処理温度は、第III族元素の種類によって異なる。アルミニウム(Al)を構成元素として含む燐化硼素系III−V族化合物半導体層の場合の好適な熱処理温度は、約900℃から1200℃である。ガリウム(Ga)を構成元素として含む燐化硼素系III−V族化合物半導体層についての好適な熱処理温度は、より低く約900℃から1000℃である。また、インジウム(In)を構成元素として含む燐化硼素系III−V族化合物半導体層についての好適な熱処理温度は、更に低く800℃から900℃である。
熱処理時間は、熱処理温度を1000℃とする場合、5分以上10分以内とするのが適当である。熱処理温度を低温とする程、熱処理時間は長時間とするのが適する。熱処理によって出現する燐化硼素系III−V族化合物半導体層の表面構造は、例えば、反射電子線回折(RHEED)手段による回折像から同定できる((社)応用物理学会薄膜・表面物理分科会編集、「薄膜作製ハンドブック」(共立出版(株)、1994年10月5日発行、初版2刷)、195頁参照)。
燐化硼素系III−V族化合物半導体層の表面からのRHEED像において、例えば、[011]及びそれと直交する[01−1]の双方の方向に、バルク(bulk)結晶の2倍の周期で回折像が生ずれば、その表面は(2×2)の原子構造を有していると評価される。III−V族化合物半導体にあって、(2×2)表面構造が出現するのは、通常、表面の結晶面が(111)面である場合である((社)電子情報通信学会、「ナノエレクトロニクスを支える材料解析」((社)電子情報通信学会、平成8年11月1日発行、初版)、107〜108頁参照)。本発明の、表面の原子構造が(2×2)で、かつ表面の結晶が(001)面である結晶を得るには、(001)面を表面とする珪素単結晶を基板として、MOCVD手段で形成した燐化硼素系III−V族化合物半導体層を、上記の如くの真空度の高真空中で、上記の如くの温度条件で熱処理することが肝要である。
燐化硼素系III−V族化合物半導体層の表面を(2×2)構造の原子配列を有するものとすれば、それに接合させて設けるIII族窒化物半導体層の配向性を均一と成すことができ、しいては、III族窒化物半導体層の表面を画一的な配向を有する結晶面から構成できる。配向性の揃ったIII族窒化物半導体層は、配向を異にする結晶の合着に因り発生する粒界を殆ど含まないため、良質なものとなる。従って、この様な粒界密度の小さなIII族化合物半導体層を利用して素子を構成すれば、素子駆動電流の漏洩(leak)が低減でき、効率に優れる半導体素子を構成できる。III族窒化物半導体層に含まれる粒界の密度は、例えば、同層の断面透過電子顕微鏡(TEM)像から求められる。
このような、(2×2)構造の原子配列を有する燐化硼素系III−V族化合物半導体層の表面上に、III族窒化物半導体層を形成するには、高真空中で成膜を行うMBE手段が適する。高真空な雰囲気を要するMBE手段を利用すれば、特定の構造の表面を有する燐化硼素系III−V族化合物半導体層を得るための熱処理を施すことができるとともに、引き続き、同MBE装置内でIII族窒化物半導体層の成長が果たせて利便だからである。また、MBE手段によれば、六方晶結晶も成膜出来るが、MOCVD手段とは相違して、より低温で成長できるため、立方晶のIII族窒化物半導体層を成長するのに優位である。III族窒化物半導体層の結晶形(晶系)は、X線回折法(XRD)、或いは電子線回折法(TED)法等の分析手段により調査することができる。
特定の表面構造を有する燐化硼素系III−V族化合物半導体層は、種々のIII族窒化物半導体素子を構成するのに利用できる。例えば、不純物を添加しないアンドープで高抵抗のIII族窒化物半導体層を緩衝(buffer)層または電子走行層(channel層)として電界効果型トランジスタを構成することができる。また、珪素(Si)或いはゲルマニウム(Ge)等のn形不純物を添加したn形III族窒化物半導体層からなる緩衝層またはクラッド(clad)層と、また例えば、マグネシウム(Mg)或いはベリリウム(Be)等の元素周期律表の第II族元素をドーピング(doping)したp形のIII族窒化物半導体層を利用すれば、発光ダイオード(LED)やレーザダイオード(LD)を構成できる。導電性の結晶基板を用いて、縦(上下)方向に動作電流を流通して動作させるLEDやLDを構成する場合にあって、III族窒化物半導体層の伝導形は、下層の燐化硼素系III−V族化合物半導体層のそれに通常は合致させる。また、燐化硼素系III−V族化合物半導体層の導電型は、導電性基板の伝導形に合致させるのが通例である。
特に、表面の結晶面を(001)面とする立方晶のIII族窒化物半導体層は、III族窒化物半導体素子を構成するのにより利便である。例えば、LDを構成するにあって、(001)面を表面とするIII族窒化物半導体層を利用すれば、(001)−表面に垂直に(110)面からなる劈開面を形成でき、劈開面を共振面とするLDを簡便に構成できる。また、立方晶のIII族窒化物半導体では、価電子帯のバンド(band)が縮退しているため(生駒俊明、生駒英明共著、「化合物半導体の基礎物性入門」((株)培風館、1991年9月10日発行、初版)、17頁参照)、p形伝導層が得られ易い長所がある。加えて、MBE法では、p形不純物を電気的に補償(compensation)する水素等を含まない高真空中でIII族窒化物半導体層を成長させる。このため、MBE手段で成長させたIII族窒化物半導体層にあっては、MOCVD手段によるIII族窒化物半導体層とは異なり、成膜後に脱水素化のための煩雑な熱処理を必要としない。従って、例えば、MBE手段により形成した、低抵抗のp形燐化硼素系III−V族化合物半導体層を用いれば、順方向電圧(Vf)の小さなpn接合型LEDを簡便に構成できる。
燐化硼素系III−V族化合物半導体層に接合させて設けたIII族窒化物半導体層上に、更に、III−V族化合物半導体層を堆積させてなる積層構造体から半導体素子を構成することもできる。例えば、導電性のSi単結晶基板上に形成した、格子定数を0.454nmとする単量体の燐化硼素(BP)に接合させて、それと格子ミスマッチの小さな立方晶GaN(格子定数=0.451nm)層を設け、そのGaN層上に更に、Ga1-XInXN(0<X<1)/GaN超格子構造から成る発光層、Al1-XGaXN(0<X<1)から成るクラッド層、例えば、低抵抗のGaN層から成るオーミック(Ohmic)電極形成用層(コンタクト層)を設けて積層構造体を構成できる。導電性のSi基板と、上記積層構造体の最表層を成す電極形成用層との双方に、オーミック電極を設ければLEDを構成できる。
上記の様な特定の表面構造を有する燐化硼素系III−V族化合物半導体層に接合して設けたIII族窒化物半導体層上に、更に、半導体層等を積層するにあって、それらの層の成長手段は、MBE法には限定されないが、III族窒化物半導体層と同一のMBE手段で成長させるのが積層構造体を簡便に得るに得策となる。積層する半導体層を立方晶のIII族窒化物半導体層とした場合、半導体層の表面の結晶面の方位は、燐化硼素系III−V族化合物半導体層に接合して設けたIII族窒化物半導体層の表面の面方位と同一であるのが通例である。例えば、表面の結晶面を(001)面とする立方晶のIII族窒化物半導体層上に、MBE手段により立方晶の結晶層が得られる条件下で成長させたIII族窒化物半導体層の表面は、(001)面であるのが通例である。表面の結晶面方位はXRD,TED等の回折手段により判定できる。
上記のように、本発明の積層構造体は、III族窒化物半導体層が、表面の原子配列構造を(2×2)とする燐化硼素系III−V族化合物半導体層に接合して設けられている。表面の原子配列構造を(2×2)とする燐化硼素系III−V族化合物半導体層は、その表面に接合させて設けるIII族窒化物半導体層を画一的な配向を有する結晶から構成するに優位に作用し、一定の面方位の表面を有するIII族窒化物半導体層を安定してもたらす。したがって、燐化硼素系III−V族化合物半導体層とIII族窒化物半導体層との良好なヘテロ接合を形成することができる。そして、この良好なヘテロ結合を有する積層構造体からは、立方晶のIII族窒化物半導体材料の特有の性質に基づいた高性能な半導体素子を構成することができる。
特に、原子配列構造を(2×2)とし、表面を(001)面とする燐化硼素系III−V族化合物半導体層は、その表面上に、(001)面を表面とする立方晶のIII族窒化物半導体層を安定してもたらす作用を有する。
(第1実施例) (001)−珪素単結晶(シリコン)基板上に設けた単量体の燐化硼素(BP)層の表面に、窒化ガリウム(GaN)半導体層を接合させて積層構造体を構成する場合を例にして、本発明を具体的に説明する。
図1は第1実施例の積層構造体の断面構造を模式的に示す図である。燐(P)をドーピングしてn伝導形とした表面の結晶面方位が(001)面であるSi単結晶基板100の表面上には、トリエチル硼素(分子式:(C253B)を硼素(B)源とし、ホスフィン(分子式:PH3)を燐(P)源とする常圧(略大気圧)MOCVD手段により、900℃で燐化硼素層101を形成した。燐化硼素層101を成膜する際にMOCVD装置に供給する硼素源に対する燐源の濃度比率、所謂、V/III比率は約430に設定した。成膜速度を毎分約30nmとして約500nmの層厚の燐化硼素層101を形成した後、MOCVD装置内で室温近傍の温度迄、冷却した。
冷却後、燐化硼素層101のキャリア濃度を一般的な電解C(容量)−V(電圧)法により測定した。燐化硼素層101は、不純物を故意に添加していないアンドープのn形導電層であり、そのキャリア濃度は約1×1019cm-3であった。また、燐化硼素層101は、立方晶の閃亜鉛鉱型の結晶層であり、表面の面方位は、Si基板100の表面と同じく、(001)面であった。
次に、表面に燐化硼素層101を形成したSi単結晶基板100をMBE装置内に移し、1×10-6Paの高真空中で、Si単結晶基板100の温度を室温から850℃に上昇させた。Si単結晶基板100の温度を850℃に維持したままで、30分間、保持した。この加熱処理により、燐化硼素層101の(001)面101aの原子配列構造を、(2×2)の再配列構造とした。この際に得られた反射電子線回折(RHEED)像を図2に示す。
燐化硼素層101の(001)面101aに、(2×2)の原子配列構造が形成されているのを確認後、同一のMBE装置内で、引き続き、III族窒化物半導体層としてのn形GaN層102を形成した。n形GaN層102の成長は、高純度窒素ガスをプラズマ化して発生させた窒素ラジカルを窒素源として720℃で成長させた。ガリウム(Ga)源は、金属ガリウムとした。3時間に亘り、窒素源及びガリウム源を燐化硼素層101の表面に向けて照射し続け、層厚を約1.2μmとするn形GaN層102を成膜した。成膜直後に撮像したRHEED像から、GaN層102の表面は、下地の燐化硼素層101の(001)面と同じく、(2×2)の原子配列構造であった。然る後、高真空中で室温近傍の温度迄、冷却して、Si単結晶基板100/燐化硼素層101/n形窒化ガリウム層102から成る積層構造体10の形成を終了した。
n形GaN層102の断面の透過電子線回折(TED)像から、n形GaN層102は、表面が(001)面である燐化硼素層101の面に、(001)面を平行にして積重した単結晶層であるのが示された。また、n形GaN層102の表面の結晶面は、(2×2)の原子配列構造を有する燐化硼素層101と同じ(001)面であった。
(第2実施例) Si単結晶基板上に、燐化硼素系III−V族化合物半導体層と、それに接合させて設けたIII族窒化物半導体層とを備えた積層構造体から発光ダイオード(LED)を構成する場合を例にして本発明を具体的に説明する。
図3は第2実施例のLEDの平面構造を模式的に示す図、図4は図3のLEDの断面構造を模式的に示す図である。
表面の面方位を(100)面とするSi単結晶基板200上には、燐化硼素系III−V族化合物半導体層として、アンドープでn形の燐化硼素・ガリウム混晶(組成式B0.98Ga0.02P)層201を形成した。このn形の燐化硼素・ガリウム混晶201は、(C253B)を硼素(B)源とし、トリメチルガリウム(分子式:(C253Ga)をGa源とし、PH3を燐(P)源とする常圧(略大気圧)MOCVD手段により、850℃で形成した。燐化硼素・ガリウム混晶201を成膜する際にMOCVD装置に供給する硼素源とガリウム源の総量に対する燐源の濃度比率、所謂、V/III比率は約400に設定した。成膜速度を毎分約30nmとして約500nmの層厚の燐化硼素・ガリウム混晶201を形成した後、MOCVD装置内で室温近傍の温度迄、冷却した。
次に、表面に燐化硼素・ガリウム混晶201を形成したSi単結晶基板200をMBE装置内に移し、1×10-6Paの高真空中で、Si単結晶基板200の温度を室温から800℃に上昇させた。Si単結晶基板200の温度を800℃に維持したままで、15分間保持した。この加熱処理により、燐化硼素・ガリウム混晶201の(001)面201aを、(2×2)の再配列構造とした。
燐化硼素・ガリウム混晶201の(001)面201aに、RHEED法により、(2×2)の原子配列構造が形成されているのを確認後、同一のMBE装置内で、引き続き、珪素(Si)のビームを照射しつつ、Siをドーピングし、III族窒化物半導体層としてn形GaN層202を形成した。n形GaN層202の成長は、高純度窒素ガスをプラズマ化して発生させた窒素ラジカルを窒素源として720℃で成長させた。ガリウム(Ga)源は、金属ガリウムとした。3時間に亘り、窒素源及びガリウム源を燐化硼素・ガリウム混晶201の表面に向けて照射し続け、キャリア濃度を約4×1018cm-3とし、層厚を約1.2μmとするn形GaN層202を成膜した。
n形GaN層202の成膜直後に撮像したRHEED像から、n形GaN層202の表面は、下地とした燐化硼素・ガリウム混晶201の面と同じく、(2×2)の原子配列構造を有していた。また、n形GaN層202は、立方晶であり、その表面は(001)面であった。
然る後、高真空を維持しつつ、MBE法により、n形GaN層202上に、次の(イ)〜(ニ)に記載の立方晶のGaN系III族窒化物半導体層203〜206を成長させて、本発明に係わるLED2を作製するための積層構造体20を構成した。
(イ)8層のn形立方晶GaN層(層厚=15nm)からなる障壁層と、7層のn形立方晶窒化ガリウム・インジウム混晶層(組成式:Ga0.95In0.05N)(層厚=2.0nm)層からなる井戸層とを交互に形成してなる量子井戸構造層203
(ロ)立方晶窒化アルミニウム・ガリウム混晶層(組成式:Al0.25Ga0.75N)からなる高抵抗層(層厚=1.5nm)204
(ハ)立方晶p形Al0.10Ga0.90N層(キャリア濃度=6×1017cm-3、層厚=2.0nm)205
(ニ)立方晶p形Al0.05Ga0.95N層(キャリア濃度=9×1017cm-3、層厚=350nm)206
次に、積層構造体20の最表層をなすp形Al0.05Ga0.95N層206の中央部に、金(Au)・ガリウム(Ga)・ニッケル(Ni)合金膜p形オーミック電極207を形成した。一方、n形Si単結晶基板200の裏面の略全面には、アルミニウム(Al)膜からなるn形オーミック電極208を設け、LED2を作製した。
順方向電流を20mAとした際に、LED2からは、中心波長を450nmとする青色帯光が放射された。また、一般的な積分球を利用して測定された、樹脂でモールドする以前のチップ状態での発光強度は約5ミリワット(mW)に達した。順方向電圧(Vf)は3.3Vであり、本発明によれば、例えば、効率に優れる青色帯LEDが提供されることが示された。
このように高強度の青色発光が得られたのは、燐化硼素・ガリウム混晶201の(001)面201aを、(2×2)の再配列構造としたことが主要因である。
第1実施例の積層構造体の断面構造を示す模式図である。 第1実施例の燐化硼素層における(2×2)の表面原子配列構造を示すRHEED像(電子線入射方向//[011])である。 第2実施例のLEDの平面構造を示す模式的に示す図である。 図3のLEDの断面構造を模式的に示す図である。
符号の説明
10 積層構造体
100 Si単結晶基板
101 燐化硼素層
101a 燐化硼素層の表面
102 n形GaN層
2 LED
20 積層構造体
200 Si単結晶基板
201 燐化硼素・ガリウム混晶
201a 燐化硼素・ガリウム混晶の表面
202 n形GaN層
203 量子井戸構造層
204 立方晶窒化アルミニウム・ガリウム混晶層(高抵抗層)
205 立方晶p形Al0.10Ga0.90N層
206 立方晶p形Al0.05Ga0.95N層
207 p形オーミック電極
208 n形オーミック電極

Claims (4)

  1. 結晶からなる基板と、その基板上に設けられた表面の原子配列構造を(2×2)とする燐化硼素系III−V族化合物半導体層と、上記燐化硼素系III−V族化合物半導体層の表面に接合されたIII族窒化物半導体層とを備え、
    上記III族窒化物半導体層は立方晶であって、上記III族窒化物半導体層の表面の結晶面方位は、上記燐化硼素系III−V族化合物半導体層の表面の結晶面方位と同一であり、
    上記基板は、表面の結晶面を(001)面とする珪素単結晶であり、上記基板上の燐化硼素系III−V族化合物半導体層およびIII族窒化物半導体層の各表面の結晶面をそれぞれ(001)面とする、ことを特徴とする積層構造体。
  2. 表面の結晶面を(001)面とする珪素単結晶からなる基板上に、表面の結晶面を(001)面とする燐化硼素系III−V族化合物半導体層および、立方晶であって、表面の結晶面を(001)面とするIII族窒化物半導体層を積層してなる積層構造体の形成方法において、
    上記基板上に、有機金属化学的気相堆積手段により、燐化硼素系III−V族化合物半導体層を形成した後、該燐化硼素系III−V族化合物半導体層の表面を真空中で、800℃以上1200℃以下の温度で熱処理を施して当該燐化硼素系III−V族化合物半導体層の表面を(2×2)の原子配列構造とし、次にその燐化硼素系III−V族化合物半導体層の表面上に、分子線エピタキシャル手段によりIII族窒化物半導体層を形成して積層構造体とする、
    ことを特徴とする積層構造体の形成方法。
  3. 請求項1に記載の積層構造体を用いて構成されている、ことを特徴とする半導体素子。
  4. 請求項2に記載の形成方法で形成された積層構造体を用いて構成されている、ことを特徴とする半導体素子。
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JPH10125957A (ja) * 1996-10-23 1998-05-15 Nippon Telegr & Teleph Corp <Ntt> Iii族窒化物半導体素子およびその製造方法
JPH11204883A (ja) * 1996-12-30 1999-07-30 Sony Corp 半導体装置の製造方法
JP2004031874A (ja) * 2002-06-28 2004-01-29 Toshiba Ceramics Co Ltd 半導体のエピタキシャル成長装置
JP3695416B2 (ja) * 2002-04-11 2005-09-14 昭和電工株式会社 リン化硼素系半導体層、その製造方法、及びリン化硼素系半導体素子
JP4158437B2 (ja) * 2002-07-03 2008-10-01 昭和電工株式会社 p形リン化硼素半導体層の製造方法、リン化硼素系半導体素子およびLED
JP3711966B2 (ja) * 2002-07-25 2005-11-02 昭和電工株式会社 Iii族窒化物半導体層の気相成長方法及びiii族窒化物半導体素子
JP3909690B2 (ja) * 2002-09-06 2007-04-25 東芝セラミックス株式会社 エピタキシャル成長によるSiC膜の製造方法
JP3639276B2 (ja) * 2002-10-31 2005-04-20 昭和電工株式会社 p形リン化硼素半導体層の製造方法、化合物半導体素子、ツェナーダイオード、及び発光ダイオード
JP3967280B2 (ja) * 2003-03-10 2007-08-29 東芝セラミックス株式会社 GaN半導体及びその製造方法

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