JP3967280B2

JP3967280B2 - ＧａＮ半導体及びその製造方法

Info

Publication number: JP3967280B2
Application number: JP2003063478A
Authority: JP
Inventors: 芳久阿部; 純小宮山; 俊一鈴木; 秀夫中西
Original assignee: 東芝セラミックス株式会社
Priority date: 2003-03-10
Filing date: 2003-03-10
Publication date: 2007-08-29
Anticipated expiration: 2023-03-10
Also published as: JP2004273822A

Description

【０００１】
【発明の属する技術分野】
本発明は、Ｓｉ（シリコン）に比べて半導体機能に優れ、Ｓｉ単結晶基板上に形成された単結晶膜からなり、短波長ＬＥＤ（発光ダイオード）や短波長ＬＤ（レーザダイオード）等に用いられるＧａＮ（窒化カリウム）半導体及びその製造方法に関する。
【０００２】
【従来の技術】
従来、この種のＧａＮ半導体としては、Ｓｉ単結晶基板上にｃ−ＢＰ（立方晶リン化ホウ素）単結晶層をＳｉとＧａＮの格子不整合を緩和するバッファ層として介在してｃ−ＧａＮ（立方晶窒化ガリウム）単結晶膜を形成したものが開示されている（例えば、特許文献１、特許文献２参照）。
【０００３】
【特許文献１】
特開２０００−３４９３３５号公報
【０００４】
【特許文献２】
特開２０００−３５１６９２号公報
【０００５】
ここで、ｃ−ＢＰは、その格子定数（４．５３８オングストローム）がＳｉのそれ（５．４３１オングストローム）と比較して１６．４％もの不整合があるにも拘わらず、Ｓｉ単結晶基板上に成長することが知られており、ｃ−ＧａＮの格子定数（４．５２オングストローム）とは僅か０．６％の不整合である。
従って、ｃ−ＢＰをバッファ層として用いることにより、格子定数の近いｃ−ＧａＮ単結晶膜を成長させることが可能と考えられる。
【０００６】
上記ＧａＮ半導体は、Ｓｉ単結晶基板上に９００〜１１５０℃の温度でｃ−ＢＰ単結晶層を５μｍ程度の厚さにエピタキシャル成長させた後、ｃ−ＢＰ単結晶層上に７００〜１１００℃の温度でｃ−ＧａＮ単結晶膜を４μｍ程度の厚さにエピタキシャル成長させて製造されるものである。
【０００７】
【発明が解決しようとする課題】
しかし、従来のＧａＮ半導体においては、電子デバイスに使用できる程度に欠陥を抑制したｃ−ＧａＮ単結晶膜が得られていない。
この理由は、ｃ−ＢＰはイオン性が０．００６と低いのに対し、ｃ−ＧａＮのそれが０．５と比較的高く、両者のイオン性の違い（極性不整合）によるものと考えられる。
【０００８】
そこで、本発明は、電子デバイスに使用できる程度に結晶欠陥に抑制し得るＧａＮ半導体及びその製造方法の提供を課題とする。
【０００９】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１のＧａＮ半導体は、Ｓｉ単結晶基板上に厚さ５０ｎｍ〜１μｍ程度のｃ−ＢＰ単結晶層及び厚さ１〜１０ｎｍ程度のＧａＰ単結晶層を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜が形成されていることを特徴とする。
【００１０】
又、第２のＧａＮ半導体は、第１のものにおいて、前記Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間に厚さ２〜５０ｎｍ程度のｃ−ＢＰの低温成長層が介在されていることを特徴とする。
【００１１】
一方、第１のＧａＮ半導体の製造方法は、Ｓｉ単結晶基板上に８５０〜１０００℃の温度でｃ−ＢＰ単結晶層を５０ｎｍ〜１μｍ程度の厚さにエピタキシャル成長させた後、ｃ−ＢＰ単結晶層上に７５０〜９５０℃の温度でＧａＰ単結晶層を１〜１０ｎｍ程度の厚さにエピタキシャル成長させ、しかる後に、ＧａＰ単結晶層上に７００〜９００℃の温度でｃ−ＧａＮ単結晶膜を１〜１０μｍ程度の厚さにエピタキシャル成長させることを特徴とする。
【００１２】
又、第２のＧａＮ半導体の製造方法は、第１の方法において、前記ｃ−ＢＰ単結晶層のエピタキシャル成長の前に、Ｓｉ単結晶基板上に３５０〜４５０℃の温度でｃ−ＢＰの低温成長層を２〜５０ｎｍ程度の厚さに堆積させることを特徴とする。
【００１３】
【作用】
本発明の第１のＧａＮ半導体及びその製造方法においては、ｃ−ＢＰ単結晶層とｃ−ＧａＮ単結晶膜との間に、イオン性が０．３２と比較的高いＧａＰ（リン化ガリウム）単結晶層が介装される。
【００１４】
又、第２のＧａＮ半導体及びその製造方法においては、第１のもの及び方法による作用の他、ｃ−ＢＰ単結晶層、ひいてはＧａＰ単結晶層及びｃ−ＧａＮ単結晶膜の結晶欠陥が低減される。
【００１５】
ｃ−ＢＰ単結晶層の厚さが、５０ｎｍ未満であると、Ｓｉの格子の影響を打消すことができない。一方、１μｍを超えると、Ｃ−ＢＰ単結晶層の表面が荒れてしまう。
ｃ−ＢＰ単結晶層の厚さは、８０〜８００ｎｍが好ましい。
ＧａＰ単結晶層の厚さが、１ｎｍ未満であると、ＧａＰのイオン性の効果が明瞭とならない。一方、１０ｎｍを超えると、ｃ−ＧａＮ単結晶との格子不整合を生ずる。
ＧａＰ単結晶層の厚さは、１〜４ｎｍが好ましい。
ＧａＮ単結晶層の厚さが、１μｍ未満であると、デバイスとして機能しないおそれがある。厚みは十分あってもかまわないが、１０μｍを超えると、製造に時間がかかる割に効果が変わらない。
又、ｃ−ＢＰの低温成長層（結晶成長しない温度で成膜したもの）の厚さが、２ｎｍ未満であると、結晶成長層が多結晶となる。一方、５０ｎｍを超えると、結晶成長層の結晶性が下がる。
ｃ−ＢＰの低温成長層の厚さは、５〜２０ｎｍが好ましい。
【００１６】
一方、ｃ−ＢＰ単結晶層のエピタキシャル成長時の温度が、８５０℃未満であると、Ｃ−ＢＰは多結晶となる。一方、１０００℃を超えると、立方晶ではなくなる。
ｃ−ＢＰ単結晶層のエピタキシャル成長時の温度は、９００〜９５０℃が好ましい。
ｃ−ＢＰ単結晶層のエピタキシャル成長用の原料としては、Ｂ₂ Ｈ₆ （ジボラン）とＰＨ₃ （ホスフィン）が用いられる。
ＧａＰ単結晶層のエピタキシャル成長時の温度が、７５０℃未満であると、多結晶化する。一方、９５０℃を超えると、多結晶化する。
ＧａＰ単結晶層のエピタキシャル成長時の温度は、７８０〜９２０℃が好ましい。
ＧａＰ単結晶層のエピタキシャル成長用の原料としては、Ｇａ（ＣＨ₃ ）₃ （トリメチルガリウム）とＰＨ₃ が用いられる。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長時の温度が、７００℃未満であると、多結晶となる。一方、９００℃を超えると、ウルツ鉱型となる。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長時の温度は、７２０〜９００℃が好ましい。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長用の原料としては、Ｇａ（ＣＨ₃ ）₃ と（ＣＨ₃ ）ＮＨＮＨ₂ （モノメチルヒドラジン）が用いられる。
又、ｃ−ＢＰの低温成長層のエピタキシャル成長時の温度が、３５０℃未満であると、ｃ−ＢＰ単結晶層の表面が荒れる。一方、４５０℃を超えると、同様にｃ−ＢＰ単結晶層の表面が荒れる。
ｃ−ＢＰの低温成長層のエピタキシャル成長時の温度は、３８０〜４２０℃が好ましい。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明に係るＧａＮ半導体の実施の形態の一例を示す概念的な断面図である。
【００１８】
このＧａＮ半導体は、（１００）面のＳｉ単結晶基板１上に厚さ２〜５０ｎｍ程度のｃ−ＢＰの低温成長層２、厚さ５０ｎｍ〜１μｍ程度のｃ−ＢＰ単結晶層３及び厚さ１〜１０ｎｍ程度のＧａＰ単結晶層４を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜５が形成されているものである。
【００１９】
上記ＧａＮ半導体においては、ｃ−ＢＰ単結晶層とｃ−ＧａＮ単結晶膜との間に、イオン性が０．３２と比較的高いＧａＰ単結晶膜が介在されていると共に、ｃ−ＢＰ単結晶層、ひいてはＧａＰ単結晶層及びｃ−ＧａＮ単結晶膜の結晶欠陥が低減される。
【００２０】
上述したＧａＮ半導体を製造するには、先ず、（１００）面のＳｉ単結晶基板１をＨ₂ （水素ガス）雰囲気中において１０００℃以上の温度で加熱することにより自然酸化膜を除去した（図２（ａ）参照）。
次に、ｃ−ＢＰの低温成長層２を設けるために、３５０〜４５０℃まで降温した後、ＰＨ₃ の分圧が１Torr以上となるようにＰＨ₃ を供給し、かつ、ＰＨ₃ ／Ｂ₂ Ｈ₆ の供給比が１００以上となるようにＢ₂ Ｈ₆ を供給して、ｃ−ＢＰの低温成長層２を２〜５０ｎｍ程度の厚さに堆積させた（図２（ｂ）参照）。
次いで、一旦、Ｂ₂ Ｈ₆ の供給を止め、ｃ−ＢＰ単結晶の成長温度である８５０〜１０００℃程度まで昇温した後、再びＢ₂ Ｈ₆ を供給してｃ−ＢＰ単結晶層３を５０ｎｍ〜１μｍ程度の厚さにエピタキシャル成長させ、しかる後に、Ｂ₂ Ｈ₆ の供給を止めた（図２（ｃ）参照）。
【００２１】
次に、７５０〜９５０℃程度の温度に保持すると共に、Ｇａ（ＣＨ₃ ）₃ をＰＨ₃ （分圧１Torr以上）と一緒に供給してＧａＰ単結晶層４を１〜１０ｎｍ程度の厚さにエピタキシャル成長させた（図２（ｄ）参照）。
次いで、Ｇａ（ＣＨ₃ ）₃ 及びＰＨ₃ の供給を停止し、ｃ−ＧａＮ単結晶の成長温度である７００〜９００℃程度の温度にした後、キャリアガスの５０％をＮ（窒素ガス）とする共に、Ｇａ（ＣＨ₃ ）₃ と（ＣＨ₃ ）ＮＨＮＨ₂ 等の有機窒素原料を供給してｃ−ＧａＮ単結晶膜５を１〜１０μｍの厚さにエピタキシャル成長させた（図２（ｅ）参照）。
【００２２】
なお、上述した実施の形態においては、Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間にｃ−ＢＰの低温成長層を介在させる場合について説明したが、これに限定されるものではなく、ｃ−ＢＰの低温成長層を設けることなく、ｃ−ＢＰ単結晶層をＳｉ単結晶基板上に直に設けるようにしてもよい。
【００２３】
【発明の効果】
以上説明したように、本発明の第１のＧａＮ半導体及びその製造方法によれば、ｃ−ＢＰ単結晶層とｃ−ＧａＮ単結晶膜との間に、イオン性が０．３２と比較的高いＧａＰ単結晶層が介装されるので、Ｓｉ単結晶基板とＧａＮ単結晶膜との格子整合性のみならず、極性整合性を高めることができ、ＧａＮ半導体を電子デバイスに使用できる程度に結晶欠陥を抑制したものとすることができる。
【００２４】
又、第２のＧａＮ半導体及びその製造方法によれば、第１のもの及び方法による作用効果の他、ｃ−ＢＰ単結晶層、ひいてはＧａＰ単結晶層及びＧａＮ単結晶膜の結晶欠陥が低減されるので、ＧａＮ半導体の結晶欠陥を一層抑制することができる。
【図面の簡単な説明】
【図１】本発明に係るＧａＮ半導体の実施の形態の一例を示す概念的な断面図である。
【図２】（ａ）〜（ｅ）は図１のＧａＮ半導体の製造方法の各工程を示す説明図である。
【符号の説明】
１Ｓｉ単結晶基板
２ｃ−ＢＰの低温成長層
３ｃ−ＢＰ単結晶層
４ＧａＰ単結晶層
５ＧａＮ単結晶膜

Claims

Ｓｉ単結晶基板１上に厚さ５０ｎｍ〜１μｍ程度のｃ−ＢＰ単結晶層及び厚さ１〜１０ｎｍ程度のＧａＰ単結晶層を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜が形成されていることを特徴とするＧａＮ半導体。
前記Ｓｉ単結晶基板とｃ−ＢＰ単結晶層との間に厚さ２〜５０ｎｍ程度のｃ−ＢＰの低温成長層が介在されていることを特徴とする請求項１記載のＧａＮ半導体。
Ｓｉ単結晶基板上に８５０〜１０００℃の温度でｃ−ＢＰ単結晶層を５０ｎｍ〜１μｍ程度の厚さにエピタキシャル成長させた後、ｃ−ＢＰ単結晶層上に７５０〜９５０℃の温度でＧａＰ単結晶層を１〜１０ｎｍ程度の厚さにエピタキシャル成長させ、しかる後に、ＧａＰ単結晶層上に７００〜９００℃の温度でｃ−ＧａＮ単結晶膜を１〜１０μｍ程度の厚さにエピタキシャル成長させることを特徴とするＧａＮ半導体の製造方法。
前記ｃ−ＢＰ単結晶層のエピタキシャル成長の前に、Ｓｉ単結晶基板上に３５０〜４５０℃の温度でｃ−ＢＰの低温成長層を２〜５０ｎｍ程度の厚さに堆積させることを特徴とする請求項３記載のＧａＮ半導体の製造方法。