KR20150133637A - 반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치 - Google Patents

반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치 Download PDF

Info

Publication number
KR20150133637A
KR20150133637A KR1020150065358A KR20150065358A KR20150133637A KR 20150133637 A KR20150133637 A KR 20150133637A KR 1020150065358 A KR1020150065358 A KR 1020150065358A KR 20150065358 A KR20150065358 A KR 20150065358A KR 20150133637 A KR20150133637 A KR 20150133637A
Authority
KR
South Korea
Prior art keywords
film
nitride film
silicon
aluminum
gallium
Prior art date
Application number
KR1020150065358A
Other languages
English (en)
Inventor
타쿠미 야마다
유스케 사토
Original Assignee
가부시키가이샤 뉴플레어 테크놀로지
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가부시키가이샤 뉴플레어 테크놀로지 filed Critical 가부시키가이샤 뉴플레어 테크놀로지
Publication of KR20150133637A publication Critical patent/KR20150133637A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02612—Formation types
    • H01L21/02617—Deposition types
    • H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
    • H01L21/76262—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology using selective deposition of single crystal silicon, i.e. SEG techniques
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B25/00—Single-crystal growth by chemical reaction of reactive gases, e.g. chemical vapour-deposition growth
    • C30B25/02—Epitaxial-layer growth
    • C30B25/18—Epitaxial-layer growth characterised by the substrate
    • C30B25/183—Epitaxial-layer growth characterised by the substrate being provided with a buffer layer, e.g. a lattice matching layer
    • C—CHEMISTRY; METALLURGY
    • C30—CRYSTAL GROWTH
    • C30B—SINGLE-CRYSTAL GROWTH; UNIDIRECTIONAL SOLIDIFICATION OF EUTECTIC MATERIAL OR UNIDIRECTIONAL DEMIXING OF EUTECTOID MATERIAL; REFINING BY ZONE-MELTING OF MATERIAL; PRODUCTION OF A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; SINGLE CRYSTALS OR HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; AFTER-TREATMENT OF SINGLE CRYSTALS OR A HOMOGENEOUS POLYCRYSTALLINE MATERIAL WITH DEFINED STRUCTURE; APPARATUS THEREFOR
    • C30B29/00—Single crystals or homogeneous polycrystalline material with defined structure characterised by the material or by their shape
    • C30B29/10—Inorganic compounds or compositions
    • C30B29/40—AIIIBV compounds wherein A is B, Al, Ga, In or Tl and B is N, P, As, Sb or Bi
    • C30B29/403—AIII-nitrides
    • C30B29/406—Gallium nitride
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/0237—Materials
    • H01L21/02373—Group 14 semiconducting materials
    • H01L21/02381—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02367—Substrates
    • H01L21/02433—Crystal orientation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02455—Group 13/15 materials
    • H01L21/02458—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02439—Materials
    • H01L21/02488—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02436—Intermediate layers between substrates and deposited layers
    • H01L21/02494—Structure
    • H01L21/02496—Layer structure
    • H01L21/02502—Layer structure consisting of two layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02538—Group 13/15 materials
    • H01L21/0254—Nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02587—Structure
    • H01L21/0259—Microstructure
    • H01L21/02598—Microstructure monocrystalline
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/314—Inorganic layers
    • H01L21/318—Inorganic layers composed of nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2933/00—Details relating to devices covered by the group H01L33/00 but not provided for in its subgroups
    • H01L2933/0008—Processes
    • H01L2933/0025—Processes relating to coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/20—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a particular shape, e.g. curved or truncated substrate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Materials Engineering (AREA)
  • Organic Chemistry (AREA)
  • Metallurgy (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Crystals, And After-Treatments Of Crystals (AREA)
  • Chemical Vapour Deposition (AREA)
  • Led Devices (AREA)

Abstract

실시 형태의 반도체 기판은, 실리콘 기판과, 상기 실리콘 기판 상에 형성된 막 두께 1 nm 이상의 질화 실리콘막과, 상기 질화 실리콘막 상에 형성된 단결정의 질화 알루미늄막과, 상기 질화 알루미늄막 상에 형성된 갈륨(Ga)을 포함하는 단결정막을 가진다.

Description

반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치{SEMICONDUCTOR SUBSTRATE, SEMICONDUCTOR SUBSTRATE MANUFACTURING METHOD AND SEMICONDUCTOR DEVICE}
본 발명은 실리콘 기판 상에 갈륨을 포함하는 단결정막을 형성한 반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치에 관한 것이다.
고품질의 반도체막을 성막하는 방법으로서, 웨이퍼 등의 기판에 기상 성장에 의해 단결정막을 성장시키는 에피택셜 성장 기술이 있다. 에피택셜 성장에서는, 웨이퍼를 가열하면서, 성막의 원료가 되는 소스 가스 등의 프로세스 가스를 웨이퍼 표면에 공급한다. 웨이퍼 표면에서는 소스 가스의 열 반응 등이 발생하고, 웨이퍼 표면에 에피텍셜 단결정막이 성막된다.
최근, 발광 디바이스 또는 파워 디바이스의 재료로서 질화 갈륨(GaN)계의 반도체 디바이스가 주목받고 있다. GaN계의 반도체막을 성막하는 에피택셜 성장 기술로서 유기 금속 기상 성장법(MOCVD법)이 있다.
실리콘(Si) 기판 상에 GaN계의 반도체막을 형성하는 경우, 양질의 단결정막의 성장이 곤란하다는 것이 알려져 있다. 이는, 실리콘과 갈륨의 반응에 기인된다고 고려된다.
일본특허공개공보 제2006-261476호에는, 이 문제를 해결하기 위하여, 질화 알루미늄(AlN)의 버퍼층을 실리콘 기판 상에 형성할 방법이 기재되어 있다. 또한, 일본특허공개공보 제2012-164717호에는, 실리콘 기판 상에 2 원자층 이하의 질화 실리콘막을 형성한 후, 질화 알루미늄 갈륨막을 형성하는 방법이 기재되어 있다. 질화 실리콘막이 두꺼울 경우, 질화 실리콘막 상에는 질화 알루미늄이 성막되기 어려워, 단결정 성장되지 않는다는 문제점이 있다.
본 발명은 실리콘 기판 상에 갈륨을 포함하는 양질의 단결정막을 용이하게 형성하는 것이 가능한 반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치를 제공한다.
본 발명의 일 태양의 반도체 기판은, 실리콘 기판과, 상기 실리콘 기판 상에 형성된 막 두께 1 nm 이상의 질화 실리콘막과, 상기 질화 실리콘막 상에 형성된 단결정의 질화 알루미늄막과, 상기 질화 알루미늄막 상에 형성된 갈륨(Ga)을 포함하는 단결정막을 가지는 것을 특징으로 한다.
본 발명의 일 태양의 반도체 장치는, 실리콘 기판과, 상기 실리콘 기판 상에 형성된 막 두께 1 nm 이상의 질화 실리콘막과, 상기 질화 실리콘막 상에 형성된 단결정의 질화 알루미늄막과, 상기 질화 알루미늄막 상에 형성된 갈륨(Ga)을 포함하는 단결정막을 가지는 것을 특징으로 한다.
본 발명의 일 태양의 반도체 기판의 제조 방법은, 실리콘 기판 상에 단결정의 질화 알루미늄막을 형성하고, 상기 실리콘 기판을 질화하여, 상기 질화 알루미늄막과 상기 실리콘 기판과의 사이에 막 두께 1 nm 이상의 질화 실리콘막을 형성하고, 상기 질화 알루미늄막 상에 갈륨(Ga)을 포함하는 단결정막을 형성하는 것을 특징으로 한다.
도 1은 제1 실시 형태의 반도체 기판의 모식 단면도이다.
도 2는 제1 실시 형태의 제1 제조 방법의 프로세스 순서도이다.
도 3a ~ 도 3c는, 제1 실시 형태의 제1 제조 방법을 도시한 모식 단면도이다.
도 4는, 제1 실시 형태의 제2 제조 방법의 프로세스 순서도이다.
도 5a ~ 도 5c는 제1 실시 형태의 제2 제조 방법을 도시한 모식 단면도이다.
도 6은 제2 실시 형태의 반도체 기판의 모식 단면도이다.
도 7은 제2 실시 형태의 제조 방법의 프로세스 순서도이다.
도 8A ~ 도 8C는 제2 실시 형태의 제조 방법을 도시한 모식 단면도이다.
도 9는 제3 실시 형태의 반도체 장치의 모식 단면도이다.
도 10a 및 도 10b는 실시 형태 및 비교예의 단면 TEM 사진이다.
이하, 본 발명의 실시 형태에 대하여 도면을 참조하면서 설명한다.
(제1 실시 형태)
본 실시 형태의 반도체 기판은 실리콘(Si) 기판과, 실리콘 기판 상에 형성된 막 두께 1 nm 이상의 질화 실리콘(Si3N4)막과, 질화 실리콘막 상에 형성된 단결정의 질화 알루미늄(AlN)막과, 질화 알루미늄막 상에 형성된 갈륨(Ga)을 포함하는 단결정막을 구비한다. 또한 질화 실리콘막의 실리콘과 질소의 양비는, 반드시 3 : 4로 일치할 필요는 없다.
도 1은 본 실시 형태의 반도체 기판의 모식 단면도이다.
본 실시 형태의 반도체 기판은, 실리콘(Si) 기판(10)과, 실리콘 기판(10) 상에 형성된 막 두께 1 nm 이상의 질화 실리콘(Si3N4)막(12)과, 질화 실리콘막(12) 상에 형성된 단결정의 질화 알루미늄(AlN)막(14)과, 질화 알루미늄막(14) 상에 형성된 단결정의 질화 알루미늄 갈륨(AlxGa(1-X)N)막(16)과, 질화 알루미늄 갈륨막(16) 상에 형성된 질화 갈륨(GaN)막(18)을 구비한다.
실리콘(Si) 기판(10)은, 예컨대 표면이 (111)면의 실리콘 기판이다. 실리콘 기판(10)의 표면은 (111)면으로부터 10도 이하의 각도로 오프셋하고 있어도 상관없다.
실리콘 기판(10) 상에 질화 실리콘(Si3N4)막(12)이 형성된다. 질화 실리콘막(12)은 막 두께가 1 nm 이상이다. 또한 질화 실리콘막의 실리콘과 질소의 양비는, 반드시 3 : 4로 일치할 필요는 없다.
질화 실리콘막(12)은, 실리콘 기판(10) 상에 갈륨(Ga)을 포함하는 단결정막을 에피택셜 성장시킬 시에, 실리콘과 갈륨과의 반응이 발생하고, 갈륨(Ga)을 포함하는 단결정막의 막질이 열화되는 것, 또는 실리콘 기판이 멜트백되는 것을 억제한다. 실리콘과 갈륨과의 반응을 억제하는 관점에서 두께가 1 nm 이상인 것이 바람직하다.
또한, 질화 실리콘막(12)의 막 두께가 너무 두꺼우면, 질화 실리콘막(12)의 형성이 곤란해진다. 또한, 질화 실리콘막(12)에 기인하는 응력에 의해, 반도체 기판의 휨이 커질 우려가 있다. 이들 관점에서 질화 실리콘막(12)의 막 두께는, 10 nm 이하인 것이 바람직하다.
질화 실리콘막(12) 상에는 단결정의 질화 알루미늄막(14)이 형성되어 있다. 본 실시 형태에서는, 질화 알루미늄막(14)은 질화 실리콘막(12) 상에 연속된 막이 아닌, 섬 형상으로 형성되어 있다. 질화 알루미늄막(14)의 형성은 질화 실리콘막(12)의 전에 행해져도 된다.
질화 알루미늄막(14) 상 및 질화 실리콘막(12) 상에는 단결정의 질화 알루미늄 갈륨막(16)이 형성된다. 질화 알루미늄 갈륨막(16)은 갈륨을 포함하는 단결정막의 일례이다. 본 실시 형태에서는, 질화 알루미늄 갈륨이 연속된 막이 되는 경우를 예로 설명하는데, 예컨대 질화 알루미늄 갈륨이 섬 형상으로 형성되어 있어도 상관없다.
질화 알루미늄 갈륨막(16) 상에는 단결정의 질화 갈륨막(18)이 형성된다. 또한 질화 갈륨막(18) 상에, 단결정의 질화 알루미늄 갈륨(AlXGa(1-X)N)막 등, 그 외의 단결정막이 더 형성되어 있어도 상관없다.
또한 질화 알루미늄막(14) 및 질화 알루미늄 갈륨막(16)은, 질화 갈륨막(18)과 실리콘 기판(10)과의 사이의 격자 부정합을 완화하는 버퍼층으로서 기능한다. @본 실시 형태에서는, 섬 형상의 질화 알루미늄막(14)과 1 층의 질화 알루미늄 갈륨막(16)의 경우를 예로 설명했으나, 버퍼층의 구성은 이 구성으로 한정되지 않는다. 예컨대, 질화 갈륨막, 질화 알루미늄 갈륨막과 질화 알루미늄막이 복수 회 교호로 형성된 적층 구조여도 상관없다.
본 실시 형태의 반도체 기판의 구조를 채용함으로써, 질화 실리콘막(12)이 실리콘과 갈륨의 반응을 억제하므로, 실리콘 기판(10) 상에 갈륨을 포함하는 양질의 단결정막을 용이하게 형성할 수 있다. 또한, 질화 실리콘막(12)이 실리콘과 갈륨의 반응을 억제하므로, 예컨대 갈륨을 포함하는 단결정막을 형성하기 전에, 실리콘과 갈륨의 반응을 억제하기 위한 두꺼운 질화 알루미늄막의 형성이 불필요해진다. 따라서, 반도체 기판의 휨의 제어 마진을 크게 하는 것이 가능해진다. 또한, 1 nm 이상의 질화 실리콘막(12)이 절연성을 향상시키므로, 본 실시 형태의 반도체 기판을 이용하여 제조되는 반도체 소자의 내압을 향상시키는 것이 가능해진다.
이어서, 본 실시 형태의 반도체 기판의 제조 방법에 대하여 설명한다. 본 실시 형태의 반도체 기판은 MOCVD법(유기 금속 기상 성장법)을 이용하여 형성한다. 예컨대, 종형의 매엽형의 에피텍셜 장치를 이용하여 형성한다.
본 실시 형태의 반도체 기판의 제조 방법은, 실리콘 기판 상에 단결정의 질화 알루미늄막을 형성하고, 실리콘 기판을 질화하여, 질화 알루미늄막과 실리콘 기판과의 사이에 막 두께 1 nm 이상의 질화 실리콘막을 형성하고, 질화 알루미늄막 상에 갈륨(Ga)을 포함하는 단결정막을 형성한다.
먼저, 본 실시 형태의 제1 제조 방법에 대하여 설명한다. 도 2는 본 실시 형태의 제1 제조 방법의 프로세스 순서도이다. 또한, 도 3은 본 실시 형태의 제1 제조 방법을 도시한 모식 단면도이다.
본 실시 형태의 제1 제조 방법은, 실리콘(Si) 기판 준비 단계(S100), 질화 알루미늄(AlN) 종결정 형성 단계(S110), 질화 실리콘(Si3N4)막 형성 단계(S120), 질화 알루미늄 갈륨(AlGaN)막 형성 단계(S130), 질화 갈륨(GaN)막 형성 단계(S140)를 구비하고 있다.
먼저, 예컨대 수소(H2) 중에서 1100℃로 베이크하고, 자연 산화막을 제거한 (111)면의 실리콘 기판(10)을 준비한다(S100). 그리고, 실리콘 기판(10) 상에 섬 형상으로 질화 알루미늄(AlN)막(종결정)(14)을 형성한다(S110, 도 3a).
질화 알루미늄막(종결정)(14)은 실리콘 기판(10) 상에 에피택셜 성장시킨다. 실리콘 기판(10)을 가열하고, 예컨대 수소(H2)로 희석된 트리메틸알루미늄(TMA)과, 수소(H2)로 희석된 암모니아(NH3)를 소스 가스로서 공급함으로써 성장시킨다. TMA는 알루미늄(Al)의 소스이고, 암모니아는 질소(N)의 소스이다.
이어서, 질화 알루미늄(AlN)막(종결정)(14)과 실리콘 기판(10)과의 사이에 질화 실리콘(Si3N4)막(12)을 형성한다(S120, 도 3b). 질화 실리콘막(12)은 실리콘 기판(10)을 가열하고, 예컨대 수소(H2)로 희석된 암모니아(NH3)를 공급함으로써, 실리콘 기판(10)을 질화 하여 형성한다.
이어서, 질화 알루미늄막(종결정)(14) 상에 질화 알루미늄막(종결정)(14)을 성장핵으로서 질화 알루미늄 갈륨(AlXGa(1-X)N)막(16)을 에피택셜 성장시킨다(S130, 도 3c). 질화 알루미늄 갈륨막(16)은 갈륨을 포함하는 단결정막의 일례이다.
질화 알루미늄 갈륨막(16)은 실리콘 기판(10)을 가열하고, 예컨대 수소(H2)로 희석된 트리메틸알루미늄(TMA)과 트리메틸갈륨(TMG), 수소(H2)로 희석된 암모니아(NH3)를 소스 가스로서 공급함으로써 성장시킨다. TMA는 알루미늄(Al)의 소스이고, TMG는 갈륨(Ga)의 소스이며, 암모니아는 질소(N)의 소스이다.
이어서, 질화 알루미늄 갈륨막(16) 상에 질화 갈륨(GaN)막(18)을 에피택셜 성장시킴으로써, 도 1에 도시한 반도체 기판이 제조된다. 질화 갈륨막(18)은 실리콘 기판(10)을 가열하고, 예컨대 수소(H2)로 희석된 트리메틸갈륨(TMG), 수소(H2)로 희석된 암모니아(NH3)를 소스 가스로서 공급함으로써 성장시킨다. TMG는 갈륨(Ga)의 소스이고, 암모니아는 질소(N)의 소스이다.
본 실시 형태의 반도체 기판의 제조 방법에 의하면, 질화 실리콘막(12)이 실리콘과 갈륨의 반응을 억제하므로, 실리콘 기판 상에 갈륨을 포함하는 양질의 단결정막을 용이하게 형성할 수 있다. 또한, 질화 실리콘막(12)이 실리콘과 갈륨의 반응을 억제하므로, 예컨대 갈륨을 포함하는 단결정막을 형성하기 전에, 실리콘과 갈륨의 반응을 억제하기 위한 두꺼운 질화 알루미늄막의 형성이 불필요해진다.
또한, 섬 형상의 질화 알루미늄막(종결정)(14) 상에 질화 알루미늄 갈륨막(16)을 에피택셜 성장시킨다. 따라서, 질화 알루미늄 갈륨막(16)의 핵성장의 기점이 한정되므로, 성장 과정에서 질화 알루미늄 갈륨끼리 접하는 경계의 밀도가 감소한다. 따라서, 이들의 경계에 기인하는 결함 밀도가 저감된다. 따라서, 양질의 단결정막이 형성된다. 또한, 전위의 방향이 기울어지고, 질화 갈륨막(18)의 성장과 함께 전위가 감소한다.
또한, 알루미늄(Al)의 소스로서 트리메틸알루미늄(TEA) 등, 갈륨(Ga)의 소스로서 트리메틸갈륨(TEG) 등, 질소(N)의 소스로서 모노메틸히드라진, 디메틸히드라진 등을 적용하는 경우도 가능하다.
또한, 질화 알루미늄막(종결정)(14)의 성장 전에, 예컨대 알루미늄 시드 혹은 2 원자층 이하의 얇은 질화 실리콘막을 형성해도 상관없다. 단, 이 질화 실리콘막의 막 두께는 질화 알루미늄막(종결정)(14)이 단결정으로서 성장하는 것을 방해하지 않을 막 두께로 한다. 알루미늄 시드를 성장시키는 경우는 트리메틸알루미늄을 공급한다. 알루미늄 시드는, 그 후의 질화 알루미늄을 성장시킬 시에, 암모니아와 반응하여 섬 형상의 질화 알루미늄이 된다. 2 원자층 이하의 얇은 질화 실리콘막을 성장시킬 경우는 암모니아를 공급한다.
상술한 바와 같이 질화 실리콘막(12)은 1 nm 이상 10 nm 이하인 것이 바람직하다.
또한, 질화 갈륨(18)막 상에 단결정의 질화 알루미늄 갈륨막 등, 그 외의 단결정막이 더 형성되어 있어도 상관없다.
또한, 질화 알루미늄막(종결정)(14) 상에는 갈륨을 포함하는 단결정막으로서 질화 갈륨을 에피택셜 성장시켜도 상관없다.
이어서, 본 실시 형태의 제2 제조 방법에 대하여 설명한다. 도 4는 본 실시 형태의 제2 제조 방법의 프로세스 순서도이다. 또한, 도 5는 본 실시 형태의 제2 제조 방법을 도시한 모식 단면도이다.
본 실시 형태의 제2 제조 방법은, 실리콘(Si) 기판 준비 단계(S100), 질화 알루미늄(AlN) 종결정 및 질화 실리콘(Si3N4)막 형성 단계(S115), 질화 알루미늄 갈륨(AlGaN)막 형성 단계(S130), 질화 갈륨(GaN)막 형성 단계(S140)를 구비하고 있다. 질화 알루미늄 종결정 및 질화 실리콘막을 동시에 형성하는 이외에는, 상기 제1의 제조 방법과 동일하다. 따라서, 제1 제조 방법과 중복되는 내용에 대해서는 일부 기술(記述)을 생략 한다.
먼저, 예컨대 (111)면의 실리콘 기판(10)을 준비한다(S100). 그리고, 실리콘 기판(10) 상에, 섬 형상으로 질화 알루미늄(AlN)막(종결정)(14)을 형성함과 동시에, 질화 알루미늄막(종결정)(14)과 실리콘 기판(10)과의 사이에, 질화 실리콘(Si3N4)막(12)을 형성한다(S115, 도 5a).
질화 알루미늄막(종결정)(14)은 실리콘 기판(10) 상에 에피택셜 성장시킨다. 실리콘 기판(10)을 가열하고, 예컨대 수소(H2)로 희석된 트리메틸알루미늄(TMA)과 수소(H2)로 희석된 암모니아(NH3)를 소스 가스로서 공급함으로써 성장시킨다. TMA은 알루미늄(Al)의 소스이고, 암모니아는 질소(N)의 소스이다.
이 때, 소스 가스의 암모니아에 의해 실리콘 기판(10)이 질화됨으로써, 질화 알루미늄막(종결정)(14)과 실리콘 기판(10)과의 사이에 질화 실리콘막(12)이 형성된다. 질화 알루미늄막(종결정)(14)과 질화 실리콘막(12)을 동시에 형성하기 위하여, TMA과 암모니아의 유량을 조정한다. 즉, TMA와 암모니아의 유량을 질화 알루미늄의 성장과 실리콘의 질화가 동시에 경합하여 발생하도록 조정한다. 암모니아와 TMA과의 유량비(Ⅴ/III비)는, 통상의 질화 알루미늄 단결정 형성 조건과 비교하여 크게 하고, 실리콘의 질화 속도를 빠르게 한다.
TMA과 암모니아의 유량이 적절히 제어된 조건으로 소스 가스를 공급함으로써, 질화 알루미늄막(종결정)(14)이 성장함과 동시에, 질화 실리콘막(12)도 두꺼워져 막 두께가 1 nm 이상이 된다(도 5b5b).
그 후, 질화 알루미늄막(종결정)(14) 상에 질화 알루미늄 갈륨막(16)을 에피택셜 성장시킨다(S130, 도 5c).
제2 제조 방법에 의하면, 제1 제조 방법보다 더 간편한 프로세스로 도 1에 도시한 반도체 기판을 제조하는 것이 가능해진다.
(제2 실시 형태)
본 실시 형태의 반도체 기판은, 질화 알루미늄막이 실리콘 기판 상에 섬 형상이 아닌 막 형상으로 형성되는 것 이외는 제1 실시 형태와 동일하다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는 일부 기술(記述)을 생략한다.
도 6은 본 실시 형태의 반도체 기판의 모식 단면도이다.
본 실시 형태의 반도체 기판은 실리콘(Si) 기판(10)과, 실리콘 기판(10) 상에 형성된 막 두께 1 nm 이상의 질화 실리콘(SiN)(12)막과, 질화 실리콘막(12) 상에 형성된 단결정의 질화 알루미늄(AlN)막(24)과, 질화 알루미늄막(24) 상에 형성된 단결정의 질화 알루미늄 갈륨(AlGaN)막(16)과, 질화 알루미늄 갈륨막(16) 상에 형성된 질화 갈륨(GaN)(18)막을 구비한다.
실리콘(Si) 기판(10)은, 예컨대 표면이 (111)면의 실리콘 기판이다. 그리고, 실리콘 기판(10) 상에 질화 실리콘(Si3N4)막(12)이 형성된다. 질화 실리콘막(12)은 막 두께가 1 nm 이상이다.
질화 실리콘막(12) 상에는 단결정의 질화 알루미늄(AlN)막(24)이 형성된다. 본 실시 형태에서는, 질화 알루미늄막(24)은 질화 실리콘막(12) 상에 연속된 막으로서 형성된다.
질화 알루미늄막(24) 상에는 단결정의 질화 알루미늄 갈륨(AlGaN)막(16)이 형성된다. 질화 알루미늄 갈륨막(16)은 갈륨(Ga)을 포함하는 단결정막의 일례이다.
질화 알루미늄 갈륨막(16) 상에는 단결정의 질화 갈륨(GaN)(18)막이 형성된다. 또한, 질화 갈륨(18)막 상에 단결정의 질화 알루미늄 갈륨(AlGaN)막 등, 그 외의 단결정막이 더 형성되어 있어도 상관없다.
또한, 질화 알루미늄막(24) 및 질화 알루미늄 갈륨막(16)은, 질화 갈륨막(18)과 실리콘 기판(10)과의 사이의 격자 부정합을 완화하는 버퍼층으로서 기능한다. 본 실시 형태에서는, 1 층의 질화 알루미늄막(24)과 1 층의 질화 알루미늄 갈륨막(16)의 경우를 예로 설명했으나, 버퍼층의 구성은 이 구성으로 한정되지 않는다. 예컨대, 질화 알루미늄 갈륨막과 질화 알루미늄막이 복수 회 교호로 형성된 적층 구조여도 상관없다.
본 실시 형태의 반도체 기판의 구조로 채용함으로써, 제1 실시 형태와 동일한 효과가 얻어진다. 또한, 질화 알루미늄을 섬 형상이 아닌, 막 형상으로 형성하므로, 제조 프로세스의 제어가 용이해진다.
이어서, 본 실시 형태의 반도체 기판의 제조 방법에 대하여 설명한다. 본 실시 형태의 반도체 기판은 MOCVD법(유기 금속 기상 성장법)을 이용하여 형성한다.
본 실시 형태의 반도체 기판의 제조 방법은, 실리콘 기판 상에 단결정의 질화 알루미늄막을 형성하고, 실리콘 기판을 질화하여, 질화 알루미늄막과 실리콘 기판과의 사이에 막 두께 1 nm 이상의 질화 실리콘막을 형성하고, 질화 알루미늄막 상에 갈륨(Ga)을 포함하는 단결정막을 형성한다. 실리콘 기판 상에 질화 알루미늄막을 섬 형상이 아닌 막 형상으로 형성하는 것 이외에는, 제1 실시 형태의 제1 제조 방법과 동일하다. 따라서, 제1 실시 형태의 제1 제조 방법과 중복되는 내용에 대해서는 일부 기술을 생략한다.
도 7은 본 실시 형태의 제조 방법의 프로세스 순서도이다. 또한, 도 8은 본 실시 형태의 제조 방법을 도시한 모식 단면도이다.
본 실시 형태의 제조 방법은, 실리콘(Si) 기판 준비 단계(200), 질화 알루미늄(AlN)막 형성 단계(S210), 질화 실리콘(Si3N4)막 형성 단계(S220), 질화 알루미늄 갈륨(AlXGa(1-X)N)막 형성 단계(S230), 질화 갈륨(GaN)막 형성 단계(S240)를 구비하고 있다.
먼저, 예컨대 수소(H2) 중에서 1100℃로 베이크하고, 자연 산화막을 제거한 (111)면의 실리콘 기판(10)을 준비한다(S200). 그리고, 실리콘 기판(10) 상에 질화 알루미늄(AlN)막(24)을 형성한다(S210, 도 8A).
질화 알루미늄막(24)은 실리콘 기판(10) 상에 에피택셜 성장시킨다. 질화 알루미늄막(24)의 막 두께는 나중의 질화 실리콘막(12) 형성 시에, 질소가 실리콘 기판측으로 통과 가능한 두께로 설정한다.
이어서, 질화 알루미늄막(24)과 실리콘 기판(10)과의 사이에 질화 실리콘막(12)을 형성한다(S220, 도 8B). 질화 실리콘막(24)은 실리콘 기판(10)을 가열하고, 예컨대 수소(H2)로 희석된 암모니아(NH3)를 공급함으로써, 실리콘 기판(10)을 질화하여 형성한다. 질소가 질화 알루미늄막(24) 중을 확산하고, 실리콘 기판(10)이 질화된다.
이어서, 질화 알루미늄막(24) 상에 질화 알루미늄 갈륨(AlGaN)막(16)을 에피택셜 성장시킨다(S230, 도 8C). 질화 알루미늄 갈륨막(16)은 갈륨(Ga)을 포함하는 단결정막의 일례이다.
이어서, 질화 알루미늄 갈륨막(16) 상에 질화 갈륨(GaN)막(18)을 에피택셜 성장시킴으로써, 도 6에 도시한 반도체 기판이 제조된다(S240).
본 실시 형태의 반도체 기판의 제조 방법에 의하면, 제1 실시 형태와 동일한 효과가 얻어진다. 또한, 질화 알루미늄막을 섬 형상이 아닌 막 형상으로 형성하므로, 제조 프로세스의 제어가 용이해진다.
또한, 본 실시 형태에 있어서도, 제1 실시 형태의 제2 제조 방법과 동일하게, 질화 알루미늄막(24) 및 질화 실리콘막(12)을 동시에 형성하는 경우도 가능하다.
(제3 실시 형태)
본 실시 형태의 반도체 장치는, 실리콘 기판과, 실리콘 기판 상에 형성된 막 두께 1 nm 이상의 질화 실리콘막과, 질화 실리콘막 상에 형성된 단결정의 질화 알루미늄막과, 질화 알루미늄막 상에 형성된 갈륨(Ga)을 포함하는 단결정막을 구비한다. 본 실시 형태의 반도체 장치는 제1 실시 형태의 반도체 기판을 구비하는 반도체 장치이다. 따라서, 제1 실시 형태와 중복되는 내용에 대해서는 일부 기술을 생략한다.
도 9는 본 실시 형태의 반도체 장치의 모식 단면도이다. 본 실시 형태의 반도체 장치는 청색의 광을 발생하는 LED(Light Emitting Diode)이다.
본 실시 형태의 반도체 장치는, 실리콘(Si) 기판(10)과, 실리콘 기판(10) 상에 형성된 막 두께 1 nm 이상의 질화 실리콘(Si3N4)막(12)과, 질화 실리콘막(12) 상에 형성된 단결정의 질화 알루미늄(AlN)막(14)과, 질화 알루미늄막(14) 상에 형성된 단결정의 질화 알루미늄 갈륨(AlxGa(1-X)N)막(16)과, 질화 알루미늄 갈륨막(16) 상에 형성된 n 형의 질화 갈륨(GaN)막(38)을 구비한다. 또한 n 형의 질화 갈륨(GaN)막(38) 상에, n 형의 질화 알루미늄 갈륨(AlxGa(1-X)N)막(40), 활성층(42), p 형의 질화 알루미늄 갈륨(AlxGa(1-X)N)막(44), p 형의 질화 갈륨(GaN)막(46)을 구비한다.
또한, n 형의 질화 갈륨(GaN)막(38) 상에는 n 측 전극(50)이 형성된다. p 형의 질화 갈륨(GaN)막(46) 상에는 p 측 투명 전극(48)이 형성된다.
활성층(42)은, 예컨대 다중 양자 우물 구조를 구비한다. 활성층(42)은, 예컨대 질화 인듐갈륨(InYGa(1-Y)N)막과 질화 갈륨(GaN)막이 교호로 적층된 구조를 구비한다.
본 실시 형태의 반도체 장치는 p 측 투명 전극(48)과 n 측 전극(50) 간에 통전함으로써, 청색의 광을 발광한다. 반도체 장치는 실리콘 기판(10)으로부터 박리하여, 반사율이 높은 금속에 마운트해도 된다.
본 실시 형태에 의하면, 실리콘 기판(10) 상에 갈륨을 포함하는 양질의 단결정막을 용이하게 형성할 수 있다. 따라서, 발광 특성이 뛰어난 LED가 용이하게 실현된다.
이하, 본 발명의 실시 형태에 대하여 설명한다.
(실시예)
제1 실시 형태의 제2 제조 방법과 동일한 프로세스로 반도체 기판을 제조했다. (111)면의 실리콘 기판에, 종형의 매엽형의 에피텍셜 장치의 반응실에서 질화 알루미늄막(종결정) 및 질화 실리콘막을 동시에 형성했다. 질화 실리콘막은 3 ~ 4 nm의 막 두께로 했다.
이 때, 실리콘 기판은 수소 중에서 1100℃로 가열하고, 자연 산화막을 제거한 후, 1000℃로 가열하여, 반응실의 압력은 26.6 kPa로 했다. 소스 가스로서 트리메틸알루미늄(TMA)을 3 sccm, 암모니아(NH3)를 15 slm, 수소(H2)를 60 slm 공급했다.
이어서, 질화 알루미늄막(종결정) 및 질화 실리콘막 상에 질화 알루미늄 갈륨막을 형성했다. 소스 가스로서 TMA과 TMG을 수소로 희석한 가스와, 암모니아를 수소로 희석한 가스를 이용했다.
그 후, 질화 알루미늄 갈륨막 상에 질화 갈륨막을 형성했다. 소스 가스로서 TMG을 수소로 희석한 가스와, 암모니아를 수소로 희석한 가스를 이용했다.
(비교예)
질화 알루미늄막(종결정)의 형성 전에, 실리콘 기판을, 암모니아를 수소로 희석한 가스로 질화하고, 질화 실리콘막을 형성하는 것 이외에는, 실시 형태와 동일 방법으로 막 형성을 행했다. 이 때, 질화 실리콘막은 3 ~ 4 nm의 막 두께로 했다.
실시예 및 비교예에 대하여, 성막 후의 반도체 기판의 단면을 투과형 전자현미경(TEM)에 의해 관찰했다. 도 10은 실시예 및 비교예의 단면 TEM 사진이다. 도 10a가 실시예, 도 10b가 비교예이다.
실시예의 경우, 질화 실리콘(Si3N4)막 상의 AlN, AlGaN막, GaN막은, 결정 격자상이 관찰되므로 단결정인 것을 알 수 있다. 또한, 실리콘과 갈륨의 반응에 의해, 단결정막의 품질이 열화되거나, 실리콘 기판이 Ga과 반응하여 멜트백하는 현상은 확인되지 않았다.
한편, 비교예에서는 결정 격자상이 관찰되지 않으므로, AlN, AlGaN막, GaN막은, 단결정이 아닌 비정질 혹은 다결정인 것을 알 수 있다. 비교예의 경우, 질화 실리콘막이 두꺼워, 질화 실리콘막 상에 질화 알루미늄(AlN)막이 에피택셜 성장하지 않았기 때문이라고 생각된다.
실시예에 의해, 단결정의 질화 알루미늄막과 실리콘 기판과의 사이에 1 nm 이상의 질화 실리콘막을 형성함으로써, 실리콘과 갈륨의 반응이 억제되어, 갈륨을 포함하는 양질의 단결정막을 형성할 수 있음이 분명해졌다.
이상, 구체적인 예를 참조하면서 본 발명의 실시 형태에 대하여 설명했다. 상기 실시 형태는 어디까지나 예로서 제시한 것뿐이며, 본 발명을 한정하는 것은 아니다. 또한, 각 실시 형태의 구성 요소를 적절하게 조합해도 상관없다.
실시 형태에서는, 반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치 등에서, 본 발명의 설명에 직접 필요로 하지 않은 부분 등에 대해서는 기재를 생략하였으나, 필요로 하는 반도체 기판, 반도체 장치의 구성 또는 그 제조 방법 등을 적절하게 선택하여 이용할 수 있다. 그 밖에, 본 발명의 요소를 구비하여, 당업자가 적절하게 설계 변경할 수 있는 모든 반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치는 본 발명의 범위에 포함된다. 본 발명의 범위는, 특허 청구의 범위 및 그 균등물의 범위에 의해 정의되는 것이다.

Claims (8)

  1. 실리콘 기판과,
    상기 실리콘 기판 상에 형성된 막 두께 1 nm 이상의 질화 실리콘막과,
    상기 질화 실리콘막 상에 형성된 단결정의 질화 알루미늄막과,
    상기 질화 알루미늄막 상의 갈륨(Ga)을 포함하는 단결정막
    을 가지는 것을 특징으로 하는 반도체 기판.
  2. 제1항에 있어서,
    상기 질화 알루미늄막이 상기 질화 실리콘막 상에 섬 형상으로 형성되는 것을 특징으로 하는 반도체 기판.
  3. 제1항에 있어서,
    상기 갈륨(Ga)을 포함하는 단결정막이, 질화 갈륨 또는 질화 알루미늄 갈륨인 것을 특징으로 하는 반도체 기판.
  4. 실리콘 기판과,
    상기 실리콘 기판 상에 형성된 막 두께 1 nm 이상의 질화 실리콘막과,
    상기 질화 실리콘막 상에 형성된 단결정의 질화 알루미늄막과,
    상기 질화 알루미늄막 상에 설치된 갈륨(Ga)을 포함하는 단결정막
    을 가지는 것을 특징으로 하는 반도체 장치.
  5. 실리콘 기판 상에 단결정의 질화 알루미늄막을 형성하고,
    상기 실리콘 기판을 질화하여, 상기 질화 알루미늄막과 상기 실리콘 기판과의 사이에 막 두께 1 nm 이상의 질화 실리콘막을 형성하고,
    상기 질화 알루미늄막 상에 갈륨(Ga)을 포함하는 단결정막을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  6. 제5항에 있어서,
    상기 질화 알루미늄막을 상기 실리콘 기판 상에 섬 형상으로 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  7. 제5항 또는 제6항에 있어서,
    상기 질화 알루미늄막을 상기 실리콘 기판 상에 형성하기 전에, 상기 실리콘 기판 상에 알루미늄 시드를 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
  8. 제5항 또는 제6항에 있어서,
    상기 질화 알루미늄막을 상기 실리콘 기판 상에 형성하기 전에, 상기 실리콘 기판 상에 2 원자층 이하의 실리콘 질화막을 형성하는 것을 특징으로 하는 반도체 기판의 제조 방법.
KR1020150065358A 2014-05-13 2015-05-11 반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치 KR20150133637A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014099628A JP2015216311A (ja) 2014-05-13 2014-05-13 半導体基板、半導体基板の製造方法および半導体装置
JPJP-P-2014-099628 2014-05-13

Publications (1)

Publication Number Publication Date
KR20150133637A true KR20150133637A (ko) 2015-11-30

Family

ID=54539103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150065358A KR20150133637A (ko) 2014-05-13 2015-05-11 반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치

Country Status (4)

Country Link
US (1) US20150332914A1 (ko)
JP (1) JP2015216311A (ko)
KR (1) KR20150133637A (ko)
TW (1) TW201543548A (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6796467B2 (ja) 2016-11-30 2020-12-09 住友化学株式会社 半導体基板
US10388518B2 (en) 2017-03-31 2019-08-20 Globalwafers Co., Ltd. Epitaxial substrate and method of manufacturing the same
US10903623B2 (en) 2019-05-14 2021-01-26 Soraa Laser Diode, Inc. Method and structure for manufacturable large area gallium and nitrogen containing substrate
US11228158B2 (en) * 2019-05-14 2022-01-18 Kyocera Sld Laser, Inc. Manufacturable laser diodes on a large area gallium and nitrogen containing substrate

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815241B2 (en) * 2002-09-25 2004-11-09 Cao Group, Inc. GaN structures having low dislocation density and methods of manufacture
EP2171747B1 (en) * 2007-07-26 2016-07-13 Soitec Method for producing improved epitaxial materials
US8415682B2 (en) * 2007-12-28 2013-04-09 Rohm Co., Ltd. Light emitting semiconductor device having an improved outward luminosity efficiency and fabrication method for the light emitting semiconductor device
KR20140133085A (ko) * 2013-05-09 2014-11-19 엘지이노텍 주식회사 반도체 소자 및 그의 제조 방법

Also Published As

Publication number Publication date
US20150332914A1 (en) 2015-11-19
TW201543548A (zh) 2015-11-16
JP2015216311A (ja) 2015-12-03

Similar Documents

Publication Publication Date Title
JP4335187B2 (ja) 窒化物系半導体装置の製造方法
TWI489668B (zh) 利用金屬有機化學汽相沉積之高品質氮面ＧａＮ、ＩｎＮ及ＡlＮ及其合金之異質磊晶生長的方法
JP5099763B2 (ja) 基板製造方法およびｉｉｉ族窒化物半導体結晶
JP5944294B2 (ja) 窒化物半導体素子および窒化物半導体素子の製造方法
US20090087937A1 (en) Method for manufacturing nitride based single crystal substrate and method for manufacturing nitride based light emitting diode using the same
WO2010095550A1 (ja) エピタキシャルウエハを形成する方法、及び半導体素子を作製する方法
US10008571B2 (en) Semiconductor wafer, semiconductor device, and method for manufacturing nitride semiconductor layer
GB2485418A (en) GaN on Si device substrate with GaN layer including sub-10nm SiNx interlayers that promote crystal growth with reduced threading dislocations
JP5073624B2 (ja) 酸化亜鉛系半導体の成長方法及び半導体発光素子の製造方法
JP2008078186A (ja) 窒化物系化合物半導体の結晶成長方法
JP2017208502A (ja) Ｉｉｉ族窒化物半導体及びその製造方法
KR20150133637A (ko) 반도체 기판, 반도체 기판의 제조 방법 및 반도체 장치
JP5139567B1 (ja) 窒化物半導体層を成長させるためのバッファ層構造を有する基板
US20160087153A1 (en) ACTIVE REGION CONTAINING NANODOTS (ALSO REFERRED TO AS "QUANTUM DOTS") IN MOTHER CRYSTAL FORMED OF ZINC BLENDE-TYPE (ALSO REFERRED TO AS "CUBIC CRYSTAL-TYPE") AlyInxGal-y-xN CRYSTAL(Y . 0, X>0) GROWN ON Si SUBSTRATE, AND LIGHTEMITTING DEVICE USING THE SAME (LED AND LD)
US20150221502A1 (en) Epitaxial wafer and method for producing same
JP2008214132A (ja) Ｉｉｉ族窒化物半導体薄膜、ｉｉｉ族窒化物半導体発光素子およびｉｉｉ族窒化物半導体薄膜の製造方法
JP2003124124A (ja) 半導体素子、エピタキシャル基板、半導体素子の製造方法、及びエピタキシャル基板の製造方法
JP6480244B2 (ja) 気相成長方法
JP5073623B2 (ja) 酸化亜鉛系半導体の成長方法及び半導体発光素子の製造方法
KR101006701B1 (ko) 금속실리사이드 시드층에 의한 단결정 박막 및 그 제조방법
JP2004056114A (ja) 半導体装置
JP2014154591A (ja) ＧａＮ薄膜の製造方法及びＧａＮ薄膜
KR100839224B1 (ko) ＧａＮ 후막의 제조방법
JP2009208989A (ja) 化合物半導体基板およびその製造方法
JP2003017415A (ja) ３−５族化合物半導体の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right