JP2005032766A - ＧａＮ半導体及びその製造方法 - Google Patents
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Abstract
【課題】電子デバイスに使用できる程度に欠陥を抑制し得るＧａＮ半導体の提供。
【解決手段】単結晶Ｓｉ基板１上に厚さ１００ｎｍ〜１μｍ程度の３Ｃ−ＳｉＣ単結晶層３及び厚さ１〜２０ｎｍ程度のＢＧａＮ混晶層４を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜５が形成されている。
【選択図】 図１
【解決手段】単結晶Ｓｉ基板１上に厚さ１００ｎｍ〜１μｍ程度の３Ｃ−ＳｉＣ単結晶層３及び厚さ１〜２０ｎｍ程度のＢＧａＮ混晶層４を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜５が形成されている。
【選択図】 図１
Description
【０００１】
【発明の属する技術分野】
本発明は、Ｓｉ（シリコン）に比べて半導体機能に優れ、単結晶Ｓｉ基板上に形成された単結晶膜からなり、短波長ＬＥＤ（発光ダイオード）や短波長半導体レーザー素子等に用いられるＧａＮ（窒化ガリウム）半導体及びその製造方法に関する。
【０００２】
【従来の技術】
従来、この種のＧａＮ半導体としては、単結晶Ｓｉ基板上に３Ｃ−ＳｉＣ（立方晶炭化ケイ素）単結晶層をＳｉとＧａＮの格子不整合を緩和させるバッファ層として介在してｃ−ＧａＮ（立方晶窒化ガリウム）単結晶膜を形成したものが知られている。
【０００３】
【発明が解決しようとする課題】
しかし、従来のＧａＮ半導体においては、３Ｃ−ＳｉＣは、Ｓｉ上に原子的に平坦なエピタキシャル膜が生成でき、かつ、非常に安定な物質であるため、アニールに対する耐性が大きい反面、ｃ−ＧａＮとの濡れ性が悪く、ｃ−ＧａＮの基板全面に亘る均質なエピタキシャル成長が困難であり、電子デバイスに使用できる程度に欠陥を抑制したｃ−ＧａＮ単結晶膜が得られていない。
【０００４】
そこで、本発明は、電子デバイスに使用できる程度に欠陥を抑制し得るＧａＮ半導体及びその製造方法の提供を課題とする。
【０００５】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１のＧａＮ半導体は、単結晶Ｓｉ基板上に厚さ１００ｎｍ〜１μｍ程度の３Ｃ−ＳｉＣ単結晶層及び厚さ１〜２０ｎｍ程度のＢＧａＮ混晶層を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜が形成されていることを特徴とする。
【０００６】
又、第２のＧａＮ半導体は、第１のものにおいて、前記単結晶Ｓｉ基板と３Ｃ−ＳｉＣ単結晶層との間に厚さ５〜５０ｎｍ程度のＳｉＣ低温成長層が介在されていることを特徴とする。
【０００７】
一方、第１のＧａＮ半導体の製造方法は、単結晶Ｓｉ基板上に３Ｃ−ＳｉＣ単結晶層を８００〜１３５０℃の温度で１００ｎｍ〜１μｍ程度の厚さにエピタキシャル成長させた後、３Ｃ−ＳｉＣ単結晶層上にＢＧａＮ混晶層を５００〜１１００℃の温度で１〜２０ｎｍ程度の厚さにエピタキシャル成長させ、しかる後に、ＢＧａＮ混晶層上にｃ−ＧａＮ単結晶膜を７００〜１０００℃の温度で１〜１０μｍ程度の厚さにエピタキシャル成長させることを特徴とする。
【０００８】
又、第２のＧａＮ半導体の製造方法は、第１の製法において、前記３Ｃ−ＳｉＣ単結晶層のエピタキシャル成長の前に、単結晶Ｓｉ基板上にＳｉＣ低温成長層を７００〜９００℃の温度で５〜５０ｎｍ程度の厚さに堆積させることを特徴とする。
【０００９】
【作用】
本発明の第１のＧａＮ半導体及びその製造方法においては、３Ｃ−ＳｉＣ単結晶層とｃ−ＧａＮ単結晶膜との濡れ性が、ＩＩＩ−Ｖ族窒化物であるＢＧａＮ（窒化ボロンガリウム）混晶層によって良好となる。
【００１０】
又、第２のＧａＮ半導体及びその製造方法においては、第１のもの及びその製法による作用の他、単結晶Ｓｉ基板と３Ｃ−ＳｉＣ単結晶層との格子不整合がＳｉＣ低温成長層によって緩和される。
【００１１】
３Ｃ−ＳｉＣ単結晶層の厚さが、１００ｎｍ未満であると、結晶欠陥が大量に残存する。一方、１μｍを超過すると、異常成長粒が目立つようになる。
３Ｃ−ＳｉＣ単結晶層の厚さは、４００ｎｍ〜８００ｎｍがより好ましい。
ＢＧａＮ混晶層の厚さが、１ｎｍ未満であると、ｃ−ＧａＮ膜は多結晶となる。一方、２０ｎｍを超過すると、ｃ−ＧａＮ単結晶膜表面が荒れる。
ＢＧａＮ混晶層の厚さは、５〜２０ｎｍがより好ましい。
ＢＧａＮ混晶層中のＧａＮは、イオン性が大きいので、その後に形成されるＧａＮ単結晶膜が六方晶になり易いが、ＢＮ（窒化ボロン）は、ＧａＮに比べればイオン性が約半分であり、ＧａＮ単結晶膜の六方晶化を抑制できるものと考えられる。
又、ＢＧａＮ混晶層は、Ｂ（ボロン）の組成比を１６％程度とすることで、３Ｃ−ＳｉＣ単結晶層と格子整合できる。
ｃ−ＧａＮ単結晶膜の厚さが、１μｍ未満であると、結晶欠陥が大量に残存する。一方、１０μｍを超過すると、クラックが生じる。
ｃ−ＧａＮ単結晶膜の厚さは、１〜５μｍがより好ましい。
又、ＳｉＣ低温成長層（結晶成長しない温度で成膜したもの）の厚さが、５ｎｍ未満であると、結晶層は多結晶となる。一方、５０ｎｍを超過すると、結晶層表面が荒れる。
ＳｉＣ低温成長層の厚さは、８〜２０ｎｍがより好ましい。
【００１２】
一方、３Ｃ−ＳｉＣ単結晶層のエピタキシャル成長温度が、８００℃未満であると、３Ｃ−ＳｉＣ層は多結晶となる。一方、１３５０℃を超過すると、単結晶Ｓｉ基板のエッチングが著しくなる。
３Ｃ−ＳｉＣ単結晶層のエピタキシャル成長用の原料としては、（ＣＨ３）ＳｉＨ３（モノメチルシラン）、又はＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）が用いられる。
ＢＧａＮ混晶層のエピタキシャル成長温度が、５００℃未満であると、ＢＧａＮ層は多結晶となる。一方、１１００℃を超過すると、六方晶となる。
ＢＧａＮ混晶層のエピタキシャル成長温度は、７００〜１０００℃がより好ましい。
ＢＧａＮ混晶層のエピタキシャル成長用の原料としては、Ｂ（ＣＨ３）３（トリメチルボロン）、Ｇａ（ＣＨ３）３（トリメチルガリウム）、及び（ＣＨ３）２ＮＮＨ２（ジメチルヒドラジン）が用いられる。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長温度が、７００℃未満であると、多結晶となる。一方、１０００℃を超過すると、六方晶となる。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長温度は、７５０〜９５０℃がより好ましい。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長用の原料としては、Ｇａ（ＣＨ３）３、及び（ＣＨ３）２ＮＮＨ２が用いられる。
又、ＳｉＣ低温成長層の堆積温度が、７００℃未満であると、多結晶となる。一方、９００℃を超過すると、表面が荒れる。
ＳｉＣ低温成長層の堆積温度は、７５０〜８５０℃がより好ましい。
ＳｉＣ低温成長層の堆積用の原料としては、（ＣＨ３）ＳｉＨ３、又はＳｉＨ４とＣ３Ｈ８が用いられる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明に係るＧａＮ半導体の実施の形態の一例を示す概念的な断面図である。
【００１４】
このＧａＮ半導体は、（１００）面の単結晶Ｓｉ基板１上に厚さ５〜５０ｎｍ程度のＳｉＣ低温成長層２、厚さ１００ｎｍ〜１μｍ程度の３Ｃ−ＳｉＣ単結晶層３、及び厚さ１〜２０ｎｍ程度のＢＧａＮ混晶層４を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜５が形成されているものである。
【００１５】
上記ＧａＮ半導体においては、単結晶Ｓｉ基板１と３Ｃ−ＳｉＣ単結晶層３との格子不整合がＳｉＣ低温成長層２によって緩和され、かつ、３Ｃ−ＳｉＣ単結晶層３とｃ−ＧａＮ単結晶膜５との濡れ性が、ＩＩＩ−Ｖ族窒化物であるＢＧａＮ混晶層によって良好となる。
【００１６】
上述したＧａＮ半導体を製造するには、先ず、（１００）面の単結晶Ｓｉ基板１をＨ２（水素ガス）雰囲気において１０００℃以上の温度で加熱することにより自然酸化膜を除去する（図２（ａ）参照）。
次に、ＳｉＣ低温成長層２を設けるため、７００〜９００℃まで降温した後、（ＣＨ３）ＳｉＨ３を供給して、ＳｉＣ低温成長層２を５〜５０ｎｍ程度の厚さに堆積させる（図２（ｂ）参照）。
次いで、一旦、（ＣＨ３）ＳｉＨ３の供給を止め、３Ｃ−ＳｉＣ単結晶の成長温度である１０５０℃まで昇温した後、再び（ＣＨ３）ＳｉＨ３、又はＳｉＨ４とＣ３Ｈ８を供給して、３Ｃ−ＳｉＣ単結晶層３を１００ｎｍ〜１μｍ程度の厚さにエピタキシャル成長させる（図２（ｃ）参照）。
【００１７】
次に、５００℃以下に降温し、雰囲気ガスをＮ２＋Ｈ２雰囲気とした後、ＢＧａＮ混晶の成長温度である５００〜１１００℃とし、しかる後に、Ｂ（ＣＨ３）３、Ｇａ（ＣＨ３）３、及び（ＣＨ３）２ＮＮＨ２を供給し、ＢＧａＮ混晶層４を１〜２０ｎｍ程度のエピタキシャル成長させる（図２（ｄ）参照）。
次いで、ｃ−ＧａＮ単結晶の成長温度である７００〜１０００℃の温度とした後、Ｇａ（ＣＨ３）３と（ＣＨ３）２ＮＮＨ２を供給して、ｃ−ＧａＮ単結晶膜５を１〜１０μｍ程度の厚さにエピタキシャル成長させる（図２（ｅ）参照）。
【００１８】
なお、上述した実施の形態においては、単結晶Ｓｉ基板１と３Ｃ−ＳｉＣ単結晶層３との間にＳｉＣ低温成長層２を介在させる場合について説明したが、これに限定されるものではなく、ＳｉＣ低温成長層を設けることなく、３Ｃ−ＳｉＣ単結晶層３を単結晶Ｓｉ基板１上に直に設けるようにしてもよい。
【００１９】
【発明の効果】
以上説明したように、本発明の第１のＧａＮ半導体及びその製造方法によれば、３Ｃ−ＳｉＣ単結晶層とｃ−ＧａＮ単結晶膜との濡れ性が、ＩＩＩ−Ｖ族窒化物であるＢＧａＮ（窒化ボロンガリウム）混晶層によって良好となるので、均質なｃ−ＧａＮ単結晶膜とすることができ、ひいては電子デバイスとして使用できる程度に欠陥を抑制したＧａＮ半導体とすることができる。
【００２０】
又、第２のＧａＮ半導体及びその製造方法によれば、第１のもの及びその製法による作用効果の他、単結晶Ｓｉ基板と３Ｃ−ＳｉＣ単結晶層との格子不整合がＳｉＣ低温成長層によって緩和されるので、一層欠陥を抑制したＧａＮ半導体とすることができる。
【図面の簡単な説明】
【図１】本発明に係るＧａＮ半導体の実施の形態の一例を示す概念的な断面図である。
【図２】（ａ）は本発明に係るＧａＮ半導体の製造方法の実施の形態の一例を示す第１工程説明図、（ｂ）は上記製造方法の第２工程説明図、（ｃ）は上記製造方法の第３工程説明図、（ｄ）は上記製造方法の第４工程説明図、（ｅ）は上記製造方法の最終工程説明図である。
【符号の説明】
１ 単結晶Ｓｉ基板
２ ＳｉＣ低温成長層
３ ３Ｃ−ＳｉＣ単結晶層
４ ＢＧａＮ混晶層
５ ｃ−ＧａＮ単結晶膜
【発明の属する技術分野】
本発明は、Ｓｉ（シリコン）に比べて半導体機能に優れ、単結晶Ｓｉ基板上に形成された単結晶膜からなり、短波長ＬＥＤ（発光ダイオード）や短波長半導体レーザー素子等に用いられるＧａＮ（窒化ガリウム）半導体及びその製造方法に関する。
【０００２】
【従来の技術】
従来、この種のＧａＮ半導体としては、単結晶Ｓｉ基板上に３Ｃ−ＳｉＣ（立方晶炭化ケイ素）単結晶層をＳｉとＧａＮの格子不整合を緩和させるバッファ層として介在してｃ−ＧａＮ（立方晶窒化ガリウム）単結晶膜を形成したものが知られている。
【０００３】
【発明が解決しようとする課題】
しかし、従来のＧａＮ半導体においては、３Ｃ−ＳｉＣは、Ｓｉ上に原子的に平坦なエピタキシャル膜が生成でき、かつ、非常に安定な物質であるため、アニールに対する耐性が大きい反面、ｃ−ＧａＮとの濡れ性が悪く、ｃ−ＧａＮの基板全面に亘る均質なエピタキシャル成長が困難であり、電子デバイスに使用できる程度に欠陥を抑制したｃ−ＧａＮ単結晶膜が得られていない。
【０００４】
そこで、本発明は、電子デバイスに使用できる程度に欠陥を抑制し得るＧａＮ半導体及びその製造方法の提供を課題とする。
【０００５】
【課題を解決するための手段】
前記課題を解決するため、本発明の第１のＧａＮ半導体は、単結晶Ｓｉ基板上に厚さ１００ｎｍ〜１μｍ程度の３Ｃ−ＳｉＣ単結晶層及び厚さ１〜２０ｎｍ程度のＢＧａＮ混晶層を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜が形成されていることを特徴とする。
【０００６】
又、第２のＧａＮ半導体は、第１のものにおいて、前記単結晶Ｓｉ基板と３Ｃ−ＳｉＣ単結晶層との間に厚さ５〜５０ｎｍ程度のＳｉＣ低温成長層が介在されていることを特徴とする。
【０００７】
一方、第１のＧａＮ半導体の製造方法は、単結晶Ｓｉ基板上に３Ｃ−ＳｉＣ単結晶層を８００〜１３５０℃の温度で１００ｎｍ〜１μｍ程度の厚さにエピタキシャル成長させた後、３Ｃ−ＳｉＣ単結晶層上にＢＧａＮ混晶層を５００〜１１００℃の温度で１〜２０ｎｍ程度の厚さにエピタキシャル成長させ、しかる後に、ＢＧａＮ混晶層上にｃ−ＧａＮ単結晶膜を７００〜１０００℃の温度で１〜１０μｍ程度の厚さにエピタキシャル成長させることを特徴とする。
【０００８】
又、第２のＧａＮ半導体の製造方法は、第１の製法において、前記３Ｃ−ＳｉＣ単結晶層のエピタキシャル成長の前に、単結晶Ｓｉ基板上にＳｉＣ低温成長層を７００〜９００℃の温度で５〜５０ｎｍ程度の厚さに堆積させることを特徴とする。
【０００９】
【作用】
本発明の第１のＧａＮ半導体及びその製造方法においては、３Ｃ−ＳｉＣ単結晶層とｃ−ＧａＮ単結晶膜との濡れ性が、ＩＩＩ−Ｖ族窒化物であるＢＧａＮ（窒化ボロンガリウム）混晶層によって良好となる。
【００１０】
又、第２のＧａＮ半導体及びその製造方法においては、第１のもの及びその製法による作用の他、単結晶Ｓｉ基板と３Ｃ−ＳｉＣ単結晶層との格子不整合がＳｉＣ低温成長層によって緩和される。
【００１１】
３Ｃ−ＳｉＣ単結晶層の厚さが、１００ｎｍ未満であると、結晶欠陥が大量に残存する。一方、１μｍを超過すると、異常成長粒が目立つようになる。
３Ｃ−ＳｉＣ単結晶層の厚さは、４００ｎｍ〜８００ｎｍがより好ましい。
ＢＧａＮ混晶層の厚さが、１ｎｍ未満であると、ｃ−ＧａＮ膜は多結晶となる。一方、２０ｎｍを超過すると、ｃ−ＧａＮ単結晶膜表面が荒れる。
ＢＧａＮ混晶層の厚さは、５〜２０ｎｍがより好ましい。
ＢＧａＮ混晶層中のＧａＮは、イオン性が大きいので、その後に形成されるＧａＮ単結晶膜が六方晶になり易いが、ＢＮ（窒化ボロン）は、ＧａＮに比べればイオン性が約半分であり、ＧａＮ単結晶膜の六方晶化を抑制できるものと考えられる。
又、ＢＧａＮ混晶層は、Ｂ（ボロン）の組成比を１６％程度とすることで、３Ｃ−ＳｉＣ単結晶層と格子整合できる。
ｃ−ＧａＮ単結晶膜の厚さが、１μｍ未満であると、結晶欠陥が大量に残存する。一方、１０μｍを超過すると、クラックが生じる。
ｃ−ＧａＮ単結晶膜の厚さは、１〜５μｍがより好ましい。
又、ＳｉＣ低温成長層（結晶成長しない温度で成膜したもの）の厚さが、５ｎｍ未満であると、結晶層は多結晶となる。一方、５０ｎｍを超過すると、結晶層表面が荒れる。
ＳｉＣ低温成長層の厚さは、８〜２０ｎｍがより好ましい。
【００１２】
一方、３Ｃ−ＳｉＣ単結晶層のエピタキシャル成長温度が、８００℃未満であると、３Ｃ−ＳｉＣ層は多結晶となる。一方、１３５０℃を超過すると、単結晶Ｓｉ基板のエッチングが著しくなる。
３Ｃ−ＳｉＣ単結晶層のエピタキシャル成長用の原料としては、（ＣＨ３）ＳｉＨ３（モノメチルシラン）、又はＳｉＨ４（シラン）とＣ３Ｈ８（プロパン）が用いられる。
ＢＧａＮ混晶層のエピタキシャル成長温度が、５００℃未満であると、ＢＧａＮ層は多結晶となる。一方、１１００℃を超過すると、六方晶となる。
ＢＧａＮ混晶層のエピタキシャル成長温度は、７００〜１０００℃がより好ましい。
ＢＧａＮ混晶層のエピタキシャル成長用の原料としては、Ｂ（ＣＨ３）３（トリメチルボロン）、Ｇａ（ＣＨ３）３（トリメチルガリウム）、及び（ＣＨ３）２ＮＮＨ２（ジメチルヒドラジン）が用いられる。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長温度が、７００℃未満であると、多結晶となる。一方、１０００℃を超過すると、六方晶となる。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長温度は、７５０〜９５０℃がより好ましい。
ｃ−ＧａＮ単結晶膜のエピタキシャル成長用の原料としては、Ｇａ（ＣＨ３）３、及び（ＣＨ３）２ＮＮＨ２が用いられる。
又、ＳｉＣ低温成長層の堆積温度が、７００℃未満であると、多結晶となる。一方、９００℃を超過すると、表面が荒れる。
ＳｉＣ低温成長層の堆積温度は、７５０〜８５０℃がより好ましい。
ＳｉＣ低温成長層の堆積用の原料としては、（ＣＨ３）ＳｉＨ３、又はＳｉＨ４とＣ３Ｈ８が用いられる。
【００１３】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。
図１は本発明に係るＧａＮ半導体の実施の形態の一例を示す概念的な断面図である。
【００１４】
このＧａＮ半導体は、（１００）面の単結晶Ｓｉ基板１上に厚さ５〜５０ｎｍ程度のＳｉＣ低温成長層２、厚さ１００ｎｍ〜１μｍ程度の３Ｃ−ＳｉＣ単結晶層３、及び厚さ１〜２０ｎｍ程度のＢＧａＮ混晶層４を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜５が形成されているものである。
【００１５】
上記ＧａＮ半導体においては、単結晶Ｓｉ基板１と３Ｃ−ＳｉＣ単結晶層３との格子不整合がＳｉＣ低温成長層２によって緩和され、かつ、３Ｃ−ＳｉＣ単結晶層３とｃ−ＧａＮ単結晶膜５との濡れ性が、ＩＩＩ−Ｖ族窒化物であるＢＧａＮ混晶層によって良好となる。
【００１６】
上述したＧａＮ半導体を製造するには、先ず、（１００）面の単結晶Ｓｉ基板１をＨ２（水素ガス）雰囲気において１０００℃以上の温度で加熱することにより自然酸化膜を除去する（図２（ａ）参照）。
次に、ＳｉＣ低温成長層２を設けるため、７００〜９００℃まで降温した後、（ＣＨ３）ＳｉＨ３を供給して、ＳｉＣ低温成長層２を５〜５０ｎｍ程度の厚さに堆積させる（図２（ｂ）参照）。
次いで、一旦、（ＣＨ３）ＳｉＨ３の供給を止め、３Ｃ−ＳｉＣ単結晶の成長温度である１０５０℃まで昇温した後、再び（ＣＨ３）ＳｉＨ３、又はＳｉＨ４とＣ３Ｈ８を供給して、３Ｃ−ＳｉＣ単結晶層３を１００ｎｍ〜１μｍ程度の厚さにエピタキシャル成長させる（図２（ｃ）参照）。
【００１７】
次に、５００℃以下に降温し、雰囲気ガスをＮ２＋Ｈ２雰囲気とした後、ＢＧａＮ混晶の成長温度である５００〜１１００℃とし、しかる後に、Ｂ（ＣＨ３）３、Ｇａ（ＣＨ３）３、及び（ＣＨ３）２ＮＮＨ２を供給し、ＢＧａＮ混晶層４を１〜２０ｎｍ程度のエピタキシャル成長させる（図２（ｄ）参照）。
次いで、ｃ−ＧａＮ単結晶の成長温度である７００〜１０００℃の温度とした後、Ｇａ（ＣＨ３）３と（ＣＨ３）２ＮＮＨ２を供給して、ｃ−ＧａＮ単結晶膜５を１〜１０μｍ程度の厚さにエピタキシャル成長させる（図２（ｅ）参照）。
【００１８】
なお、上述した実施の形態においては、単結晶Ｓｉ基板１と３Ｃ−ＳｉＣ単結晶層３との間にＳｉＣ低温成長層２を介在させる場合について説明したが、これに限定されるものではなく、ＳｉＣ低温成長層を設けることなく、３Ｃ−ＳｉＣ単結晶層３を単結晶Ｓｉ基板１上に直に設けるようにしてもよい。
【００１９】
【発明の効果】
以上説明したように、本発明の第１のＧａＮ半導体及びその製造方法によれば、３Ｃ−ＳｉＣ単結晶層とｃ−ＧａＮ単結晶膜との濡れ性が、ＩＩＩ−Ｖ族窒化物であるＢＧａＮ（窒化ボロンガリウム）混晶層によって良好となるので、均質なｃ−ＧａＮ単結晶膜とすることができ、ひいては電子デバイスとして使用できる程度に欠陥を抑制したＧａＮ半導体とすることができる。
【００２０】
又、第２のＧａＮ半導体及びその製造方法によれば、第１のもの及びその製法による作用効果の他、単結晶Ｓｉ基板と３Ｃ−ＳｉＣ単結晶層との格子不整合がＳｉＣ低温成長層によって緩和されるので、一層欠陥を抑制したＧａＮ半導体とすることができる。
【図面の簡単な説明】
【図１】本発明に係るＧａＮ半導体の実施の形態の一例を示す概念的な断面図である。
【図２】（ａ）は本発明に係るＧａＮ半導体の製造方法の実施の形態の一例を示す第１工程説明図、（ｂ）は上記製造方法の第２工程説明図、（ｃ）は上記製造方法の第３工程説明図、（ｄ）は上記製造方法の第４工程説明図、（ｅ）は上記製造方法の最終工程説明図である。
【符号の説明】
１ 単結晶Ｓｉ基板
２ ＳｉＣ低温成長層
３ ３Ｃ−ＳｉＣ単結晶層
４ ＢＧａＮ混晶層
５ ｃ−ＧａＮ単結晶膜
Claims (4)
- 単結晶Ｓｉ基板上に厚さ１００ｎｍ〜１μｍ程度の３Ｃ−ＳｉＣ単結晶層及び厚さ１〜２０ｎｍ程度のＢＧａＮ混晶層を順に介在して厚さ１〜１０μｍ程度のｃ−ＧａＮ単結晶膜が形成されていることを特徴とするＧａＮ半導体。
- 前記単結晶Ｓｉ基板と３Ｃ−ＳｉＣ単結晶層との間に厚さ５〜５０ｎｍ程度のＳｉＣ低温成長層が介在されていることを特徴とする請求項１記載のＧａＮ半導体。
- 単結晶Ｓｉ基板上に３Ｃ−ＳｉＣ単結晶層を８００〜１３５０℃の温度で１００ｎｍ〜１μｍ程度の厚さにエピタキシャル成長させた後、３Ｃ−ＳｉＣ単結晶層上にＢＧａＮ混晶層を５００〜１１００℃の温度で１〜２０ｎｍ程度の厚さにエピタキシャル成長させ、しかる後に、ＢＧａＮ混晶層上にｃ−ＧａＮ単結晶膜を７００〜１０００℃の温度で１〜１０μｍ程度の厚さにエピタキシャル成長させることを特徴とするＧａＮ半導体の製造方法。
- 前記３Ｃ−ＳｉＣ単結晶層のエピタキシャル成長の前に、単結晶Ｓｉ基板上にＳｉＣ低温成長層を７００〜９００℃の温度で５〜５０ｎｍ程度の厚さに堆積させることを特徴とする請求項３記載のＧａＮ半導体の製造方法。
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|---|---|---|---|
| JP2003192980A JP2005032766A (ja) | 2003-07-07 | 2003-07-07 | ＧａＮ半導体及びその製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2003192980A JP2005032766A (ja) | 2003-07-07 | 2003-07-07 | ＧａＮ半導体及びその製造方法 |
Publications (1)
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|---|---|
| JP2005032766A true JP2005032766A (ja) | 2005-02-03 |
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| JP2003192980A Pending JP2005032766A (ja) | 2003-07-07 | 2003-07-07 | ＧａＮ半導体及びその製造方法 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2018101721A (ja) * | 2016-12-21 | 2018-06-28 | 株式会社ニューフレアテクノロジー | 気相成長方法 |
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2003
- 2003-07-07 JP JP2003192980A patent/JP2005032766A/ja active Pending
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| JP2018101721A (ja) * | 2016-12-21 | 2018-06-28 | 株式会社ニューフレアテクノロジー | 気相成長方法 |
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