KR100917571B1 - 유기 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 정교한 액티브 매트릭스형 유기 반도체 장치를 제공한다. 제 1 전극(102)이 절연 표면 상에 형성된다. 제 2 절연막(104)이 제 1 절연막(103)을 거쳐 제 1 전극(102) 상에 형성된다. 유기 반도체 막이 제 2 절연막(104)과 제 2 절연막(104) 상에 형성된 개구부 상에 형성된다. 이를 제 2 절연막(104)이 노출될 때까지 폴리싱함으로써 유기 반도체 막(105)이 획득된다. 또한, 유기 반도체 막(105) 상에 제 2 전극(106)과 제 3 전극(107)을 형성함으로써, 본 발명의 유기 반도체 장치가 얻어질 수 있다.
유기 반도체 장치, 개구부, 전극, 절연막, 폴리싱, 스핀 코팅법

Description

유기 반도체 장치 및 그 제조 방법{Organic semiconductor device and process of manufacturing the same}
도 1은 본 발명의 유기 TFT의 구조를 설명하기 위한 도면.
도 2a 내지 도 2e는 본 발명의 유기 TFT를 제조하는 방법을 설명하기 위한 도면.
도 3은 발광 장치의 화소부의 구조를 설명하기 위한 도면.
도 4a 내지 도 4d는 발광 장치를 제조하는 방법을 설명하기 위한 도면.
도 5a 내지 도 5c는 발광 장치를 제조하는 방법을 설명하기 위한 도면.
도 6a 및 도 6b는 발광 장치의 화소부의 상면도 및 회로도.
도 7은 액정 디스플레이 장치의 화소부의 구조를 설명하기 위한 도면.
도 8a 내지 도 8d는 액정 디스플레이 장치를 제조하는 방법을 설명하기 위한 도면.
도 9a 및 도 9b는 액정 디스플레이 장치의 화소부의 상면도 및 회로도.
도 10a 및 도 10b는 발광 장치의 밀봉 구조를 설명하기 위한 도면들.
도 11a 내지 도 11h는 전기 기기의 예들을 도시하는 도면들.
* 도면의 주요 부분에 대한 부호의 설명 *
101 : 기판 102 : 제 1 전극(게이트 전극)
103 : 제 1 절연막 104 : 레지스트 마스크
105 : 제 2 절연막 106 : 유기 반도체 막
108 : 제 2 전극(소스 전극) 109 : 제 3 전극(드레인 전극)
발명의 배경
발명 분야
본 발명은 유기 반도체 막을 사용하는 박막 트랜지스터(TFT)를 포함하는 유기 반도체 장치 및 그 제조 방법에 관한 것이다. 본 명세서에서, 유기 반도체 장치는 전반적으로 유기 반도체 재료들의 특성들을 이용함으로써, 기능할 수 있는 장치를 나타내고, 즉, 동일 기판상에 제공된 TFT를 구비한 액티브 매트릭스형 반도체 장치(active matrix type semiconductor device)를 언급한다. 특히, 그에 전기장을 적용함으로써 형광(fluorescence) 또는 인광(phosphorescence)을 획득할 수 있는, 한 쌍의 전극들 사이에 유기 화합물을 함유하는 막(이하, "유기 화합물 층"이라고 칭함)을 갖는 발광 소자를 사용하는 장치(이하, "발광 장치"라고 칭함), 액정 디스플레이 장치와 같은 전자-광학 장치 및 전자-광학 장치가 그 일부로서 장착되어 있는 전기 기기들도 이 범위에 포함된다.
관련된 기술의 설명
텔레비젼 이미지 수신 장치, 퍼스널 컴퓨터 및 휴대 전화 같은 반도체 소자를 저장하는 다양한 종류의 반도체 장치에 있어서, 문자들 및 이미지들을 디스플레이하기 위한 디스플레이는 사용자가 정보를 인식하기 위한 수단으로서 필수 불가결한 것이다. 특히, 최근에, 액정의 전기-광학적 특성들을 이용하는 액정 디스플레이 장치에 의해 표현되는 평판형 디스플레이(flat plate type display)(평면 패널 디스플레이(flat panel display))가 많이 사용되고 있다.
평면 패널 디스플레이의 형태로서, 각 화소 마다 TFT를 제공하고, 연속적으로 데이터 신호를 기록함으로써 이미지를 디스플레이하는 액티브 매트릭스 구동 방법이 공지되어 있다. TFT는 액티브 매트릭스 구동 방법을 실현하기 위한 필수적인 소자로서 역할을 한다.
비록, 그러한 TFT가 대부분 비정질(amorphous) 실리콘 및 결정 (crystalline) 실리콘과 같은 무기 반도체 재료를 사용하여 현재까지 제조되어 오고 있지만, 이 재료를 사용하여 TFT를 형성하는 경우에, 반도체 층의 제조 방법에서의 처리 온도 등이 350℃를 초과하기 때문에, 다수의 유용한 기판 재료들이 다른 경우들에 사용될 수 없다는 문제점이 수반된다.
대조적으로, 유기 반도체 재료로 TFT를 제조하는 방법이 제안되어 있다. 본 명세서에서는, 약 10-2 내지 1016Ωcm의 고유 저항의 반도체류(semiconductor-like) 전기 특성을 나타내는 유기 화합물이 유기 반도체 재료로 언급되며, 유기 반도체 재료로 형성된 막이 유기 반도체 막으로 언급된다. 또한, 유기 반도체 재료를 사용하여 제조된 TFT는 유기 TFT로 언급된다.
유기 TFT가 유기 반도체 재료의 침착법, 스핀 코팅법 등에 의해 형성될 수 있기 때문에, 막 형성은 저온에서 이루어질 수 있다. 유기 반도체 재료들 중에서, 유기 용매에 용해될 수 있도록 합성된 용해성 유기 반도체 재료에 따라서, 기판상에 용액을 현상함으로써(developing) 막을 형성하고, 건조하는 스핀 코팅법 및 캐스팅법(casting method)과 같은 코팅법들이 사용될 수 있고, 그러므로, 제조 방법의 간소화가 기대될 수 있다. 더구나, 반도체 막이 건조 동작과는 다른 후처리(post treatment)를 필요로 하지 않고 즉시 형성될 수 있다는 점에서 매우 양호하다.
그러나, 용해성 유기 반도체 재료에 의해 형성된 복수의 유기 TFT들을 형성하는 경우에, 패터닝 동작이 어렵고, 따라서, 방법이 제한된다.
발명의 개요
따라서, 본 발명의 목적은 인쇄법(printing method) 및 잉크-제트법(ink-jet method)에 비해 보다 미세한 구조를 형성하기 위한 방법을 제공함으로써 보다 정교한 액티브 매트릭스형 유기 반도체 장치를 제공하는 것이며, 그 방법은 그러한 용해성 유기 반도체 재료를 사용하여 유기 TFT를 형성하는 경우에 액체 재료를 패터닝하기 위한 방법으로 사용되고 있다. 또한, 또 다른 목적은 이 유기 반도체 장치를 구비한 전기 기기를 제공하는 것이다.
앞서 언급된 문제점들을 해결하기 위해서, 본 발명의 구조는 절연 표면과 접촉하여 형성된 제 1 전극, 제 1 전극과 접촉하여 형성된 제 1 절연막, 제 1 전극 상에 개구부를 갖는 제 1 절연막과 접촉하여 형성되는 제 2 절연막, 제 1 절연막 및 제 2 절연막과 접촉하여 그 개구부내에 형성된 유기 반도체 막, 및 유기 반도체 막과 접촉하여 형성된, 그러나, 서로 접촉하지는 않는 제 2 전극 및 제 3 전극을 포함한다.
개구부내에 형성된 유기 반도체 막은 개구부 및 제 2 절연막상에 형성되고, 그 후, 개구부와는 다른 부분의 제 2 절연막 상에 형성된 유기 반도체 막이 제거되며, 그러므로, 제 2 절연막의 표면과 동일한 표면을 가지게 된다.
또한, 유기 반도체 막이 게이트 전극으로서 기능하기 위한 제 1 전극 상에 배치된 제 2 절연막을 완전히 제거함으로써 제공된 개구부내에 형성되기 때문에, 이는 제 1 절연막을 거쳐 제 1 전극과 중첩하는 위치에 형성되는 구조를 가질 뿐만 아니라 제 1 절연막과 접촉하여 형성된다.
여기서, 개구부의 가장자리를 45 내지 60도 테이퍼 각도(taper angle)로 형성함으로써, 유기 반도체 재료의 막 형성이 용이해질 수 있다.
또한, 제 2 전극과 제 3 전극은 유기 TFT의 소스 전극 및 드레인 전극으로서 각각 기능하며, 이들은 서로 접촉하지 않고 동일한 재료로 형성된다. 본 발명의 소스 전극 및 드레인 전극의 재료에 관하여, 대부분의 반도체 재료들이 정공(positive hole)을 캐리어로서 전달하는 p형 반도체이기 때문에, 반도체 층과의 저항성 접촉(ohmic contact)을 획득하기 위해 큰 일 함수를 갖는 금속을 사용하는 것이 바람직하다.
특히, 금, 백금, 크로뮴, 팔라듐, 알루미늄, 인듐, 몰리브덴 및 니켈과 같은 이러한 금속들을 사용한 합금들 등과 같은 현존하는 포토리소그래피(photolitho graphy)를 사용하여 전극을 형성할 수 있는 금속들이 바람직하다.
또한, 본 발명에 사용된 유기 반도체 재료로서, 공액 이중 접합의 스켈레톤(skeleton)을 갖는 π전자 공액 시스템 고분자 재료가 바람직하다. 특히, 폴리티오펜(polythiophene), 폴리(3-알킬티오펜(3-alkyl thiophene)) 및 폴리티오펜 유도체와 같은 용해성 고분자 재료가 사용될 수 있다.
부가적으로, 본 발명에 사용할 수 있는 유기 반도체 재료로서, 용해성 프리커서의 막 형성 이후에 처리에 의해 유기 반도체 막을 형성할 수 있는 재료들이 제공될 수 있다. 이런 프리커서(precursor)를 거쳐 얻어질 수 있는 이런 유기 반도체 재료로서, 폴리티에닐렌 비닐렌, 폴리(2,5-티에닐렌 비닐렌), 폴리아세틸렌, 폴리아세틸렌 유도체, 폴리알릴렌 비닐렌 등이 제시될 수 있다.
본 발명에서, 이러한 용해성 유기 반도체 재료들 및 프리커서(precursor)들은 용해성 유기 반도체 재료들로서 총괄적으로 언급된다. 그러나, 본 발명에서, 앞서 언급된 재료들뿐만 아니라 공지된 유기 반도체 재료들도 또한 사용될 수 있다.
프리커서를 유기 반도체로 변환할 때, 열처리뿐만 아니라 염화수소(hydrogen chloride)와 같은 반응 촉매(reaction catalyst)의 추가가 실행된다. 그러한 처리가 필요한 경우에, 전극의 부식(corrosion)의 문제점 등이 수반되지만, 본 발명에 설명된 유기 TFT의 구조에 따라서, 이는 문제가 되지 않는다.
더욱이, 이러한 용해성 유기 반도체 재료들을 용해하기 위한 대표적인 용매들로서, 톨루엔, 크실렌, 클로로벤젠, 디클로로벤젠, 아니솔, 클로로포름, 디클로로메탄, γ부틸 렉톤, 부틸 셀솔브, 시클로헥산, NMP(N-메틸-2-프롤리돈), 시클로헥사논, 2-부타논, 디옥산, 디메틸포름아미드(DMF), THF(테트라하이드로 퓨란) 등이 제시될 수 있다.
또한, 그러한 구성을 실현하기 위한 본 발명의 제조 방법은 절연 표면 상에 제 1 전극을 형성하는 단계, 제 1 전극 상에 제 1 절연막을 형성하는 단계, 제 1 절연막 상에 제 2 절연막을 형성하는 단계, 제 2 절연막이 제 1 절연막을 거쳐 제 1 전극 상의 중첩된 위치에 개구부를 형성하는 단계, 개구부 및 제 2 절연막상에 유기 반도체 막을 형성하는 단계, 제 2 절연막이 노출될 때까지 유기 반도체 막을 폴리싱하는 단계, 및 유기 반도체 막 상의 도전막의 형성 이후에 도전막을 패터닝함으로써 서로 접촉하지 않는 제 2 전극 및 제 3 전극을 형성하는 단계를 포함한다.
앞서 언급된 제조 방법에 따라서, 본 발명의 유기 TFT가 제조될 수 있다.
본 발명에서 용해성 유기 반도체 재료를 사용하여 유기 반도체 막을 형성하는 경우에, 스핀 코팅법(spin coating method)을 사용하는 것이 바람직하다.
또한, 본 발명의 개구부와는 다른 부분에 형성된 유기 반도체 막을 제거하는 방법으로서, 기계적 방법, 화학적 방법 및 CMP(화학 기계 폴리싱; chemical mechanical polishing)와 같은 폴리싱 방법이 제공될 수 있다. 또한, 본 발명에서, 애슁법(ashing method)이 또한 사용될 수 있다.
CMP 방법이 본 발명에 사용되는 경우에, 폴리싱 에이전트(슬러리: slurry)로서, 알루미나(Al2O3), 실리카(SiO2 파우더) 및 세륨 산화물(CeO2)과 같은 연마제 입자들을 포함하는 것들이 사용될 수 있다. 또한, 이러한 연마제 입자들을 분산시키기(dispersing) 위한 용액으로서, 황산, 질산 및 암모늄 용액과 같은 산성 또는 알칼리 용액들이 사용될 수 있지만, 증류수(pure water)도 사용될 수 있다. 또한, 계면활성제(surfactant)가 필요에 따라 사용될 수 있다. 본 발명의 CMP 방법에서, 유기 반도체 막은 제 2 절연막의 표면이 노출될 때까지 폴리싱된다.
양호한 실시예의 설명
본 발명의 실시예가 도 2를 참조로, 도 1에 도시된 구조의 유기 TFT의 제조 방법에 관하여 상세히 설명된다. 도 1과 도 2에 사용된 참조 부호들이 동일하기 때문에, 이들은 필요에 따라 참조될 수 있다.
도 2a에서, 기판(101) 상에 형성된 도전막을 패터닝함으로써, 제 1 전극(102)이 형성된다. 기판(101)으로서, 유리 기판, 석영 기판, 세라믹 기판 등이 사용될 수 있다. 또한, 실리콘 기판, 금속 기판 또는 표면상에 절연막이 형성되어 있는 스테인레스강 기판이 마찬가지로 사용될 수 있다. 또한, 본 실시예의 프로세싱 온도에 대한 열적 저항성을 갖는 플라스틱 기판도 사용될 수 있다.
또한, 제 1 전극은 W, Mo, Ti 및 Ta로 구성되는 그룹으로부터 선택된 하나 또는 복수를 포함하는 도전성 재료로 이루어진다. 제 1 전극(102)은 유기 TFT의 게이트 전극으로서 기능한다.
제 1 전극(102)의 형성 이후에, 제 1 절연막(103)이 형성된다. 제 1 절연막(103)으로서, 실리콘 산화물 막, 실리콘 산화물 질화물 막, 또는 실리콘을 함유하는 절연막이 사용되고, 이는 플라즈마 CVD법에 의해서, 또는 스퍼터링법에 의해 50 내지 150nm 두께로 형성된다.
다음에, 제 1 절연막(103) 상에 절연막이 형성된다. 여기에 사용되는 절연 재료로서는, 실리콘 산화물, 실리콘 질화물, 실리콘 산화물 질화물 및 그 조합의 적층막을 포함하는 무기 재료와 아크릴, 폴리이미드, 폴리아미드, 폴리이미드 아미드 및 BCP(벤조사이클로 부텐) 같은 유기 재료들이 사용될 수 있다.
무기 재료가 사용되는 경우에, 막은 플라즈마 CVD법, 스퍼터링법 또는 침착법에 의해 형성된다. 유기 재료가 사용되는 경우에, 막은 스핀 코팅법, 인쇄법, 또는 잉크-제트법에 의해 형성된다. 막 두께는 약 10 내지 500nm이다.
절연막의 형성 이후에, 소정 패턴의 레지스트 마스크(104)를 형성하고, 포토리소그래피법에 의해 에칭함으로써, 개구부를 가진 제 2 절연막(105)이 도 2b에 도시된 바와 같이 제 1 전극(102) 상에 형성될 수 있다.
다음에, 유기 반도체 막(106)이 제 1 전극(102) 및 제 2 절연막(105) 상에 형성된다. 이때, 도 2c에 도시된 바와 같이, 제 2 절연막(105)의 두께보다 두꺼운 막 두께 만큼 유기 반도체 막(106)을 형성하는 것이 적합하다.
다음에, 제 2 절연막(105) 상에 형성된 유기 반도체 막(106)이 제거된다. 유기 반도체 막(106)을 부분적으로 제거하기 위한 방법으로서는, 폴리싱법(화학적 방법, 기계적 방법, CMP법) 뿐만 아니라, 애슁법(ashing method)도 사용될 수 있다. 본 실시예에서, 제거는 CMP법에 의해 실행된다.
CMP법에 사용되는 폴리싱제(슬러리)로서는, 알루미나(Al2O3)나 실리카(SiO2 파우더) 입자들을 계면활성제(Triton X)가 추가되어 있는 질산 또는 암모늄 용액에 분산시킴으로써 얻어진 것이 사용될 수 있다. 이때, 폴리싱 패드로부터 300g/cm2의 압력이 적용되는 상태로 폴리싱 작업이 실행된다. 폴리싱시 압력은 약 100g/cm2 내지 500g/cm2의 범위에서 선택될 수 있다.
CMP법에 의한 유기 반도체 막의 제거에 대하여, 제거 작업은 제 1 절연막(105)이 노출되고, 그래서, 제 1 전극 상의 개구부내에 형성된 유기 반도체 막 만이 남겨지게 될 때까지 제거 작업이 수행된다.
따라서, 유기 반도체 막으로 이루어진 채널 영역(107)이 도 2d에 도시된 바와 같이 제 2 절연막(105)과 접촉하는 위치에서 제 1 전극 상에 형성된다.
또한, 도 2e에 도시된 바와 같이, 제 2 도전막이 침착법을 사용하여 제 2 절연막(105)과 채널 영역(107) 상에 형성된다. 제 2 도전막을 포토리소그래피에 의해 패터닝함으로써, 소스 전극(108)과 드레인 전극(109)이 형성된다. 제 2 도전막은 10 내지 200nm 막 두께로 형성된다.
소스 전극(108) 및 드레인 전극(109)의 크기는 (500×30㎛2)이다. 이 경우에, 채널 폭(W)은 500㎛이다. 소스/드레인 전극들 사이의 간격, 즉, 채널 길이(L)는 30㎛이다.
앞서 언급된 바와 같이, 독립적으로 제공된 채널 영역(107)을 구비하는 구조를 갖는 유기 TFT가 도 1에 도시된 바와 같이 형성될 수 있다. 따라서, 높은 캐리어 이동도에도 불구하고 거의 패터닝될 수 없는 고분자 재료를 사용하여, 미세 구조 패턴을 형성할 수 있다. 결과적으로, 유기 반도체 TFT의 크기(특히, 채널 폭)가 보다 작아지기 때문에, 집적 밀도가 향상될 수 있다.
(실시예들)
제 1 실시예
본 실시예에서, 본 실시예에 설명된 유기 TFT를 사용하는 액티브 매트릭스 구동 방법의 발광 장치가 설명될 것이다. 도 3은 발광 장치의 화소부의 구조를 도시하고 있다. 또한, 발광 장치를 제조하는 방법은 도 4 및 도 5를 참조하여 설명될 것이다.
도 3에서, 채널 영역(305)이 게이트 절연막(303)을 거쳐 기판(301) 상에 제공된 게이트 전극(302) 상에 형성되고, 소스 전극(306)과 드레인 전극(307)이 채널 영역(305)과 접촉하여 형성된다. 채널 영역(305)은 제 1 층간 절연막(304) 내에 제공된 개구부 내에 형성된다. 또한, 본 실예에서, 유기 TFT는 전류 제어 TFT(308)라 언급된다. 유기 TFT의 제조 방법은 본 실시예에서 설명되었기 때문에 여기서는 그 세부 사항에 대해서는 설명하지 않는다.
소스 전극(306) 및 드레인 전극(307)의 형성 이후에, 제 2 층간 절연막(309)이 형성된다. 제 2 층간 절연막(309)은 폴리이미드, 아크릴 및 폴리이미드 아미드와 같은 유기 수지 재료로 이루어진다. 이들 재료들을 스피너(spinner)로 코팅하고, 가열(heating) 및 베이킹(baking) 또는 중합(polymerizing)함으로써, 그 표면이 평탄화될 수 있다. 또한, 일반적으로 유기 수지 재료가 낮은 유전 상수를 가지기 때문에, 기생 용량이 감소될 수 있다.
다음에, 발광 소자 상의 제 2 층간 절연막(309)으로부터의 가스제거(degassing)의 부정적인 효과를 방지하기 위해서, 제 3 층간 절연막(310)이 제 2 층간 절연막(309) 상에 형성된다. 제 3 층간 절연막(310)은 무기 절연막을 포함한다. 그 대표적인 예들은 실리콘 산화물막, 실리콘 산화물 질화물 막, 실리콘 질화물 막 또는 그 조합의 적층막을 포함한다. 이는, 고주파수(13.56 MHz) 및 0.1 내지 1.0 W/cm2 전력 밀도에서, 20 내지 200 Pa 반응 압력과, 300 내지 400 ℃ 기판 온도로 플라즈마 CVD법에 의한 전기 방전에 의해 형성된다. 또는, 층간 절연막 표면에 플라즈마 처리를 적용함으로써, 수소, 질소, 할로겐화 탄소, 불화 수소 및 희유 가스(rare gas)로 구성되는 그룹으로부터 선택된 하나 또는 복수를 포함하는 경화막(hardened film)을 형성함으로써, 제공될 수 있다.
그 후, 소정 패턴의 레지스트 마스크를 형성하고, 전류 제어 TFT(308)의 드레인 전극(307)에 도달하는 접촉 홀을 형성함으로써, 배선(311)이 형성된다. 여기서 사용되는 전극 재료에 대하여, 막은 도전성 금속막으로써 사용되는 Al, Ti 또는 그 합금 재료로 진공 침착법의 스퍼터링법에 의해 형성되고, 소정 형상으로 패턴화된다.
다음에, 발광 소자의 애노드로서 기능하기 위한 도전막이 형성된다. 애노드 재료로서, 투명 도전막이 사용된다. 투명 도전막으로서, 인듐 산화물과 주석 산화물의 화합물(ITO라 언급됨), 인듐 산화물과 아연 산화물의 화합물, 주석 산화물, 및 아연 산화물 등이 사용될 수 있다. 이때, 도전막 두께는 0.1 내지 1 ㎛인 것이 적합하다.
그 후, 도 4d에 도시된 바와 같이, 투명 도전막을 에칭함으로써 애노드(312)가 형성된다.
그 후, 도 5a에 도시된 바와 같이, 폴리이미드, 아크릴 및 폴리이미드 아미드를 포함하는 유기 수지막이 전체 표면상에 형성된다. 이 재료들에 대하여, 가열에 의해 경화되는 열경화성 재료(thermosetting material)들이나, 자외선 조사에 의해 경화되는 광감지 재료(photosensitive material)들이 적용될 수 있다. 열경화성 재료가 사용되는 경우에, 레지스트 마스크를 형성하고, 건식 에칭함으로써, 애노드(312) 상에 개구를 갖는 절연층(313)이 형성된다. 광감지 재료가 사용되는 경우에, 노광을 실행하고, 포토마스크를 사용하는 현상 처리를 실행함으로써 애노드(312) 상에 개구를 갖는 절연막이 형성된다. 본 명세서에서, 이는 뱅크(313)라 언급된다. 어느 쪽의 경우이든, 테이퍼 형상의 가장자리(rim)를 갖는 애노드(312)의 단부를 커버하도록 뱅크(313)가 형성된다. 테이퍼 형상의 가장자리를 제공함으로써, 이어서 형성될 유기 화합물 층의 커버링 특성이 향상될 수 있다.
다음에, 유기 화합물 층(314)이 애노드(312) 상에 형성된다. 유기 화합물 층(314)은 발광층에 추가하여, 정공 주입층, 정공 운반층, 정공 억제층, 전자 운반층, 전자 주입층 및 버퍼층을 조합한 복수의 층들을 적층함으로써 형성될 수 있다. 또한, 유기 화합물 층(314)이 약 10 내지 150 nm 두께로 형성된다(도 5b). 유기 화합물 층의 형성을 위하여, 저분자 기반 재료가 사용되는 경우에, 침착법이 바람직하며, 고분자 기반 재료가 사용되는 경우에, 스핀 코팅법, 인쇄법, 잉크-제트법 등이 사용될 수 있다.
본 실시예에서, 유기 화합물 층(314)은 침착법에 의해 애노드(312) 상에 형성된다. 유기 화합물 층(314)은 적색, 녹색 및 청색을 포함하는 세 종류의 광 방출을 나타내는 유기 화합물로 이루어진다. 본 명세서에는, 그들 중 하나를 형성하는 절차만이 도시되어 있다. 또한, 세 종류의 유기 화합물 층들을 형성하기 위한 유기 화합물의 조합을 하기에 상세히 설명될 것이다.
본 실시예에서 적색광 방출(red light emission)을 위한 유기 화합물 층은 전자 운반 유기 화합물, 차단 유기 화합물, 발광 유기 화합물, 호스트 재료, 정공 운반 유기 화합물, 및 정공 주입 유기 화합물로 이루어질 수 있다.
특히, 전자 운반 유기 화합물로서 트리스(80-퀴놀리놀라토) 알루미늄(이하, Alq3라고 칭함)이 25 nm 막 두께로 형성된다. 차단 유기 화합물로서 바소쿠프로인(basocuproin)(이하, BCP라고 칭함)이 8 nm 막 두께로 형성된다. 발광 유기 화합물로서, 2,3,7,8,12,13,17,18-옥타에틸-21H,23H-포르피린-플라티넘(이하, PtOEP라고 칭함)이 호스트로서 기능하기 위한 4,4'-디카르바졸-바이페닐(이하, CBP라고 칭함)과 25 내지 40 nm 막 두께로 동시 증착된다. 정공 운반 유기 화합물로서, 4,4'-비스[N-(1-나프틸)-N-페닐-아미노]-바이페닐(이하, α-NPD라고 칭함)이 40 nm 막 두께로 형성된다. 그리고, 정공 주입 유기 화합물로서, 구리 프탈로시아닌(이하, Cu-Pc라고 칭함)이 15 nm 두께로 형성된다. 그에 의해, 적색 발광 유기 화합물 층이 형성될 수 있다.
비록, 상이한 기능들을 갖는 6종류의 유기 화합물들을 사용하여 적색 발광 유기 화합물 층을 형성하는 경우를 본 명세서에서 설명하고 있지만, 본 발명은 이에 제한되는 것은 아니며, 공지된 재료들이 적색광 방출을 나타내는 유기 화합물로서 사용될 수 있다.
본 실시예의 녹색 발광 유기 화합물 층은 전자 운반 유기 화합물, 차단 유기 화합물, 발광 유기 화합물, 호스트 재료, 정공 운반 유기 화합물 및 정공 주입 유기 화합물로 형성될 수 있다.
특히, 전자 운반 유기 화합물로서 Alq3가 40nm 막 두께로 형성된다. 차단 유기 화합물로서 BCP가 10 nm 막 두께로 형성된다. 정공 전송 호스트 재료로서 사용되는 CBP는 5 내지 40 nm 막 두께로 트리스(2-패닐 피라딘)이리듐(Ir(ppy)3)과 동시 증착된다. 정공 전달 유기 화합물로서 α-NPD가 10 nm 막 두께로 형성된다. 정공 주입 유기 화합물로서 MTDATA가 20 nm 막 두께로 형성된다. 그리고, 정공 주입 유기 화합물로서 Cu-Pc가 10nm 막 두께로 형성된다. 그에 의해, 녹색 발광 유기 화합물 층이 형성될 수 있다.
비록, 본 명세서에서 상이한 기능들을 갖는 7종류의 유기 화합물들을 사용하여 녹색 발광 유기 화합물 층을 형성하는 경우를 설명하고 있지만, 본 발명은 이에 제한되는 것은 아니며, 공지된 재료들이 녹색광 방출(green light emission)을 나타내는 유기 화합물로서 사용될 수 있다.
본 실시예에서, 청색 발광 유기 화합물 층은 전자 운반 유기 화합물, 차단 유기 화합물, 발광 유기 화합물 및 정공 주입 유기 화합물로 형성될 수 있다.
특히, 전자 운반 유기 화합물로서 Alq3가 40nm 막 두께로 형성된다. 차단 유기 화합물로서 BCP가 10 nm 막 두께로 형성된다. 발광 유기 화합물로서 α-NPD가 40 nm 막 두께로 형성된다. 정공 주입 유기 화합물로서 Cu-Pc가 20 nm 막 두께로 형성된다. 그에 의해, 청색 발광 유기 화합물 층이 형성될 수 있다.
비록, 상이한 기능들을 갖는 4 종류의 유기 화합물들을 사용하여 청색 발광 유기 화합물 층을 형성하는 경우를 본 명세서에서 설명하였지만, 본 발명은 이에 제한되는 것은 아니며, 공지된 재료들이 청색광 방출을 나타내는 유기 화합물로서 사용될 수 있다.
애노드(312) 상에 상술한 유기 화합물들을 형성함으로써, 적색광 방출, 녹색광 방출 및 청색광 방출을 타나내는 유기 화합물 층이 화소부에 형성될 수 있다.
또한, 유기 화합물 층을 형성하기 위한 유기 화합물로서, 고분자 기반 재료가 사용될 수 있다. 대표적인 고분자 기반 재료들은, 폴리파라페닐렌 비닐(PPV) 기반 재료, 폴리비닐 카르바졸 재료(PVK) 기반 재료, 및 폴리플루오렌 기반 재료 등이 제공될 수 있다.
예로서, 적색광 방출을 갖는 유기 화합물 층을 위하여, 시아노 폴리페닐렌 비닐렌, 녹색광 방출을 갖는 유기 화합물 층을 위하여, 폴리페닐렌 비닐렌, 그리고, 청색광 방출을 갖는 유기 화합물 층을 위하여, 폴리페닐렌 비닐렌 또는 폴리알킬 페닐렌이 사용될 수 있다.
다음에, 캐소드(315)가 침착법에 의해 유기 화합물 층(314) 상에 형성된다(도 5c 참조). 캐소드(315)를 위한 재료로서, MgAg 합금과 AlLi 합금에 부가하여, 주기표의 Ⅰ족 또는 Ⅱ족에 속하는 원소들로 형성된 막이 동시 침착법에 의해 마찬가지로 사용될 수 있다. 캐소드(315)의 막 두께는 약 80 내지 200 nm인 것이 적합하다.
따라서, 유기 TFT를 갖는 소자 기판, 애노드(312), 유기 화합물 층(314) 및 캐소드(315)를 포함하는 본 발명의 발광 소자(316)가 도 3에 도시된 바와 같이 형성될 수 있다.
제 2 실시예
도 6a는 부가적으로 세부화된 상면도 구조이며, 도 6b는 본 발명을 사용하여 제공된 제 1 실시예에서 설명된 발광 장치의 화소부의 회로도이다. 공통 참조 부호들이 도 6a 및 도 6b에 사용되고 있기 때문에, 이들은 상호 참조될 수 있다.
본 실시예에서, 영역 602로서 도시된 TFT는 스위칭 TFT라 언급되고, 영역 606으로서 도시된 TFT는 전류 제어 TFT라 언급된다. 이들 양자 모두는 본 발명의 유기 TFT를 포함한다. 스위칭 TFT(602)의 소스는 소스 신호 라인(615)과 접속되고, 드레인은 드레인 배선(605)과 접속된다. 또한, 드레인 배선(605)은 전류 제어 TFT(606)의 게이트 전극(607)과 전기적으로 접속되어 있다.
또한, 스위칭 TFT(602)의 채널 영역(604)은 소스 및 드레인과 접촉하여 형성되어 있고, 이는 게이트 신호 라인(603)과 전기적으로 접속된 게이트 전극과 중첩되어 있다.
또한, 전류 제어 TFT(606)의 소스는 전류 공급 라인(616)과 전기적으로 접속되어 있으며, 드레인은 드레인 배선(617)과 전기적으로 접속되어 있다. 또한, 드레인 배선(617)은 점선으로 도시된 애노드(화소 전극)(618)와 전기적으로 접속되어 있다.
본 실시예의 구조는 제 1 실시예의 구조와 조합하여 자유롭게 실시될 수 있다.
제 3 실시예
본 실시예에서, 발광 장치로서 제 1 실시예에 도시된 소자 기판을 완성하기 위한 방법을 도 10을 참조로 설명한다.
도 10a는 발광 장치의 상면도이고, 도 10b는 도 10a의 A-A'선을 따라 취한 단면도이다. 점선으로 도시된 참조 부호 1001은 소스 신호 라인 구동 회로이고, 1002는 화소부이며, 1003은 게이트 신호 라인 구동 회로이다. 또한, 1004는 커버 재료이고, 1005는 밀봉제이며, 밀봉제(1005)에 의해 둘러싸여진 내측은 공간을 제공한다.
참조 부호 1008은 소스 신호 라인 구동 회로(1001)와 게이트 신호 라인 구동 회로(1003)로 입력된 신호를 전송하고, 외부 입력 단자로서 기능하기 위한 FPC(가요성 인쇄 회로)(1009)로부터 비디오 신호나 클록 신호를 수신하기 위한 배선이다. 비록, 여기에는 FPC만이 도시되어 있지만, 인쇄 배선 보드(PWB)가 FPC에 부착될 수 있다. 본 명세서의 발광 장치는 발광 장치의 본체 뿐만 아니라, FPC를 가지거나, 그에 부착된 PWB를 갖는 상태의 것이다.
다음에, 단면 구조가 도 10b를 참조로 설명된다. 화소부(1002)와, 구동 회로로서의 소스 신호 라인 구동 회로(1001)가 기판(1010) 위에 형성된다. 화소부(1002)는 전류 제어 TFT(1011)와 그 드레인에 전기적으로 접속된 애노드(1012)를 포함하는 복수의 화소들을 포함한다.
또한, 뱅크(1013)가 애노드(1012)의 양 단부들 상에 형성된다. 유기 화합물 층(1014)이 뱅크(1013)와 애노드(1012) 상에 형성되고, 발광 소자(1016)의 캐소드(1015)가 뱅크(1013)와 유기 화합물 층(1014) 상에 형성된다.
또한 모든 화소들을 위해 공통적으로 제공되는 배선으로서 기능하는 캐소드(1015)가 배선(1008)을 거쳐 FPC(1009)와 전기적으로 접속된다.
또한, 커버 재료(1004)가 밀봉제(1005)에 의해 부착된다. 수지막을 포함하는 스페이서가 발광 소자와 커버 재료(1004) 사이의 거리를 보증하기 위해 제공될 수 있다. 밀봉제(1005) 내의 스페이서(1007)는 질소와 같은 불활성 가스로 충전된다. 밀봉제(1005)로서, 에폭시 기반 수지가 적절히 사용될 수 있다. 또한, 밀봉제(1005)는 습기 함량 또는 산소를 가능한 적게 침투시키는 재료인 것이 적합하다. 습기 흡수 효과를 갖는 물질이나, 산화 방지 효과를 가진 물질이 스페이서(1007)내에 포함될 수 있다.
또한, 본 실시예에서, 커버 재료(1004)를 포함하는 물질로서, 유리 기판 및 석영 기판에 부가하여, FRP(파이버글래스-보강 플라스틱), PVF(폴리비닐 플로라이드), 마일라(Mylar), 폴리에스테르, 아크릴 등으로 이루어진 플라스틱 기판이 사용될 수 있다.
또한, 밀봉제(1005)를 사용하여 커버 재료(1004)를 접합한 이후에, 측면(노출면)을 커버하도록 밀봉제로 밀봉하는 것도 가능하다.
앞서 언급된 바와 같이, 공간(1007)내에 발광 소자를 밀봉시킴으로써, 발광 소자는 외측으로부터 완전히 차단될 수 있고, 그래서, 습기 함량 및 산소 같은 유기 화합물 층의 열화를 촉진하는 물질이 외부로부터 도입하는 것이 방지될 수 있다. 따라서, 높은 신뢰성의 발광 소자가 얻어질 수 있다.
본 실시예의 구조는 제 1 또는 제 2 실시예의 구조와 자유롭게 조합하여 실시될 수 있다.
제 4 실시예
본 실시예에서, 본 발명의 실시예에 설명된 유기 TFT를 사용하여 액티브 매트릭스 구동 방법의 액정 디스플레이 장치를 설명한다. 액정 디스플레이 장치에 적합한 화소 구조의 예가 도 7에 도시되어 있으며, 제조 방법이 도 8의 단면도를 참조로 설명된다. 또한, 도 9의 상면도를 참조하여, 본 실시예의 액정 디스플레이 장치가 설명된다.
도 7에서, 제 1 층간 절연막(705)이 기판(701) 상에 형성된 제 1 용량 전극(703)과 게이트 전극(702) 상의 게이트 절연막(704)을 거쳐 형성된다. 제 1 층간 절연막(705)은 게이트 전극(702) 상에 개구부를 가지며, 개구부내에 채널 영역(706)이 형성되어 있다. 또한, 소스 전극(707)과 드레인 전극(708)이 제 1 층간 절연막(705) 및 채널 영역(706)과 접촉하여 형성된다. 본 실시예에서, 소스 전극(707)과 드레인 전극(708)이 형성되고, 동시에, 제 2 용량 전극(709)이 형성된다. 본 실시예에서, 화소부내에 형성된 유기 TFT는 화소 TFT(710)라 언급된다.
소스 전극(707)과 드레인 전극(708)의 형성 이후에, 실리콘 질화물 막을 포함하는 패시베이션 막(711)과, 아크릴, 폴리이미드, 폴리 아미드 및 폴리 이미드 아미드로부터 선택된 유기 수지 재료를 포함하는 층간 절연막(712)이 형성된다. 그 후, 구멍을 제공함으로써, 배선(713)과 화소 전극(714)이 형성된다.
비록, 화소부만이 여기에 도시되어 있지만, 동일 기판상에 형성된 유기 TFT 를 갖는 화소부와 구동 회로가 형성된다. 구동 회로에서, 유기 TFT에 따라서, 시프트 레지스터 회로, 버퍼 회로, 레벨 시프터 회로, 래치 회로 등이 형성될 수 있다.
화소부에서, 화소 TFT(710)와 접속될 용량부는 제 1 용량 전극(703), 제 1 층간 절연막(705) 및 제 2 용량 전극(709)을 포함한다. 제 1 용량 전극(703)은 제 2 용량 전극(709)과 함께 용량부(715)를 제공하도록 게이트 라인과 전기적으로 접속되어 있다.
도 9는 이 상태의 화소부의 상면도이며, 여기서, 선 A-A'는 도 8c에 대응한다. 화소 TFT(710)의 소스 전극(707)은 소스 신호 라인(901)과 접속되고, 게이트 전극(702)은 게이트 신호 라인(902)과 접속된다.
도 8c의 단계로 형성된 이후에, 도 8d에 도시된 바와 같이, 카운터 전극(717)이 카운터 기판(716) 상에 형성된다. 배향막(718)이 그 위에 형성되고, 러빙 처리가 그에 적용된다. 카운터 전극(717)은 ITO로 제조된다. 또한, 비록 도시되어 있지 않지만, 배향막(718)의 형성 이전에 아크릴 수지와 같은 유기 수지막을 패턴화함으로써 기판 거리를 유지하기 위해 소정 위치에 원주형 스페이서가 형성될 수 있다. 또한, 원주형 스페이서 대신 기판 전체면에 구형 스페이서가 산포될 수 있다.
그 후, 카운터 기판(716)이 기판에 부착된다. 그 후, 액정 재료(719)가 기판들 사이에 주입되고, 이들이 밀봉제에 의해 완전히 밀봉된다(미도시). 액정 재료로서, 공지된 액정 재료가 사용될 수 있다. 따라서, 도 7에 도시된 액티브 매트릭스 구동 방법에 의한 액정 디스플레이 장치가 완성될 수 있다.
제 5 실시예
본 발명의 반도체 장치는 다양한 전자 기기들에 적용될 수 있다.
본 발명을 사용하는 이런 전자 기기들은 비디오 카메라, 디지털 카메라, 고글형 디스플레이(헤드 장착 디스플레이), 네비게이션 시스템(navigation system), 사운드 재생 장치(카 오디오 설비 및 오디오 세트), 렙-톱 컴퓨터, 게임기, 휴대용 정보 단말기(이동성 컴퓨터, 휴대 전화, 휴대용 게임기, 전자 도서 등), 기록 매체를 포함하는 이미지 재생 장치(특히, 디지털 다용도 디스크(DVD) 등과 같은 기록 매체를 재생할 수 있고, 재생된 이미지를 디스플레이하기 위한 디스플레이를 포함하는 장치) 등을 포함한다. 도 11a 내지 도 11h는 이런 전자 기기들의 다양한 특정 예들을 도시하고 있다.
도 11a는 케이싱(casing)(2001)과, 지지 테이블(support table)(2002)과, 디스플레이부(2003)와, 스피커부(2004)와, 비디오 입력 단자(2005) 등을 포함하는 유기 발광 디스플레이 장치를 예시한다. 본 발명은 디스플레이부(2003)에 적용될 수 있다. 디스플레이 장치는 퍼스널 컴퓨터, TV 방송 수상기 및 광고 디스플레이와 같은 정보를 디스플레이하기 위한 모든 디스플레이 장치를 포함한다.
도 11b는 메인 본체(2101), 디스플레이부(2102), 이미지 수신부(2103), 조작키(2104), 외부 접속 포트(2105), 셔터(2106) 등을 포함하는 디지털 스틸 카메라를 예시한다. 본 발명은 디스플레이부(2102)와 기타 회로로서 사용될 수 있다.
도 11c는 메인 본체(2201)와, 케이싱(2202)과, 디스플레이부(2203)와, 키포드(2204)와, 외부 접속 포트(2205)와, 포인팅 마우스(2206) 등을 포함하는 랩-톱 컴퓨터를 예시한다. 본 발명은 디스플레이부(2203)와 기타 회로들에 사용될 수 있 다.
도 11d는 메인 본체부(2301)와, 디스플레이부(2302)와, 스위치(2303)와, 조작키(2304)와, 적외선 포트(2305) 등을 포함하는 이동성 컴퓨터를 예시한다. 본 발명은 디스플레이부(2302)와 기타 회로들로서 사용될 수 있다.
도 11e는 기록 매체를 포함하는 이미지 재생 장치(보다 명확하게는, DVD 재생 장치)를 예시하고 있으며, 이는 메인 본체(2401)와, 케이싱(2402)과, 디스플레이부 A(2403)와, 다른 디스플레이부 B(2404)와, 기록 매체(DVD 등) 판독부(2405)와, 조작키(2406)와, 스피커부(2407) 등을 포함한다. 디스플레이부 A(2403)는 주로 이미지 정보를 디스플레이하기 위해 사용되며, 디스플레이부 B(2404)는 주로 문자 정보를 디스플레이하기 위해 사용된다. 본 발명은 이들 디스플레이부들 A(2403) 및 B(2404)와 기타 회로들에 사용될 수 있다. 기록 매체를 포함하는 이미지 재생 장치는 게임기 등을 더 포함한다.
도 11f는 메인 본체(2501)와, 디스플레이부(2502)와, 아암부(arm portion)(2503)를 포함하는 고글형 디스플레이(헤드 장착 디스플레이)를 예시하고 있다. 본 발명은 디스플레이부(2502) 및 기타 회로들로서 사용될 수 있다.
도 11g는 메인 본체(2601)와, 디스플레이부(2602)와, 케이싱(2603)과, 외부 접속 포트(2604)와 원격 제어 수신부(2605)와, 이미지 수신부(2606)와, 배터리(2607)와, 사운드 입력부(2608)와, 조작키(2609) 등을 포함하는 비디오 카메라를 예시하고 있다. 본 발명은 디스플레이부(2602) 및 기타 회로들로서 사용될 수 있다.
도 11h는 메인 본체(2701)와 케이싱(2702)과, 디스플레이부(2703)와, 사운드 입력부(2704)와, 사운드 출력부(2705)와, 조작키(2706)와, 외부 접속 포트(2707)와, 안테나(2708) 등을 포함하는 이동 전화를 예시하고 있다. 본 발명은 디스플레이부(2703) 및 기타 회로들로서 사용될 수 있다.
부가적으로, 본 발명의 유기 반도체 장치들 중 하나인 액정 디스플레이 장치를 사용하는 전방형 프로젝터와 후방형 프로젝터가 본 발명의 전자 장치들에 포함될 수 있다. 미래에, 유기 발광 재료로부터 방출된 광의 보다 밝은 휘도가 가용해질 때, 본 발명은 출력 이미지 정보를 포함하는 광이 렌즈들 등에 의해 확대되어 투사되게 되는 전방형 또는 후방형 프로젝터에 적용될 수 있다.
본 발명의 적용 범위는 매우 넓고, 그래서, 본 발명은 다양한 종류의 전자 기기들에 사용될 수 있다. 또한, 본 실시예는 제 1 내지 제 4 실시예들의 구조와 자유롭게 조합됨으로써 구현될 수 있다.
유기 반도체 재료를 사용하는 유기 TFT가 본 발명을 실시함으로써 형성될 수 있기 때문에, 제조를 위해 사용되는 재료를 선택하는 폭이 넓어질 수 있도록, 저온 방법에 의한 제조가 가능해질 수 있다. 또한, 용해성 유기 반도체 재료의 패터닝이 가능하기 때문에, 유기 TFT의 크기가 추가로 보다 작게 제조될 수 있다. 그에 의해, 종래에 사용되는 잉크-제트법 또는 인쇄법을 사용하는 경우에 비해 매우 정교한 유기 반도체 장치가 형성될 수 있다.

Claims (58)

  1. 유기 박막 트랜지스터를 사용하는 유기 반도체 장치에 있어서:
    절연 표면과 접촉하여 형성된 제 1 전극;
    상기 제 1 전극과 접촉하여 형성된 제 1 절연막;
    상기 제 1 전극 상의 중첩된 위치에 개구부를 갖는, 상기 제 1 절연막과 접촉하여 형성된 제 2 절연막;
    상기 개구부내에 형성된 유기 반도체 막; 및
    상기 유기 반도체 막 및 상기 제 2 절연막과 접촉하여 형성된 제 2 전극 및 제 3 전극을 포함하고,
    상기 유기 반도체 막의 상부 표면 및 상기 제 2 절연막의 상부 표면은 서로 동일 평면상에 있는, 유기 반도체 장치.
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  7. 유기 박막 트랜지스터를 사용하는 유기 반도체 장치에 있어서:
    절연 표면과 접촉하여 형성된 제 1 전극;
    상기 제 1 전극과 접촉하여 형성된 제 1 절연막;
    상기 제 1 전극 상의 중첩된 위치에 개구부를 갖는, 상기 제 1 절연막과 접촉하여 형성된 제 2 절연막;
    상기 개구부내에 형성된 유기 반도체 막; 및
    상기 유기 반도체 막 및 상기 제 2 절연막과 접촉하여 형성된 제 2 전극 및 제 3 전극을 포함하고,
    상기 제 2 전극 및 상기 제 3 전극은 서로 접촉하지 않고 형성되는, 유기 반도체 장치.
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  13. 유기 박막 트랜지스터를 사용하는 유기 반도체 장치에 있어서:
    절연 표면과 접촉하여 형성된 제 1 전극;
    상기 제 1 전극과 접촉하여 형성된 제 1 절연막;
    상기 제 1 전극 상의 중첩된 위치에 개구부를 갖는, 상기 제 1 절연막과 접촉하여 형성된 제 2 절연막;
    상기 개구부내에 형성된 유기 반도체 막; 및
    상기 유기 반도체 막 및 상기 제 2 절연막과 접촉하여 형성된 제 2 전극 및 제 3 전극을 포함하고,
    상기 제 2 절연막은 테이퍼된 가장자리(tapered rim)를 갖는, 유기 반도체 장치.
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  19. 유기 박막 트랜지스터를 사용하는 유기 반도체 장치에 있어서:
    절연 표면과 접촉하여 형성된 제 1 전극;
    상기 제 1 전극과 접촉하여 형성된 제 1 절연막;
    상기 제 1 전극 상의 중첩된 위치에 개구부를 갖는, 상기 제 1 절연막과 접촉하여 형성된 제 2 절연막;
    상기 개구부내에 형성된 유기 반도체 막; 및
    상기 유기 반도체 막 및 상기 제 2 절연막과 접촉하여 형성된 제 2 전극 및 제 3 전극을 포함하고,
    상기 유기 반도체 막은 상기 제 1 절연막과 접촉하여 형성되는, 유기 반도체 장치.
  20. 제 1 항, 제 7 항, 제 13 항 또는 제 19 항 중 어느 한 항에 있어서,
    상기 유기 반도체 막은 용해성 유기 반도체 재료로 이루어지는, 유기 반도체 장치.
  21. 제 1 항, 제 7 항, 제 13 항 또는 제 19 항 중 어느 한 항에 있어서,
    유기 반도체 막은 상기 제 2 절연막의 두께보다 두꺼운 막 두께를 갖는, 유기 반도체 장치.
  22. 제 1 항, 제 7 항, 제 13 항 또는 제 19 항 중 어느 한 항에 있어서,
    상기 제 2 전극 및 상기 제 3 전극은 동일한 금속으로 이루어지는, 유기 반도체 장치.
  23. 제 22 항에 있어서,
    상기 제 2 전극 및 상기 제 3 전극은 금, 백금, 크로뮴, 팔라듐, 알루미늄, 인듐, 몰리브덴 및 니켈로 구성되는 그룹으로부터 선택된 금속을 포함하는, 유기 반도체 장치.
  24. 제 1 항, 제 7 항, 제 13 항 또는 제 19 항 중 어느 한 항에 있어서,
    상기 유기 반도체 장치는 디스플레이 장치, 디지털 스틸 카메라, 랩탑 퍼스널 컴퓨터, 이동성 컴퓨터, 기록 매체를 포함하는 휴대용 이미지 재생 장치, 고글형 디스플레이, 비디오 카메라 및 휴대 전화로 구성되는 그룹으로부터 선택된 것에 내장되는, 유기 반도체 장치.
  25. 유기 반도체 장치를 제조하는 방법에 있어서:
    절연 표면 위에 제 1 전극을 형성하는 단계;
    상기 제 1 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막이 상기 제 1 절연막을 거쳐 상기 제 1 전극 위에 중첩되는 위치에 개구부를 형성하는 단계;
    상기 개구부와 상기 제 2 절연막 위에 유기 반도체 막을 형성하는 단계;
    상기 제 2 절연막이 노출될 때까지 상기 유기 반도체 막을 폴리싱 (polishing)하는 단계; 및
    상기 유기 반도체 막 위에서 서로 접촉하지 않는 제 2 전극 및 제 3 전극을 형성하는 단계를 포함하는, 유기 반도체 장치 제조 방법.
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 유기 반도체 장치를 제조하는 방법에 있어서:
    절연 표면 위에 제 1 전극을 형성하는 단계;
    상기 제 1 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막이 상기 제 1 절연막을 거쳐 상기 제 1 전극 위에 중첩되는 위치에 개구부를 형성하는 단계;
    스핀 코팅법(spin coating method)에 의해, 상기 개구부 및 상기 제 2 절연막 위에 유기 반도체 막을 형성하는 단계;
    상기 제 2 절연막 위에 형성된 상기 유기 반도체 막을 제거하는 단계; 및
    상기 개구부 위에 형성된 상기 유기 반도체 막 위에 서로 접촉하지 않는 제 2 전극 및 제 3 전극을 형성하는 단계를 포함하는, 유기 반도체 장치 제조 방법.
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 유기 반도체 장치를 제조하는 방법에 있어서:
    절연 표면 위에 제 1 전극을 형성하는 단계;
    상기 제 1 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막이 상기 제 1 절연막을 거쳐 상기 제 1 전극 위에 중첩되는 위치에 개구부를 형성하는 단계;
    스핀 코팅법에 의해, 상기 개구부 및 상기 제 2 절연막 위에 유기 반도체 막을 형성하는 단계;
    상기 제 2 절연막이 노출될 때까지 상기 유기 반도체 막에 애슁 처리(ashing treatment)를 적용하는 단계; 및
    상기 유기 반도체 막 위에 서로 접촉하지 않는 제 2 전극 및 제 3 전극을 형성하는 단계를 포함하는, 유기 반도체 장치 제조 방법.
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 유기 반도체 장치를 제조하는 방법에 있어서:
    절연 표면 위에 제 1 전극을 형성하는 단계;
    상기 제 1 전극 위에 제 1 절연막을 형성하는 단계;
    상기 제 1 절연막 위에 제 2 절연막을 형성하는 단계;
    상기 제 2 절연막이 상기 제 1 절연막을 거쳐 상기 제 1 전극 위에 중첩되는 위치에 개구부를 형성하는 단계;
    스핀 코팅법에 의해, 상기 개구부 및 상기 제 2 절연막 위에 유기 반도체 막을 형성하는 단계;
    상기 제 2 절연막이 노출될 때까지 화학 기계 폴리싱법(chemical mechanical polishing method)에 의해 상기 유기 반도체 막을 폴리싱하는 단계; 및
    상기 유기 반도체 막 위에 제 2 전극 및 제 3 전극을 형성하는 단계를 포함하는, 유기 반도체 장치 제조 방법.
  41. 제 25 항, 제 30 항, 제 35 항 또는 제 40 항 중 어느 한 항에 있어서,
    상기 유기 반도체 막은 용해성 유기 반도체 재료로 이루어지는, 유기 반도체 장치 제조 방법.
  42. 제 25 항, 제 30 항, 제 35 항 또는 제 40 항 중 어느 한 항에 있어서,
    상기 유기 반도체 막은 상기 제 2 절연막의 두께보다 두꺼운 막 두께를 갖는, 유기 반도체 장치 제조 방법.
  43. 제 25 항, 제 30 항, 제 35 항 또는 제 40 항 중 어느 한 항에 있어서,
    상기 제 2 전극 및 상기 제 3 전극은 동일한 금속으로 이루어지는, 유기 반도체 장치 제조 방법.
  44. 제 43 항에 있어서,
    상기 제 2 전극 및 상기 제 3 전극은 금, 백금, 크로뮴, 팔라듐, 알루미늄, 인듐, 몰리브덴 및 니켈로 구성되는 그룹으로부터 선택된 금속을 포함하는, 유기 반도체 장치 제조 방법.
  45. 제 7 항, 제 13 항 또는 제 19 항 중 어느 한 항에 있어서,
    상기 유기 반도체 막의 상부 표면 및 상기 제 2 절연막의 상부 표면은 서로 동일 평면상에 있는, 유기 반도체 장치.
  46. 반도체 장치에 있어서:
    기판 위에 제공된 게이트 전극;
    제 1 절연막 및 제 2 절연막을 포함하는 게이트 절연체로서, 상기 제 1 절연막은 상기 게이트 전극 위에 제공되고, 상기 제 2 절연막은 상기 제 1 절연막 위에 제공되고, 상기 제 2 절연막은 상기 게이트 전극 위의 중첩되는 위치에 개구부를 갖는, 상기 게이트 절연체;
    상기 게이트 전극 위에 제공된 채널 영역으로서, 상기 게이트 전극과의 사이에 상기 게이트 절연체를 갖고, 상기 개구부에 제공된 유기 반도체 막에 제공되는, 상기 채널 영역; 및
    상기 유기 반도체 막 및 상기 제 2 절연막 위에 제공되는 소스 전극 및 드레인 전극을 포함하고,
    상기 유기 반도체 막의 상부 표면 및 상기 제 2 절연막의 상부 표면은 서로 동일 평면상에 있는, 반도체 장치.
  47. 반도체 장치에 있어서:
    기판 위에 제공된 게이트 전극;
    제 1 절연막 및 제 2 절연막을 포함하는 게이트 절연체로서, 상기 제 1 절연막은 상기 게이트 전극 위에 제공되고, 상기 제 2 절연막은 상기 제 1 절연막 위에 제공되고, 상기 제 2 절연막은 상기 게이트 전극 위의 중첩되는 위치에 개구부를 갖는, 상기 게이트 절연체;
    상기 게이트 전극 위에 제공된 채널 영역으로서, 상기 게이트 전극과의 사이에 상기 게이트 절연체를 갖고, 상기 개구부에 제공된 유기 반도체 막에 제공되는, 상기 채널 영역; 및
    상기 유기 반도체 막 및 상기 제 2 절연막 위에 제공되는 소스 전극 및 드레인 전극을 포함하고,
    상기 유기 반도체 막의 상부 표면 및 상기 제 2 절연막의 상부 표면은 서로 동일 평면상에 있고,
    상기 개구부의 가장자리는 테이퍼되는, 반도체 장치.
  48. 반도체 장치에 있어서:
    기판 위에 제공된 게이트 전극;
    제 1 절연막 및 제 2 절연막을 포함하는 게이트 절연체로서, 상기 제 1 절연막은 상기 게이트 전극 위에 제공되고, 상기 제 2 절연막은 상기 제 1 절연막 위에 제공되고, 상기 제 2 절연막은 상기 게이트 전극 위의 중첩되는 위치에 개구부를 갖는, 상기 게이트 절연체;
    상기 게이트 전극 위에 제공된 채널 영역으로서, 상기 게이트 전극과의 사이에 상기 게이트 절연체를 갖고, 상기 개구부에 제공된 유기 반도체 막에 제공되는, 상기 채널 영역; 및
    상기 유기 반도체 막 및 상기 제 2 절연막 위에 제공되는 소스 전극 및 드레인 전극을 포함하고,
    상기 유기 반도체 막의 상부 표면 및 상기 제 2 절연막의 상부 표면은 서로 동일 평면상에 있고,
    상기 유기 반도체 막은 상기 제 1 절연막에 접촉하여 제공되는, 반도체 장치.
  49. 제 46 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 금, 백금, 크로뮴, 팔라듐, 알루미늄, 인듐, 몰리브덴 및 니켈로 구성되는 그룹으로부터 선택된 금속을 포함하는, 반도체 장치.
  50. 제 46 항 내지 제 48 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 디스플레이 장치, 디지털 스틸 카메라, 랩탑 퍼스널 컴퓨터, 이동성 컴퓨터, 기록 매체를 포함하는 휴대용 이미지 재생 장치, 고글형 디스플레이, 비디오 카메라 및 휴대 전화로 구성되는 그룹으로부터 선택된 것에 내장되는, 반도체 장치.
  51. 반도체 장치에 있어서:
    절연 표면 위에 형성된 제 1 전극;
    상기 제 1 전극 위에 형성된 제 1 절연막;
    상기 제 1 전극 위의 중첩된 위치에 개구부를 갖는, 상기 제 1 절연막 위에 형성된 제 2 절연막;
    상기 개구부에 형성된 유기 반도체 막; 및
    상기 유기 반도체 막 위에 형성된 제 2 전극 및 제 3 전극을 포함하고,
    상기 개구부의 가장자리의 테이퍼 각은 상기 절연 표면쪽에서 45° 내지 60°인, 반도체 장치.
  52. 반도체 장치에 있어서:
    절연 표면 위에 형성된 제 1 전극;
    상기 제 1 전극 위에 형성된 제 1 절연막;
    상기 제 1 전극 위의 중첩된 위치에 개구부를 갖는, 상기 제 1 절연막 위에 형성된 제 2 절연막;
    상기 개구부에 형성된 유기 반도체 막; 및
    상기 유기 반도체 막 위에 형성된 제 2 전극 및 제 3 전극을 포함하고,
    상기 유기 반도체 막은 상기 제 1 절연막에 접촉하여 형성되고,
    상기 개구부의 가장자리의 테이퍼 각은 상기 절연 표면쪽에서 45° 내지 60°인, 반도체 장치.
  53. 반도체 장치에 있어서:
    기판 위에 제공된 게이트 전극;
    제 1 절연막 및 제 2 절연막을 포함하는 게이트 절연체로서, 상기 제 1 절연막은 상기 게이트 전극 위에 제공되고, 상기 제 2 절연막은 상기 제 1 절연막 위에 제공되고, 상기 제 2 절연막은 상기 게이트 전극 위의 중첩되는 위치에 개구부를 갖는, 상기 게이트 절연체;
    상기 게이트 전극 위에 제공된 채널 영역으로서, 상기 게이트 전극과의 사이에 상기 제 1 절연막을 갖고, 상기 개구부에 제공된 유기 반도체 막에 제공되는, 상기 채널 영역; 및
    상기 유기 반도체 막 위에 제공되는 소스 전극 및 드레인 전극을 포함하고,
    상기 개구부의 가장자리의 테이퍼 각은 상기 기판쪽에서 45° 내지 60°인, 반도체 장치.
  54. 반도체 장치에 있어서:
    기판 위에 제공된 게이트 전극;
    제 1 절연막 및 제 2 절연막을 포함하는 게이트 절연체로서, 상기 제 1 절연막은 상기 게이트 전극 위에 제공되고, 상기 제 2 절연막은 상기 제 1 절연막 위에 제공되고, 상기 제 2 절연막은 상기 게이트 전극 위의 중첩되는 위치에 개구부를 갖는, 상기 게이트 절연체;
    상기 게이트 전극 위에 제공된 채널 영역으로서, 상기 게이트 전극과의 사이에 상기 제 1 절연막을 갖고, 상기 개구부에 제공된 유기 반도체 막에 제공되는, 상기 채널 영역; 및
    상기 유기 반도체 막 위에 제공되는 소스 전극 및 드레인 전극을 포함하고,
    상기 유기 반도체 막은 상기 제 1 절연막에 접촉하여 제공되고,
    상기 개구부의 가장자리의 테이퍼 각은 상기 기판쪽에서 45° 내지 60°인, 반도체 장치.
  55. 제 53 항 또는 제 54 항에 있어서,
    상기 소스 전극 및 상기 드레인 전극은 금, 백금, 크로뮴, 팔라듐, 알루미늄, 인듐, 몰리브덴 및 니켈로 구성되는 그룹으로부터 선택된 금속을 포함하는, 반도체 장치.
  56. 제 51 항 내지 제 54 항 중 어느 한 항에 있어서,
    상기 반도체 장치는 디스플레이 장치, 디지털 스틸 카메라, 랩탑 퍼스널 컴퓨터, 이동성 컴퓨터, 기록 매체를 포함하는 휴대용 이미지 재생 장치, 고글형 디스플레이, 비디오 카메라 및 휴대 전화로 구성되는 그룹으로부터 선택된 것에 내장되는, 반도체 장치.
  57. 제 51 항 내지 제 54 항 중 어느 한 항에 있어서,
    상기 유기 반도체 막의 상부 표면 및 상기 제 2 절연막의 상부 표면은 서로 동일 평면상에 있는, 반도체 장치.
  58. 제 51 항 또는 제 52 항에 있어서,
    상기 제 2 전극 및 상기 제 3 전극은 금, 백금, 크로뮴, 팔라듐, 알루미늄, 인듐, 몰리브덴 및 니켈로 구성되는 그룹으로부터 선택된 금속을 포함하는, 반도체 장치.
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