KR20140058789A - 박막 트랜지스터 및 그 제조 방법 - Google Patents

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박경태
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Abstract

본 발명에 따른 박막 트랜지스터는 기판 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 반도체, 반도체 위에 위치하는 소스 전극 및 드레인 전극을 포함하고, 반도체는 상기 게이트 절연막과 접촉하는 경계면에 단차를 가진다.

Description

박막 트랜지스터 및 그 제조 방법{THIN FILM TRANSISTOR AND MEHTOD OF MANUFACTURING THE SAME}
본 발명은 박막 트랜지스터에 관한 것으로, 특히 유기 반도체를 포함하는 박막 트랜지스터 및 그 제조 방법에 관한 것이다.
박막 트랜지스터(thin film transistor, TFT)는 다양한 분야에 이용되고 있으며, 특히 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display) 및 전기 영동 표시 장치(electrophoretic display) 등의 평탄 표시 장치에서 스위칭 및 구동 소자로 이용되고 있다.
박막 트랜지스터는 주사 신호를 전달하는 게이트선에 연결되어 있는 게이트 전극, 화소 전극에 인가될 신호를 전달하는 데이터선에 연결되어 있는 소스 전극, 소스 전극과 마주하는 드레인 전극, 그리고 소스 전극 및 드레인 전극에 전기적으로 연결되어 있는 반도체를 포함한다.
박막 트랜지스터의 반도체는 비정질 규소(amorphous silicon) 또는 다결정 규소(crystalline silicon) 등으로 이루어진다. 비정질 규소는 낮은 온도에서 증착하여 박막(thin film)을 형성하는 것이 가능하여, 주로 낮은 용융점을 가지는 유리를 기판으로 사용하는 표시 장치에 많이 사용되고, 다결정 규소는 높은 전계 효과 이동도와 고주파 동작 특성 및 낮은 누설 전류(leakage current) 의 전기적 특성을 가진다.
그러나 비정질 규소 박막은 낮은 전계 효과 이동도 등의 문제점으로 표시 소자의 대면적화에 어려움이 있고, 다결정 규소는 결정화 하기 위한 공정이 복잡한 문제점이 있다.
현재는 경량, 대면적화 및 저온 공정에 유리한 유기 반도체를 이용한 용액 공정으로 반도체를 형성하는 공정이 개발되고 있다.
그러나 용액 공정을 이용한 반도체의 전기적 특성은 다결정 규소와 같이 결정립(grain)의 크기 및 균일도(uniformity)에 큰 영향을 받는다. 즉, 결정립의 크기 및 균일도가 증가함에 따라 전계 효과 이동도도 따라 증가한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 결정의 크기를 증가시켜 전기적 특성이 향상된 박막 트랜지스터 및 그 제조 방법을 제공하는 것이다.
상기한 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터는 기판 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 반도체, 반도체 위에 위치하는 소스 전극 및 드레인 전극을 포함하고, 반도체는 상기 게이트 절연막과 접촉하는 경계면에 단차를 가진다.
상기 게이트 절연막 위에 위치하는 제1 격벽을 더 포함하고, 제1 격벽은 채널의 폭 방향으로 연장된 가상의 연장선 상에 위치할 수 있다.
상기 소스 전극 및 드레인 전극 위에 위치하는 제2 격벽을 더 포함할 수 있다.
상기 게이트 전극 또는 상기 게이트 절연막은 오목부 또는 관통 구멍을 가질 수 있다.
상기 오목부 또는 관통 구멍은 상기 채널 밖에 위치하며 상기 가상의 연장선 상에 위치할 수 있다.
상기 소스 전극 및 드레인 전극의 상면은 상기 제1 격벽의 상면과 같은 높이이거나, 상기 제1 격벽의 상면보다 돌출되어 위치할 수 있다.
상기 게이트 전극 또는 상기 게이트 절연막은 오목부 또는 관통 구멍을 가가질 수 있다.
상기 오목부 또는 관통 구멍은 상기 채널 밖에 위치하며 상기 가상의 연장선 상에 위치할 수 있다.
상기 게이트 절연막은 계단형 구조를 가지고, 상기 계단형 구조는 상기 반도체와 중첩할 수 있다.
상기 반도체는 유기 반도체로 이루어질 수 있다.
상기 게이트 절연막은 감광성 유기 물질로 이루어지는 제1 게이트 절연막, 제1 게이트 절연막 위에 위치하며 무기 물질로 이루어지는 제2 게이트 절연막을 포함하고, 제2 게이트 절연막과 상기 반도체가 접촉할 수 있다.
상기한 과제를 달성하기 위한 본 발명에 따른 다른 박막 트랜지스터는 기판 위에 위치하는 게이트 전극, 게이트 전극 위에 위치하는 게이트 절연막, 게이트 절연막 위에 위치하는 반도체, 반도체 위에 위치하는 소스 전극 및 드레인 전극을 포함하고, 게이트 절연막은 제1 오목부를 가지고, 상기 제1 오목부는 상기 게이트 절연막의 상면으로부터 깊이가 서로 다른 부분을 가진다.
상기 반도체는 상기 제1 오목부를 채울 수 있다.
상기 반도체는 상기 제1 오목부의 바닥과 동일한 형태의 하부를 가질 수 있다.
상기 제1 오목부의 바닥면은 계단형 구조를 가질 수 있다.
상기 게이트 절연막 위에 위치하는 제1 격벽을 더 포함하고, 제1 격벽은 채널의 폭 방향으로 연장된 가상의 연장선 상에 위치할 수 있다.
상기 소스 전극 및 드레인 전극 위에 위치하는 제2 격벽을 더 포함할 수 있다.
상기 게이트 전극 또는 상기 게이트 절연막은 오목부 또는 관통 구멍을 가질 수 있다.
상기 오목부 또는 관통 구멍은 상기 채널 밖에 위치하며 상기 가상의 연장선 상에 위치할 수 있다.
상기 소스 전극 및 드레인 전극의 상면은 상기 제1 격벽의 상면과 같은 높이이거나, 상기 제1 격벽의 상면보다 돌출되어 위치할 수 있다.
상기 게이트 전극 또는 상기 게이트 절연막은 오목부 또는 관통 구멍을 가질 수 있다.
상기 오목부 또는 관통 구멍은 상기 채널 밖에 위치하며 상기 가상의 연장선 상에 위치할 수 있다.
상기 게이트 절연막은 감광성 유기 물질로 이루어지는 제1 게이트 절연막, 제1 게이트 절연막 위에 위치하며 무기 물질로 이루어지는 제2 게이트 절연막을 포함하고, 제2 게이트 절연막과 상기 반도체가 접촉하고 있을 수 있다.
상기 반도체는 유기 반도체로 이루어질 수 있다.
상기한 다른 과제를 달성하기 위한 본 발명에 따른 박막 트랜지스터의 제조 방법은 기판 위에 게이트 전극을 형성하는 단계, 게이트 전극 위에 게이트 절연막을 형성하는 단계, 게이트 절연막에 서로 다른 깊이를 가지는 오목부를 형성하는 단계, 게이트 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계, 게이트 절연막의 오목부 위에 용액 반도체를 적하하여 반도체를 형성하는 단계를 포함하고, 적하하는 단계에서 상기 용액 반도체는 상기 오목부의 깊이가 얕은 부분에서 적하하여 상기 용액 반도체는 상기 오목부의 깊이가 깊어지는 방향으로 흐를 수 있다.
상기 오목부를 형성하는 단계는 게이트 절연막 위에 서로 두께가 다른 제1 부분 및 제2 부분을 가지는 감광막 패턴을 형성하는 단계, 감광막 패턴을 마스크로 상기 게이트 절연막을 식각하여 예비 오목부를 형성하는 단계, 감광막 패턴의 제1 부분을 제거한 후 상기 제2 부분을 마스크로 상기 게이트 절연막을 식각하는 단계를 포함할 수 있다.
본 발명에서와 같은 방법으로 박막 트랜지스터를 형성하면, 결정의 크기를 용이하게 증가시킬 수 있다.
또한, 용액 반도체를 사용하여 박막 트랜지스터를 용이하게 형성할 수 있으며 대형화 및 생산성을 향상시킬 수 있다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 평면도이다.
도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이다.
도 3은 도 1의 III-III선을 따라 잘라 도시한 단면도이다.
도 4 내지 도 8은 본 발명의 박막 트랜지스터 제조 방법을 설명하기 위한 단면도로, 도 1의 III-III선을 잘라 도시한 단면도이다.
도 9은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.
도 10 내지 도 12는 본 발명의 제2 실시예에 따라서 박막 트랜지스터를 제조하는 중간 단계에서의 단면도이다.
도 13 및 도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 단면도이다.
도 15는 본 발명의 제4 실시예에 따른 박막 트랜지스터의 평면도이다.
도 16은 도 15의 XVI-XVI선을 따라 잘라 도시한 단면도이다.
도 17은 도 15의 XVII-XVII선을 따라 잘라 도시한 단면도이다.
도 18은 본 발명의 제5 실시예에 따른 박막 트랜지스터의 단면도이다.
도 19 및 도 20은 본 발명의 제6 실시예에 따른 박막 트랜지스터의 단면도이다.
그러면 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우 뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이하 도면을 참고하여 본 발명의 제1 실시예에 따른 박막 트랜지스터를 설명한다.
도 1은 본 발명의 제1 실시예에 따른 박막 트랜지스터의 평면도이고, 도 2는 도 1의 II-II선을 따라 잘라 도시한 단면도이고, 도 3은 도 1의 III-III선을 따라 잘라 도시한 단면도이다.
도 1 내지 도 3에 도시한 바와 같이, 본 발명의 제1 실시예에 따른 박막 트랜지스터(Q)는 기판(100) 위에 위치하는 게이트 전극(20), 게이트 전극(20) 위에 위치하는 게이트 절연막(30), 게이트 절연막(30) 위에 위치하는 소스 전극(42) 및 드레인 전극(44), 게이트 절연막(30) 위에 위치하며 소스 전극(42) 및 드레인 전극(44)과 중첩하는 반도체(50)를 포함한다.
기판(100)은 박막 트랜지스터를 형성할 수 모든 소재로, 유리, 금속 또는 가요성 고분자 물질일 수 있다.
게이트 전극(20)은 폴리 실리콘이나 구리, 알루미늄, 텅스텐, 티타늄과 같은 금속 또는 이들의 합금으로 단층 또는 복수층으로 형성될 수 있다.
게이트 절연막(30)은 게이트 전극(20)을 덮으며, 게이트 전극(20)과 중첩하는 제1 오목부(32)를 가진다. 제1 오목부(32)의 바닥은 계단 구조일 수 있다. 따라서 게이트 절연막(30)의 상면으로부터 깊이가 서로 다른 부분을 가진다.
도 2 및 도 3에는 3개의 서로 다른 깊이를 가지도록 형성하였으나, 2개 또는 3개보다 많은 스텝을 형성하여 더욱 다양한 깊이를 가지도록 형성할 수 있다. 이는 반도체 크기 및 채널 크기에 따라서 다양하게 형성할 수 있다.
3개의 깊이를 가지도록 형성할 경우, 제1 오목부(32)의 깊이는 가장 얕은 부분, 중간 부분, 가장 깊은 부분이 순서대로 연속하여 위치한다. 따라서 제1 오목부(32)의 깊이는 점진적으로 깊어지거나 점진적으로 얕아질 수 있다.
게이트 절연막(30)은 질화 규소 또는 산화 규소 따위의 무기막 또는 폴리비닐알콜(poly vinyl alcohol, PVA)과 같은 물질에 감광제가 첨가된 유기 물질로 단층 또는 복수층으로 형성할 수 있다.
소스 전극(42) 및 드레인 전극(44)은 반도체(50)와 중첩하며 서로 마주한다. 소스 전극(42) 및 드레인 전극(44) 또한 게이트 전극(20)과 같은 금속 또는 이들의 합금으로 단층 또는 복수층으로 형성될 수 있다.
반도체(50)는 용액 공정으로 형성 가능한 유기 반도체로 이루어지며, 2,9-디알킬디나프토[2,3-b:2＇, 3＇-f]티에노[3,2-b]티오펜s(Cn-DNTT) 유도체, [1]벤조티에노[3,2-b]벤조티오펜(BTBT)의 유도체, TIPS-펜타센, TES-ADT 및 그 유도체, 페릴렌 유도체, TCNQ, F4-TCNQ, F4-TCNQ, 루브렌, 펜타센, p3HT, pBTTT, 및 pDA2T-C16 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 예를 들어, 2,9-디알킬디나프토[2,3-b:2＇, 3＇-f]티에노[3,2-b]티오펜s(Cn-DNTT) 유도체 및 [1]벤조티에노[3,2-b]벤조티오펜(BTBT)의 유도체는 각각 C10-DNTT 또는 C8-BTBT로 이루어질 수 있다.
그리고 용매는 아세톤, 메탄올, 에탄올, 메탄올, IPA, 벤젠, 톨루엔, 자일렌, 헥산, 부틸아세트, 부탄올일 수 있다.
반도체(50)는 제1 오목부(32)를 채우며 제1 오목부(32)의 바닥과 동일한 형태의 하부를 가질 수 있다. 즉, 반도체(50)는 게이트 절연막(30)과 접촉하는 경계면에 단차를 가질 수 있다.
제1 오목부(32)는 게이트 절연막(30)의 상면으로부터 깊이가 서로 다른 부분을 가진다. 따라서 반도체(50)는 제1 오목부의 깊이가 가장 얕은 부분(D1)에서부터 제1 오목부(32)의 깊이가 가장 깊은 부분(D2)으로 가면서 두께가 두꺼워지는 형태를 가진다. 이는 제1 오목부(32)의 깊이가 가장 얕은 부분(D1)에서부터 제1 오목부(32)의 깊이가 깊은 부분(D2)으로 가면서 결정이 성장하기 때문이다. 반도체(50)는 제1 오목부 형태를 가지는 하나의 단결정 또는 다결정 일 수 있으나, 하나의 결정은 제1 오목부(32)의 깊이가 얕은 부분으로부터 깊은 부분으로 크기가 증가하는 형태를 가진다.
이상의 박막 트랜지스터의 제조 방법은 도 4 내지 도 9를 참조하여 구체적으로 설명한다.
도 4 내지 도 8은 본 발명의 박막 트랜지스터 제조 방법을 설명하기 위한 단면도로, 도 1의 III-III선을 잘라 도시한 단면도이다.
도 4에 도시한 바와 같이, 먼저 기판(100) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(20)을 형성한다.
그리고 게이트 전극(20) 위에 게이트 절연막(30)을 형성한다.
다음, 도 5에 도시한 바와 같이, 게이트 절연막(30) 위에 두께가 다른 감광막 패턴(PR)을 형성한다.
이하에서는 제1 오목부의 깊이가 다른 부분이 세 개인 것을 예로 들어서 설명한다.
감광막 패턴(PR)은 감광 물질을 도포한 후 노광 및 현상하여 형성하며, 두께가 다른 제1 감광막 패턴(PR1), 제2 감광막 패턴(PR)과 제3 감광막 패턴(PR)을 포함한다. 감광막 패턴(PR1), 제2 감광막 패턴(PR)과 제3 감광막 패턴(PR)의 두께는 감광막 패턴(PR1)< 제2 감광막 패턴(PR)< 제3 감광막 패턴(PR) 순일 수 있다.
이와 같이, 위치에 따라 감광막 패턴(PR)의 두께를 다르게 형성하는 방법에는 여러 가지가 있을 수 있는데, 노광 마스크에 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 투광 정도가 다른 복수의 반투명 영역(semi-transparent area)을 두는 것이 그 예이다. 반투광 영역에는 슬릿(slit) 패턴, 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 박막이 구비된다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다.
이후, 감광막 패턴(PR)을 마스크로 게이트 절연막(30)을 식각하여 제1 예비 오목부(321)를 형성한다. 제1 예비 오목부(321)의 깊이는 식각 시간으로 조절할 수 있다.
다음, 도 6에 도시한 바와 같이, 제1 감광막 패턴(PR1)을 제거한 후 제2 감광막 패턴(PR2) 및 제3 감광막 패턴(PR3)을 마스크로 게이트 절연막(30)을 식각하여 제2 예비 오목부(322)를 형성한다.
이때, 제1 감광막 패턴(PR1)과 함께 제2 감광막 패턴(PR2)의 상부도 제1 감광막 패턴(PR1)의 두께만큼 제거되어 두께가 줄어들 수 있다.
제1 예비 오목부에 의해서 노출된 게이트 절연막은 제1 감광막 패턴(PR1)이 제거된 부분의 게이트 절연막과 함께 제거되어 제1 오목부의 깊이가 더욱 깊어진다.
따라서, 제2 예비 오목부(322)는 제1 감광막 패턴(PR1)이 제거된 부분과 제1 예비 오목부(321)에 의해서 노출된 게이트 절연막이 제거된 부분을 포함하여 깊이가 서로 다른 두 부분을 포함한다.
다음, 도 7에 도시한 바와 같이 제2 감광막 패턴(PR2)을 제거한 후 제3 감광막 패턴(PR3)을 마스크로 게이트 절연막(30)을 식각하여 제1 오목부(32)를 완성한다.
이때, 제2 감광막 패턴(PR2)과 함께 제3 감광막 패턴(PR3)의 상부도 제2 감광막 패턴의 두께만큼 제거되어 두께가 줄어들 수 있다.
제2 예비 오목부에 의해서 노출된 게이트 절연막은 제2 감광막 패턴(PR2)이 제거된 부분의 게이트 절연막과 함께 제거되어 제2 예비 오목부의 깊이가 더욱 깊어진다.
따라서, 제1 오목부(32)는 제2 감광막 패턴이 제 거된 부분과 제2 예비 오목부에 의해서 노출된 게이트 절연막이 제거된 부분을 포함하여 깊이가 다른 세 부분을 포함한다.
다음, 도 8에 도시한 바와 같이 제3 감광막 패턴을 제거한 후 게이트 절연막(30) 위에 금속막을 형성하고 패터닝하여 소스 전극(42) 및 드레인 전극(44)을 형성한다. 소스 전극(42) 및 드레인 전극(44)은 제1 오목부(32)를 사이에 두고 서로 마주하도록 형성한다.
다음, 도 2 및 도 3에 도시한 바와 같이 제1 오목부(32)에 잉크젯 방법으로 용액형 유기 반도체를 적하하여 제1 오목부(32)를 채우는 반도체(50)를 형성한다.
유기 반도체 용액은 제1 오목부(32)의 가장 얕은 부분(D1)에 적하하여 제1 오목부(32)의 바닥에 형성된 계단형 구조를 따라서 흘려 내려 제1 오목부(32)의 가장 깊은 부분(D2)으로 전달된다.
이때, 제1 오목부(32)에 적하된 용액은 용매가 증발하면서 결정이 형성되며 처음에 형성된 결정은 씨앗(seed)이 된다. 씨앗은 하나만 형성되는 것이 바람직하나, 복수로 형성될 수도 있다. 그리고 제1 오목부(32)를 다 채울 때까지 유기 반도체 용액을 적하하면 유기 반도체 용액은 씨앗을 타고 흘러내리므로 반도체의 결정은 씨앗을 중심으로 제1 오목부(32)의 깊이가 깊은 부분(D2)으로 가면서 결정이 성장한다.
유기 반도체 용액이 흘러내리면서 용매가 증발하면서 결정이 성장하므로, 유기 반도체 용액이 흐르는 속도를 조절하면 필요로 하는 크기의 반도체를 용이하게 형성할 수 있다. 유기 반도체 용액이 흐르는 속도는 용매의 증발 속도, 계단형 구조를 이루는 계단 개수에 따른 경사도 및 표면 에너지(surface energy)에 따라서 달라질 수 있다.
유기 반도체 용액은 2,9-디알킬디나프토[2,3-b:2＇, 3＇-f]티에노[3,2-b]티오펜s(Cn-DNTT) 유도체, [1]벤조티에노[3,2-b]벤조티오펜(BTBT)의 유도체, TIPS-펜타센, TES-ADT 및 그 유도체, 페릴렌 유도체, TCNQ, F4-TCNQ, F4-TCNQ, p3HT, pBTTT, 및 pDA2T-C16 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 예를 들어, 2,9-디알킬디나프토[2,3-b:2＇,3＇-f]티에노[3,2-b]티오펜s(Cn-DNTT) 유도체 및 [1]벤조티에노[3,2-b]벤조티오펜(BTBT)의 유도체는 각각 C10-DNTT 또는 C8-BTBT일 수 있다.
그리고 용매는 아세톤, 메탄올, 에탄올, 메탄올, IPA, 벤젠, 톨루엔, 자일렌, 헥산, 부틸아세트, 부탄올일 수 있다.
표면 에너지는 산소 플라스마, OTS(Octadecyltrichlorosilane) 처리, HMDS(hexamethyldisilazane) 처리, PFBT(Pentafluorobenzenethiol) 처리 등을 이용하여 속도를 조절할 수 있다.
도 9은 본 발명의 제2 실시예에 따른 박막 트랜지스터의 단면도이다.
제2 실시예는 도 1 내지 도 3에 도시한 제1 실시예와 비교하여 게이트 절연막(30)을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 9에 도시한 바와 같이, 본 발명의 제2 실시예에 따른 게이트 절연막(30)은 감광성 유기 물질로 이루어지는 제1 게이트 절연막(302)과 산화규소 또는 질화규소 따위의 무기막으로 이루어지는 제2 게이트 절연막(304)을 포함한다.
이처럼 게이트 절연막(30)을 제1 게이트 절연막(302)과 제2 게이트 절연막(304)으로 형성하면, 용이하게 깊이가 다른 부분을 가지는 제1 오목부를 형성할 수 있다.
그러면 본 발명의 제2 실시예에 따른 박막 트랜지스터를 제조하는 방법에 대해서 도 10 내지 도 12와 기 설명한 도 8 및 도 9를 참조하여 구체적으로 설명한다.
도 10 내지 도 12는 본 발명의 제2 실시예에 따라서 박막 트랜지스터를 제조하는 중간 단계에서의 단면도이다.
먼저, 도 10에 도시한 바와 같이 기판(100) 위에 금속막을 형성한 후 패터닝하여 게이트 전극(20)을 형성한다.
그리고 게이트 전극(20) 위에 제1 게이트 절연막(302)을 형성한다. 제1 게이트 절연막(302)은 유기 물질로 형성할 수 있다.
다음, 도 11에 도시한 바와 같이, 제1 게이트 절연막(302)을 노광 및 현상하여 깊이가 다른 제1 오목부(32)를 형성한다.
이때, 노광 마스크(MP)는 투명 영역(transparent area)과 차광 영역(light blocking area) 뿐 아니라 투광 정도가 다른 복수의 반투명 영역(semi-transparent area)을 포함하여 노광한다. 반투명 영역은 투과율이 중간이거나 두께가 중간인 박막이 구비될 수 있다. 슬릿 패턴을 사용할 때에는, 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)이 보다 작은 것이 바람직하다.
다음, 도 12에 도시한 바와 같이, 제1 게이트 절연막(302) 위에 제2 게이트 절연막(304)을 형성하여 게이트 절연막(30)을 완성한다. 제2 게이트 절연막(304)은 질화규소로 형성한다.
제2 게이트 절연막(304)은 제1 게이트 절연막(302)의 형태를 따라 박막이 형성되므로, 제1 게이트 절연막(302)의 제1 오목부(32) 형태를 그대로 따라 형성된다.
이처럼 감광성 유기 물질로 제1 게이트 절연막을 형성하면, 도 5 내지 도 7에서와 같이 감광막 패턴을 이용하여 반복해서 게이트 절연막을 식각하지 않고, 노광 및 현상 공정만으로 게이트 절연막에 서로 다른 깊이를 가지는 제1 오목부(32)를 형성할 수 있다.
그리고 제2 게이트 절연막(304)은 반도체와 게이트 절연막 사이의 계면 특성을 좋게 하기 위한 것으로, 감광성 첨가제를 포함하는 폴리비닐알콜과 같이 게이트 절연막으로 사용 가능한 물질로 제1 게이트 절연막을 형성할 경우에는 제2 게이트 절연막(304)은 생략할 수 있다.
다음, 도 8에 도시한 바와 같이 게이트 절연막(30) 위에 금속막을 형성한 후 패터닝하여 소스 전극(420 및 드레인 전극(44)을 형성한다.
다음, 도 9에 도시한 바와 같이, 제1 오목부(32)에 잉크젯 방법으로 용액형 유기 반도체를 적하하여 제1 오목부(32)를 채우는 반도체(50)를 형성한다.
도 13 및 도 14는 본 발명의 제3 실시예에 따른 박막 트랜지스터의 단면도이다.
제3 실시예는 도 1 내지 도 3에 도시한 제1 실시예와 비교하여 소스 전극(42) 및 드레인 전극(44)과 반도체(50)의 위치만 다르고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 13 및 도 14에 도시한 바와 같이 본 발명의 제3 실시예에 따른 박막 트랜지스터는 게이트 절연막(30)의 제1 오목부(32)에 반도체(50)가 위치하고, 반도체(50) 위에 소스 전극(42) 및 드레인 전극(44)이 위치한다.
도 13 및 도 14에서와 같이 반도체(50)를 소스 전극 및 드레인 전극보다 먼저 형성하므로 반도체(50)와 소스 전극(42) 및 드레인 전극(44)이 중첩하도록 패터닝한다.
도 15는 본 발명의 제4 실시예에 따른 박막 트랜지스터의 평면도이고, 도 16은 도 15의 XVI-XVI선을 따라 잘라 도시한 단면도이고, 도 17은 도 15의 XVII-XVII선을 따라 잘라 도시한 단면도이다.
제4 실시예는 도 1 내지 도 3에 도시한 제1 실시예와 비교하여 게이트 절연막(30) 및 격벽(60)을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략하고 다른 부분에 대해서만 구체적으로 설명한다.
도 15 내지 도 17에에 도시한 바와 같이, 본 발명의 제3 실시예에 따른 박막 트랜지스터는 게이트 전극(20), 게이트 전극(20) 위에 위치하는 게이트 절연막(30), 게이트 절연막 위에 위치하는 소스 전극(42) 및 드레인 전극(44), 소스 전극(42) 및 드레인 전극(44) 위에 위치하는 격벽(60), 격벽(60) 사이의 노출된 게이트 절연막(30) 위에 위치하는 반도체(50)를 포함한다.
게이트 전극(20)은 제2 오목부(34)를 가진다. 제2 오목부(34)는 박막 트랜지스터의 채널이 형성되는 소스 전극(42)과 드레인 전극(44) 사이를 제외한 영역에 형성된다.
제2 오목부(34)는 게이트 전극(20)의 상면으로부터 일정 깊이를 제거하여 형성하거나, 게이트 전극(20)을 관통하는 관통 구멍 형태로 형성할 수 있다.
한편, 격벽(60)은 제2 오목부(34)와 채널을 연결하는 가상의 연장선 상에 위치하는 제1 격벽(602)과 소스 전극(42) 및 드레인 전극(44) 위에 위치하는 제2 격벽(604)을 포함한다.
격벽(60) 및 제2 오목부(34)는 제1 실시예에서와 같이 단차를 형성하여 용액이 흐를 수 있도록 한다. 이때, 제2 격벽(604)은 유기 반도체 용액이 채널 이외의 영역으로 넘쳐 흐르는 것을 방지한다.
즉, 유기 반도체 용액을 제1 격벽(602) 위에 적하하면 건조되면서 씨앗이 형성되고, 이후 유기 반도체 용액은 채널이 되는 제2 격벽(604) 사이를 지나서 제2 오목부(34)로 흘러가면서 결정을 성장시킨다.
제2 오목부(34)에는 제2 격벽(604) 사이를 통과하면서 결정화되지 못하고 남겨진 용액이 모이게 된다. 이때, 제2 오목부(34)는 채널 밖에 위치시킴으로써 제2 오목부(34)의 용액이 건조되면서 채널에 위치하는 결정에 다시 영향을 미치는 것을 방지할 수 있다.
도 18은 본 발명의 제5 실시예에 따른 박막 트랜지스터의 단면도이다.
제5 실시예는 도 15 내지 도 17에 도시한 제4 실시예와 비교하여 오목부의 위치만 다르고 실질적으로 동일한 바 반복되는 설명은 생략하고 다른 부분에 대해서만 구체적으로 설명한다.
도 18에 도시한 바와 같이 본 발명의 제5 실시예에 따른 박막 트랜지스터의 게이트 절연막(30)은 제3 오목부(36)를 가진다.
제3 오목부(36)는 게이트 절연막(30)의 상면으로부터 일정 깊이를 제거하여 형성하거나, 게이트 절연막(30)을 관통하는 관통 구멍 형태로 형성할 수 있다.
도 19 및 도 20은 본 발명의 제6 실시예에 따른 박막 트랜지스터의 단면도이다.
제6 실시예는 도 15 내지 도 17에 도시한 제4 실시예와 비교하여 격벽(60)만 다르고 실질적으로 동일한 바 반복되는 설명은 생략하고 다른 부분에 대해서만 구체적으로 설명한다.
도 19 및 도 20에 도시한 바와 같이 본 발명의 제6 실시예에 따른 박막 트랜지스터는 제2 오목부(34)와 채널을 연결하는 가상의 연장선 상에 위치하는 제1 격벽(602)만 포함한다.
그리고 소스 전극(42) 및 드레인 전극(44)은 제4 실시예의 소스 전극 및 드레인 전극보다 두껍게 형성되어 있다. 소스 전극(42) 및 드레인 전극(44)의 상면은 제1 격벽(602)의 상면과 같은 높이에 위치하거나, 제1 격벽(602)의 상면보다 돌출될 수 있다.
이처럼 소스 전극(42) 및 드레인 전극(44)을 두껍게 형성하면, 제2 격벽을 추가로 형성하지 않을 수 있다.
물론, 제5 실시예에서도 소스 전극 및 드레인 전극을 두껍게 형성(도시하지 않음)하여 제2 격벽을 형성하지 않을 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.
20: 게이트 전극 30: 게이트 절연막
32: 제1 오목부 34: 제2 오목부
36: 제3 오목부 42: 소스 전극
44: 드레인 전극 50: 반도체
60: 격벽 100: 기판
302: 제1 게이트 절연막 304: 제2 게이트 절연막
321: 제1 예비 오목부 322: 제2 예비 오목부
602: 제1 격벽 602: 제2 격벽

Claims (26)

  1. 기판 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체,
    상기 반도체 위에 위치하는 소스 전극 및 드레인 전극
    을 포함하고,
    상기 반도체는 상기 게이트 절연막과 접촉하는 경계면에 단차를 가지는 박막 트랜지스터.
  2. 제1항에서,
    상기 게이트 절연막 위에 위치하는 제1 격벽
    을 더 포함하고,
    상기 제1 격벽은 채널의 폭 방향으로 연장된 가상의 연장선 상에 위치하는 박막 트랜지스터.
  3. 제2항에서,
    상기 소스 전극 및 드레인 전극 위에 위치하는 제2 격벽을 더 포함하는 박막 트랜지스터.
  4. 제3항에서,
    상기 게이트 전극 또는 상기 게이트 절연막은 오목부 또는 관통 구멍을 가지는 박막 트랜지스터.
  5. 제4항에서,
    상기 오목부 또는 관통 구멍은 상기 채널 밖에 위치하며 상기 가상의 연장선 상에 위치하는 박막 트랜지스터.
  6. 제2항에서,
    상기 소스 전극 및 드레인 전극의 상면은 상기 제1 격벽의 상면과 같은 높이이거나, 상기 제1 격벽의 상면보다 돌출되어 위치하는 박막 트랜지스터.
  7. 제6항에서,
    상기 게이트 전극 또는 상기 게이트 절연막은 오목부 또는 관통 구멍을 가지는 박막 트랜지스터.
  8. 제7항에서,
    상기 오목부 또는 관통 구멍은 상기 채널 밖에 위치하며 상기 가상의 연장선 상에 위치하는 박막 트랜지스터.
  9. 제1항에서,
    상기 게이트 절연막은 계단형 구조를 가지고, 상기 계단형 구조는 상기 반도체와 중첩하는 박막 트랜지스터.
  10. 제1항에서,
    상기 반도체는 유기 반도체로 이루어지는 박막 트랜지스터.
  11. 제1항에서,
    상기 게이트 절연막은 감광성 유기 물질로 이루어지는 제1 게이트 절연막,
    상기 제1 게이트 절연막 위에 위치하며 무기 물질로 이루어지는 제2 게이트 절연막
    을 포함하고,
    상기 제2 게이트 절연막과 상기 반도체가 접촉하고 있는 박막 트랜지스터.
  12. 기판 위에 위치하는 게이트 전극,
    상기 게이트 전극 위에 위치하는 게이트 절연막,
    상기 게이트 절연막 위에 위치하는 반도체,
    상기 반도체 위에 위치하는 소스 전극 및 드레인 전극
    을 포함하고,
    상기 게이트 절연막은 제1 오목부를 가지고, 상기 제1 오목부는 상기 게이트 절연막의 상면으로부터 깊이가 서로 다른 부분을 가지는 박막 트랜지스터.
  13. 제12항에서,
    상기 반도체는 상기 제1 오목부를 채우는 박막 트랜지스터.
  14. 제12항에서,
    상기 반도체는 상기 제1 오목부의 바닥과 동일한 형태의 하부를 가지는 박막 트랜지스터.
  15. 제12항에서,
    상기 제1 오목부의 바닥면은 계단형 구조를 가지는 박막 트랜지스터.
  16. 제112에서,
    상기 게이트 절연막 위에 위치하는 제1 격벽
    을 더 포함하고,
    상기 제1 격벽은 채널의 폭 방향으로 연장된 가상의 연장선 상에 위치하는 박막 트랜지스터.
  17. 제16항에서,
    상기 소스 전극 및 드레인 전극 위에 위치하는 제2 격벽을 더 포함하는 박막 트랜지스터.
  18. 제17항에서,
    상기 게이트 전극 또는 상기 게이트 절연막은 오목부 또는 관통 구멍을 가지는 박막 트랜지스터.
  19. 제18항에서,
    상기 오목부 또는 관통 구멍은 상기 채널 밖에 위치하며 상기 가상의 연장선 상에 위치하는 박막 트랜지스터.
  20. 제16항에서,
    상기 소스 전극 및 드레인 전극의 상면은 상기 제1 격벽의 상면과 같은 높이이거나, 상기 제1 격벽의 상면보다 돌출되어 위치하는 박막 트랜지스터.
  21. 제20항에서,
    상기 게이트 전극 또는 상기 게이트 절연막은 오목부 또는 관통 구멍을 가지는 박막 트랜지스터.
  22. 제21항에서,
    상기 오목부 또는 관통 구멍은 상기 채널 밖에 위치하며 상기 가상의 연장선 상에 위치하는 박막 트랜지스터.
  23. 제12항에서,
    상기 게이트 절연막은 감광성 유기 물질로 이루어지는 제1 게이트 절연막,
    상기 제1 게이트 절연막 위에 위치하며 무기 물질로 이루어지는 제2 게이트 절연막
    을 포함하고,
    상기 제2 게이트 절연막과 상기 반도체가 접촉하고 있는 박막 트랜지스터.
  24. 제12항에서,
    상기 반도체는 유기 반도체로 이루어지는 박막 트랜지스터.
  25. 기판 위에 게이트 전극을 형성하는 단계,
    상기 게이트 전극 위에 게이트 절연막을 형성하는 단계,
    상기 게이트 절연막에 서로 다른 깊이를 가지는 오목부를 형성하는 단계,
    상기 게이트 절연막 위에 소스 전극 및 드레인 전극을 형성하는 단계,
    상기 게이트 절연막의 오목부 위에 용액 반도체를 적하하여 반도체를 형성하는 단계
    를 포함하고,
    상기 적하하는 단계에서 상기 용액 반도체는 상기 오목부의 깊이가 얕은 부분에서 적하하여 상기 용액 반도체는 상기 오목부의 깊이가 깊어지는 방향으로 흐르는 박막 트랜지스터의 제조 방법.
  26. 제25항에서,
    상기 오목부를 형성하는 단계는
    상기 게이트 절연막 위에 서로 두께가 다른 제1 부분 및 제2 부분을 가지는 감광막 패턴을 형성하는 단계,
    상기 감광막 패턴을 마스크로 상기 게이트 절연막을 식각하여 예비 오목부를 형성하는 단계,
    상기 감광막 패턴의 제1 부분을 제거한 후 상기 제2 부분을 마스크로 상기 게이트 절연막을 식각하는 단계
    를 포함하는 박막 트랜지스터의 제조 방법.
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