KR100869187B1 - 자성 부재 및 자성 부재 제공 방법 - Google Patents

자성 부재 및 자성 부재 제공 방법 Download PDF

Info

Publication number
KR100869187B1
KR100869187B1 KR1020067023595A KR20067023595A KR100869187B1 KR 100869187 B1 KR100869187 B1 KR 100869187B1 KR 1020067023595 A KR1020067023595 A KR 1020067023595A KR 20067023595 A KR20067023595 A KR 20067023595A KR 100869187 B1 KR100869187 B1 KR 100869187B1
Authority
KR
South Korea
Prior art keywords
layer
spin
barrier layer
spin barrier
free
Prior art date
Application number
KR1020067023595A
Other languages
English (en)
Other versions
KR20070004094A (ko
Inventor
발렛 티에리
Original Assignee
그랜디스, 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 그랜디스, 인코포레이티드 filed Critical 그랜디스, 인코포레이티드
Publication of KR20070004094A publication Critical patent/KR20070004094A/ko
Application granted granted Critical
Publication of KR100869187B1 publication Critical patent/KR100869187B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/161—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect details concerning the memory cell structure, e.g. the layers of the ferromagnetic memory cell
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y25/00—Nanomagnetism, e.g. magnetoimpedance, anisotropic magnetoresistance, giant magnetoresistance or tunneling magnetoresistance
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/14—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements
    • G11C11/15—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using thin-film elements using multiple magnetic layers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B61/00—Magnetic memory devices, e.g. magnetoresistive RAM [MRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/10—Magnetoresistive devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N50/00—Galvanomagnetic devices
    • H10N50/80—Constructional details
    • H10N50/85—Magnetic active materials

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Chemical & Material Sciences (AREA)
  • Nanotechnology (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Hall/Mr Elements (AREA)
  • Mram Or Spin Memory Techniques (AREA)
  • Magnetic Heads (AREA)

Abstract

자성 메모리에 사용될 수 있는 자성 부재를 제공 방법과 시스템이 개시된다. 상기 자성 부재는 핀드층, 스펭이서층, 프리층 및 스핀 배리어층을 포함한다. 스페이서층은 비자성체이고 핀드층과 프리층 사이에 위치한다. 프리층은 기록 전류가 자성 부재를 통과할 때 스핀 전달을 이용하여 스위칭될 수 있다. 프리층은 스페이서층과 스핀 배리어층 사이에 위치한다. 스핀 배리어층은 프리층의 완충 상수에 대한 외부 표면 기여를 감소시키도록 구성된다. 일 태양에서, 상기 스핀 배리어층은 높은 면적 저항을 가지며 스핀 펌핑 유도 완충을 실질적으로 제거할 수 있다. 또 다른 태양에서, 자성 부재는 스핀 배리어층과 프리층 사이의 스핀 축적층을 포함한다. 스핀 축적층은 높은 전도율을 가지며, 바람직하게는 금속이고 긴 스핀 확산 길이를 가질 수 있다.

Description

자성 부재 및 자성 부재 제공 방법{A MAGNETIC ELEMENT AND A METHOD FOR PROVIDING A MAGNETIC ELEMENT}
본 발명은 자성 메모리 시스템에 관한 것으로서, 특히 스위칭시 스핀 전달 효과를 이용하고 낮은 스위칭 전류 밀도를 이용하여 스위칭될 수 있는 자성 부재를 제공하는 방법 및 시스템에 관한 것이다.
도 1A,1B,1C는 자성 메모리에 사용될 수 있는 종래의 자성 부재(10,10',10")를 도시한다. 자성 메모리 분야의 개발에 대한 최근 동향은 2002년 9월호 IEEE Circuits and Devices Magazine의 17-27쪽에 William Reohr 등이 게재한 "Memories of Tomorrow"; 및 2003년 5월호 Proceedings of the IEEE, vol. 91, no. 5 의 703-714쪽에 Saied Tehrani 등이 게재한 "Magnetoresistive Random Access Memory Using Magnetic Tunnel Junction"에 개시되어 있다. 종래의 자성 부재(10)는 스핀 밸브이고 종래의 반강자성(AFM)층(12), 종래의 핀드층(14), 도전성인 종래의 스페이서층(16) 및 종래의 프리층(18)을 포함한다. 또한 시드 또는 캡핑층과 같은 다른 층(미도시)이 사용될 수 있다. 종래의 핀드층(14)과 종래의 프리층(18)은 강자성체이다. 따라서, 종래의 프리층(18)은 변화가능한 자화(19)를 갖는 것으로 도시되었다. 종래의 스페이서층(16)은 비자성체이다. AFM층(12)은 핀드층(14)의 자화를 특정 방향으로 고정하거나 피닝하는데 사용된다. 프리층(18)의 자화는 통상적으로 외부 자기장에 응답하여 자유롭게 회전한다. 또한 종래의 자성 부재(10)를 통해 전류를 이동시키는데 사용될 수 있는 상부 콘택(20) 및 하부 콘택(22)이 도시되어 있다.
도 1B에 도시된 종래의 자성 부재(10')는 스핀 터널링 정션이다. 종래의 스핀 터널링 정션(10')의 일부는 종래의 스핀 밸브(10)와 유사하다. 따라서, 종래의 자성 부재(10')는 AFM층(12'), 종래의 핀드층(14'), 절연 배리어층(16')인 종래의 스페이스층 및 변화가능한 자화(19')를 갖는 종래의 프리층(18')을 포함한다. 종래의 배리어층(16')은 전자들이 종래의 스핀 터널링 정션(10')을 통과하기에 충분히 얇다.
종래의 자성 부재(10")는 AFM층(12'), 종래의 핀드층(14"), 전류 제한(confined)층(16")인 종래의 스페이서층 및 변화가능한 자화(19")를 갖는 종래의 프리층(18")을 포함한다. 종래의 전류 제한층(16")은 절연체일 수 있는 높은 저항 영역(이하 절연 매트릭스(17)라고 부름)을 갖는, 금속 전도 영역을 혼합하는 비균질층(이하 전도성 채널(15)이라고 부름)이다. 강자성층(14"와 18") 사이의 전도는 전도성 채널(15)로 한정된다. 따라서 종래의 자성 부재(10")는 전류 제한 자기저항 효과 박막 구조물로 부른다. 종래의 자성 부재(10")는 IEEE Trans. Magn. 38, 2277(2002)에 M. Takagishi 등이 게재한 "The Applicability of CPP-GMR Heads for Magnetic Recording"의 자기저항 하드디스크 드라이브 판독 헤드와 관련한 문헌에 개시되어 있다.
종래의 프리층(18/18'/18")과 종래의 핀드층(14/14'/14")의 자화(19/19'/19") 방향에 따라, 종래의 자성 부재(10/10'/10")의 저항은 각각 변화한다. 종래의 프리층(18/18'/18")의 자화(19/19'/19")가 종래의 핀드층(14/14'/14")의 자화와 평행할 때, 종래의 자성 부재(10/10'/10")의 저항은 낮다. 종래의 프리층(18/18'/18")의 자화(19/19'/19")가 종래의 핀드층(14/14'/14")의 자화와 평행하지 않을 때, 종래의 자성 부재(10/10'/10")의 저항은 높다. 종래의 자성 부재(10/10'/10")의 저항을 감지하기 위해, 전류는 종래의 자성 부재(10/10'/10")를 통해 이동한다. 통상적으로 메모리 분야에서, 전류는 종래의 자성 부재(10/10'/10") 층에 수직으로(도1A,1B,1C에 도시된 것처럼 z-방향에서 위 또는 아래로), CPP(평면에 수직인 전류(current perpendicular to the plane)) 구성에서 이동한다. 이러한 구성에서 전류는 상부 콘택(20/20'/20")과 하부 콘택(22/22'/22") 사이에서 각각 이동한다.
메모리 셀이 보다 높은 밀도를 갖는 자성 메모리와 관련한 문제를 극복하기 위하여, 스핀 전달은 종래의 프리층(10/10'/10")의 자화(19/19'/19")를 스위칭시키는데 이용될 수 있다. 스핀 전달은 종래의 자성 부재(10')와 함께 설명되지만, 종래의 자성 부재(10와10")에 동일하게 적용될 수 있다. 스핀 전달의 전류에 대한 지식은 Journal of Maganetism and Magnetic Materials, vol. 159, p.L1(1996)에 J.C. Slonczewski가 게재한 "Current-driven Excitation of Magnetic Multilayers"; Phys. Rev. B, vol. 54, p. 9353(1996)에 F.J. Albert, J.A. Katine 및 R.A. Buhrman이 게재한 "Spin-polarized Current Switching of a Co Thin Film Nanomagnet", Phys. Rev. B 39, 6995 (1989)에 J. Slonczewski가 게재한 "Conductance and exchange coupling of two ferromagnets seperated by a tunneling barrier", 및 Appl. Phys. Lett. 84, 3118(2004)에 Y.Huai 등이 게재한 "Observation of spin-transfer switching in deep submicron-sized an low-resistance magnetic tunnel junctions"에 개시되어 있다. 따라서, 스핀 전달 현상에 대한 하기 설명은 전류 지식에 기초한 것이며 본 발명의 범위를 제한하고자 하는 것이 아니다.
스핀-분극 전류가 CPP 구성에서 스핀 터널링 정션(10')과 같은 자기 다중층을 횡단할 때, 강자성층에 입사된 전자의 스핀 각 모멘텀의 일부는 강자성층에 전달될 수 있다. 특히, 종래의 프리층(18')에 입사된 전자들은 종래의 프리층(18')의 스핀 각 모멘텀의 일부를 전달할 수 있다. 이러한 각 모멘텀의 전달은 프리층 자화(19')에 작용하는 스핀 전달 토크(STT)로 고려될 수 있다. 그 결과, 스핀-분극 전류는 만약 전류 밀도가 충분히 높고(대략 107-108 A/cm2) 스핀 터널링 정션의 측방 치수가 작다면(대략 200 나노미터보다 작음) 종래의 프리층(18')의 자화(19') 방향을 스위칭할 수 있다. 스핀 전달 유도 스위칭이 발생할 수 있는 임계 전류는 임계 전류(Ic)로 불린다. 또한, 종래의 프리층(18')의 자화(19') 방향을 스위칭할 수 있는 스핀 전달의 경우, 종래의 프리층(18')은 충분히 얇은, 예컨대 Co의 경우 바람직하게 대략 10 나노미터보다 작은 것으로 여겨진다. 자화의 스핀 전달 기초 스위칭은 다른 스위칭 메커니즘에 영향을 미치며 종래의 자화 부재(10')의 측방 치수가 수 백 나노미터의 범위로 작은 경우 관찰될 수 있다. 따라서, 스핀 전달은 작은 자성 부재(10')를 갖는 고밀도 자성 메모리에 적합하다.
스핀 전달의 현상은 대안으로서 CPP 구성에 사용되거나 종래의 자성 부재(10/10'/10")의 종래의 프리층(18/18'/18")의 자화 방향을 스위칭하기 위해 외부 스위칭 필드를 사용하는 것에 추가하여 사용될 수 있다. 예컨대, 종래의 자성 부재(10')에서, 종래의 프리층(18')의 자화(19')는 종래의 핀드층(14')의 자화에 평행하지 않은 것에서 종래의 핀드층(14')의 자화에 평행하게 스위칭될 수 있다. 전류는 종래의 프리층(18')에서부터 종래의 핀드층(14')으로 이동한다(전도 전자들은 종래의 핀드층(14')에서부터 종래의 프리층(18')으로 이동함). 선택적으로 프리층(18')의 자화는 전류가 종래의 핀드층(14')에서부터 종래의 프리층(18')으로 이동할 때(전도 전자는 반대 방향으로 이동함) 종래의 핀드층(14')의 자화에 평행한 방향에서부터 종래의 핀드층(14')의 자화에 평행하지 않은 방향으로 스위칭될 수 있다.
임계 전류(Ic)의 크기는 Jounal of Magnetism and Magnetic Materials, vol. 159, p. L1-L5(1996)에 J.C. Slonczewski가 게재한 "Current-driven Excitation of Magnetic Multilayers"에 개시된 우세한 스핀 전달 스핀-토크 모델을 이용하여 결정되며, 이에 대해서는 Phys. Rev. B 67, 174402(2003)에 J. Grollier 등이 게재한 "Field dependence of magnetization reversal by spin transfer"에 보다 상세히 개시되어 있다. Slonczewski의 모델에 따르면, 스핀 전달 스택의 프리층에 대한 스위칭 전류 밀도(Ic)는 다음에 비례한다:
αtMs[Heff-2πMs]/g(θ)
여기서,
α = 현상적인 길버트(Gilbert) 완충 파라미터;
t = 프리층의 두께
Ms = 프리층의 포화 자화
Heff = 프리층에 대한 유효 필드
g(θ) 는 스핀-전달 효율을 반영함.
유효 필드(Heff)는 외부 자기 필드, 평면 내의 형상 이방성 필드 및 평면 외부의 (수직) 이방성, 및 이극성 변화 필드를 포함한다. 수직 이방성은 통상적으로 결정 이방성으로부터 발생한다. g(θ) 용어는 종래의 핀드층(14') 및 종래의 프리층(18')의 자화에 대한 상대적인 각 방향에 의존한다.
따라서, 임계 전류(Ic)는 종래의 프리층(18')의 길버트 완충 파라미터(α)에 비례한다. 이는 (10)과 같은 종래의 스핀 밸브 자기저항 효과 부재 및 전류 제한 자기저항 효과 부재(10")의 스핀 전달에 동일하게 적용될 수 있다. 길버트 완충 파라미터(α)는 종래의 프리층 자화(18')에 의해 경험된 다이내믹 완충 레벨의 양을 측정하는 크기가 없는 파라미터이다. 잔류 인자들이 동일한 것으로 가정하면, α의 감소는 Ic의 감소에 비례하고, α의 증가는 Ic의 증가에 비례한다. 다층 구조물에 내장된 얇은 종래의 자기 프리층(18')의 경우에, 전체 완충 계수(α)는 대체로 세 개로 나뉘어 기여하게된다:
α = α0 + (δαout + δαin)t0/tf
여기서
α0 = 고유 완충 파라미터;
δαout = 예컨대 프리층(18')과 상부 콘택(20') 사이의 프리층의 외부 계면에서 발생하는 프로세스로부터 기원하는 표면 기여;
δαin = 예컨대 종래의 프리층(18')과 배리어층(16') 사이의 프리층의 내부 계면에서 발생하는 프로세스로부터 기원하는 표면 기여;
t0 = 임의의 스케일링 길이;
tf = 나노미터로 표현된 프리층의 두께
고유 완충 파라미터(α0)는 종래의 프리층(18')을 생성하는데 사용된 재료에만 의존한다. 임의의 스케일링 길이(t0)는 보편적으로 3 나노미터와 같게 얻어진다. 종래의 프리층(tf)의 두께는 나노미터로 표현된 프리층의 두께이다.
완충 파라미터(δαin)에 대한 내부 표면의 기여는 구조물의 세부 사항 및 종래의 프리층(18')과 종래의 배리어층(16') 사이 계면, 종래의 배리어층(16') 자체, 종래의 배리어층(16')과 종래의 핀드층(14') 사이의 계면, 및 종래의 핀드층(14')의 구성에 의존한다. 특히, 자성 부재(10')는 프리층(10')의 상부(외부) 계면에서 발생하는 "스핀 펌핑"으로 되돌아 갈 수 있는 (δαout)의 현저하고 유해한 기여를 경험할 수 있다. 스핀 펌핑 완충은 상부 콘택(20')으로 프리층을 남겨놓을 수 있는 자유 전자와의 교체 결합에 의해 종래의 프리층(18')의 시간 의존 자화로부터 각 모멘텀의 손실에 의해 발생한다. 이러한 효과는 예컨대 Phys. Rev. B 67, 140404(R)(2003)에 Y. Tserkovnyak 등의 "Dynamic stiffness of spin valves"에 상세하게 개시되어 있다. 이러한 스핀 펌핑 유도 완충은 프리층의 두께가 통상적으로 1부터 5 나노미터까지 이르는 종래의 공지된 자기저항 효과 박막 구조물에 대해 Ic를 원하는 레벨까지 감소시키는 능력의 제한 인자이다.
따라서, 비록 스핀 전달이 종래의 자성 부재(10/10'/10")를 스위칭하기 위한 메커니즘으로서 기능하지만, 당업자는 높은 전류 밀도가 통상적으로 종래의 자성 부재(10/10'/10")에 대한 스위칭을 유도하는데 필요하다. 특히, 스위칭 전류 밀도는 수 107 A/cm2 또는 그 이상의 정도이다. 따라서, 높은 기록 전류는 높은 스위칭 전류 밀도를 얻는데 사용된다. 높은 동작 전류는 고밀도 MRAM에 있어서 가열, 높은 전력 소모, 큰 트랜지스터 크기와 기타 문제와 같은 구조 문제를 야기한다.
따라서, 낮은 전류 밀도에서 스핀 전달을 이용하여 스위칭되고 적은 전력을 소모하는 부재를 갖는 자성 메모리 부재를 제공하기 위한 시스템 및 방법이 필요하다. 본 발명은 이러한 필요성에 관한 것이다.
본 발명은 자성 메모리에 사용될 수 있는 자성 부재를 제공 방법 및 시스템을 제공한다. 자성 부재는 핀드층, 스페이서층, 프리층, 및 스핀 배리어층을 포함한다. 스페이서층은 비자성체이고 핀드층과 프리층 사이에 존재한다. 프리층은 기록 전류가 자성 부재를 통과할 때 스핀 전달을 이용하여 스위칭될 수 있다. 프리층은 스페이서층과 스핀 배리어층 사이에 존재한다. 스핀 배리어층은 외부 표면 기여를 프리층의 완충 상수로 감소시키도록 구성된다. 일 태양에서, 스핀 배리어층은 높은 면적의 저항을 가지며 스핀 펌핑 유도 완충을 실질적으로 제거하도록 구성될 수 있다. 또 다른 태양에서, 자성 부재는 스핀 배리어층과 프리층 사이의 스핀 축적 층을 포함한다. 스핀 축적 층은 높은 전도율을 가지며 긴 스핀 산란 길이를 가질 수 있다.
본 명세서에 개시된 시스템과 방법에 따르면, 본 발명은 낮은 전류 밀도에 의해 스위칭될 수 있는 자성 부재를 제공하고 낮은 스위칭 전류 밀도의 부가 장점을 제공한다.
도 1A는 종래의 자성 부재인, 종래의 스핀 밸브의 도이다.
도 1B는 또 다른 종래의 자성 부재인, 종래의 스핀 터널링 정션의 도이다.
도 1C는 제 3 종래의 자성 부재인, 종래의 전류 제한 자기저항 효과 박막 구조물의 도이다.
도 2A는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재의 일부분에 대한 제 1 실시예이다.
도 2B는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재의 일부분에 대한 제 1 실시예의 또 다른 태양이다.
도 2C는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재의 일부분에 대한 제 1 실시예의 제 3 태양이다.
도 3A는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재의 일부분에 대한 제 2 실시예이다.
도 3B는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재의 일부분에 대한 제 2 실시예의 제 2 태양이다.
도 3C는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재의 일부분에 대한 제 2 실시예의 제 3 태양이다.
도 4는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재의 일 실시예를 제공하기 위한 본 발명에 따른 방법의 일 실시예에 대한 흐름도이다.
본 발명은 자성 부재 및 MRAM과 같은 자성 메모리의 개선에 관한 것이다. 하기 설명은 당업자가 본 발명을 실시하고 사용할 수 있도록 제시되며 특허출원서로서 및 그 요건에 맞게 제공된다. 바람직한 실시예들의 다양한 수정이 당업자에 의해 용이하게 이루어질 수 있으며 일반적인 원리는 다른 실시예들에도 적용될 수 있다. 따라서, 본 발명은 도시된 실시예들로 제한하고자 하는 것은 아니며, 개시된 원리와 특징에 폭넓게 부합되는 범위까지 이른다.
본 발명은 자성 메모리에 사용될 수 있는 자성 부재를 제공 방법 및 시스템을 제공한다. 자성 부재는 핀드층, 스페이서층, 프리층, 및 스핀 배리어층을 포함한다. 스페이서층은 비자성체이고 핀드층과 프리층 사이에 존재한다. 프리층은 기록 전류가 자성 부재를 통과할 때 스핀 전달을 이용하여 스위칭될 수 있다. 프리층은 스펭이서층과 스핀 배리어층 사이에 존재한다. 스핀 배리어층은 외부 표면 기여가 프리층의 완충 상수까지 감소되도록 구성된다. 일 태양에서, 스핀 배리어층은 높은 지역의 저항을 가지며 스핀 펌핑 유도 완충을 실질적으로 제거하도록 구성될 수 있다. 또 다른 태양에서, 자성 부재는 스핀 배리어층과 프리층 사이의 스핀 축적 층을 포함한다. 스핀 축적 층은 높은 전도율을 가지며 긴 스핀 산란 길이를 가질 수 있다.
본 발명은 특정 자성 메모리와 임의의 구성요소를 갖는 특정 자성 부재의 관점에서 설명된다. 그러나, 당업자는 이러한 방법과 시스템이 상이한 및/또는 추가의 구성요소를 갖는 다른 자성 메모리 부재 및/또는 상기한 및/또는 본 발명과 부합하지 않는 다른 특징을 갖는 다른 자성 메모리에도 유효하게 동작한다는 것을 알 것이다. 본 발명은 스핀 전달 현상에 대한 전류 이해의 관점에서 설명된다. 결과적으로, 당업자는 본 발명의 방법과 시스템 작동의 이론적인 설명이 이러한 스핀 전달의 전류 이해에 기초하여 이루어진다는 것을 알 것이다. 당업자는 본 발명의 방법 및 시스템이 기판에 대해 특정한 관계를 갖는 구조물과 관련하여 설명된다는 것을 알 것이다. 예컨대, 도면에 도시된 것처럼, 구조물의 하부는 통상적으로 구조물의 상부보다 하부 기판에 가깝다. 그러나, 당업자는 본 발명의 방법과 시스템이 기판에 대한 다른 관계인 다른 구조물과 부합한다는 것을 알 것이다. 또한, 본 발명의 방법과 시스템은 합성 및/또는 간단한 층의 관점에서 설명된다. 그러나, 당업자는 이러한 층들이 다른 구조를 가질 수 있다는 것을 알 것이다. 예컨대, 본 발명의 방법과 시스템은 간단한 프리층과 관련하여 설명되지만, 본 발명은 합성된 프리층과 함께 사용될 수 있다. 또한, 본 발명은 특정 층들을 갖는 자성 부재와 함께 사용된다. 그러나, 당업자는 본 발명과 부합하지 않는 추가의 및/또는 상이한 층들이 사용될 수 있다는 것을 알 것이다. 더구나, 임의의 구성요소들이 강자성체들로서 개시되었다. 그러나, 여기서 사용된 것처럼, 강자성이란 용어는 페리자성 또는 유사한 구조물을 포함한다. 따라서, 여기서 사용된 것처럼, "강자성"이란 용어는 강자성체 및 페리자성체로 제한되지 않는다. 또한 본 발명은 간단한 부재들과 함께 사용된다. 그러나, 당업자는 본 발명이 다수의 부재, 비트라인, 워드라인을 갖는 자성 메모리의 사용과 부합된다는 것을 알 것이다. 본 발명은 낮은 스위칭 전류 밀도를 제공하기 위해 특정 메커니즘, 프리층에 대한 감소된 완충 상수와 함께 설명된다. 그러나, 당업자는 개시된 방법과 시스템이 낮은 포화 자화 프리층과 같은 스위칭 전류 밀도를 감소시키기 위해 다른 메커니즘과 함께 결합될 수 있다는 것을 알 것이다.
본 발명에 따른 방법과 시스템을 예시하기 위해, 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재(100)의 일부분에 대한 일 실시예를 도시하는 도 2A를 참조한다. 자성 부재(100)는 CPP 구성에서 MRAM과 같은 자성 메모리에 사용된다. 따라서, 자성 부재(100)는 절연 트랜지스터(미도시)를 포함하는 메모리 셀 및 기타 자성 메모리의 구성에 사용될 수 있다. 더구나, 자성 부재(100)는 자성 부재(100)의 상부 및 하부 각각 부근의 두 개의 단자(102 및 104)를 이용한다. 그러나, 또 다른 수의 단자, 예컨대 자성 부재 중앙 부근의 제 3 단자를 사용할 수 있다. 자성 부재(100)는 핀드층(120), 스페이서층(130), 및 프리층(140)을 포함한다. 자성 부재(100)는 대체로 핀드층(120)의 자화(122)를 피닝하는데 사용된 피닝층(110)과 시드층(미도시) 및 캡핑층(미도시)을 포함한다. 또한, 자성 부재(100)는 프리층(140)이 스핀 전달을 이용하여 기록될 수 있게 구성된다. 바람직한 실시예에서, 프리층(140)의 폭(w)과 같은 측방 치수는 작으며 바람직하게는 200 나노미터보다 작다. 게다가, 프리층(140)이 프리층(140)의 평면에서 자화 용이축(easy axis)을 갖는다.
피닝층(110)은 바람직하게 교체 결합을 통해 핀드층(120)의 자화(122)를 피닝하는 AFM층(110)이다. 핀드층(120)은 강자성체이다. 일 실시예에서 핀드층(120)은 합성이다. 이러한 실시예에서, 핀드층(120)은 비자성체층에 의해 분리된 강자성층이고 강자성층이 평행하지 않게 정렬하도록 구성된다. 핀드층(120)은 자성 부재(100)의 성능을 개선하는데 사용된 다른 특징을 가질 수 있다. 스페이서층(130)은 비자성체이다. 일 실시예에서, 스페이서층(130)은 도전성이며 예컨대 Cu를 포함한다. 또 다른 실시예에서, 스페이서층(130)은 알루미나와 같은 절연체를 포함하는 배리어층이다. 이러한 실시예에서, 배리어층(130)은 전하 캐리어가 프리층(140)과 핀드층(120) 사이에서 터널링할 수 있게 구성된다. 또 다른 실시예에서, 스페이서층(130)은 전류 제한층이다. 따라서, 스페이서층(130)은 도 1A,1B,1C에 각각 도시된 스페이서층(16,16',16")에 대응할 수 있다. 도 2A를 다시 참조하면, 자성 부재(100)는 전류 제한 자기저항 구조물일 수 있다.
프리층(140)은 강자성체이다. 상기 설명처럼, 프리층(140)은 바람직하게 프리층(140)의 자화(142)가 핀드층(120)의 자화(122)에 평행하거나 평행하지 않을 때 안정적이 되도록 약간의 형상 이방성을 갖는다. 또한, 프리층(140)은 도 2A에 도시된 것처럼 간단하거나, 합성일 수 있다.
또한 자성 부재(100)는 스핀 배리어층(150)을 포함한다. 스핀 배리어층(150)은 프리층의 완충 상수(α)에 대한 외부 표면 기여를 감소시키도록 구성된다. 스핀 배리어층(150)은 바람직하게 큰 면적 저항(rb)을 갖는다. 바람직한 실시예에서, 큰 면적 저항은 적어도 0.1Ω㎛2 이다. 도시된 실시예에서, 스핀 배리어층(150)은 절연 매트릭스(154) 내에 전도성 채널(152)을 갖는 전류 제한층이다. 완충 상수에 대한 외부 표면 기여를 감소시키는 스핀 배리어층(150)의 존재로 인해, 프리층(140)의 자화(142)가 스위칭되는 임계 전류는 감소한다.
스핀 배리어층(150)의 효과는 상기 설명한 우세한 스핀 전달 스핀-토크 모델을 이용하여 이해될 수 있다. 특히, 스핀 배리어층(150)은 프리층(140)의 외부 계면을 바꾸고 이로써 완충 파라미터(δαout)에 대한 외부 표면의 기여를 전체 완충 파라미터까지 감소시키는데 사용된다. 따라서, 임계 전류는 감소한다.
스핀 배리어층(150)에 의한 임계 전류의 감소를 설명하기 위해, 슬론크제프스키(Slonczewski)의 모델이 참조된다. 이러한 모델에 따르면, 스핀 전달 스택의 프리층에 대한 임계 전류(Ic)는 프리층(140)의 현상적인 길버트 완충 파라미터인 α에 비례한다. 상기 설명처럼, 다중층 구조물 내에 매립된 얇은 자기 프리층(140)에 있어서, 전체 완충 계수(α)는 대체로 3개의 기여로 나눠어진다는 것으로 보여졌다: α = α0 + (δαout + δαin)t0/tf .
고유 완충 파라미터(α0)는 프리층(140)에 사용된 재료(들)에 의존하기 때문에, 고유 완충 파라미터는 대체로 임계 전류를 감소시키기 위한 공학에 사용될 수 있다. 완충 파라미터(δαin)에 대한 표면 기여는 구조물의 세부 사항 및 프리층(140)과 스페이서층(130) 사이의 계면, 스페이서층(130) 자체, 스페이서층(130)과 핀드층(120) 사이의 계면, 및 핀드층(120)의 구성에 의존한다. 이러한 다양한 부재(120,130,140)의 구성 및 구조는 대체로 여러 다른 제한과 관련하여 최적화된다. 예컨대, 이러한 제한은 자성 부재(100)의 자기저항 효과의 최대화, 원하는 적절한 범위로 자성 부재(100)의 면적 저항 및 다른 제한들의 조절을 포함한다. 따라서, 결과적인 (δαin)는 대체로 있는 그대로 얻어진다.
한편, 다른 중요한 특성들에 나쁜 영향을 주지 않고 프리층(140)의 외부 계면을 바꾸는 것이 가능하다. 특히, 스핀 배리어층(150)은 프리층(140)의 외부 계면을 바꾸고 이로써 완충 파라미터(δαout)에 대한 외부 표면 기여의 전체 완충 파라미터에 대한 기여를 감소시키는데 사용된다. 본 출원과 관련하여, 완충 파라미터에 대한 외부 표면 기여의 감소는 이러한 기여(δαout)가 프리층(140)에서 보다 작게 하는 것을 보장한다.
본 발명의 바람직한 실시예에서, 스핀 배리어층(150)은 큰 면적 저항(rb), 적어도 0.1Ω㎛2 를 갖는다. 이러한 높은 면적 저항은 스핀 배리어층(150)을 가로지르는, 프리층(140)의 시간 의존 자화와 외부 전극(104)의 전도 전자 사이의 결합을 감소시킨다. 따라서, 이러한 결합은 더 이상 프리층(150)의 자화의 완충에 현저하게 기여하지 않는다. 달리 말하면, 스핀 배리어층(150)의 높은 면적 저항은 스핀 펌핑 유도 추가 완충의 유효 제거 및 이로써 완충 파라미터(δαout)에 대한 표면 기여의 감소를 유발한다. 따라서, 프리층 자화(142)를 스위칭시키는데 필요한 임계 전류 크기(Ic)의 유익한 감소가 얻어진다.
도 2A에 도시된 자성 부재(100)에서, 스핀 배리어층(150)은 전류 제한 스핀 배리어층이다. 스핀 배리어층(150)은 층(150)의 평면을 가로질러 불균일한 얇은 층이다. 따라서 스핀 배리어층(150)은 전도성 채널(152)로 불리는 금속 (오믹) 도전 영역 및 절연 매트릭스(154)로 불리는 높은 저항 영역을 갖는다. 절연 매트릭스(154)는 절연 영역이거나 전도성 채널(152)에 비해 높은 저항을 간단히 가질 수 있다. 그 결과, 스핀 배리어층(150)을 통한 전류의 전도는 전도성 채널(152)로 우세하게 한정된다. 자성 부재(100)에서, 스핀 배리어층(150)의 면적 저항은 전도성 채널(152)의 크기와 밀도를 바꿈으로써 조절될 수 있으며, 이로써 rb 에 대한 원하는 사양이 비교적 용이하게 충족될 수 있게 한다.
자성 부재(100)의 바람직한 실시예에서, 전류 제한 스핀 배리어층(150)은 0.2 내지 5 mm 사이의 두께를 갖는다. 또한 바람직한 실시예에서, 스핀 배리어층(150)은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 및 Ni로 이루어진 그룹 중에서 선택된 하나 이상의 재료의 산화물로부터 대부분 만들어진다. 전도성 채널(152)은 산소의 낮은 원자 농도의 영역에 해당할 수 있다. 바람직한 실시예에서 30 퍼센트 이하의 산소 원자 농도의 영역이 전도성 채널(152)이 되도록 고려될 수 있다. 절연 매트릭스(154)인 높은 저항의 영역은 산소의 높은 원자 농도의 영역에 해당할 수 있다. 바람직한 실시예에서, 절연 매트릭스(154)는 40 퍼센트 이상의 원자 산소 농도의 영역에 대응한다. 특히, 스핀 배리어층(150)을 가로지른 산소 원자 농도의 측방 요동(fluctuation)은 자성 부재(들)의 스핀 배리어층(150)에 추가하거나 쉽게 산화되지 않는 산소 차단제에 의해 유도될 수 있다. 예컨대, 전도성 채널(152)은 Cu, Ag, Au, Pt, Pd, Ir, 및 Os로 이루어진 그룹 중에서 선택된 원소(들)을 포함할 수 있다.
전류 제한 스핀 배리어층(150)의 대안적인 실시예에서, 전류 제한 스핀 배리어층(150)은 0.2 내지 5 nm 사이의 두께를 갖는다. 또한 이러한 실시예에서, 스핀 배리어층(150)은 대부분 Al, B, Si, Ge, Ti로 구성된 그룹으로부터 선택된 원소들(매트릭스 원소들)의 질화물로 제조된다. 전도성 채널(152)은 낮은 질소 원자 농도의 영역에 해당한다. 바람직한 실시예에서, 전도성 채널(152)은 30 퍼센트 이하의 질소 원자 농도의 영역에 해당한다. 절연 매트릭스(154)는 바람직하게 원자 질소 농도가 40 퍼센트 이상인 높은 저항의 영역에 해당한다. 특히, 스핀 배리어층(150)을 가로지르는 질소 원자 농도의 측방 요동은 금속 원소의 스핀 배리어층(150)의 추가 또는 질소와 쉽게 반응하지 않는 질소 차단제에 의해 유도될 수 있다. 예컨대, 원소(들)은 Cu, Ag, Au, Pt, Pd, Ir, 및 Os로 이루어진 그룹 중에서 선택된다.
동작시, 판독 및 기록을 위해 상이한 전류가 사용된다. 판독시, 낮은 판독 전류가 사용된다. 예컨대, 1 내지 500 마이크로암페어 사이의 전류가 판독 전류로서 사용될 수 있다. 이러한 판독 전류는 자성 부재(100)의 상태를 결정하지만 프리층(140)의 스핀 전달 유도 스위칭을 발생시키지 않는다. 기록시, 임계 전류(Ic)와 적어도 동일한 기록 전류는 자성 부재(100)에 기록하기 위해 적절한 방향(즉 도 2A의 위 또는 아래)으로 인가된다. 따라서, 프리층(140)의 자화(142)는 핀드층(120)의 자화(122)에 평행하거나 평행하지 않게 스위칭될 수 있다. 이러한 기록 전류는 10 내지 2000 마이크로암페어 사이일 수 있다.
따라서, 스핀 배리어층(150)은 프리층의 완충 상수(α)에 대한 외부 표면 기여를 감소시킨다. 그 결과, 프리층(140)의 자화(142)가 스위칭되는 임계 전류는 감소한다. 따라서, 자화 부재(100)의 성능은 개선될 수 있다.
도 2B는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재(100')의 일부분에 대한 제 1 실시예의 또 다른 태양을 도시한다. 자성 부재(100')의 구성요소는 자성 부재(100)와 유사하다. 따라서, 자성 부재(100')의 일부분은 자성 부재(100)과 유사하게 명칭이 부여된다. 따라서, 자성 부재(100')는 바람직하게 AFM층인 피닝층(110'), 핀드층(120'), 스페이서층(130'), 프리층(140'), 및 스핀 배리어층(150')을 포함한다. 전류는 바람직하게 전극(102' 및 104')를 이용하여 CPP 구성에서 이동한다. 스페이서층(130')은 도전층, 터널링 배리어층, 또는 전류 제한층을 포함하는 다양한 형태를 갖는다. 따라서, 자성 부재(100')의 층은 실질적으로 동일하고 자성 부재(100)의 층과 유사한 방식으로 기능한다.
스핀 배리어층(150')은 스핀 배리어층(150)과 유사한 방식으로 기능하지만, 스핀 배리어층(150)의 구조는 다르다. 특히, 스핀 배리어층(150')은 얇은 절연층, 반도체층, 또는 기타 유사한 층을 포함하는 터널링 배리어이다. 따라서, 스핀 배리어층(150')을 통과하는 전류의 도전은 전자 터널링, 전자 호핑(hopping) 및/또는 열적 활성화 도전에 의해 가능하다. 이러한 자성 부재(100')에서, 스핀 배리어층(150')의 면적 저항은 스핀 배리어층(150')의 두께 및 구성을 바꿈으로써 조절될 수 있다. 따라서, rb 에 대해 원하는 사용이 충족될 수 있다.
자성 부재(100')의 바람직한 실시예에서, 스핀 배리어층(150')은 0.2 내지 5 nm 사이의 두께를 갖는다. 또한 바람직한 실시예에서, 스핀 배리어층은 대부분 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 또는 Ni로 이루어진 그룹 중에서 선택된 원소의 산화물로 이루어진다. 자성 부재(100')의 대안적인 실시예에서, 스핀 배리어층(150')은 0.2 내지 5 nm 사이의 두께를 가지며, 대부분 A, B, Si, Ge, Ti로 이루어진 그룹 중에서 선택된 원소(들)의 질화물로 만들어진다. 또 다른 실시예에서, 스핀 배리어층(150')은 대부분 반도체 재료로 만들어진다. 이러한 자성 부재(100')에서, 스핀 배리어층(150')은 바람직하게 0.2 내지 5 nm 사이의 두께를 갖는다. 이러한 실시예에서 사용된 반도체 재료는 바람직하게 Si, Ge, Ga, Cd, Te, Sb, In, Al, As, Hg, 및 C로 구성된 그룹 중에서 선택된 원소(들)로 만들어진다.
스핀 배리어층(150')은 프리층의 완충 상수(α)에 대한 외부 표면 기여를 감소시킨다. 스핀 배리어층(150')은 상기 설명한 거과 유사한 방식으로 완충 상수에 대한 외부 표면 기여를 감소시키기 때문에, 프리층(140')의 자화(142')가 스위칭되는 임계 전류가 감소된다. 따라서, 자성 부재(100')의 성능은 향상될 수 있다.
도 2C는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재(100")의 일부분에 대한 제 1 실시예의 제 3 태양을 도시한다. 자성 부재(100")의 구성요소는 자성 부재(100)와 유사하다. 따라서, 자성 부재(100")의 일부분은 자성 부재(100 및 100')와 유사하게 명칭이 부여된다. 따라서, 자성 부재(100")는 바람직하게 AFM층인 피닝층(110'), 핀드층(120"), 스페이서층(130"), 프리층(140"), 및 스핀 배리어층(150")을 포함한다. 전류는 바람직하게 전극(102" 및 104")을 이용하여 CPP 구성에서 이동한다. 스페이서층(130")은 도전층, 터널링 배리어층 또는 전류 제한층을 포함한 여러 형태를 갖는다. 따라서, 자성 부재(100")의 층은 실질적으로 동일하고 자성 부재(100 및 100')의 층과 유사한 방식으로 기능한다.
스핀 배리어층(150")은 스핀 배리어층(150)과 같은 전류 제한 스핀 배리어층, 또는 스핀 배리어층(150')과 같은 터널링 스핀 배리어층일 수 있다. 따라서, 스핀 배리어층(150")은 스핀 배리어층(150 및 150')과 유사한 방식으로 기능한다. 그러나, 도시된 자성 부재(100")에서, 핀드층(120")과 프리층(140")은 합성이다. 따라서, 핀드층(120")은 바람직하게 Ru인 비자성 스페이서층(126)에 의해 분리된 강자성층(124 및 128)을 포함한다. 비자성 스페이서층(126)은 강자성층(124 및 128)의 자화(125 및 127) 각각이 반강자성적으로 결합하도록 구성된다. 유사하게, 프리층(140")은 바람직하게 Ru인 비자성 스페이서층(146)에 의해 분리된 강자성층(144 및 148)을 포함한다. 비자성 스페이서층(146)은 강자성층(144 및 148)의 자화(145 및 147)가 각각 반강자성적으로 결합하도록 구성된다.
따라서, 상기 설명한 것과 유사한 방식으로, 스핀 배리어층(150")은 프리층(140")의 완충 상수(α)에 대한 외부 표면 기여를 감소시킨다. 그 결과, 프리층(140")의 자화(142")가 스위칭되는 임계 전류는 감소한다. 따라서, 자기 전류(100")의 성능은 향상될 수 있다.
도 3A는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재(200)의 일부분에 대한 제 2 실시예를 도시한다. 자성 부재(200)는 바람직하게 CPP 구성에서 MRAM과 같은 자성 메모리에 사용된다. 따라서, 자성 부재(200)는 절연 트랜지스터(미도시)뿐만 아니라 자성 메모리의 다른 구성을 포함한 메모리 셀에 사용될 수 있다. 더구나, 자성 부재(200)는 바람직하게 자성 부재(200)의 상부 및 하부 각각의 부근에 2 개의 단자(202 및 204)를 이용한다. 그러나, 또 다른 수의 단자, 예컨대 자성 부재의 중심 부근의 제 3 단자를 사용할 수 있다. 자성 부재(200)는 핀드층(220), 스페이서층(230), 프리층(240), 스핀 축적 층(250), 및 스핀 배리어층(260)을 포함한다. 또한 자성 부재(200)는 대체로 핀드층(220)의 자화(222)를 피닝하는데 사용된 피닝층(210)뿐만 아니라 시드층(미도시)과 캡핑층(미도시)을 포함한다. 게다가, 자성 부재(200)는 프리층(240)이 스핀 전달을 이용하여 기록될 수 있도록 구성된다. 바람직한 실시예에서, 프리층(240)의 폭(w)과 같은 측방 치수는 작으며 바람직하게 200 나노미터 이하이다. 게다가, 프리층(240)이 프리층(240)의 평면에서 자화용이 축(easy axis)을 갖도록 측방 치수들 간에 약간의 차이가 제공된다.
피닝층(210)은 교체 결합을 통해 핀드층(220)의 자화(222)를 피닝하는 AFM층(210)이다. 핀드층(220)은 강자성체이다. 일 실시예에서 핀드층(220)은 합성이다. 이러한 실시예에서, 핀드층(220)은 바자성층에 의해 분리된 강자성층들을 포함하고 강자성층들이 평행하지 않게 정렬하도록 구성된다. 핀드층(220)은 자성 부재(200)의 성능을 향상시키는데 사용된 다른 특징을 가질 수 있다. 스페이서층(230)은 비자성체이다. 일 실시예에서, 스페이서층(230)은 예컨대 Cu를 포함하는 도전성이다. 또 다른 실시예에서, 스페이서층(230)은 알루미나와 같은 절연체를 포함하는 배리어층이다. 이러한 실시예에서, 배리어층(230)은 전하 캐리어가 프리층(240)과 핀드층(220) 사이를 터널링할 수 있게 구성된다. 또 다른 실시예에서, 스페이서층(230)은 전류 제한층이다. 따라서, 스페이서층(230)은 도 1A,1B,1C에 도시된 스페이서층(16,16',16")에 각각 대응한다. 도 2A를 다시 참조하면, 자성 부재(200)는 전류 제한 자기저항 구조물이 될 수 있다.
프리층(240)은 강자성체이다. 상기 설명처럼, 프리층(240)은 프리층(240)의 자화(242)가 핀드층(220)의 자화(222)에 평행하거나 평행하지 않을 때 안정적이도록 약간의 이방성 모양을 갖는다. 또한, 프리층(240)은 도 2A에 도시된 것처럼 간단하거나 합성일 수 있다.
또한 자성 부재(200)는 스핀 축적층(250)과 스핀 배리어층(260)을 포함한다. 스핀 축적층(250)과 스핀 배리어층(260)의 결합은 프리층(240)의 외부 계면을 바꾸고 이로써 완충 파라미터(δαout)에 대한 외부표면의 기여의 전체 완충 파라미터에 대한 기여를 감소시키는데 사용된다. 따라서, 스핀 배리어층(260)과의 결하된 스핀 축적층(250)은 프리층(240)의 완충 상수(α)에 대한 외부 표면 기여를 감소시킨다. 그 결과, 프리층(240)의 자화(242")가 스위칭되는 임계 전류는 감소된다. 따라서, 자성 부재(200)의 성능은 개선될 수 있다.
스핀 축적층(250)과 스핀 배리어층(260)의 기능은 하기에 설명된다. 스핀 축적층(250)은 높은 전도도를 갖는다(즉 금속이다). 또한, 바람직한 실시예에서, 스핀 축적층(250)은 매우 긴 스핀 플립 산란 시간, 또는 동일하게 긴 스핀 확산 길이를 갖는다. 본 발명의 바람직한 실시예에서, 스핀 축적층(250)은 매우 긴 스핀 확산 길이를 나타내는 것으로 알려진 Al, Cu, 또는 Ag와 같이 매우 순수하고, 비교적 작은 원자 질량을 가지며 높은 도전성 금속으로 제조된다. 실온에서 이러한 금속층에서 "긴" 스핀 확산 길이에 대한 통상적인 값은 40 나노미터 이상이다. 또한, 본 발명의 바람직한 실시예예에서, 스핀 축적층은 두께가 0.5 nm 내지 5nm 사이이고, 이는 스핀 축적층의 스핀 확산 길이보다 훨씬 작다. 스핀 축적층(250)의 매우 긴 스핀 확산 길이로 인해, 프리층(240)의 시간 의존 자화로부터 스핀 펌핑에 의해 스핀 축적층(250)으로 전달된 각 모멘텀은 오래 유지되고, 축적될 수 있다. 그 결과, 이렇게 축적된 각 모멘텀이 스핀 배리어층(260)을 향해 외부로 전달될 확률은 0이 아니다. 유사하게, 축적된 각 모멘텀이 프리층(240) 내부로 다시 전달될 확률은 0이 아니다.
스핀 배리어층(260)은 스핀 배리어층(150,150',150")과 유사하고, 따라서 유사하게 기능한다. 바람직한 실시예에서, 스핀 배리어층(260)은 큰 면적 저항(rb)을 갖는다. 특히, Ω㎛2으로 표현된 스핀 배리어층(260)의 면적 저항은 무한 적(dimensionless product)(gr ↑↓rb)이 10 보다 클 정도로 충분히 크다. 양(gr ↑↓)은 Ω-1㎛-2 으로 표현된 프리층(240)과 스핀 축적층(250) 사이의 계면의 스핀 혼합 전도성이다. 스핀 혼합 전도성은 자기저항 효과 막 구조물의 정전기 이론에 의해 정의되며, 이는 Phys. Rev. B 65, 220401(R)(2002)에 K. Xia 등이 게재한 "Spin torques in ferromagnetic/metal structures"에 상세히 개시되어 있다. 금속/금속 계면의 스핀 혼합 전도성의 값은 통상적으로 100 내지 1000 Ω-1㎛-2 이다. 따라서, 본 발명의 바람직한 실시예에서, 스핀 배리어층(260)은 0.01 Ω㎛2 보다 큰 면적 저항을 가지며 대략 10의 무한 적을 얻기 위해 0.1 Ω㎛2 보다 크다.
스핀 축적층(250)과 함께 사용된 큰 면적 저항 조건을 충족시키는 스핀 배리어층(260)을 이용하여, 스핀 축적층(250)에 축적된 각 모멘텀이 자기 프리층(240) 안으로 다시 전달될 확률은 스핀 배리어층(260)을 통해 외부로 전달될 확률보다 훨씬 커지게 된다. 달리 말하면, 스핀 축적층(250)에 축적된 각 모멘텀은 프리층(240)으로 되돌아가기 매우 쉽다. 이는 스핀 펌핑 유도 추가 완충의 유효 제거 및 이로써 완충 파라미터(δαout)에 대한 외부 표면 기여의 감소를 발생시킨다. 따라서, 프리층(240)의 자화를 스위칭시키는 임계 전류 크기(Ic)의 유익한 감소가 달성된다.
도시된 실시예에서, 스핀 배리어층(260)은 전류 제한층이다. 따라서, 스핀 배리어층(260)은 도 2A에 도시된 스핀 배리어층(150)과 유사하다. 다시 도 3A를 참조하면, 스핀 배리어층(260)은 층(260)의 평면을 가로질러 불균일한 얇은 층이다. 따라서 스핀 배리어층(260)은 전도성 채널(262)로 불리는 금속 (오믹) 도전 영역, 및 절연 매트릭스(264)로 불리는 높은 저항성 영역을 갖는다. 절연 매트릭스(264)는 실제로 절연 영역이거나 전도성 채널(262)에 비해 높은 저항만을 가질 수 있다. 그 결과, 스핀 배리어층(260)을 통과하는 전류의 도전은 전도성 채널(262)에 우세하게 한정된다. 자성 부재(200)에서, 스핀 배리어층(260)의 면적 저항은 전도성 채널(262)의 크기와 밀도를 바꿈으로써 조절되고, rb에 대한 원하는 사용이 비교적 용이하게 충족된다.
자성 부재(200)의 바람직한 실시예에서, 전류 제한 스핀 배리어층(260)은 0.2 내지 5 nm 사이의 두께를 갖는다. 또한 바람직한 실시예에서, 스핀 배리어층(260)은 대부분 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 및 Ni로 구성된 그룹 중에서 선택된 하나 이상의 재료의 산화물로 제조된다. 전도성 채널(262)은 낮은 산소 원자 농도의 영역에 해당한다. 바람직한 실시예에서 30 퍼센트 이하의 산소 원자 농도의 영역이 전도성 채널(262)이 되게 고려된다. 절연 매트릭스(264)인 높은 저항 영역은 높은 산소 원자 농도의 영역에 해당할 수 있다. 바람직한 실시예에서, 절연 매트릭스(264)는 40 퍼센트 이상의 상소 원자 농도의 영역에 해당한다. 특히, 스핀 배리어층(260)을 가로지른 산소 원자 농도의 측방 요동은 금속 원소(들)의 스핀 배리어층(260)에 추가하거나, 쉽게 산화되지 않는 산화 차단제에 의해 유도될 수 있다. 예컨대, 전도성 채널(262)은 Cu, Ag, Au, Pt, Pd, Ir, 및 Os로 구성된 그룹 중에서 선택된 원소(들)을 포함할 수 있다.
전류 제한 스핀 배리어층(260)의 대안적인 실시예에서, 전류 제한 스핀 배리어층(260)은 바람직하게 0.2 내지 5 nm 사이의 두께를 갖는다. 또한 이러한 실시예에서, 스핀 배리어층(260)은 대부분 Al, B, Si, Ge, Ti 로 구성된 그룹 중에서 선택된 원소들(매트릭스 원소들)의 질화물로 제조된다. 전도성 채널(262)은 낮은 질소 원자 농도의 영역에 해당한다. 바람직한 실시예에서, 전도성 채널(262)은 30 퍼센트 이하의 질소 원자 농도의 영역에 해당한다. 절연 매트릭스(264)는 바람직하게 질소 원자 농도가 40 퍼센트 이상인 높은 저항 영역에 해당한다. 또한, 스핀 배리어층(260)을 가로지른 질소 원자 농도의 측방 요동은 금속 원소의 스핀 배리어층(260)에 축가하거나, 질소와 쉽게 반응하지 않는 질소 차단제에 의해 유도된다. 예컨대, 원소(들)은 Cu, Ag, Au, Pt, Pd, Ir, 및 Os로 구성된 그룹 중에서 선택된다.
동작시, 판독 및 기록을 위해 상이한 전류가 사용된다. 판독시, 낮은 판독 전류가 사용된다. 예컨대, 1 내지 500 마이크로암페어 사이의 전류가 판독 전류로서 사용될 수 있다. 이러한 판독 전류는 자성 부재(200)의 상태를 결정할 수 있게 하지만 프리층(240)의 스핀 전달 유도 스위칭을 유발하지는 않는다. 기록시, 임계 전류(Ic)와 적어도 동일한 기록 전류가 자성 부재(200)에 기록하기 위해 적절한 방향(즉, 도 3A의 위 또는 아래)으로 인가된다. 따라서, 프리층(240)의 자화(242)는 핀드층(220)의 자화(222)에 평행하거나 평행하지 않게 스위칭될 수 있다. 이러한 기록 전류는 10 내지 2000 마이크로암페어 사이일 수 있다.
따라서, 스핀 각 모멘텀을 축적하는 스핀 축적층(250)과 축적된 스핀 각 모멘텀이 프리층(240)으로 되돌아갈 높은 확률을 갖게 하는 스핀 배리어층(260)의 결합은 프리층의 완충 상수(α)의 외부 표면 기여의 감소를 돕는다. 그 결과, 프리층(240)의 자화(242)가 스위칭되는 임계 전류는 감소된다. 따라서, 자성 부재(200)의 성능은 향상될 수 있다.
도 3B는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재(200')의 일부분에 대한 제 2 실시예의 또 다른 태양을 도시한다. 자성 부재(200')의 구성요소는 자성 부재(200)와 유사하다. 따라서, 자성 부재(200')의 일부분은 자성 부재(200)와 유사한 명칭이 부여된다. 따라서, 자성 부재(200')는 바람직하게 AFM층인 피닝층(210'), 핀드층(220'), 스페이서층(230'), 프리층(240'), 스핀 축적층(250'), 및 스핀 배리어층(260')을 포함한다. 전류는 전극(202' 및 204')을 이용하여 CPP 구성에서 이동한다. 스페이서층(230')은 도전층, 터널링 배리어층, 또는 전류 제한층을 포함한 다양한 형태를 갖는다. 따라서, 자성 부재(200')의 층은 실질적으로 동일하고 자성 부재(200)의 층과 유사한 방식으로 기능한다.
스핀 축적층(250')과 스핀 배리어층(260')의 결합은 스핀 축적층(250)과 스핀 배리어층(250)의 결합과 유사한 방식으로 기능하지만, 스핀 배리어층(260')의 구조는 상이하다. 특히, 스핀 배리어층(260')은 얇은 절연체, 반도체층 또는 기타 다른 유사한 층을 포함하는 터널링 배리어이다. 따라서 스핀 배리어층(260')을 통과하는 전류의 전도는 전자 터널링, 전자 호핑 및/또는 열적 활성화 전도에 의해 가능하다. 이러한 자성 부재(200')에서, 스핀 배리어층(260')의 면적 저항은 스핀 배리어층(260')의 두께와 구성을 바꿈으로써 조절될 수 있다. 따라서, rb에 대한 원하는 사양이 충족될 수 있다.
자성 부재(200')의 바람직한 실시예에서, 스핀 배리어층(260')은 0.2 내지 5 nm 사이의 두께를 갖는다. 또한 바람직한 실시예에서, 스핀 배리어층은 대부분 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 또는 Ni로 구성된 그룹 중에서 선택된 원소들의 산화물로 이루어진다. 자성 부재(200')의 대안적인 실시예에서, 스핀 배리어층(260')은 0.2 내지 5 nm 사이의 두께를 가지며, 대부분 A, B, Si, Ge, Ti로 구성된 그룹 중에서 선택된 원소(들)의 질화물로 제조된다. 또 다른 실시예에서, 스핀 배리어층(260')은 대부분 반도체 재료로 제조된다. 이러한 자성 부재(200')에서, 스핀 배리어층(260')은 바람직하게 0.2 내지 5 nm 사이의 두께를 갖는다. 이러한 실시예에 사용된 반도체 재료는 바람직하게 Si, Ge, Ga, Cd, Te, Sb, In, Al, As, Hg 및 C로 구성된 그룹 중에서 선택된 원소(들)로 제조된다.
스핀 축적층(250')과 스핀 배리어층(260')의 결합은 도 3A와 관련하여 상기 설명한 것과 유사한 방식으로 프리층(240')의 완충 상수(α)에 대한 외부 표면 기여를 감소시킨다. 스핀 배리어층(260')을 갖는 스핀 축적층(250')은 상기 설명한 것과 유사한 방식으로 완충 상수에 대한 외부 표면 기여를 감소시키기 때문에, 프리층(240')의 자화(242')가 스위칭되는 임계 전류는 감소된다. 따라서, 자성 부재(200')의 성능은 향상될 수 있다.
도 3C는 스핀 전달 스위칭을 위해 감소된 기록 전류 밀도를 갖는 본 발명에 따른 자성 부재(200")의 일부분에 대한 제 2 실시예의 제 3 태양을 도시한다. 자성 부재(200")의 구성요소는 자성 부재(200)와 유사하다. 따라서, 자성 부재(200")의 일부분은 자성 부재(200 및 200')와 유사하게 명칭이 부여된다. 따라서, 바람직하게 AFM층인 피닝층(210"), 핀드층(220"), 스페이서층(230"), 프리층(240"), 스핀 축적층(250"), 및 스핀 배리어층(260")을 포함한다. 전류는 전극(202" 및 204")을 이용하여 CPP 구성에서 이동한다. 스페이서층(230")은 도전층, 터널링 배리어층, 또는 전류 제한층을 포함한 다양한 형태를 갖는다. 따라서, 자성 부재(200")의 층은 실질적으로 동일하고 자성 부재(200 및 200')의 층과 유사한 방식으로 기능한다.
스핀 배리어층(260")은 스핀 배리어층(250)과 같은 전류 제한 스핀 배리어층, 또는 스핀 배리어층(250')과 같은 터널링 스핀 배리어층일 수 있다. 따라서, 스핀 축적층(250")과 결합된 스핀 배리어층(260")은 스핀 배리어층(250 및 250')과 유사한 방식으로 기능한다. 그러나, 도시된 자성 부재(200")에서, 핀드층(220")과 프리층(240")은 합성이다. 따라서, 핀드층(220")은 바람직하게 Ru인 비자성 스페이서층(226)에 의해 분리된 강자성층(224 및 228)을 포함한다. 비자성 스페이서층(226)은 강자성층(224 및 228)의 자화(225 및 227)이 각각 반강자성적으로 결합하도록 구성된다. 유사하게, 프리층(240")은 바람직하게 Ru인 비자성 스페이서층(246)에 의해 분리된 강자성층(244 및 248)을 포함한다. 비자성 스페이서층(246)은 강자성층(244 및 248)의 자화(245 및 247)가 반강자성적으로 결합하도록 구성된다.
따라서, 자성 부재(200)에 대해 상기 설명한 것과 유사한 방식으로, 스핀 배리어층(260") 및 스핀 축적층(250") 결합은 프리층(240")의 완충 상수(α)에 대한 외부 표면 기여를 감소시킨다. 그 결과, 프리층(240")의 자화(242")가 스위칭되는 임계 전류가 감소된다. 따라서, 자성 부재(200")의 성능은 향상될 수 있다.
따라서, 자성 부재(100,100',100",200,200',200")를 이용하여 대응하는 프리층(130,140',140",100',200,200')에 대한 자화 방향을 스위칭하기 위한 임계 전류는 감소한다. 따라서, 전력 소모가 개선될 뿐만 아니라 낮은 Ic에 의한 장점이 얻어질 수 있다.
도 4는 본 발명에 따른 자성 부재의 일 실시예를 제공하기 위해 본 발명에 따른 방법의 일 실시예에 따른 흐름도를 도시한다. 상기 방법(600)은 자성 부재(100,100',100",200,200',200")와 함께 설명된다. 핀드층(120,120',120",220,220' 및/또는 220")과 같은 핀드층이 단계(302)에 의해 제공된다. 일 실시예에서, 단계(302)는 합성 핀드층을 제공하는 단계를 포함한다. 스페이서층(130,130',130",230,230', 및/또는 230")은 단계(304)를 통해 제공된다. 단계(304)는 배리어층, 도전층, 또는 전류 제한층을 제공하는 단계를 포함할 수 있다. 프리층(140,140',140",240,240', 및/또는 240")은 단계(306)을 통해 제공된다. 스핀 축적층(240,240',또는 240")은 제조되는 실시예에 따라 단계(308)에 의해 선택적으로 제공된다. 일 실시예에서, 단계(308)은 높은 진공 증착 챔버에서 고순도 금속 타겟으로부터 스핀 축적층(250,250', 또는 250")을 스퍼터링하는 단계를 포함한다. 스핀 배리어층(150,150',150",260,260', 및/또는 260")은 단계(310)을 통해 제공된다. 따라서, 단계(310)는 스핀 확산층(150 또는 250)을 형성하는데 사용될 수 있다. 일 실시예에서, 단계(310)는 서브-모노층의 높은 진공 증착 챔버에서 선택된 산소 차단제의 고순도 타겟을 갖는 선택된 매트릭스 원소(들)의 고순도 타겟으로부터 선택된 매트릭스 원소(들)을 교대로 코-스퍼터링(co-sputtering)하는 단계를 포함한다. 코-스퍼터링은 선택된 비율과 선택된 전체 두께가 얻어지도록 조정된다. 이러한 실시예에서, 증착 후에 자연 산화가 수행된다. 또 다른 실시예에서, 단계(310)는 높은 진공 증착 챔버에서 선택된 매트릭스 원소(들)의 고순도 타겟 및 선택된 질소 차단제의 고순도 타겟으로부터 서브-모노층들을 교대로 반응성 코-스퍼터링하는 단계를 포함한다. 코-스퍼터링은 선택된 비율과 선택된 전체 두께가 얻어지도록 조정된다. 스퍼터링 가스로서 아르곤과 질소 혼합물을 이용하는 것은 매트릭스의 질화에 사용될 수 있다. 이러한 실시예들은 스핀 배리어층(150 또는 260)으로서 전류 제한층을 형성한다. 또 다른 실시예에서, 단계(310)는 높은 진공 증착 챔버에서 선택된 매트릭스 원소들)의 고순도 타겟으로부터 스퍼터링하고, 그 후 순수 산소의 정화된 분위기에서 자연 산화되어 터널링층(150' 또는 260')을 제공한다. 또 다른 터널 스핀 배리어층을 제공하기 위하여, 높은 진공 증착 챔버에서 스퍼터링 가스로서 아르곤과 질소의 혼합물을 이용하여 선택된 매트릭스 원소(들)의 고순도 타겟으로부터 반응 스퍼터링이 사용될 수 있다. 또 다른 터널 스핀 배리어층(150' 또는 160')은 높은 진공 증착 챔버에서 선택된 반도체 재료의 고순도 타겟으로부터 스퍼터링함으로써 제공될 수 있다. 자성 부재의 나머지 부분(들)과 대응하는 자성 메모리(명확히 도시안됨)가 제공된다. 따라서, 자성 부재(100,100',100",200,200',200")가 제공될 수 있다.
낮은 스위칭 전류 밀도에서의 스핀 전달을 이용하여 기록될 수 있는 자성 부재를 제공 방법과 시스템이 개시되었다. 비록 본 발명은 도시된 실시예에 따라 설명되었지만, 당업자는 본 발명의 사상과 범위 내에서 다양하게 변형되고 수정된 실시예들을 수행할 수 있을 것이다. 따라서, 당업자는 하기 청구항의 사상과 범위를 벗어나지 않고 다양하게 변형시킬 수 있을 것이다.

Claims (45)

  1. 자성 부재로서,
    핀드층;
    비자성체인 스페이서층;
    프리층 자화를 갖는 프리층; 및
    스핀 배리어층
    을 포함하고, 상기 스페이서층은 상기 핀드층과 상기 프리층 사이에 위치하고, 상기 프리층은 상기 스핀 배리어층과 상기 스페이서층 사이에 위치하며, 상기 스핀 배리어층은 상기 프리층의 완충 상수에 대한 외부 표면 기여를 감소시키도록 구성되고, 상기 자성 부재는 기록 전류가 상기 자성 부재를 통과할 때 상기 프리층 자화가 스핀 전달로 인해 스위칭될 수 있게 구성되는, 자성 부재.
  2. 제 1 항에 있어서,
    상기 스핀 배리어층은 0.1 Ω-㎛2 이상의 높은 면적 저항을 갖는 것을 특징으로 하는 자성 부재.
  3. 삭제
  4. 제 1 항에 있어서,
    상기 스핀 배리어층은 스핀 펌핑 유도 완충이 제거되게 구성되는 것을 특징으로 하는 자성 부재.
  5. 제 1 항에 있어서,
    상기 스핀 배리어층은 절연 매트릭스 내에 전도성 채널들을 포함하는 전류 제한(confined)층인 것을 특징으로 하는 자성 부재.
  6. 제 5 항에 있어서,
    상기 스핀 배리어층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 및 Ni를 포함하는 그룹에서 선택된 적어도 하나의 재료의 산화물을 포함하는 것을 특징으로 하는 자성 부재.
  7. 제 6 항에 있어서,
    상기 전도성 채널들은 상기 산화물이 30 원자% 미만의 산소인 영역들을 포함하는 것을 특징으로 하는 자성 부재.
  8. 제 6 항에 있어서,
    상기 스핀 배리어층은 Cu, Ag, Au, Pt, Pd, Ir 및 Os중 적어도 하나를 더 포함하는 것을 특징으로 하는 자성 부재.
  9. 제 5 항에 있어서,
    상기 스핀 배리어층은 Al, B, Si, Ge 및 Ti를 포함하는 그룹에서 선택된 적어도 하나의 재료의 질화물을 포함하는 것을 특징으로 하는 자성 부재.
  10. 제 9 항에 있어서,
    상기 전도성 채널들은 상기 질화물이 10원자% 미만의 질소인 영역들을 포함하는 것을 특징으로 하는 자성 부재.
  11. 제 9 항에 있어서,
    상기 스핀 배리어층은 Cu, Ag, Au, Pt, Pd, Ir, 및 Os중 적어도 하나를 더 포함하는 것을 특징으로 하는 자성 부재.
  12. 제 1 항에 있어서,
    상기 스핀 배리어층은 상기 스핀 배리어층을 통과하는 전도가 터널링, 호핑(hopping), 및 열적 활성화 전도중 적어도 하나를 포함하는 터널링 배리어인 것을 특징으로 하는 자성 부재.
  13. 제 12 항에 있어서,
    상기 스핀 배리어층은 절연체인 것을 특징으로 하는 자성 부재.
  14. 제 12 항에 있어서,
    상기 스핀 배리어층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co, 및 Ni를 포함하는 그룹에서 선택된 적어도 하나의 재료의 산화물을 포함하는 것을 특징으로 하는 자성 부재.
  15. 제 12 항에 있어서,
    상기 스핀 배리어층은 Al, B, Si, Ge 및 Ti를 포함하는 그룹에서 선택된 적어도 하나의 재료의 질화물을 포함하는 것을 특징으로 하는 자성 부재.
  16. 제 12 항에 있어서,
    상기 스핀 배리어층은 반도체인 것을 특징으로 하는 자성 부재.
  17. 제 16 항에 있어서,
    상기 스핀 배리어층은 Si, Ge, Cd, Te, Sb, In, Al, As, Hg 및 C의 그룹에서 선택된 적어도 하나의 재료를 포함하는 것을 특징으로 하는 자성 부재.
  18. 제 1 항에 있어서,
    상기 스페이서층은 도전체, 절연 배리어층, 또는 전류 제한층인 것을 특징으로 하는 자성 부재.
  19. 제 1 항에 있어서,
    상기 프리층은 제 1 강자성층, 제 2 강자성층, 및 상기 제 1 강자성층과 상기 제 2 강자성층 사이의 비자성 스페이서층을 포함하는 합성 프리층이고, 상기 비자성 스페이서층은 상기 제 1 강자성층과 상기 제 2 강자성층이 반강자성적으로 결합되게 구성되는 것을 특징으로 하는 자성 부재.
  20. 제 1 항에 있어서,
    상기 핀드층은 제 1 강자성층, 제 2 강자성층, 및 상기 제 1 강자성층과 상기 제 2 강자성층 사이의 비자성 스페이서층을 포함하는 합성 핀드층이고, 상기 비자성 스페이서층은 상기 제 1 강자성층과 상기 제 2 강자성층이 반강자성적으로 결합되게 구성되는 것을 특징으로 하는 자성 부재.
  21. 제 1 항에 있어서,
    상기 스핀 배리어층과 상기 프리층 사이에 위치하며 높은 전도도의 금속성인 스핀 축적층을 더 포함하는 것을 특징으로 하는 자성 부재.
  22. 제 21 항에 있어서,
    상기 스핀 축적층은 실온에서 40 나노미터 이상인 긴 스핀 확산 길이를 갖는 것을 특징으로 하는 자성 부재.
  23. 제 21 항에 있어서,
    상기 스핀 축적층은 Al, Cu, 또는 Ag를 포함하는 것을 특징으로 하는 자성 부재.
  24. 제 21 항에 있어서,
    상기 스핀 배리어층은 0.1 Ω-㎛2 이상의 높은 면적 저항을 갖는 것을 특징으로 하는 자성 부재.
  25. 제 21 항에 있어서,
    상기 스핀 배리어층은 스핀 펌핑 유도 완충이 제거되도록 구성되는 것을 특징으로 하는 자성 부재.
  26. 제 21 항에 있어서,
    상기 스핀 배리어층은 절연 매트릭스 내의 전도성 채널들을 포함하는 전류 제한층인 것을 특징으로 하는 자성 부재.
  27. 제 26 항에 있어서,
    상기 스핀 배리어층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co 및 Ni를 포함하는 그룹에서 선택된 적어도 하나의 재료의 산화물을 포함하는 것을 특징으로 하는 자성 부재.
  28. 제 27 항에 있어서,
    상기 전도성 채널들은 상기 산화물이 30원자% 미만의 산소인 영역들을 포함하는 것을 특징으로 하는 자성 부재.
  29. 제 27 항에 있어서,
    상기 스핀 배리어층은 Cu, Ag, Au, Pt, Pd, Ir 및 Os중 적어도 하나를 더 포함하는 것을 특징으로 하는 자성 부재.
  30. 제 26 항에 있어서,
    상기 스핀 배리어층은 Al, B, Si, Ge 및 Ti를 포함하는 그룹에서 선택된 적어도 하나의 재료의 질화물을 포함하는 것을 특징으로 하는 자성 부재.
  31. 제 30 항에 있어서,
    상기 전도성 채널들은 상기 질화물이 30원자% 미만의 질소인 영역들을 포함하는 것을 특징으로 하는 자성 부재.
  32. 제 30 항에 있어서,
    상기 스핀 배리어층은 Cu, Ag, Au, Pt, Pd, Ir 및 Os중 적어도 하나를 더 포함하는 것을 특징으로 하는 자성 부재.
  33. 제 21 항에 있어서,
    상기 스핀 배리어층은 상기 스핀 배리어층을 통과하는 전도가 터널링, 호핑, 및 열적 활성화 전도중 적어도 하나를 포함하는 터널링 배리어인 것을 특징으로 하는 자성 부재.
  34. 제 33 항에 있어서,
    상기 스핀 배리어층은 절연체인 것을 특징으로 하는 자성 부재.
  35. 제 33 항에 있어서,
    상기 스핀 배리어층은 Al, B, Si, Ge, W, Nb, Mo, Ta, V, Ti, Cr, Fe, Co 및 Ni를 포함하는 재료들의 그룹에서 선택된 적어도 하나의 재료의 산화물을 포함하는 것을 특징으로 하는 자성 부재.
  36. 제 33 항에 있어서,
    상기 스핀 배리어층은 Al, B, Si, Ge 및 Ti를 포함하는 그룹에서 선택된 적어도 하나의 재료의 질화물을 포함하는 것을 특징으로 하는 자성 부재.
  37. 제 33 항에 있어서,
    상기 스핀 배리어층은 반도체인 것을 특징으로 하는 자성 부재.
  38. 제 37 항에 있어서,
    상기 스핀 배리어층은 Si, Ge, Ga, Cd, Te, Sb, In, Al, As, Hg 및 C를 포함하는 그룹에서 선택된 적어도 하나의 원소를 포함하는 것을 특징으로 하는 자성 부재.
  39. 제 21 항에 있어서,
    상기 스페이서층은 도전체, 절연 배리어층, 또는 전류 제한층인 것을 특징으로 하는 자성 부재.
  40. 제 21 항에 있어서,
    상기 프리층은 제 1 강자성층, 제 2 강자성층, 및 상기 제 1 강자성층과 상기 제 2 강자성층 사이의 비자성 스페이서층을 포함하는 합성 프리층이고, 상기 비자성 스페이서층은 상기 제 1 강자성층과 상기 제 2 강자성층이 반강자성적으로 결합되게 구성되는 것을 특징으로 하는 자성 부재.
  41. 제 21 항에 있어서,
    상기 핀드층은 제 1 강자성층, 제 2 강자성층, 및 상기 제 1 강자성층과 상기 제 2 강자성층 사이의 비자성 스페이서층을 포함하는 합성 핀드층이고, 상기 바자성 스페이서층은 상기 제 1 강자성층과 상기 제 2 강자성층이 반강자성적으로 결합되게 구성되는 것을 특징으로 하는 자성 부재.
  42. 자성 부재를 제공하는 방법으로서,
    (a) 핀드층을 제공하는 단계;
    (b) 비자성체인 스페이서층을 제공하는 단계;
    (c) 프리층 자화를 갖는 프리층을 제공하는 단계; 및
    (d) 스핀 배리어층을 제공하는 단계
    를 포함하고, 상기 스페이서층은 상기 핀드층과 상기 프리층 사이에 위치하고, 상기 프리층은 상기 스핀 배리어층과 상기 스페이서층 사이에 위치하며, 상기 스핀 배리어층은 상기 프리층의 완충 상수에 대한 외부 표면 기여를 감소시키도록 구성되며, 상기 자성 부재는 기록 전류가 상기 자성 부재를 통과할 때 상기 프리층 자화가 스핀 전달로 인해 스위칭되게 구성되는, 자성 부재 제공 방법.
  43. 제 42 항에 있어서,
    (e) 상기 스핀 배리어층과 상기 프리층 사이에 위치하며 높은 전도도의 금속성인 스핀 축적층을 제공하는 단계
    를 더 포함하는 것을 특징으로 하는 자성 부재 제공 방법.
  44. 자성 부재로서,
    핀드층;
    비자성체인 스페이서층;
    프리층 자화를 갖는 프리층; 및
    스핀 배리어층
    을 포함하며, 상기 스페이서층은 상기 핀드층과 상기 프리층 사이에 위치하며, 상기 프리층은 상기 스핀 배리어층과 상기 스페이서층 사이에 위치하며, 상기 스핀 배리어층은 상기 프리층의 완충 상수에 대한 외부 표면 기여를 감소시키도록 구성되며, 상기 자성 부재는 기록 전류가 상기 자성 부재를 통과할 때 상기 프리층 자화가 스핀 전달로 인해 적어도 부분적으로 스위칭되게 구성되는, 자성 부재.
  45. 자성 부재를 제공하는 방법으로서,
    핀드층을 제공하는 단계;
    비자성체인 스페이서층을 제공하는 단계;
    프리층 자화를 갖는 프리층을 제공하는 단계; 및
    스핀 배리어층을 제공하는 단계
    를 포함하며, 상기 스페이서층은 상기 핀드층과 상기 프리층 사이에 위치하며, 상기 프리층은 상기 스핀 배리어층과 상기 스페이서층 사이에 위치하며, 상기 스핀 배리어층은 상기 프리층의 완충 상수에 대한 외부 표면 기여를 감소시키도록 구성되며, 상기 자성 부재는 기록 전류가 상기 자성 부재를 통과할 때 상기 프리층 자화가 스핀 전달로 인해 적어도 부분적으로 스위칭되게 구성되는, 자성 부재를 제공하는 방법.
KR1020067023595A 2004-05-11 2005-05-11 자성 부재 및 자성 부재 제공 방법 KR100869187B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/843,157 2004-05-11
US10/843,157 US7088609B2 (en) 2004-05-11 2004-05-11 Spin barrier enhanced magnetoresistance effect element and magnetic memory using the same

Publications (2)

Publication Number Publication Date
KR20070004094A KR20070004094A (ko) 2007-01-05
KR100869187B1 true KR100869187B1 (ko) 2008-11-18

Family

ID=35309235

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020067023595A KR100869187B1 (ko) 2004-05-11 2005-05-11 자성 부재 및 자성 부재 제공 방법

Country Status (7)

Country Link
US (1) US7088609B2 (ko)
EP (1) EP1745488B1 (ko)
JP (1) JP2007537608A (ko)
KR (1) KR100869187B1 (ko)
CN (1) CN1961377A (ko)
DE (1) DE602005022180D1 (ko)
WO (1) WO2005112034A2 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101301251B1 (ko) * 2010-11-16 2013-08-28 시게이트 테크놀로지 엘엘씨 포논-차단 절연층을 갖는 메모리 셀

Families Citing this family (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4144563B2 (ja) * 2003-07-11 2008-09-03 ティアック株式会社 ディスク装置
JP4406250B2 (ja) * 2003-09-24 2010-01-27 株式会社東芝 スピントンネルトランジスタ
US20110140217A1 (en) * 2004-02-26 2011-06-16 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
US6992359B2 (en) * 2004-02-26 2006-01-31 Grandis, Inc. Spin transfer magnetic element with free layers having high perpendicular anisotropy and in-plane equilibrium magnetization
US7672086B1 (en) * 2004-04-28 2010-03-02 Western Digital (Fremont), Llc Method and system for providing a magnetic element having a current confined layer
US7576956B2 (en) * 2004-07-26 2009-08-18 Grandis Inc. Magnetic tunnel junction having diffusion stop layer
US7224601B2 (en) * 2005-08-25 2007-05-29 Grandis Inc. Oscillating-field assisted spin torque switching of a magnetic tunnel junction memory element
US7777261B2 (en) * 2005-09-20 2010-08-17 Grandis Inc. Magnetic device having stabilized free ferromagnetic layer
US7859034B2 (en) * 2005-09-20 2010-12-28 Grandis Inc. Magnetic devices having oxide antiferromagnetic layer next to free ferromagnetic layer
US7973349B2 (en) 2005-09-20 2011-07-05 Grandis Inc. Magnetic device having multilayered free ferromagnetic layer
US20070085068A1 (en) * 2005-10-14 2007-04-19 Dmytro Apalkov Spin transfer based magnetic storage cells utilizing granular free layers and magnetic memories using such cells
JP5040105B2 (ja) 2005-12-01 2012-10-03 ソニー株式会社 記憶素子、メモリ
JP5049491B2 (ja) * 2005-12-22 2012-10-17 パナソニック株式会社 電気素子，メモリ装置，および半導体集積回路
US7430135B2 (en) * 2005-12-23 2008-09-30 Grandis Inc. Current-switched spin-transfer magnetic devices with reduced spin-transfer switching current density
US8183652B2 (en) * 2007-02-12 2012-05-22 Avalanche Technology, Inc. Non-volatile magnetic memory with low switching current and high thermal stability
US8058696B2 (en) * 2006-02-25 2011-11-15 Avalanche Technology, Inc. High capacity low cost multi-state magnetic memory
US8063459B2 (en) * 2007-02-12 2011-11-22 Avalanche Technologies, Inc. Non-volatile magnetic memory element with graded layer
US8508984B2 (en) * 2006-02-25 2013-08-13 Avalanche Technology, Inc. Low resistance high-TMR magnetic tunnel junction and process for fabrication thereof
US20070253245A1 (en) * 2006-04-27 2007-11-01 Yadav Technology High Capacity Low Cost Multi-Stacked Cross-Line Magnetic Memory
US8535952B2 (en) * 2006-02-25 2013-09-17 Avalanche Technology, Inc. Method for manufacturing non-volatile magnetic memory
US7732881B2 (en) * 2006-11-01 2010-06-08 Avalanche Technology, Inc. Current-confined effect of magnetic nano-current-channel (NCC) for magnetic random access memory (MRAM)
US8018011B2 (en) * 2007-02-12 2011-09-13 Avalanche Technology, Inc. Low cost multi-state magnetic memory
US8363457B2 (en) * 2006-02-25 2013-01-29 Avalanche Technology, Inc. Magnetic memory sensing circuit
US20080246104A1 (en) * 2007-02-12 2008-10-09 Yadav Technology High Capacity Low Cost Multi-State Magnetic Memory
US8084835B2 (en) * 2006-10-20 2011-12-27 Avalanche Technology, Inc. Non-uniform switching based non-volatile magnetic based memory
US20070246787A1 (en) * 2006-03-29 2007-10-25 Lien-Chang Wang On-plug magnetic tunnel junction devices based on spin torque transfer switching
JP4758812B2 (ja) * 2006-04-26 2011-08-31 株式会社日立製作所 スピン流狭窄層を備えたスピン蓄積素子及びその作製方法
US8120949B2 (en) * 2006-04-27 2012-02-21 Avalanche Technology, Inc. Low-cost non-volatile flash-RAM memory
US7782577B2 (en) * 2006-06-06 2010-08-24 Infineon Technologies Ag MRAM structure using sacrificial layer for anti-ferromagnet and method of manufacture
US7851840B2 (en) 2006-09-13 2010-12-14 Grandis Inc. Devices and circuits based on magnetic tunnel junctions utilizing a multilayer barrier
JP4380693B2 (ja) * 2006-12-12 2009-12-09 ソニー株式会社 記憶素子、メモリ
US7508042B2 (en) 2006-12-22 2009-03-24 Magic Technologies, Inc. Spin transfer MRAM device with magnetic biasing
JP2008166608A (ja) * 2006-12-28 2008-07-17 Tdk Corp スピンデバイス
US7869266B2 (en) * 2007-10-31 2011-01-11 Avalanche Technology, Inc. Low current switching magnetic tunnel junction design for magnetic memory using domain wall motion
US8542524B2 (en) * 2007-02-12 2013-09-24 Avalanche Technology, Inc. Magnetic random access memory (MRAM) manufacturing process for a small magnetic tunnel junction (MTJ) design with a low programming current requirement
US20090218645A1 (en) * 2007-02-12 2009-09-03 Yadav Technology Inc. multi-state spin-torque transfer magnetic random access memory
JP5143444B2 (ja) * 2007-02-13 2013-02-13 株式会社日立製作所 磁気抵抗効果素子、それを用いた磁気メモリセル及び磁気ランダムアクセスメモリ
JP5157268B2 (ja) * 2007-06-13 2013-03-06 株式会社日立製作所 スピン蓄積磁化反転型のメモリ素子及びスピンｒａｍ
US7957179B2 (en) 2007-06-27 2011-06-07 Grandis Inc. Magnetic shielding in magnetic multilayer structures
US7982275B2 (en) 2007-08-22 2011-07-19 Grandis Inc. Magnetic element having low saturation magnetization
US8100228B2 (en) * 2007-10-12 2012-01-24 D B Industries, Inc. Portable anchorage assembly
US20090097303A1 (en) * 2007-10-15 2009-04-16 Honeywell International Inc. MRAM with Resistive Property Adjustment
US7688615B2 (en) * 2007-12-04 2010-03-30 Macronix International Co., Ltd. Magnetic random access memory, manufacturing method and programming method thereof
FR2925725B1 (fr) * 2007-12-21 2011-03-25 Commissariat Energie Atomique Procede de modelisation d'une jonction tunnel magnetique a ecriture par courant polarise en spin
US8013406B2 (en) * 2008-01-02 2011-09-06 The Hong Kong University Of Science And Technology Method and apparatus for generating giant spin-dependent chemical potential difference in non-magnetic materials
US8802451B2 (en) 2008-02-29 2014-08-12 Avalanche Technology Inc. Method for manufacturing high density non-volatile magnetic memory
FR2929041B1 (fr) * 2008-03-18 2012-11-30 Crocus Technology Element magnetique a ecriture assistee thermiquement
US7936597B2 (en) * 2008-03-25 2011-05-03 Seagate Technology Llc Multilevel magnetic storage device
US8659852B2 (en) 2008-04-21 2014-02-25 Seagate Technology Llc Write-once magentic junction memory array
US7999336B2 (en) 2008-04-24 2011-08-16 Seagate Technology Llc ST-RAM magnetic element configurations to reduce switching current
US7852663B2 (en) 2008-05-23 2010-12-14 Seagate Technology Llc Nonvolatile programmable logic gates and adders
US7855911B2 (en) 2008-05-23 2010-12-21 Seagate Technology Llc Reconfigurable magnetic logic device using spin torque
US20090303779A1 (en) * 2008-06-05 2009-12-10 Young-Shying Chen Spin Torque Transfer MTJ Devices with High Thermal Stability and Low Write Currents
US7804709B2 (en) 2008-07-18 2010-09-28 Seagate Technology Llc Diode assisted switching spin-transfer torque memory unit
US8223532B2 (en) * 2008-08-07 2012-07-17 Seagate Technology Llc Magnetic field assisted STRAM cells
US8054677B2 (en) 2008-08-07 2011-11-08 Seagate Technology Llc Magnetic memory with strain-assisted exchange coupling switch
US7935435B2 (en) * 2008-08-08 2011-05-03 Seagate Technology Llc Magnetic memory cell construction
US7881098B2 (en) 2008-08-26 2011-02-01 Seagate Technology Llc Memory with separate read and write paths
US7894248B2 (en) 2008-09-12 2011-02-22 Grandis Inc. Programmable and redundant circuitry based on magnetic tunnel junction (MTJ)
US8482966B2 (en) * 2008-09-24 2013-07-09 Qualcomm Incorporated Magnetic element utilizing protective sidewall passivation
US9929211B2 (en) * 2008-09-24 2018-03-27 Qualcomm Incorporated Reducing spin pumping induced damping of a free layer of a memory device
US7985994B2 (en) 2008-09-29 2011-07-26 Seagate Technology Llc Flux-closed STRAM with electronically reflective insulative spacer
US7826256B2 (en) 2008-09-29 2010-11-02 Seagate Technology Llc STRAM with compensation element
US7940551B2 (en) 2008-09-29 2011-05-10 Seagate Technology, Llc STRAM with electronically reflective insulative spacer
US7876603B2 (en) 2008-09-30 2011-01-25 Micron Technology, Inc. Spin current generator for STT-MRAM or other spintronics applications
US8310861B2 (en) 2008-09-30 2012-11-13 Micron Technology, Inc. STT-MRAM cell structure incorporating piezoelectric stress material
US7746687B2 (en) 2008-09-30 2010-06-29 Seagate Technology, Llc Thermally assisted multi-bit MRAM
US8102700B2 (en) 2008-09-30 2012-01-24 Micron Technology, Inc. Unidirectional spin torque transfer magnetic memory cell structure
US8487390B2 (en) * 2008-10-08 2013-07-16 Seagate Technology Llc Memory cell with stress-induced anisotropy
US8169810B2 (en) 2008-10-08 2012-05-01 Seagate Technology Llc Magnetic memory with asymmetric energy barrier
US8039913B2 (en) 2008-10-09 2011-10-18 Seagate Technology Llc Magnetic stack with laminated layer
US8089132B2 (en) 2008-10-09 2012-01-03 Seagate Technology Llc Magnetic memory with phonon glass electron crystal material
US7880209B2 (en) * 2008-10-09 2011-02-01 Seagate Technology Llc MRAM cells including coupled free ferromagnetic layers for stabilization
US8217478B2 (en) * 2008-10-10 2012-07-10 Seagate Technology Llc Magnetic stack with oxide to reduce switching current
US20100091564A1 (en) * 2008-10-10 2010-04-15 Seagate Technology Llc Magnetic stack having reduced switching current
US9165625B2 (en) * 2008-10-30 2015-10-20 Seagate Technology Llc ST-RAM cells with perpendicular anisotropy
US7829964B2 (en) * 2008-10-31 2010-11-09 Industrial Technology Research Institute Magnetic memory element utilizing spin transfer switching
US8045366B2 (en) 2008-11-05 2011-10-25 Seagate Technology Llc STRAM with composite free magnetic element
US7944738B2 (en) * 2008-11-05 2011-05-17 Micron Technology, Inc. Spin torque transfer cell structure utilizing field-induced antiferromagnetic or ferromagnetic coupling
US8043732B2 (en) 2008-11-11 2011-10-25 Seagate Technology Llc Memory cell with radial barrier
US7826181B2 (en) 2008-11-12 2010-11-02 Seagate Technology Llc Magnetic memory with porous non-conductive current confinement layer
US8289756B2 (en) 2008-11-25 2012-10-16 Seagate Technology Llc Non volatile memory including stabilizing structures
US7940600B2 (en) * 2008-12-02 2011-05-10 Seagate Technology Llc Non-volatile memory with stray magnetic field compensation
US7859892B2 (en) 2008-12-03 2010-12-28 Seagate Technology Llc Magnetic random access memory with dual spin torque reference layers
US8184476B2 (en) * 2008-12-26 2012-05-22 Everspin Technologies, Inc. Random access memory architecture including midpoint reference
US8553449B2 (en) * 2009-01-09 2013-10-08 Micron Technology, Inc. STT-MRAM cell structures
US7957182B2 (en) * 2009-01-12 2011-06-07 Micron Technology, Inc. Memory cell having nonmagnetic filament contact and methods of operating and fabricating the same
US7826259B2 (en) 2009-01-29 2010-11-02 Seagate Technology Llc Staggered STRAM cell
US8120126B2 (en) * 2009-03-02 2012-02-21 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8053255B2 (en) 2009-03-03 2011-11-08 Seagate Technology Llc STRAM with compensation element and method of making the same
US7834410B2 (en) * 2009-04-13 2010-11-16 Taiwan Semiconductor Manufacturing Company, Ltd. Spin torque transfer magnetic tunnel junction structure
US7936598B2 (en) * 2009-04-28 2011-05-03 Seagate Technology Magnetic stack having assist layer
US8455267B2 (en) * 2009-05-14 2013-06-04 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8363459B2 (en) * 2009-06-11 2013-01-29 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US7999338B2 (en) 2009-07-13 2011-08-16 Seagate Technology Llc Magnetic stack having reference layers with orthogonal magnetization orientation directions
US8183653B2 (en) 2009-07-13 2012-05-22 Seagate Technology Llc Magnetic tunnel junction having coherent tunneling structure
US10446209B2 (en) 2009-08-10 2019-10-15 Samsung Semiconductor Inc. Method and system for providing magnetic tunneling junction elements having improved performance through capping layer induced perpendicular anisotropy and memories using such magnetic elements
US8913350B2 (en) * 2009-08-10 2014-12-16 Grandis, Inc. Method and system for providing magnetic tunneling junction elements having improved performance through capping layer induced perpendicular anisotropy and memories using such magnetic elements
US20110031569A1 (en) * 2009-08-10 2011-02-10 Grandis, Inc. Method and system for providing magnetic tunneling junction elements having improved performance through capping layer induced perpendicular anisotropy and memories using such magnetic elements
US8558331B2 (en) * 2009-12-08 2013-10-15 Qualcomm Incorporated Magnetic tunnel junction device
US8238143B2 (en) * 2009-12-15 2012-08-07 Qualcomm Incorporated Magnetic tunnel junction device and fabrication
US8513749B2 (en) * 2010-01-14 2013-08-20 Qualcomm Incorporated Composite hardmask architecture and method of creating non-uniform current path for spin torque driven magnetic tunnel junction
KR101684915B1 (ko) 2010-07-26 2016-12-12 삼성전자주식회사 자기 기억 소자
KR101676809B1 (ko) 2010-08-13 2016-11-16 삼성전자주식회사 발진기 및 그 동작방법
KR101676808B1 (ko) 2010-08-25 2016-11-17 삼성전자 주식회사 발진기 및 그 동작방법
KR101701979B1 (ko) 2010-09-02 2017-02-03 삼성전자 주식회사 발진기 및 그 동작방법
KR101740485B1 (ko) 2010-09-16 2017-05-29 삼성전자 주식회사 발진기와 그 제조 및 동작방법
US8399941B2 (en) 2010-11-05 2013-03-19 Grandis, Inc. Magnetic junction elements having an easy cone anisotropy and a magnetic memory using such magnetic junction elements
KR101777264B1 (ko) 2010-11-09 2017-09-12 삼성전자 주식회사 발진기 및 상기 발진기의 동작 방법
US8508973B2 (en) 2010-11-16 2013-08-13 Seagate Technology Llc Method of switching out-of-plane magnetic tunnel junction cells
US8432009B2 (en) 2010-12-31 2013-04-30 Grandis, Inc. Method and system for providing magnetic layers having insertion layers for use in spin transfer torque memories
US9478730B2 (en) 2010-12-31 2016-10-25 Samsung Electronics Co., Ltd. Method and system for providing magnetic layers having insertion layers for use in spin transfer torque memories
CN102298962A (zh) * 2011-03-29 2011-12-28 清华大学 一种复合自由层stt-ram存储单元
US8766383B2 (en) 2011-07-07 2014-07-01 Samsung Electronics Co., Ltd. Method and system for providing a magnetic junction using half metallic ferromagnets
US8576519B1 (en) * 2012-10-11 2013-11-05 HGST Netherlands B.V. Current-perpendicular-to-the-plane (CPP) magnetoresistive (MR) sensor with magnetic damping material at the sensor edges
JP6182993B2 (ja) * 2013-06-17 2017-08-23 ソニー株式会社 記憶素子、記憶装置、記憶素子の製造方法、磁気ヘッド
WO2016039696A1 (en) * 2014-09-11 2016-03-17 Agency For Science, Technology And Research Magnetic element and method of fabrication thereof
US9734850B1 (en) 2016-06-28 2017-08-15 Western Digital Technologies, Inc. Magnetic tunnel junction (MTJ) free layer damping reduction
CN106783809B (zh) * 2016-11-23 2019-03-01 华东师范大学 一种同轴自旋电容及制备方法
US10522745B2 (en) 2017-12-14 2019-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Low resistance MgO capping layer for perpendicularly magnetized magnetic tunnel junctions
US10541269B2 (en) 2018-06-26 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic random access memory and manufacturing method thereof
US10797225B2 (en) * 2018-09-18 2020-10-06 Taiwan Semiconductor Manufacturing Company, Ltd. Dual magnetic tunnel junction (DMTJ) stack design
US10700125B2 (en) * 2018-09-28 2020-06-30 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated system chip with magnetic module
CN112490353A (zh) * 2019-09-11 2021-03-12 上海磁宇信息科技有限公司 一种磁性随机存储器存储单元及磁性随机存储器
CN112490354A (zh) * 2019-09-11 2021-03-12 上海磁宇信息科技有限公司 一种磁性随机存储器存储单元及磁性随机存储器
CN112635654A (zh) * 2019-10-08 2021-04-09 上海磁宇信息科技有限公司 磁性隧道结结构及磁性随机存储器
CN112635649A (zh) * 2019-10-08 2021-04-09 上海磁宇信息科技有限公司 磁性隧道结结构及磁性随机存储器
CN112652703A (zh) * 2019-10-10 2021-04-13 上海磁宇信息科技有限公司 磁性隧道结结构及其磁性存储器
CN112864307A (zh) * 2019-11-28 2021-05-28 上海磁宇信息科技有限公司 一种磁性随机存储器存储单元及磁性随机存储器
KR20220053248A (ko) * 2020-10-22 2022-04-29 삼성전자주식회사 자기 소자
US11957063B2 (en) * 2021-08-28 2024-04-09 Yimin Guo Magnetoresistive element having a nano-current-channel structure

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418048B1 (en) 2001-08-15 2002-07-09 Read-Rite Corporation Spin-dependent tunneling sensor suitable for a magnetic memory
US20050002126A1 (en) * 2003-07-03 2005-01-06 The University Of Alabama CPP spin-valve element
US6847547B2 (en) 2003-02-28 2005-01-25 Grandis, Inc. Magnetostatically coupled magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US20050063222A1 (en) * 2003-09-19 2005-03-24 Yiming Huai Current confined pass layer for magnetic elements utilizing spin-transfer and an MRAM device using such magnetic elements
US20050106810A1 (en) * 2003-11-14 2005-05-19 Mahendra Pakala Stress assisted current driven switching for magnetic memory applications
US20050136600A1 (en) * 2003-12-22 2005-06-23 Yiming Huai Magnetic elements with ballistic magnetoresistance utilizing spin-transfer and an MRAM device using such magnetic elements

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2817999B1 (fr) * 2000-12-07 2003-01-10 Commissariat Energie Atomique Dispositif magnetique a polarisation de spin et a empilement(s) tri-couche(s) et memoire utilisant ce dispositif
JP2003101098A (ja) * 2001-09-20 2003-04-04 Ken Takahashi トンネル型磁気抵抗素子とそれを用いた磁気式デバイス及びその製造方法並びに製造装置
JP3897348B2 (ja) * 2002-03-29 2007-03-22 株式会社東芝 固体磁気素子及び固体磁気素子アレイ
US6838740B2 (en) * 2002-09-27 2005-01-04 Grandis, Inc. Thermally stable magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
JP4371781B2 (ja) * 2002-11-26 2009-11-25 株式会社東芝 磁気セル及び磁気メモリ
JP4212397B2 (ja) * 2003-03-28 2009-01-21 株式会社東芝 磁気メモリ及びその書き込み方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6418048B1 (en) 2001-08-15 2002-07-09 Read-Rite Corporation Spin-dependent tunneling sensor suitable for a magnetic memory
US6847547B2 (en) 2003-02-28 2005-01-25 Grandis, Inc. Magnetostatically coupled magnetic elements utilizing spin transfer and an MRAM device using the magnetic element
US20050002126A1 (en) * 2003-07-03 2005-01-06 The University Of Alabama CPP spin-valve element
US20050063222A1 (en) * 2003-09-19 2005-03-24 Yiming Huai Current confined pass layer for magnetic elements utilizing spin-transfer and an MRAM device using such magnetic elements
US20050106810A1 (en) * 2003-11-14 2005-05-19 Mahendra Pakala Stress assisted current driven switching for magnetic memory applications
US20050136600A1 (en) * 2003-12-22 2005-06-23 Yiming Huai Magnetic elements with ballistic magnetoresistance utilizing spin-transfer and an MRAM device using such magnetic elements

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101301251B1 (ko) * 2010-11-16 2013-08-28 시게이트 테크놀로지 엘엘씨 포논-차단 절연층을 갖는 메모리 셀

Also Published As

Publication number Publication date
WO2005112034A3 (en) 2006-02-16
KR20070004094A (ko) 2007-01-05
JP2007537608A (ja) 2007-12-20
EP1745488B1 (en) 2010-07-07
EP1745488A2 (en) 2007-01-24
US7088609B2 (en) 2006-08-08
WO2005112034A2 (en) 2005-11-24
DE602005022180D1 (de) 2010-08-19
US20050254287A1 (en) 2005-11-17
EP1745488A4 (en) 2008-06-25
CN1961377A (zh) 2007-05-09

Similar Documents

Publication Publication Date Title
KR100869187B1 (ko) 자성 부재 및 자성 부재 제공 방법
KR100851689B1 (ko) 자성 부재 및 자성 부재를 제공하는 방법
US11349067B2 (en) Storage element and memory
US9048411B2 (en) Multilayers having reduced perpendicular demagnetizing field using moment dilution for spintronic applications
JP5040105B2 (ja) 記憶素子、メモリ
US20060192237A1 (en) Magnetic elements with ballistic magnetoresistance utilizing spin-transfer and an MRAM device using such magnetic elements
KR20080070812A (ko) 안정화 강자성 자유층 또는 다층 강자성 자유층을 지닌자기 장치
JP2008227388A (ja) 記憶素子及びメモリ
JP2007525033A (ja) スピン・トランスファによる垂直磁化磁気素子
JP2004128015A (ja) 磁気抵抗効果素子および磁気メモリ装置
JP2007305882A (ja) 記憶素子及びメモリ
JP2012080058A (ja) 記憶素子、メモリ装置
JP2008153527A (ja) 記憶素子及びメモリ
JP2006165059A (ja) 記憶素子及びメモリ
JP5034317B2 (ja) 記憶素子及びメモリ
JP2006165265A (ja) 記憶素子及びメモリ
JP2005203701A (ja) 磁気抵抗効果素子及び磁気メモリ装置
JP4615797B2 (ja) 磁気抵抗効果素子およびその製造装置並びに磁気メモリ装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E90F Notification of reason for final refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121024

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20131024

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20141027

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20151026

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20171030

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20181031

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20190930

Year of fee payment: 12