KR100806433B1 - 박막층의 제거를 위한 프리-에치 주입 손상 - Google Patents

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Abstract

기판층(100)으로부터 유전 박막층(102, 103)을 비등방성 및 선택적으로 제거하는 방법이 개시되어 있으며, 유전층은 웨트 에칭 전에 이온 주입(122)된다. 본 방법은, 마이크로 전자 구조 내의 게이트 전극과 같은 구조에 인접하여 적용될 수 있으며, 더 많은 등방성 에칭 기술을 사용하여 일어날 수 있는, 게이트 전극과 기판층 사이에서 유지되는 유전 재료의 언더커팅을 방지한다.
박막층, 이온 주입, 웨트 에칭, 유전층, 언더커팅

Description

박막층의 제거를 위한 프리-에치 주입 손상{PRE-ETCH IMPLANTATION DAMAGE FOR THE REMOVAL OF THIN FILM LAYERS}
박막 에칭은 반도체 구조와 같이 마이크로 전자 구조를 구성하기 위한 많은 공정들 중 결정적이다. 두 개의 종래 기술들이 일반적으로 행해지고 각각은 관련된 불리한 점들이 있다. 웨트 화학 에칭 또는 더 간단히 "웨트 에칭"은, 일반적으로 에칭될 유전 재료용 에천트(etchant)와 하위 기판 재료 사이에서 높은 선택도(high selectivity)와 관련된다. 용어 "높은 선택도"는 고체에 대한 용매의 상대적인 에칭 속도에 관하여 사용된다. 예를 들면, 많은 박막 재료들을 효과적으로 에칭하지만, 공통 기판 재료들을 에칭하는데 있어서는 상대적으로 효과가 없는 바람직한 웨트 에천트가 이용가능하며, 이러한 에천트는, 에칭될 박막 또는 에칭 "타깃"에 대해서는 효과적이고, 적절한 공정 단계 동안 에칭을 원하지 않은 기판에 대해서는 상대적으로 효과가 없다는 점에서 매우 "선택적"이라 간주된다.
소정의 웨트 에천트는 기판 및 타깃 재료가 쌍을 이뤄 높은 선택도의 이점을 갖는 한편, 이들 웨트 에천트들 대부분은 고체 재료 노출의 모든 방향에 대해서 동일한 속도로 에칭되며, 이를 "등방성 에칭"이라 한다. 게이트 전극과 같은 구조에 인접한 등방성 에칭은 원하지 않은 언더커팅(undercutting) 문제를 일으킬 수 있으며, 이는 이하 상세히 설명한다. 도 1A 내지 도 1C는 이러한 언더커팅 문제의 예 시적인 에칭 시나리오를 나타낸다.
도 1A를 참조하면, 매운 얇은 재료층, 또는 "박막"(103)이 도시되고, 마스킹 구조(101)와 기판층(100) 사이에 배치된다. 이 도해에서, 마스킹 구조(101)는 게이트 전극(104) 및 마스킹 층(106)으로 구성되며, 박막(103)은 유전층(102)으로 구성된다. 용어 "마스킹 구조"는, 웨트 에칭, 드라이 에칭, 또는 이온 주입과 같은 에칭 또는 주입 처리가 적용된 구조의 실질적인 비투과성(impermeability)에 관한 것이다. 본 예시적인 시나리오에서 목적은, 유사한 구조와 관련된 종래의 많은 마이크로 전자 구조 처리 시나리오에서와 같이, 게이트 전극과 기판층 사이에 바로 놓인 유전층의 전 부분을 그대로 두고, 게이트 전극 바로 아래가 아닌 유전층의 일부를 제거하는 것이다. 도 1B를 참조하면, 등방성 에칭 특성을 갖는 웨트 에천트(도시되지 않음)가 유전 재료에 도포되어 에칭을 시작한다. 웨트 에천트의 등방성 성질은 게이트 전극(104)에 인접한 유전층(102)의 표면 내에 굴곡(curvature; 108)을 생성한다. 도 1C를 참조하면, 게이트 전극에 바로 인접하지 않는 유전층의 전체 두께가 에칭되어 제거된다. 인접한 게이트 전극(104)에서, 언더커팅 문제가 눈에 보인다. 이 영역에서 에천트는, 도시한 바와 같이, 하향으로, 기판층(100)에 수직 방향 뿐만 아니라 측면 방향으로, 게이트 전극과 기판 사이의 유전 재료의 마스크된 부분(118)을 에칭하여, 게이트 전극(104)과 기판층(100) 사이의 영역들(110, 112)이 지지되지 않고 절연되지 않게 언더커팅되며, 예시적 장치에 있어서 가능한 근본적인 문제가 발생한다.
플라스마 전극들과 같은 종래의 툴을 이용하는 드라이 에칭은, 타깃 재료에 가해진 실질적인 단방향 폭격(bombardment)으로 인해 현저히 많은 비등방성 에칭 용액을 제공한다. 드라이 에칭 방법의 하나의 불리한 점은 이러한 방법의 선택도가 결여될 수 있다는 점이다. 환언하면, 드라이 에칭 툴은 흔히, 타깃 유전 재료뿐만 아니라 기판 아래의 부분까지 에칭할 때 확실히 효과적이다. 문제되는 재료에 따라서, 기판 아래를 손상시키지 않고 타깃 박막 재료를 완전히 드라이 에칭하기 곤란할 수 있다. 도 2A 내지 2C를 참조하면, 유사한 마이크로 전자 구조에 적용되는, 드라이 에칭 시나리오가 예시되며, 마스킹 구조(101)는 게이트 전극(104)과 마스크(106)로 구성되고, 박막(103)은 유전층(102)으로 구성된다. 도 2A는 도 1A에 나타낸 구조와 유사한 구조를 도시한다. 도 2B는 유전 재료의 일부를 제거하기 위해 부분적으로 드라이 에칭을 완료한 후의 도 2A의 구조를 예시한다. 도 2B에 도시한 바와 같이, 드라이 에칭의 비등방성은 상대적으로 곧은(straight) "측벽"(114, 116)이라 불리게 한다. 그러나, 예시된 실시예에서 드라이 에칭의 선택도의 결여는 도 2C에 도시한 바와 같이, 원하지 않은 기판층(100)의 오버 에칭 또는 부식(120)을 야기한다.
종래 기술의 단점이 주어지면, 언더커팅 또는 원하지 않은 기판 부식없이 게이트와 같은 마스킹 구조의 영역에서 기판으로부터 박막 재료를 정확하고 효과적으로 제거하는 방법이 요구된다.
본 발명은 예로써 설명되고 첨부한 도면에 한정되지 않으며, 같은 참조 번호는 유사한 구성 요소를 나타낸다. 도면에 도시된 도들은 스케일에 맞춰 도시되지 않았으며, 정확한 위치 관계를 나타내도록 의도되지 않는다.
도 1A 내지 1C는 유전 박막의 일부를 제거하기 위해서 종래의 웨트 에칭 기술이 채택될 때 일어날 수 있는 구조의 단면도를 예시한다.
도 2A 내지 2C는 유전 박막의 일부를 제거하기 위해서 종래의 드라이 에칭 기술이 채택될 때 일어날 수 있는 구조의 단면도를 예시한다.
도 3A 내지 3D는 박막의 일부가 제거되기 용이하도록 이온 주입법을 사용하는 본 발명의 실시예의 단면을 예시한다.
도 4A 내지 4D는 박막의 일부가 제거되기 용이하도록 이온 주입법을 사용하는 본 발명의 또다른 실시예의 단면을 예시한다.
도 5는 이온 주입 에너지와 주입 깊이 간의 계산된 관계의 그래픽적 표현을 예시한다.
본 발명의 다음의 상세한 설명에서는, 첨부한 도면을 참조하며, 동일한 참조 번호는 유사한 구성 요소를 나타낸다. 명세서에서 기술된 예시적인 실시예들은 당업자들이 본 발명을 실시할 수 있도록 충분히 상세히 개시된다. 그러므로 다음의 상세한 설명은 제한적 의미로 받아들여져서는 안되고, 발명의 범주는 첨부한 특허청구범위에 의해서만 규정된다.
도 3A를 참조하면, 기판(100), 마스킹 구조(101), 및 박막(103)을 갖는 마이크로 전자 구조가 예시된다. 예시된 실시예에서, 마스킹 구조(101)는 게이트 전극(104) 및 마스크층(106)으로 구성되고, 박막(103)은 유전층(102)으로 구성된다. 마스크층(106)은, 이하 논의되는 바와 같이, 주입(122) 동안 기판층(100)을 향해 가속화되는 이온으로부터 기판 아래 다른 층들을 보호하기 위한 재료와 두께로 구성되는 것이 바람직하다. 도 3A의 구조는 트랜지스터의 가능한 전신(predecessor)으로서 당업자에게 인식될 수 있으며, 도 3A에 예시된 다양한 층들은 선택된 재료에 따라 변화하는 종래 기술을 응용하여 형성된다.
도 3B를 참조하면, 유전층의 마스크된 부분(118)을 제거하지 않고 유전층의 노출된 부분(124, 126)을 구조적으로 변경하여 실질적으로 제거할 목적으로 이온 주입(122)에 노출한다는 점을 제외하고는 도 3A의 구조가 예시되며, 마스크된 부분(118)은 게이트 전극(104)과 기판층(100)사이에 배치되며, 마스킹 구조(101)에 의해 주입으로부터 마스크되거나 보호된다. 박막을 정확하게 노출하거나 고 방향성 이온 주입되게 하는 것은 웨트 에칭을 보다 용이하게 하는 박막 재료 내에서 비등방성으로 구조적 변경을 야기하고, 추가된 감응성(susceptibility)은 상대적으로 빠른 웨트 에칭을 가능하게 하며, 상기 도시된 바와 같이, 웨트 에칭과 관련된 바람직한 선택도는 마스킹 구조에 인접한 웨트 에칭과 관련될 수 있는 언더커팅의 불리한 점으로부터 부분적으로 분리될 수 있다. 이온 주입법을 사용하여 타깃 박막과 같은 고체의 에칭 감응성을 수정하는 공정은, 구조적 수정 또는 변경 공정으로서 설명될 수 있으며, 여기서 타깃 재료 구조의 밀도 높여진 또는 결정체적 성질은, 다수의 조직된 강한 결합으로 인해 에천트와 같은 외부 화학 물질에 높은 저항력을 가지며, 삽입된 이온에 의해 비결정되거나 수정되어, 외부 화학 물질에 대한 감소한 저항성과 관련되는 화학적 또는 물리적 유도 결정 해체 및/또는 결합 파손과 같이, 타깃 재료의 구조가 분열 또는 변경된다. 환언하면, 주입법은 박막 타깃의 노출된 부분의 "구조적 변경"을 야기한다. 높은 비등방성 구조적 변경 패턴, 변경된 재료 내에서의 웨트 에천트에 대한 추가 감응성, 및 박막 재료에 대한 몇몇 에천트의 높은 선택도의 조합은 소정의 혼합 재료 제거 스키마가 되며, 드라이 에칭과 관련될 수 있는 오버 에칭 또는 기판 부식 문제없이 상대적으로 곧고 평행한 측벽을 형성할 수 있다.
도 3B를 참조하면, 마스크(106) 및 게이트 전극(104) 재료는 주입(122) 동안 유전 재료의 마스크된 부분(118)을 보호하는 한편, 노출된 부분(124, 126)은 구조적으로 변경되어, 변경된 유전 재료(128)를 형성한다. Applied Materials Corporation으로부터 입수할 수 있는 Quantum Leap™ 이온 주입기와 같은 종래의 이온 주입 하드웨어는, 입사 조정의 정확한 각을 제공하도록 구성되며, 이는 노출된 부분(124, 126)의 표면에 실질적으로 수직한 이온 폭격을 가능하게 하며, 이온 주입(122)에 대해서 마스크된 부분(118)은 실질적으로 노출되지 않게 한다. 종래의 플라스마 이멀젼(immersion) 장비는 또한 이온 주입을 제공하도록 사용될 수 있으며, 가속화된 이온은 로컬 플라스마로부터 박막 타깃을 폭격하도록 지시되고, 트리거 전압의 인가를 수반한다. 또한, 주입(122)의 여러 단계는, 당업자에게 분명한 바와 같이, 한 개의 보다 큰 단일 주입에 반하여, 구조 변경의 필요 량을 제공하도록 순차적으로 실행될 수 있다.
도 3C를 참조하면, 소정의 방향성 이온 폭격을 제공하기 위해서 이온 주입기, 플라스마 이멀젼, 또는 양자 모두를 사용함으로써 이온 주입을 완료한다는 점을 제외하고는 도 3B의 구조와 유사한 구조가 예시된다. 도 3C에 도시한 바와 같이, 본 예시적 실시예에서 유전 재료의 노출된 부분(124, 126)은 구조적으로 변경된 유전 재료(128)로 구성되는 한편, 유전 재료의 마스크된 부분(118)은 실질적으로 변화하지 않는다. 종래의 이온 주입 장비가 정확한 입사 각으로 주입가능하다고 해도, 일부분, 주입되는 박막의 순간적으로 변화하는 성질로 인해 매우 얇은 막으로의 주입 깊이를 제어하는 것이 더 곤란할 수 있다. 도 3C에 도시하는 바와 같이, 주입 "오버슈트(overshoot)"의 작은 영역들(130, 131, 132)이 예시되며, 이들 영역들은 박막의 타깃되어 노출된 부분들(124, 126)을 통과하여 기판층(100)으로 주입된 이온들의 결과이며, 기판층(100)의 부분들(130-132)의 구조적 변경을 야기한다.
주입 오버슈트와 관련된 원하지 않은 기판층 변경은 기판 재료의 결정 구조의 원자적 구성(makeup)을 포함하는 원소로부터 주입용 이온을 선택함으로써 최소화될 수 있다. 기판 및 주입된 이온들이 공통 원소를 포함하는 경우에, 그 조합은 이후에 어닐링되고 재결정화(recrystallized)되어 기판층 변경의 결과로서 기판층에 대한 실질적 손해(detriment)가 거의 없거나 또는 실질적 손해 없이 기판층의 결정 구조를 형성할 수 있다. 일 실시예에서, 예를 들면, 기판 재료 결정 구조를 포함하는 원소와 동일한 원소를 포함하는 이온들은 주입 오버슈트의 실질적인 잔여 효과 없이 기판층의 후속 어닐링 및 재결정화를 가능하게 하도록 주입된다. 이러한 실시예에서, 예를 들면, 실리콘 이온들은 실리콘 기판층에 인접하여 배치된 유전층을 구조적으로 변경하는데 사용될 수 있다. 실리콘 기판 내에 배치되고, 주입 동안 오버슈팅으로 인해 실리콘 기판의 변경 또는 분열을 야기하는 실리콘 이온들은, 양 이온들 및 기판 재료가 동일한 원소를 포함하기 때문에 그 후에 어닐링되어 기판 재료로 재결정화될 수 있다. 또한, 질소 또는 할로겐(불소, 염소 등)과 같이 전기적 비활성 종이 주입되어 장치의 최종 전기적 동작에 반대로 영향을 미지치 않으며 구조적 변경 및 웨트 에칭 속도의 부수적인 수정을 야기할 수 있다. 질소 또는 불소와 같이, 전기적 비활성 주입된 종의 경우에, 실리콘과 같은 기판 내에 위치된 질소 또는 불소의 이온들은, 오버슈트로 인해, 해로운 효과없이 기판 내에 남아있을 수 있다.
도 3D를 참조하면, 구조적으로 변경되고 에칭된 박막 재료를 제거하기 위해서 도 3D의 구조가 웨트 에칭되고 이에 수반하여 워싱된다는 점을 제외하고는, 도 3C에서 예시된 구조와 유사한 구조가 도시되어 있으며, 워싱은 노출되고 구조적으로 변경된 박막 재료를 액체 황산, 과산화 수소, 불화 수소, 수산화 암모늄, 불화 암모늄, 염산, 및/또는 에틸렌 글리콜과 같은 종래의 웨트 클리닝 약품에 노출하는 공정을 포함한다. 도 3D에 예시된 실시예에서도 주입 오버슈트 분열을 최소화하기 위해서 어닐링 및 재결정화가 행해졌다. 또한, 마스크층(도 3C의 106)은 에칭 및 워싱 처리 동안 제거된다. 바람직한 마스크층은, 마이크로 전자 처리 동안 하드 마스크로서 종래 이용되는 재료들에 한정되지 않으며 적당한 마스킹 구조 재료들을 참조하여 이하 논의되는 재료들을 포함하는 재료들로 구성된다. 이러한 재료들은, 예시한 바와 같이, 구조적으로 변경된 유전 재료와 함께 마스크를 제거할 수 있는 웨트 에천트를 받아들일 수 있다. 유전층(도 3A의 102)의 나머지 마스크된 부분(118)은 이전의 이온 주입(도 3B의 122)의 경로와 평행하게 정렬된 실질적으로 곧은 측벽(114, 116)을 가지며, 오버슈트 관련 구조 변경 없이 그 결정 구조를 재편성하기 위한 기판 재료의 어닐링 및 재결정화로 인해, 기판층(100)은 유전층의 노출된 부분(도 3B의 124, 126)의 제거와 관련된 결함이 실질적으로 없다.
게이트 전극 및 게이트 유전형 시나리오와 관련하여 상술한 박막의 노출부를 선택적으로 제거하는 기술은 마스킹 구조, 주입 이온, 박막, 웨트 에천트, 및 기판 재료의 많은 조합에 응용할 수 있다. 예를 들면, 또 다른 실시예에서, 마스킹 구조(101)는 도 4A 내지 도 4D에서 예시한 바와 같이, 단일 마스크층(106)으로 구성된다. 도 4A에 도시한 바와 같이, 도 4A의 마스킹 구조(101)가 게이트 전극을 포함하지 않는다는 점을 제외하고는 도 3A의 구조와 유사한 구조를 갖는 실시예가 예시된다. 도 4B 내지 도 4D에 도시한 바와 같이, 주입(122), 그 후의 웨트 에칭, 및 구조 변경(130-132)을 정정(repair)하기 위한 어닐링 및 재결정화는 박막(103)의 마스크된 부분(118)이 실질적으로 평행하고 곧은 측벽(114, 116)을 갖게 할 수 있다.
많은 재료층들이 마스킹 구조 또는 주입 차폐로서 적절하다는 것은 당업자에게 자명하다. 바람직한 마스킹 구조는 폴리실리콘을 포함하는 도전성 재료와, 구리, 알루미늄, 티타늄, 텅스텐, 루테늄, 탄탈, 이리듐 등의 금속 또는 이들 금속의 합금과, 실리콘 또는 실리콘 게르마늄과 같은 반도체 재료와, 실리콘 질화물, 실리콘 이산화물, 탄소 첨가 산화물, 알루미노 규산염, 불화 규산염 글라스, 셀리사이드(salicide) 및 실록산계 폴리머와 같이, JSR 마이크로 전자 회사, Honeywell 주식회사, Shipley 주식회사, 및 Air Products 주식회사에서 각각 상품명 "LKD-5109™", "Nanoglass E™", "Zirkon™", 및 "MesoELK™"으로 공급하는 마이크로 전자 구조 처리에서 종래 사용되는 폴리머, 질화물, 산화물, 세라믹 및 글라스를 포함하지만 이에 한정되지 않는 절연층을 포함하며, 이에 한정되지 않는다. 마이크로 전자 또는 반도체 공정에서 종래 사용된 재료들 중 임의의 재료 대부분은, 위치 지정 및 층 두께가 이온 주입과 관련된 구조적 변경으로부터 관련 박막을 보호하는 한, 마스킹 층으로서 적절할 것이며, 이러한 목적을 위한 적절한 두께는, 이하 논의되는 바와 같이, 이온 타입, 마스킹 구조 재료 타입, 및 이온 주입 에너지 간의 공지된 관계로부터 결정된다. 전기 도금, 화학 증착, 플라스마 강화된 화학 증착, 물리적 증착, 스핀-온, 무전해 처리(electroless processing), 및 패터닝/에칭과 같은 종래 기술은 도 3A 및 도 4A에 도시한 것과 같은 마스킹 구조(101)를 형성하는데 사용될 수 있다. 당업자에게 자명한 바와 같이, 주어진 시나리오에 적절한 재료들은, 몇몇 후보 마스킹 구조 재료의 원하지 않거나 적절하지 않은 열 분해를 야기할 수 있는 필수의 높아진 처리 온도와 같이 처리 호환성 문제 또는 재료들에 의해 제한될 수 있으므로, 적절한 마스킹 구조 재료들의 풀(pool)에서 이러한 후보들을 제거할 수 있다. 예를 들면, 몇몇 폴리머계 유전 재료들은 플라스마 구동 주입 또는 노출 동안 관련된 구조에서 만나게 되는 온도의 범주 내에 있는 상대적으로 낮은 열 분해 온도로 인해 부적절한 후보 재료일 수 있다. 또한, 마스킹 구조는 도 4A 내지 도 4D의 실시예에서 예시한 바와 같이, 마스킹 재료의 단일 층을 포함할 필요가 없다. 도 3A 내지 3D에 도시된 실시예, 또는 두 개 이상의 부속 구성 요소를 포함할 수 있는 다른 실시예와 같은 복합 마스킹 구조는, 주입과 관련된 구조적 변경으로부터 박막의 마스크된 부분(118)을 적절히 보호할 수 있다. 예를 들면, 마스킹 구조는 국부 에칭 중지 또는 또다른 절연체 위의 하드 마스크층의 기능을 하는 실리콘 질화물층 또는 실리콘 질화물층과 박막의 마스크된 부분(118) 사이에 배치된 반도체 재료로 구성될 수 있다.
실질적으로 노출된 타깃 재료 모두에 도달하는데 필요한 이온 주입량 및 주입 에너지는 주입될 이온은 물론, 타깃 재료 및 그 두께에 따라 변화한다. 물질(matter)로 주입된 이온의 주입 깊이는, J.F.Ziegler, J.P.Biersack, 및 U.Littmark,에 의한 저서 "The Stopping and Range of Ions in Solids"(1985년 New York, Pergammon Press)에 기술된 바와 같이, 이온-원자 충돌의 양자 기계 처리를 이용하여 산술되며, 폭넓게 이용할 수 있는, 관련된 "SRIM" 및 "TRIM" 소프트웨어 애플리케이션에서 또한 통합될 수 있다. 예를 들어, 도 5를 참조하면, 가속화된 실리콘 이온의 주입 에너지와 이러한 이온의 실리콘 기판으로의 주입 깊이 사이의 관계가 전술한 종래의 기술을 사용하여 산술되어 예시된다. 주입량은 두드러지게 변화하고, 이온 주입기 또는 플라스마 이멀젼 장치용 제어 변수, 이를테면 주입 에너지와 주입량을 사용하여 기판 재료, 박막 재료와 치수, 및 주입된 이온을 선택한 후 통상적으로 최적화된다. 상술한 바와 같이, 일련의 여러 상대적으로 작은 주입은 보다 높은 주입량 및/또는 파워를 가진 것으로 대체할 수 있으며, 이는 당업자에게 자명하다.
제어된 이온 폭격에 의해 용이해지는, 박막의 노출된 부분을 선택적으로 제거하는 기술은 박막 재료 및 층들의 넓은 방어물(panoply)에 적용될 수 있으며, 이들 대다수는 다양한 타입의 마이크로 전자 구조 내에서 통상적으로 사용된다. 적절한 박막은 하프늄(halfnium) 이산화물(HfO2), 하프늄 산질화물(HfON), 하프늄 실리콘 산질화물(Hf-Si-O-N), 티타늄 이산화물(TiO2), 실리콘, 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물, 이트륨 산화물(Y2O3), 스트론튬 티탄산염(SrTiO3- 또는 "STO"), 바륨 스트론튬 티탄산염(BaSrTiO3- 또는 "BST"), 탄탈 산화물(Ta2O5), 알루미늄 산화물(Al2O3), 지르코늄 산화물(ZrO2), 지르코늄 산질화물(ZrON), 지르코늄 실리콘 산질화물(Zr-Si-O-N), 납-지르콘산염-티탄산염(PbZr(x)Ti(1-x)O3- 또는 "PZT"), 납란탄-지르콘산염-티탄산염("PLZT"), 알루미늄 질화물(AlN), 및 이들의 상(phase), 질화물, 규산염 또는 알루민산염을 포함하지만, 이에 한정되지 않는다. 다수의 다른 반도체, 절연체, 및 다른 재료들을 포함하는 박막은 여기에서 설명한 기술을 사용하여 선택적으로 제거될 수 있다. 적절한 박막 재료는, 화학 증착, 플라스마 강화된 화학 증착, 물리적 증착, 스핀-온 및 증발 기술과 같은 종래의 기술을 사용하여 도 3A 및 도 4A에 예시한 바와 같이 박막 내에 형성될 수 있다. 적절한 박막의 두께는 당업자에게 자명한 특정 애플리케이션에 따라 변화하며, 약 1nm 및 약 20nm 사이가 바람직하다.
이러한 박막 재료들에 효과적이고 제어가능한 많은 웨트 화학 에천트가 공지되어 있다. 이들은 당업자에게 자명한 대로, 희망하는 선택적 에칭을 제공하기 위해서, 상술한 바와 같이, 기판과 박막 재료를 적절히 매칭시킬 수 있다. 적절한 에천트는, John L. Vossen 및 Werner Kern이 편집한 Thin Film Processes(Academic Press, 1978)와 같은 공지된 웨트 화학 에칭 참고 자료에 열거된 바와 같이, 인산(H3PO4), 불화 수소산(HF), 완충 HF, 염산(HCl), 황산(H2SO4), 질산(HNO3), 아세트산(CH3COOH), 수산화 나트륨(NaOH), 수산화 칼륨(KOH), 수산화 암모늄(NH4OH), 알콜, 과망간산 칼륨(KMnO4), 불화 암모늄(NH4F), 테트라메틸 수산화 암모늄(TMAH) 등을 포함하지만, 이에 한정되지 않는다. 이들과 다른 에천트 화학 약품의 혼합도 또한 통상적으로 사용되었다.
유사하게, 에칭이 강화된 이온 폭격 및 어닐링과 재결정화에 의한 후속 재형성에 적당한 기판 재료에 대한 폭넓은 선택이 존재한다. 적절한 기판 재료는, 다른 공지된 III-V족 및 II-VI족 원소의 조합은 물론, 실리콘, 실리콘 게르마늄, AIN, 탄소, 질화 갈륨(GaN), 탄화 규소(SiC), 질화 인듐(InN), Al2O3, 인화 알루미늄(AlP), 인화 갈륨(GaP), 알루미늄 비소(AlAs), 갈륨 비소(GaAs), 안티몬화 인듐(InSb), 인화 인듐(InP), 인듐 비소(InAs), 안티몬화 알루미늄(AlSb), 안티몬화 갈륨(GaSb), 갈륨 알루미늄 비소(GaAlAs), 셀렌화 아연(ZnSe), PZT, PLZT, 및 수은 카드뮴 텔루르(HgCdTe)를 포함하지만, 이에 한정되지 않는다. 이들 다른 기판을 위한 적절한 주입 종은 각각의 적절한 이온이 어떤 비율로 주입되는지를 결정하는 적절한 화학양론(stoichiometry)을 적용함으로써 결정될 수 있다. 또한, 상술한 바와 같이, 질소 또는 불소와 같은 전기적 비활성 종이 기판에서의 실질적인 오버슈트 효과 없이 타깃 박막을 변경하는데 사용될 수 있다.
도 3A는 하나의 바람직한 실시예를 예시하기 위해 사용될 수 있으며, 여기서 마스킹 구조는 게이트 전극(104) 및 마스크층(106)으로 구성된다. 본 실시예의 게이트 전극(104) 및 마스크층(106)은 폴리실리콘 및 실리콘 질화물과 같은 종래의 재료들로 구성될 수 있다. 기판(100)은 실리콘으로 구성되는 것이 바람직하며, "실리콘 온 인슐레이터" 기판 층에서와 같이 매립된 절연층으로 구성될 수 있다. 본 실시예에서 박막(103)은 게이트 유전체로서 소정의 특성을 갖는, 하프늄 이산화물(HfO2)과 같은 유전 박막을 포함하는 것이 바람직하고, 실리콘 기판과 비교하여 HfO2에 대한 높은 선택도를 갖는, 가열(hot) 인산과 같은 에천트로 에칭될 수 있다. 상술한 바와 같이, 박막 두께와 재료의 선택에 있어서, 폭격을 위한 기판 재료 및 이온은 전기적으로 비활성하거나, 또한 기판을 구성하는 원소로부터 존재하는 것이 바람직하며, 주입 용량과 주입용 에너지는 타깃 박막의 상당한 변경을 야기하도록 선택될 수 있다. 이온 주입 종과 마스킹 구조를 포함하는 재료가 주어지면, 마스크층과 전극 모두를 포함하는 본 실시예에서, 마스킹 구조의 두께 치수는 주입으로부터 아래 구조의 보호를 보장하도록 조정될 수 있다. 본 바람직한 실시예에서, HfO2 박막(103)은 약 0.5nm 및 약 2nm 사이의 두께를 가지며 화학 증착("CVD"), 플라스마 강화된 화학 증착("PECVD"), 물리적 증착("PVD"), 또는 원자층 화학 증착("ALCVD")과 같은 종래 기술을 사용하여 실리콘 기판(100)에 인접하게 배치된다. 본 실시예에서는 이온 주입을 위해 실리콘 이온이 선택되어, 박막의 폭격으로 인한 원하지 않은 기판(100)의 구조적 변경을 완화하기 위한 후속 어닐링과 재결정화를 용이하게 한다. 실리콘 이온은 실리콘 불화물(SiF4)과 같은 실리콘 소스에 의해 이온 주입기에 공급된다. 상술한 관계를 이용하면, 바람직한 이온 에너지는 약 200eV 및 약 35KeV 사이이고, 바람직한 용량은 약 2×1014cm-2 및 약 5×1015cm-2 사이이며, HfO2 박막층을 통해 실리콘 이온을 주입한다. 본 실시예에서, 폴리실리콘 게이트 전극은 종래의 패터닝, 에칭 및 CVD, PECVD, 및 PVD와 같은 퇴적 기술을 사용하여 형성되고, 약 60 nm 및 약 160nm의 두께를 갖는다. 주입 변수가 주어지면, 실리콘 질화물 마스크층(106)은 유사한 종래 기술을 사용하여 퇴적되어 약 10nm 및 약 60nm의 두께를 가지고 이온 주입으로부터 아래 구조를 보호한다. 이온 주입에 이어서, 가열 인산이 본 실시예에 유입되어 소정의 HfO2 재료의 파괴를 완료하고, 박막의 노출된 부분 모두를 실질적으로 제거하기 위해서 종래의 웨트 클리닝이 뒤따르며, 그 결과 도 3D에 예시된 구조와 유사한 구조가 된다. 웨트 클리닝으로 에칭된 재료를 제거하는 공정은 일반적으로, 상술한 바와 같은 웨트 클리닝 약품을 웨트 에칭 후에 파괴된 재료 영역에 유입시키는 공정을 포함한다. 에천트로 가열 인산을 사용함으로써, 에칭된 HfO2 재료와 함께 웨트 클리닝 동안 제거되는 실리콘 질화물층을 또한 파괴한다. 대안으로, 실리콘 질화물층은 액체 황산, 불화 수소산 또는 버퍼 불화 수소산과 같은 에천트를 사용함으로써 박막을 에칭하는 동안 보전될 수 있다. 도 3C를 참조하여 상술한 바와 같이, 주입 오버슈트와 관련된 기판 변경은, 실리콘 기판에 대해서 약 800℃ 이상의 고온 어닐링을 사용하여 클리닝한 후, 재결정화를 용이하게 하도록 쿨링한 다음에 즉시 정정될 수 있거나, 전체 공정 스킴에서 얼마 이후 시간에 처리된 유사한 어닐링 및 재결정화로 정정될 수 있다.
바로 위에서 기술한 실시예와 유사한 또 다른 바람직한 실시예에서는, 실리콘-게르마늄 기판이 집적되어 통합된다. 상술한 바와 같이, 기판층을 구성하는 원소들에 의해 규정된 원소들의 그룹에서 주입용 이온을 선택하는 공정은 주입 오버슈트와 관련된 구조적 변경의 정정을 용이하게 한다. 정정 어닐링에 수반하는 기판 재료의 화학량론을 유지하기 위해서, 실리콘 이온 및 게르마늄 이온의 화학량론적 비율이 HfO2 박막층을 구조적으로 변경하기 위해서 주입된다. 환언하면, 이온들이 기판의 화학량론에 의해 규정된 상대적 양으로 주입된다. 실리콘 이온은 상술한 에너지와 양을 사용하여 주입되는 한편, 게르마늄 이온은 약 5KeV의 주입 에너지와 약 5×1014cm-2 및 약 1×1015cm-2 사이의 양으로 HfO2 박막에 주입되는 것이 바람직하다. 대안으로, 질소 또는 불소와 같은 전기적으로 비활성 종이 HfO2 박막을 변경하기 위해서 주입되고, 기판 내의 이러한 비활성 종의 해로운 영향이 결여되기 때문에 주입 오버슈트 문제를 정정할 필요가 없다. 다른 실시예들은, 조절가능하게 제거되는 박막 재료의 많은 조합과 두께를 포함하는 본 기술의 범주 안에 있다. 예를 들면, 실리콘과 실리콘 게르마늄을 제외한 많은 다른 기판 재료들이 본 기술을 적용할 수 있는 집적도 내에서 기판을 구성할 수 있다. 당업자에게 자명한 바와 같이, 다른 적절한 기판 재료들은 다른 어닐링 및 재결정화 온도와 관련된다.
그러므로, 신규한 유전체 처리 해법이 개시된다. 본 발명이 특정 실시예들을 참조하여 기술되었지만, 당업자에게는 많은 수정이 손쉽게 일어날 수 있다. 따라서, 모든 이러한 변형들 및 수정들은 다음의 특허청구범위에 의해 규정된 본 발명의 의도된 범주 내에 포함된다.

Claims (44)

  1. 마이크로 전자 구조를 제조하는 방법으로서,
    기판층에 인접한 박막을 형성하는 공정 - 상기 기판층은 적어도 두 개의 원소들을 포함함 - 과,
    상기 박막에 인접한 마스킹 구조를 형성하는 공정 - 상기 박막의 마스크된 부분이 상기 마스킹 구조와 상기 기판층 사이에 위치하게 하며, 상기 박막의 노출된 부분이 노출되게 함 - 과,
    상기 노출된 부분을 구조적으로 변경하기 위해서 상기 노출된 부분으로 이온들을 주입하는 공정 - 상기 마스킹 구조는 상기 주입으로부터 상기 마스크된 부분을 보호함 - 과,
    상기 노출된 부분을 웨트 에칭하는 공정과,
    상기 노출된 부분을 제거하는 공정
    을 포함하며,
    상기 주입된 이온들은 상기 기판의 상기 적어도 두 개의 원소들을, 화학량론에 의해 규정된 상기 기판의 상기 적어도 두 개의 원소들의 상대량으로 포함하는, 방법.
  2. 제1항에 있어서, 상기 주입 공정은 상기 노출된 부분의 일부를 통해서 상기 기판층으로 이온들을 주입하여 기판층 변경을 야기하는 공정을 더 포함하는 방법.
  3. 제2항에 있어서, 상기 기판층 변경의 영향을 최소화하기 위해서 상기 기판층을 어닐링하고 재결정화(recrystallizing)하는 공정을 더 포함하는 방법.
  4. 제1항에 있어서, 박막을 형성하는 공정은, 1nm 및 20nm 사이의 두께를 갖는 박막을 퇴적시키는 공정을 포함하는 방법.
  5. 제1항에 있어서, 상기 박막은 실리콘, 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물, STO, BST, PZT, PLZT, HfO2, HfON, Hf-Si-O-N, TiO2, Y2O3, Ta2O5, Al2O3, ZrO2, ZrON, Zr-Si-O-N, 및 AlN을 포함하는 리스트로부터 선택된 재료를 포함하는 방법.
  6. 제1항에 있어서, 상기 마스킹 구조는 폴리실리콘, 실리콘 질화물, 실리콘 이산화물, 탄소 첨가 산화물, 알루미노 규산염(aluminosilicate), 불화 규산염 글라스(fluorinated silicon glass), 실록산계 폴리머(siloxane-base polymer), 알루미늄, 구리, 티타늄, 텅스텐, 루테늄, 탄탈, 이리듐으로 구성된 그룹으로부터 선택된 재료를 포함하는 방법.
  7. 삭제
  8. 제1항에 있어서, 상기 기판층 및 이온들은 실리콘을 포함하는 방법.
  9. 삭제
  10. 제1항에 있어서, 상기 기판층은 실리콘 게르마늄을 포함하고, 이온들을 주입하는 공정은 실리콘과 게르마늄 이온들 모두를 주입하는 공정을 포함하는 방법.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 제1항에 있어서, 상기 이온 주입 공정은 이온 주입기에 의해 가속화된 이온들로 상기 노출된 부분을 폭격(bombarding)하는 공정을 포함하는 방법.
  15. 제1항에 있어서, 상기 이온 주입 공정은 플라스마 이멀젼(immersion)을 사용하는 로컬 플라스마로부터 가속화된 이온들로 상기 노출된 부분을 폭격하는 공정을 포함하는 방법.
  16. 제1항에 있어서, 상기 박막은 HfO2를 포함하며, 웨트 에칭은 가열 인산(hot phosphoric acid)을 상기 노출된 부분에 유입하는 공정을 포함하는 방법.
  17. 제1항에 있어서, 상기 제거 공정은 웨트 에칭에 수반하여 웨트 클리닝 약품에 상기 노출된 부분들을 노출시키는 공정을 포함하는 방법.
  18. 마이크로 전자 구조로서,
    주입된 이온들에 의해 적어도 부분적으로 변경된 결정 구조를 포함하는 기판 층 - 상기 기판층은 적어도 두 개의 원소들을 포함함 - 과,
    마스킹 구조와,
    상기 기판층과 상기 마스킹 구조 사이에 배치된 박막의 마스크된 부분 - 상기 마스크된 부분은 주입된 이온들에 의해 변경되지 않은 마이크로 구조와 곧고 평행한 측면들을 가짐 -
    을 포함하며,
    상기 주입된 이온들은 상기 기판의 상기 적어도 두 개의 원소들을, 화학량론에 의해 규정된 상기 기판의 상기 적어도 두 개의 원소들의 상대량으로 포함하는, 마이크로 전자 구조.
  19. 제18항에 있어서, 상기 기판층과 이온들은 실리콘을 포함하는 마이크로 전자 구조.
  20. 제18항에 있어서, 상기 이온들은 상기 기판층의 상기 결정 구조의 상기 원자 구성(makeup)에 의해 규정된 그룹으로부터의 것인 마이크로 전자 구조.
  21. 제18항에 있어서, 상기 이온들은 질소 또는 할로겐의 이온들을 포함하는 마이크로 전자 구조.
  22. 제21항에 있어서, 상기 할로겐은 불소 또는 염소를 포함하는 마이크로 전자 구조.
  23. 제20항에 있어서, 상기 기판층은 실리콘 게르마늄을 포함하며, 상기 이온들은 실리콘 및 게르마늄 이온들 모두를 포함하는 마이크로 전자 구조.
  24. 제18항에 있어서, 상기 마스킹 구조는 게이트 전극을 포함하는 마이크로 전자 구조.
  25. 제18항에 있어서, 상기 마스킹 구조는 폴리실리콘, 실리콘 질화물, 실리콘 이산화물, 탄소 첨가 산화물, 알루미노 규산염, 불화 규산염 글라스, 실록산계 폴리머, 알루미늄, 구리, 티타늄, 텅스텐, 루테늄, 탄탈, 이리듐으로 구성된 그룹으 로부터 선택된 재료를 포함하는 마이크로 전자 구조.
  26. 제18항에 있어서, 상기 박막은 0.5nm 및 2nm 사이의 두께를 갖는 마이크로 전자 구조.
  27. 제18항에 있어서, 상기 박막은 실리콘, 실리콘 질화물, 실리콘 이산화물, 실리콘 산질화물, STO, BST, PZT, PLZT, HfO2, HfON, Hf-Si-O-N, TiO2, Y2O3, Ta2O5, Al2O3, ZrO2, ZrON, Zr-Si-O-N, 및 AlN을 포함하는 리스트로부터 선택된 재료를 포함하는 마이크로 전자 구조.
  28. 제18항에 있어서, 상기 박막의 노출된 부분 - 상기 노출된 부분은 상기 마스킹 구조와 상기 기판 층 사이에 바로 인접하여 존재하지 않음 - 을 더 포함하며, 상기 노출된 부분은 주입된 이온들에 의해 변경되는 구조를 포함하는 마이크로 전자 구조.
  29. 제18항에 있어서, 주입된 이온들은 이온 주입기 또는 플라스마 이멀젼에 의해 위치 지정(position)되는 마이크로 전자 구조.
  30. 삭제
  31. 제1항에 있어서, 상기 마스킹 구조는 게이트 전극과 상기 게이트 전극 상의 마스크층을 포함하는, 방법.
  32. 제31항에 있어서,
    상기 게이트 전극을 포함하는 트랜지스터를 형성하는 공정
    을 더 포함하는, 방법.
  33. 제1항에 있어서,
    상기 주입된 이온들은 상기 기판의 상기 적어도 두 개의 원소들에 의해 구성되되, 화학량론에 의해 규정된 상기 기판의 상기 적어도 두 개의 원소들의 상대량에 따라 구성되는, 방법.
  34. 마이크로 전자 구조를 제조하는 방법으로서,
    기판층에 인접한 박막을 형성하는 공정과,
    상기 박막에 인접한 마스킹 구조를 형성하는 공정 - 상기 박막의 마스크된 부분이 상기 마스킹 구조와 상기 기판층 사이에 위치하게 하며, 상기 박막의 노출된 부분이 노출되게 함 - 과,
    상기 노출된 부분을 구조적으로 변경하기 위해서 상기 노출된 부분으로 이온들을 주입하는 공정 - 상기 마스킹 구조는 상기 주입으로부터 상기 마스크된 부분을 보호함 - 과,
    상기 노출된 부분을 웨트 에칭하는 공정과,
    상기 노출된 부분을 제거하는 공정
    을 포함하며,
    상기 주입된 이온들과 상기 기판층은 동일한 원소를 포함하고,
    상기 마스킹 구조는 게이트 전극과 상기 게이트 전극 상의 마스크층을 포함하는, 방법.
  35. 제34항에 있어서, 상기 주입 공정은 상기 노출된 부분의 일부를 통해서 상기 기판층으로 이온들을 주입하여 기판층 변경을 야기하는 공정을 더 포함하는 방법.
  36. 제35항에 있어서, 상기 기판층 변경의 영향을 최소화하기 위해서 상기 기판층을 어닐링하고 재결정화(recrystallizing)하는 공정을 더 포함하는 방법.
  37. 제34항에 있어서,
    상기 기판층은 적어도 두 개의 원소들을 포함하고,
    상기 주입된 이온들은 상기 기판의 상기 적어도 두 개의 원소들을, 화학량론에 의해 규정된 상기 기판의 상기 적어도 두 개의 원소들의 상대량으로 포함하는, 방법.
  38. 제37항에 있어서,
    상기 주입된 이온들은 상기 기판의 상기 적어도 두 개의 원소들에 의해 구성되되, 화학량론에 의해 규정된 상기 기판의 상기 적어도 두 개의 원소들의 상대량에 따라 구성되는, 방법.
  39. 제34항에 있어서, 상기 이온 주입 공정은 전기적으로 비활성 종의 이온들을 주입하는 공정을 포함하는 방법.
  40. 제39항에 있어서, 상기 전기적으로 비활성 종은 질소, 불소 및 염소로 구성된 리스트로부터의 것을 포함하는 방법.
  41. 제34항에 있어서, 상기 박막은 HfO2를 포함하며, 웨트 에칭은 가열 인산(hot phosphoric acid)을 상기 노출된 부분에 유입하는 공정을 포함하는 방법.
  42. 제34항에 있어서,
    상기 게이트 전극을 포함하는 트랜지스터를 형성하는 공정
    을 더 포함하는, 방법.
  43. 제34항에 있어서, 상기 이온 주입 공정은 질소 또는 할로겐의 이온들을 주입하는 공정을 포함하는 방법.
  44. 제43항에 있어서, 상기 할로겐은 불소 또는 염소를 포함하는 방법.
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Families Citing this family (31)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060019451A1 (en) * 2004-07-22 2006-01-26 Jeng-Huey Hwang Method for patterning hfo2-containing dielectric
WO2006011664A1 (en) 2004-07-30 2006-02-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing semiconductor device
US20060045974A1 (en) * 2004-08-25 2006-03-02 Campbell Kristy A Wet chemical method to form silver-rich silver-selenide
NO20045674D0 (no) 2004-12-28 2004-12-28 Uni I Oslo Thin films prepared with gas phase deposition technique
US7479118B2 (en) * 2005-02-07 2009-01-20 Roche Diagnostics Operations, Inc. Lancet protective cap
US7358196B2 (en) * 2005-02-07 2008-04-15 Applied Materials, Inc. Wet chemical treatment to form a thin oxide for high k gate dielectrics
US8404594B2 (en) * 2005-05-27 2013-03-26 Freescale Semiconductor, Inc. Reverse ALD
JP2007243003A (ja) * 2006-03-10 2007-09-20 Oki Electric Ind Co Ltd 半導体装置の製造方法
US7628932B2 (en) 2006-06-02 2009-12-08 Micron Technology, Inc. Wet etch suitable for creating square cuts in si
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
KR100818708B1 (ko) * 2006-08-18 2008-04-01 주식회사 하이닉스반도체 표면 세정을 포함하는 반도체소자 제조방법
KR100897288B1 (ko) * 2006-10-20 2009-05-14 삼성전자주식회사 비휘발성 메모리 소자 및 그 형성방법
EP2276875B1 (de) * 2008-05-02 2019-10-09 Oerlikon Surface Solutions AG, Pfäffikon Verfahren zum entschichten von werkstücken und entschichtungslösung
JP5586920B2 (ja) * 2008-11-20 2014-09-10 株式会社半導体エネルギー研究所 フレキシブル半導体装置の作製方法
KR101547313B1 (ko) * 2008-11-25 2015-09-07 삼성전자주식회사 유전막을 포함하는 반도체 소자
US8465909B2 (en) * 2009-11-04 2013-06-18 Varian Semiconductor Equipment Associates, Inc. Self-aligned masking for solar cell manufacture
WO2011062835A2 (en) * 2009-11-18 2011-05-26 3M Innovative Properties Company Novel wet etching agent for ii-vi semiconductors and method
CN101899646B (zh) * 2010-06-03 2012-01-18 复旦大学 一种等离子体浸没注入剂量的检测装置
US8993451B2 (en) * 2011-04-15 2015-03-31 Freescale Semiconductor, Inc. Etching trenches in a substrate
CN103187293B (zh) * 2011-12-31 2015-10-14 中芯国际集成电路制造(北京)有限公司 半导体器件的制作方法
CN102921665B (zh) * 2012-09-27 2015-08-05 英利能源（中国）有限公司 硅片表面的氮化硅膜的清洗液及清除方法
FR3000600B1 (fr) * 2012-12-28 2018-04-20 Commissariat Energie Atomique Procede microelectronique de gravure d'une couche
CN103165435A (zh) * 2013-03-14 2013-06-19 上海华力微电子有限公司 一种硅刻蚀工艺
CN104143515B (zh) * 2013-05-09 2017-12-01 中芯国际集成电路制造(上海)有限公司 Mos晶体管的形成方法
TWI719262B (zh) * 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
CN107043219B (zh) * 2017-01-09 2019-10-22 天津美泰真空技术有限公司 一种tft玻璃蚀刻预处理液
WO2018200212A1 (en) 2017-04-25 2018-11-01 Applied Materials, Inc. Selective deposition of tungsten for simplified process flow of tungsten oxide pillar formation
FR3091001B1 (fr) * 2018-12-21 2021-01-08 Commissariat Energie Atomique Procédé de gravure d’une couche diélectrique
US11615960B2 (en) * 2019-12-18 2023-03-28 Cornell University Method for removing re-sputtered material from patterned sidewalls
US11296040B2 (en) * 2019-12-19 2022-04-05 Intel Corporation Electrostatic discharge protection in integrated circuits

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008098A (en) * 1996-10-04 1999-12-28 Advanced Micro Devices, Inc. Ultra shallow junction formation using amorphous silicon layer
US20020142519A1 (en) * 2001-02-21 2002-10-03 Stmicroelectronics S.A. Production process for the local interconnection level using a dielectric-conducting pair on grid

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385938A (en) * 1981-09-10 1983-05-31 The United States Of America As Represented By The Secretary Of The Air Force Dual species ion implantation into GaAs
US4652334A (en) * 1986-03-06 1987-03-24 General Motors Corporation Method for patterning silicon dioxide with high resolution in three dimensions
US5385630A (en) 1993-06-29 1995-01-31 Digital Equipment Corporation Process for increasing sacrificial oxide etch rate to reduce field oxide loss
JPH0983029A (ja) * 1995-09-11 1997-03-28 Mitsubishi Electric Corp 薄膜圧電素子の製造方法
JP2848439B2 (ja) * 1995-11-10 1999-01-20 日本電気株式会社 半導体装置の製造方法
FR2806832B1 (fr) 2000-03-22 2002-10-25 Commissariat Energie Atomique Transistor mos a source et drain metalliques, et procede de fabrication d'un tel transistor
KR100712486B1 (ko) * 2000-09-09 2007-04-30 삼성전자주식회사 이온 주입을 이용한 식각 선택비 조절방법
US6511876B2 (en) * 2001-06-25 2003-01-28 International Business Machines Corporation High mobility FETS using A1203 as a gate oxide
US7783566B2 (en) 2001-06-27 2010-08-24 American Express Travel Related Services Company, Inc. Consolidated payment account system and method
US7887711B2 (en) * 2002-06-13 2011-02-15 International Business Machines Corporation Method for etching chemically inert metal oxides

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6008098A (en) * 1996-10-04 1999-12-28 Advanced Micro Devices, Inc. Ultra shallow junction formation using amorphous silicon layer
US20020142519A1 (en) * 2001-02-21 2002-10-03 Stmicroelectronics S.A. Production process for the local interconnection level using a dielectric-conducting pair on grid

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