KR20040001958A - 세정 케미컬 및 그를 사용한 반도체 소자 제조 방법 - Google Patents

세정 케미컬 및 그를 사용한 반도체 소자 제조 방법 Download PDF

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Abstract

텅스텐/폴리실리콘 게이트 식각 후 발생되는 폴리머와 게이트산화막의 데미지를 효과적으로 제거하여 반도체 소자 특성 향상을 가져다 주는 세정 케미컬 및 그를 사용한 반도체 소자 제조 방법이 개시되어 있는 바, 본 발명의 텅스텐/폴리실리콘 게이트 제조 방법은, 실리콘기판상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 폴리실리콘층, 텅스텐층, 하드마스크층을 순서적으로 적층하는 단계; 게이트 마스크를 사용한 식각으로 상기 하드마스크를 패터닝하는 단계; 상기 패턴된 하드마스크를 식각베리어로 상기 텅스텐층과 상기 폴리실리콘층을 식각하여 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴 형성시 발생된 폴리머와 드러난 상기 게이트산화막의 데미지 부분을 세정 케미컬 - 상기 세정 케미컬은 45∼65% CH3CON(CH3)2와, 8∼12% H2O와, 8∼12% CH3COOH와, 12∼18% CH3COONH4와, 2∼3% NH4F와, 2∼3% NH2CH2CH2OH 및 4∼6% NH2OH로 구성됨 - 을 사용하여 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.

Description

세정 케미컬 및 그를 사용한 반도체 소자 제조 방법{Cleaning Chemical and Method for fabricating semiconductor device by using the same}
본 발명은 세정 케미컬(Cleaning Chemical) 및 그를 사용한 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 텅스텐/폴리실리콘 (W/Poly-Si) 게이트 식각에 의해 발생되는 폴리머(Polymer)와 게이트산화막의 플라즈마(Plasma) 데미지(Damage)를 제거하기 위한 케미컬 및 방법에 관한 것이다.
최근 모스펫(MOFET) 소자의 집적도가 급격히 증가함에 따라 이에 대응하는 게이트 선폭이 100nm 이하로 요구되고 있으며, 또한 게이트 저항 스펙도 매우 낮아지고 있다. 그러므로 기존의 금속-실리사이드 게이트(예를 들어, 텅스텐 폴리사이드 게이트 등)로는 더 이상 상기의 게이트 요구조건을 만족시킬 수 없는 한계에 이르렀다. 그 결과 이를 대체할 수 있는 새로운 게이트 물질에 대한 연구 및 개발이 진행되고 있는데, 현재로서는 금속 게이트의 적용이 가장 유력한 대안이라고 여겨지고 있다.
그러나 아직까지는 금속 게이트만을 사용하는 구조보다는 금속/폴리실리콘 적층구조로써 게이트에 적용하려는 연구가 진행되고 있는 실정이다. 이 경우 금속물질은 게이트 저항을 감소시키는 역할을 하고, 또한 폴리실리콘은 게이트 신뢰성을 향상시키는 측면에서 사용하고자 하는 목적을 가진다. 그리고 더 나아가서 표면채널 pMOSFET을 적용하는 듀얼 폴리실리콘을 적용하는 구조에서는 하부 폴리실리콘층이 게이트 일함수값을 결정하는 역할을 하게 된다. 그리고 현재까지 연구 및 개발된 후보 금속물질중에서 텅스텐이 가장 우수한 게이트 특성을 나타내는 것으로 알려져 있다.
도 1은 텅스텐/폴리실리콘 게이트 식각에 의해 발생되는 폴리머와 게이트산화막의 플라즈마 데미지를 개념적으로 도시한 단면도로서, 실리콘기판(1) 상에 게이트산화막(2), 폴리실리콘막(Poly-Si)(3), 텅스텐(W)(4) 및 하드마스크(H/M)(5)를 순서적으로 적층한 다음 게이트 패턴닝을 위한 식각을 진행한 상태이다. 통상 게이트 식각 공정은 플라즈마 건식 식각으로 수행한다.
상기한 게이트 식각후에는 도 1에 도시된 바와 같이 다량의 폴리머(6)가 생성되고, 게이트산화막(2)은 식각시 플라즈마 데미지(7)를 받게 된다.
이어서, 게이트 식각 후 세정을 실시하게 되는데, 알려진 종래기술에 따른 세정 케미컬은 아래와 같은 종류가 있다.
(a) TMAH (TetraMethylAmmonium Hydroxide) 베이스(Based) 케미컬
(b) NH4OH + CH3COOH + H2O
(c) HA (Hyaroxyl Amine) 베이스 케미컬
(d) 희석된(Diluted) HF
(e) BOE (Buffered Oxide Etchant)
그런데, 상기한 세정 케미컬들 중에서 케미컬 (a), (b), (c) 는 각각 폴리머(6) 제거가 용이하나 게이트산화막의 플라즈마 데미지(7)를 전혀 제거하지 못하게 되고, 케미컬 (d), (e)는 게이트산화막의 플라즈마 데미지(7)를 제거 가능하나 게이트산화막(2)을 모두 제거하고 폴리머(6)는 제거하지 못하는 문제가 있다.
본 발명의 목적은 텅스텐/폴리실리콘 게이트 식각 후 발생되는 폴리머와 게이트산화막의 데미지를 효과적으로 제거하여 반도체 소자 특성 향상을 가져다 주는 세정 케미컬을 제공하는데 있다.
또한 본 발명의 다른 목적은 상기 세정 케미컬을 사용하여 트랜지스터 문턱전압 조절과 DRAM 소자의 리프레쉬(Refresh)) 시간을 제어 가능한 반도체 소자 제조 방법을 제공하는데 있다.
도 1은 텅스텐/폴리실리콘 게이트 식각에 의해 발생되는 폴리머와 게이트산화막의 플라즈마 데미지를 개념적으로 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조 공정도을 보여주는 각 공정별 단면도.
* 도면의 주요부분에 대한 부호의 설명 *
21 : 실리콘기판 22 : 게이트산화막
23 : 폴리실리콘층 24 : 텅스텐층
25 : 실리콘질화막 26 : 실리콘산화막
27 : 폴리머 28 : 게이트산화막의 데미지
29 : 게이트 측벽 스페이서
상기 목적을 달성하기 위한 본 발명은 텅스텐/폴리실리콘 게이트 식각후 세정에 사용되는 세정 케미컬에 있어서,
45∼65% CH3CON(CH3)2(DMAC) + 8∼12% H2O + 8∼12% CH3COOH (Acetic acid) + 12∼18% CH3COONH4(Amonium acetate) + 2∼3% NH4F (Amonium floride) + 2∼3% NH2CH2CH2OH (Mono ethyl amine) + 4∼6% NH2OH (Hydroxyl amine)
으로 구성되는 것을 특징으로 한다.
또한 본 발명의 텅스텐/폴리실리콘 게이트 제조 방법은, 실리콘기판상에 게이트산화막을 형성하는 단계; 상기 게이트산화막 상에 폴리실리콘층, 텅스텐층, 하드마스크층을 순서적으로 적층하는 단계; 게이트 마스크를 사용한 식각으로 상기하드마스크를 패터닝하는 단계; 상기 패턴된 하드마스크를 식각베리어로 상기 텅스텐층과 상기 폴리실리콘층을 식각하여 게이트 패턴을 형성하는 단계; 및 상기 게이트 패턴 형성시 발생된 폴리머와 드러난 상기 게이트산화막의 데미지 부분을 세정 케미컬 - 상기 세정 케미컬은 45∼65% CH3CON(CH3)2와, 8∼12% H2O와, 8∼12% CH3COOH와, 12∼18% CH3COONH4와, 2∼3% NH4F와, 2∼3% NH2CH2CH2OH 및 4∼6% NH2OH로 구성됨 - 을 사용하여 제거하는 단계를 포함하여 이루어진 것을 특징으로 한다.
이하, 상기한 세정 케미컬을 사용하여 반도체 소자를 제조하는 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 소자 제조 공정도로서, 이를 참조하여 텅스텐/폴리실리콘 게이트 제조 공정이 구체적으로 설명된다.
먼저, 도 2a에 도시된 바와 같이 실리콘기판(21) 상에 게이트산화막(22)을 60Å 증착하고, 그 상부에 700Å의 폴리실리콘층(23), 700Å의 텅스텐층(24), 200Å의 실리콘질화막(Si3N4)(25) 및 3200Å의 실리콘산화막(SiO2)(26)을 순서적으로 적층한다. 폴리실리콘층(23)과 텅스텐층은 게이트 전극용이며, 실리콘질화막(25)과 실리콘산화막(26)은 하드마스크(H/M)용이다.
이어서, 도 2b에 도시된 바와 같이 게이트 마스크를 사용하여 하드마스크인 실리콘산화막(26)과 실리콘질화막(25)을 식각하여 패터닝한다.
이어서, 도 2c에 도시된 바와 같이 상기 하드마스크를 식각베리어로하여 상기 텅스텐(24)과 폴리실리콘막(23)을 플라즈마 건식 식각하여 게이트 패턴(100)을 형성한다. 게이트 식각시 장치로는 DPS(decoupled plasma source) 식각챔버의 ICP(inductively coupled plasma) 반도체 웨이퍼 가공 장치를 사용하고, 식각 가스로는 SF6+ N2, Cl2+ O2, HBr + HeO 가스를 이용한다.
이때, 게이트 패턴의 측벽에는 다량의 폴리머(27)가 생성되고, 게이트산화막(22)은 식각시 플라즈마 데미지(28)를 받게 된다.
이어서, 도 2d에 도시된 바와 같이, 본 발명의 세정 케미컬을 사용하여 폴리머(27) 및 게이트산화막(22) 일부 두께를 식각(플라즈마 데미지(28) 제거)한다.
세정 방법으로는 웨이퍼 한장씩 처리하는 싱글 타입과 예컨대 50장 정도의 웨이퍼를 한꺼번에 실시하는 배치타입이 사용가능한 바, 싱글 타입의 경우는 30∼180초 동안 실시하고, 배치 타입의 경우에는 2∼30분 동안 실시한다.
본 실시예에 사용된 케미컬은, " 55% CH3CON(CH3)2(DMAC) + 10% H2O + 10% CH3COOH (Acetic acid) + 15% CH3COONH4(Amonium acetate) + 2.5% NH4F (Amonium floride) + 2.5% NH2CH2CH2OH (Mono ethyl amine) + 5% NH2OH (Hydroxyl amine) " 이다. 케미컬 온도는 25℃, PH는 4∼6.5의 약산성을 유지한다.
이때, 상기 세정 케미컬중에서 NH4F의 조성비를 조절하면 게이트산화막(22)의 잔류 두께를 조절할 수 있다. 즉, 트랜지스터의 문턱전압과 DRAM 소자의 리프레쉬(Refresh) 시간을 제어할 수 있다. 실험 결과에 의하면 잔류 게이트산화막의 두께가 30Å인 경우 문턱전압을 0.9V, 35Å인 경우 문턱전압을 0.95V, 40Å인 경우 문턱전압을 1.0V, 50Å인 경우 문턱전압을 1.1V까지 조절가능하였다.
한편, 케미컬은 상온을 사용하므로 케미컬의 증기 처리 및 열처리 장치가 필요없다.
이어서, 도 2e에 도시된 바와 같이 패턴 적층막 측벽에 게이트 측벽 스페이서(29)를 형성한다. 이후에 소오스/드레인 형성 등 일련의 공정을 실시하여 MOSFET를 형성한다.
본 발명의 실시예에서는 게이트가 단순히 텅스텐/폴리실리콘 적층 구조일 경우를 설명하고 있으나, 본 발명은 게이트가 텅스텐/확산방지막(예컨대 WNx)/폴리실리콘 구조를 갖는 경우에도 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
본 발명의 세정 케미털은 은 텅스텐/폴리실리콘 게이트 식각 후 발생되는 폴리머와 게이트산화막의 데미지를 효과적으로 제거하여 반도체 소자 특성 향상을 가져다 준다.
또한, 상기 세정 케미컬을 사용하여 게이트산화막의 두께 제어가 가능하므로 트랜지스터 문턱전압 조절과 DRAM 소자의 리프레쉬(Refresh)) 시간을 제어할 수 있다.

Claims (5)

  1. 텅스/폴리실리콘 게이트 식각후 적용되는 세정 케미컬에 있어서,
    45∼65% CH3CON(CH3)2와, 8∼12% H2O와, 8∼12% CH3COOH와, 12∼18% CH3COONH4와, 2∼3% NH4F와, 2∼3% NH2CH2CH2OH 및 4∼6% NH2OH
    로 이루어진 세정 케미컬.
  2. 실리콘기판상에 게이트산화막을 형성하는 단계;
    상기 게이트산화막 상에 폴리실리콘층, 텅스텐층, 하드마스크층을 순서적으로 적층하는 단계;
    게이트 마스크를 사용한 식각으로 상기 하드마스크를 패터닝하는 단계;
    상기 패턴된 하드마스크를 식각베리어로 상기 텅스텐층과 상기 폴리실리콘층을 식각하여 게이트 패턴을 형성하는 단계; 및
    상기 게이트 패턴 형성시 발생된 폴리머와 드러난 상기 게이트산화막의 데미지 부분을 세정 케미컬 - 상기 세정 케미컬은 45∼65% CH3CON(CH3)2와, 8∼12% H2O와, 8∼12% CH3COOH와, 12∼18% CH3COONH4와, 2∼3% NH4F와, 2∼3% NH2CH2CH2OH 및 4∼6% NH2OH로 구성됨 -을 사용하여 제거하는 단계
    를 포함하여 이루어진 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제2항에 있어서,
    상기 세정 케미컬은 상온의 온도를 유지하는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제2항에 있어서,
    상기 세정케미컬의 NH4F의 조성비를 조절하여 상기 게이트산화막의 식각 두께를 제어하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제2항에 있어서,
    상기 텅스텐 및 폴리실리콘 식각에서 ICP 장치를 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
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