CN115332177A - 半导体结构及其制造方法 - Google Patents

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Abstract

本公开实施例涉及半导体领域，提供一种半导体结构及其制造方法，其中，半导体结构的制造方法包括：提供具有第一区和第二区的基底，在基底上形成有栅介质层；形成功函数层，功函数层位于栅介质层表面；形成保护层，保护层位于第一区的功函数层表面；采用湿法刻蚀工艺，去除第二区的功函数层，第一区的功函数层作为第一功函数层；去除保护层。至少可以解决去除第二区的功函数层带来的第一区的功函数层的厚度不均的问题，以及去除第二区功函数层带来的第二区栅介质层表面阈值电压异常偏高的问题。

Description

半导体结构及其制造方法
技术领域
本公开实施例涉及半导体领域，特别涉及一种半导体结构及其制造方法。
背景技术
在CMOS晶体管中，通过使晶体管的金属栅极处于各自的功函数(workfunction)范围内，可以使得晶体管达到其预期的阈值电压Vt。集成晶体管中不同的晶体管区域需要得到的阈值电压不同，为了得到不同的阈值电压Vt，不同区域晶体管对功函数值的要求也不同。
集成晶体管中第一区与第二区对功函数的要求不同时，采取的一定的制程来形成不同的调节第一区与第二区栅极功函数的功函数层(WFM，workfunctionmetal)，实现第一区和第二区的功函数的调节并调节器件对应的阈值电压(Vt)，实现阈值电压平衡。
发明内容
本公开实施例提供一种半导体结构及其制造方法，至少有利于解决去除第二区的功函数层带来的第一区的功函数层的厚度不均的问题，以及去除第二区功函数层带来的第二区栅介质层表面阈值电压异常偏高的问题。
根据本公开一些实施例，本公开实施例一方面提供一种半导体结构的制造方法，包括：提供具有第一区和第二区的基底，在所述基底上形成有栅介质层；形成功函数层，所述功函数层位于所述栅介质层表面；形成保护层，所述保护层位于所述第一区的所述功函数层表面；采用湿法刻蚀工艺，去除所述第二区的所述功函数层，所述第一区的所述功函数层作为第一功函数层；去除所述保护层。
根据本公开另一些实施例，所述湿法刻蚀工艺采用的刻蚀液体包括氨水、双氧水混合溶液。
根据本公开另一些实施例，所述湿法刻蚀工艺的工艺温度为20～60℃。
根据本公开另一些实施例，形成所述功函数层的工艺步骤包括：形成第一功函数膜，所述第一功函数膜位于所述栅介质层表面；形成第二功函数膜，所述第二功函数膜位于所述第一功函数膜表面，所述第二功函数膜的材料与所述第一功函数膜的材料不同；形成第三功函数膜，所述第三功函数膜位于所述第二功函数膜表面，所述第三功函数膜的厚度大于所述第一功函数膜的厚度。
根据本公开另一些实施例，所述第三功函数膜的厚度为25A～40A。
根据本公开另一些实施例，所述第三功函数膜的材料与所述第一功函数膜的材料相同。
根据本公开另一些实施例，所述第一、三功函数膜的材料包括TiAl、TiN、TaN或Ta中的一种或多种。
根据本公开另一些实施例，所述湿法刻蚀工艺包括：第一湿法刻蚀工艺，所述第一湿法刻蚀工艺步骤用于刻蚀去除所述第二区的所述第三功函数膜；第二湿法刻蚀工艺，所述第二湿法刻蚀工艺步骤用于刻蚀去除所述第二区的所述第二功函数膜；第三湿法刻蚀工艺，所述第三湿法刻蚀工艺步骤用于刻蚀去除所述第二区的所述第一功函数膜，且所述第三湿法刻蚀工艺的工艺温度小于所述第一湿法刻蚀工艺的工艺温度。
根据本公开另一些实施例，所述第一湿法刻蚀工艺的工艺温度为20～60℃，所述第三湿法刻蚀工艺的工艺温度为20～40℃。
根据本公开另一些实施例，所述第一区为PMOS区，所述第二区为NMOS区。
根据本公开另一些实施例，在去除所述保护层之后，还包括：在所述第二区的所述栅介质层表面形成第二功函数层，所述第二功函数层的材料与所述第一功函数层的材料不同。
根据本公开另一些实施例，所述保护层包括光刻胶层；采用灰化工艺去除所述保护层。
根据本公开另一些实施例，所述保护层包括硬掩模层；所述湿法刻蚀工艺对所述硬掩模层的刻蚀速率小于对所述功函数层的刻蚀速率。
根据本公开另一些实施例，所述硬掩模层的厚度大于所述功函数层的厚度。
根据本公开一些实施例，本公开实施例另一方面还提供一种半导体结构，包括：具有第一区和第二区的基底，所述基底上具有栅介质层；功函数层，所述功函数层位于所述栅介质层表面；所述第一区和所述第二区之间具有条状隔离凹槽。
根据本公开另一些实施例，所述隔离凹槽位于所述第一区的栅极侧壁上。
本公开实施例提供的技术方案至少具有以下优点：
本公开实施例提供的半导体结构制造方法中，提供具有第一区和第二区的基底，在基底上形成有栅介质层，形成位于栅介质层表面的功函数层，形成保护层，保护层位于第一区的功函数层表面，再采用湿法刻蚀工艺，去除第二区的功函数层，第一区的功函数层作为第一功函数层，最后去除保护层。如此，在将第二区上的调节第一区功函数的功函数层去除掉的过程中并未使用干法刻蚀工艺，不会引入干法刻蚀工艺所需要的等离子体，没有等离子体对第二区表面进行轰击，第二区的栅介质层表面就不会堆积电荷，也就不会引起第二区栅介质层表面阈值电压异常偏高的问题。另外，在将第二区上的调节第一区功函数的功函数层去除掉的过程中第一区的表面始终具有保护层，保护层在湿法刻蚀结束后才会被去除，也就是说，在整个湿法刻蚀的工艺过程中，第一区暴露在刻蚀环境中的结构只有保护层，第一区的功函数层不会暴露在湿法刻蚀的刻蚀环境中，因此，第一区的功函数层不会出现因刻蚀影响导致的厚度不均匀的问题，也不会因此影响器件的晶圆可靠性测试(WAT，Wafer Acceptance Test)性能。
附图说明
一个或多个实施例通过与之对应的附图中的图片进行示例性说明，这些示例性说明并不构成对实施例的限定，除非有特别申明，附图中的图不构成比例限制；为了更清楚地说明本公开实施例或传统技术中的技术方案，下面将对实施例中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1至图5为一种半导体结构的制造方法的各步骤对应的结构示意图；
图6至图10为本公开一实施例提供的半导体器件的制造方法的步骤示意图。
具体实施方式
由背景技术可知，目前半导体结构的制造方法存在去除第二区的功函数层带来的第一区的功函数层的厚度不均的问题，以及去除第二区功函数层带来的第二区栅介质层表面阈值电压异常偏高的问题。
图1至图5为一种半导体结构的制造方法的各步骤对应的结构示意图。
参考图1，提供包括第一区11和第二区12的基底10；依次在基底10上形成栅介质层20以及功函数层30。
其中，栅介质层20可以包括层叠的氧化层21以及高k栅介质层21。功函数层30可以包括层叠的第一功函数层31、第二功函数层32以及第三功函数层33，第一功函数层31的材料可以为氧化铝，第二功函数层的材料可以为TiN，第三功函数层33的材料与第一功函数层31相同。
继续参考图1，在第一区11的功函数层30表面形成保护层40，保护层40可以为光刻胶层。
参考图2，进行干法刻蚀工艺，去除第二区12表面的第三功函数层33，并且干法刻蚀在第一区11也会去除掉部分保护层40。由于干法刻蚀工艺需要引入等离子体对第二区12进行轰击，会导致第二区12的栅介质层20表面出现电荷陷阱50，造成电荷堆积，引起第二区12的阈值电压异常偏高。
参考图3，进行灰化工艺，去除第一区11表面的保护层40，灰化工艺结束后在的第一区11的功函数层30表面仍会有部分保护层40的残留。
参考图4，进行一步湿法刻蚀工艺，去除第二区12的第二功函数层32，同时可以去除第一区11上残留的保护层40。湿法刻蚀选用的刻蚀溶液可以包括HF溶液，HF与水的比例可以为1:200，湿法刻蚀的刻蚀时间可以为20秒。
参考图5，再进行一步湿法刻蚀工艺，去除第二区12的第一功函数层31，至此第二区12的功函数层30已被完全去除，露出第二区12的栅介质层20表面。与此同时，第一区11的功函数层30同样暴露在湿法刻蚀环境中，第一区11的功函数层30也会被刻蚀掉一部分，造成第一区11功函数层30的厚度变小，表面不平整，影响器件的晶圆可靠性测试性能。这一步湿法刻蚀工艺选用的刻蚀溶液可以包括NH4OH、H2O2和去离子水的混合溶液。
另外，由于湿法刻蚀会造成第一区11上的功函数层30的一部分被牺牲，在形成第一区11上的功函数层30时，需要形成厚度远超需求厚度的功函数层30。这样才能保证在湿法刻蚀结束后第一区11上的功函数层30的厚度依然能满足需求。例如，第一区11的第三功函数层33需要的厚度为35埃，则需要制作出50埃的第三功函数层。这无疑会造成材料的浪费。
本公开实施例则提供了一种不采用干法刻蚀工艺去除第二区功函数层，且能够保护第一区的功函数层不受刻蚀影响的半导体器件的制造方法。一方面避免了干法刻蚀中等离子体的引入，避免第二区的栅介质层表面形成电荷陷阱，造成电荷堆积，出现阈值电压异常偏高的问题。另一方面，由于湿法刻蚀过程中第一区上始终具有保护层，不会造成第一区的功函数层厚度不均匀和功函数层表面粗糙不平的问题，不会影响器件的晶圆可靠性测试性能。同时，也不会造成材料的浪费。
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合附图对本公开的各实施例进行详细的阐述。然而，本领域的普通技术人员可以理解，在本公开各实施例中，为了使读者更好地理解本公开而提出了许多技术细节。但是，即使没有这些技术细节和基于以下各实施例的种种变化和修改，也可以实现本公开所要求保护的技术方案。
图6至图10为本公开一实施例提供的半导体器件的制造方法的步骤示意图。
参考图6，提供具有第一区101和第二区102的基底100，在基底100上形成有栅介质层110。其中，基底100为硅基底、锗基底、氮化镓基底、玻璃基底、绝缘体上硅基底、绝缘体上锗基底等其中的一种。
在一些实施例中，第一区101为PMOS区I，第二区102为NMOS区II。对于PMOS区I来说，栅极功函数的要求在4.7eV～5.1eV范围内。而对于NMOS区II来说，栅极功函数的要求在4.0eV～4.5eV范围内。PMOS区I对功函数的要求与NMOS区II对功函数的要求不同，PMOS区I和NMOS区II需要不同的功函数层120对各自的栅极功函数进行调节。因此，在形成调节PMOS区I功函数的功函数层120的制程中，才需要对位于NMOS区II上的调节PMOS区I功函数的功函数层120进行去除处理。
在另一些实施例中，第一区101和第二区102也可以为其他的对栅极功函数要求不同的晶体管区域。例如，第一区101和第二区102均为PMOS区，但两个PMOS区对栅极功函数的要求不同，或第一区101和第二区102均为NMOS区，但两个NMOS区对栅极功函数的要求不同。
栅介质层110可以包括位于基底100表面的界面层111和位于界面层111表面的高k介质层112。界面层111的材料可以为氧化硅或氮氧化硅。界面层111可以用于改善基底100和高k介质层112之间的界面特性，从而增强电子迁移率特性。高k介质层112可以包括具有介电常数k相对于二氧化硅(约3.9)更高的材料。高k介质层112的材料可以包括金属氧化物、金属硅酸盐或金属硅酸盐氮化物。其中，金属氧化物中的金属可以包括例如HF、AL、La或Zr，金属氧化物可以包括氧化铪、铝氧化物、氧化镧、氧化锆或它们的组合。金属硅酸盐中的金属可以包括HF或Zr，金属硅酸盐可以包括例如HfSiO、ZrSiO或其组合。金属硅酸盐化合物可以包括例如硅酸铪氮化物(HfSiOn)、硅酸锆氮化物(ZrSiOn)或其组合。
参考图7，形成功函数层120，功函数层120位于栅介质层110表面。
功函数层120位于第一区以及第二区上，功函数层120用于调节第一区I形成的晶体管的栅极的功函数。在一些实施例中，第一区I为PMOS区，相应的，功函数层120用于调节PMOS晶体管的栅极的功函数，功函数层120的材料可以为P型功函数材料，P型功函数材料的功函数值在4.7eV～5.1eV范围内。
后续的工艺步骤中，不会对PMOS区I的功函数层120进行刻蚀，因此，功函数层120的厚度为最终形成的半导体结构实际所需的厚度，无需为后续刻蚀去除NMOS区的功函数层120预留刻蚀量，因此，不会造成功函数层120材料的浪费以及产生功函数层的损伤，导致器件性能下降。
在一些实施例中，功函数层120可以为单层结构，单层功函数层120的材料中可以包括P型功函数材料。在另一些实施例中，功函数层120也可以为叠层结构。在一个具体例子中，以功函数层120为叠层结构作为示例，形成功函数层120的工艺步骤包括：形成第一功函数膜121，第一功函数膜121位于栅介质层110表面；形成第二功函数膜122，第二功函数膜122位于第一功函数膜121表面，第二功函数膜122的材料与第一功函数膜121的材料不同；形成第三功函数膜123，第三功函数膜123位于第二功函数膜122表面，第三功函数膜123的厚度大于第一功函数膜121的厚度。
第一功函数膜121的材料可以包括TiAl、TiN、TaN或Ta中的一种或多种。在一个具体例子中，第一功函数膜121的材料为AlTiN。第二功函数膜122的材料可以包括能够调节第一区101栅极功函数值的金属离子，后续工艺流程中可以用快速热退火等方式将离子渗透进第一区101的栅介质层110中，起到调节第一区101功函数值的作用。在一些实施例中，第三功函数膜123的材料可以与第一功函数膜121的材料相同，第三功函数膜123的材料可以包括TiAl、TiN、TaN或Ta中的一种或多种。
其中，第一功函数膜121的厚度可以为5～15埃，第二功函数膜122的厚度可以为5～15埃，第三功函数膜123的厚度大于第一功函数膜的厚度。例如，第一功函数膜121与第三功函数膜123的厚度可以分别为：10埃、20埃；15埃、35埃等。第三功函数膜123的厚度大于第一功函数膜121的厚度的效果为：可以有效增加制备时器件良率，通过第三功函数的厚度范围的调节可以精确调节整体功函数的数值。
参考图8，形成保护层130，保护层130位于第一区101的功函数层120表面。
保护层130的作用为保护第一区101的功函数层120在后续的刻蚀过程中不暴露在刻蚀环境中，不受刻蚀环境的影响。
根据保护层130形成的步骤不同，在一些实施例中，保护层130可以直接形成在第一区101上的功函数层120表面。在另一些实施例中，保护层130可以先在第一区101和第二区102的上方的功函数层120表面整面形成，再通过某种工艺去除掉位于第二区102上的功函数层120表面的保护层130，只留下位于第一区101上方的功函数层120表面的保护层130。这样做的原因是保护层130的作用为在去除第二区102即NMOS区上的功函数层130时，保护第一区101即PMOS区上的功函数层不受刻蚀影响，保证PMOS区的功函数层表面平整均匀，厚度精准确定。
在一些实施例中，保护层130可以包括光刻胶层。形成光刻胶层的步骤可以包括：先在第一区101和第二区102上方的功函数层120表面整面形成光刻胶层；采用曝光工艺对光刻胶进行曝光处理；再通过显影工艺去除位于第二区102上方的功函数层120表面的光刻胶层130，保留位于第一区101上方功函数层120表面的图形化的光刻胶层。位于第一区101上方的光刻胶层能够在后续的湿法刻蚀工艺中对第一区101的功函数层120起到保护作用。
在另一些实施例中，保护层130还可以包括硬掩模层。由于后续的湿法刻蚀工艺也会对硬掩膜层130造成一定的刻蚀影响，所以，在选择硬掩膜层130材料时一定要保证湿法刻蚀工艺对硬掩模层130的刻蚀速率小于对功函数层120的刻蚀速率。这样在进行湿法刻蚀工艺时，第一区101的硬掩膜层和第二区102的功函数层120同时暴露在刻蚀溶液中，湿法刻蚀溶液刻蚀第二区102的功函数层120的速率大于刻蚀第一区101上方硬掩膜层的速率，才有可能实现在第二区102上的功函数层120被刻蚀完成之前，硬掩膜层130始终保留在第一区101的功函数层120表面。如此硬掩膜层才能够对第一区101下方的功函数层120起到较佳的保护作用。
由于类似的原因，为保证硬掩膜层在整个湿法刻蚀过程中始终存在并起到保护作用，在一些实施例中，硬掩模层的厚度可以大于功函数层120的厚度。硬掩膜层的厚度超过功函数层120的厚度，可以更好地保证在第二区102的功函数层120被刻蚀完全之前硬掩膜层不会被全部刻蚀，这样硬掩膜层才能对第一区101下方的功函数层120起到保护作用。
参考图9，采用湿法刻蚀工艺，去除第二区102的功函数层120，第一区101的功函数层120作为第一功函数层140。
由于在去除第二区102上方用于调节第一区101栅极功函数的功函数层120的全程都选用了湿法刻蚀工艺，并未采用干法刻蚀工艺。因此，这种方式不会引入干法刻蚀工艺中的等离子体，也就没有等离子体对第二区102的表面进行轰击，第二区102的栅介质层110表面就不会形成电荷陷阱，也不会在第二区102的栅介质层110表面堆积电荷，也就不会引起第二区102的阈值电压异常偏高。
具体地，湿法刻蚀工艺选择的刻蚀溶液可以包括：磷酸、氢氟酸、缓冲刻蚀剂(BOE)、铝刻蚀剂(M2)、硝酸等。在一些实施例中，湿法刻蚀工艺采用的刻蚀液体是SC1溶液，SC1溶液是包括氨水、双氧水和去离子水的混合溶液。采用氨水、双氧水和去离子水的混合溶液可以有效地刻蚀第二区102上的功函数层120。
在湿法刻蚀工艺中若工艺温度过高，则可能会导致刻蚀速率过快，不易控制刻蚀时间，很容易刻蚀过量伤害到下方的栅介质层110。在湿法刻蚀工艺中如果工艺温度过低，则可能导致刻蚀速率过慢，影响工艺效率。因此湿法刻蚀的工艺温度需要选择合适的范围。在一些实施例中，湿法刻蚀工艺的工艺温度为20～60℃。这样的温度范围既可以保证一定的刻蚀效率，又不会导致刻蚀速率过快，便于控制刻蚀时间。
在一些实施例中，湿法刻蚀工艺可以包括：第一湿法刻蚀工艺，第一湿法刻蚀工艺步骤用于刻蚀去除第二区102的第三功函数膜123；第二湿法刻蚀工艺，第二湿法刻蚀工艺步骤用于刻蚀去除第二区102的第二功函数膜122；第三湿法刻蚀工艺，第三湿法刻蚀工艺步骤用于刻蚀去除第二区102的第一功函数膜121，且第三湿法刻蚀工艺的工艺温度小于第一湿法刻蚀工艺的工艺温度。
第三湿法刻蚀工艺的温度小于第一湿法刻蚀的工艺温度是由于第三湿法刻蚀工艺刻蚀的第一功函数膜121位于临近栅介质层110的最底部，第一功函数膜121刻蚀结束后会立刻暴露出第二区102的栅介质层110，而第一湿法刻蚀工艺刻蚀的第三功函数膜123位于整个功函数层120的最顶部，第一功函数膜121下方邻接的却是也需要进行刻蚀的第二功函数膜122。在刻蚀最顶部的第三功函数膜123时，选择较高的工艺温度进行刻蚀则可以使刻蚀速率较大，提高刻蚀效率。在刻蚀底层的第一功函数膜121时，由于临近整个刻蚀工艺的尾声，即将暴露出第二区102表面的栅介质层110，为确保在刻蚀完第二区102的功函数层120，第二区102的栅介质层110暴露出来的同时能够及时停止湿法刻蚀工艺，不伤害第二区102的栅介质层110的表面，需要降低此时的刻蚀温度，降低刻蚀速率，以保证湿法刻蚀工艺的精准性。
具体的，在一些实施例中，第一湿法刻蚀工艺的工艺温度为20～60℃，所述第三湿法刻蚀工艺的工艺温度为20～40℃。例如，第一、三湿法刻蚀的温度可以分别为30℃、20℃；40℃、30℃；50℃、35℃；60℃、50℃等。
在另一些实施例中，功函数层120为单层结构时，由于类似的原因，采用湿法刻蚀工艺刻蚀单层的功函数层120采用的工艺温度的变化趋势也可以为先高后低。在保证湿法刻蚀的刻蚀效率的同时，能够更加精准地把控湿法刻蚀的结束时间，不伤害到第二区102的功函数层120下方的栅介质层110的表面。
在整个湿法刻蚀的过程中，第一区101上方的功函数层120表面始终具有保护层130，第一区101暴露在刻蚀环境中的结构只有保护层130，第一区101上方的功函数层120不会暴露在湿法刻蚀的刻蚀环境中，因此，第一区101上方的功函数层120不会出现因刻蚀影响导致的厚度不均匀的问题，也就不会因此影响器件的晶圆可靠性测试性能。
参考图10，去除保护层130。
具体地，在一些实施例中，保护层130包括光刻胶层，则去除保护层130的工艺方式可以为灰化工艺。灰化工艺可以使用包含氧基或氧离子的等离子气体来去除光刻胶层。灰化过程一般是在反应室中进行的，通过将半导体晶片放置于反应室中，在低压下加热，并向反应室通入等离子气体。由于灰化过程的灰化速率与温度成正比，所以灰化过程的工艺温度可以选择较高温度，具体地，灰化工艺的温度范围可以包括80℃-300℃。例如，灰化的温度可以为90℃、100℃、110℃、120℃、130℃、200℃、250℃、290℃等。
在另一些实施例中，保护层130的材料可以包括硬掩模层，此时去除保护层130的工艺方式可以采用刻蚀工艺。由于需要规避干法刻蚀工艺中引入的等离子体带来的阈值电压异常偏高的问题，本公开提供的实施例中可以选择湿法刻蚀工艺去除硬掩膜层。
另外，在去除保护层130之后还可以形成用于调节第二区102栅极的功函数所需的功函数层。具体为，在一些实施例中，在去除保护层130之后，还包括：在第二区102的栅介质层110表面形成第二功函数层，第二功函数层的材料与第一功函数层的材料不同。
第二功函数层的材料与第一功函数层的材料不同是由于第一区101和第二区102需要的栅极功函数不同，需要采用不同的功函数层对第一区101和第二区102的功函数进行调节。第二功函数层为在整个第一区101和第二区102表面形成的调节第二区栅极功函数的结构，第二功函数层可以包含第二有效功函数调整物质，第二有效功函数调整物质为调节第二区102栅极功函数的物质。由于包含第二有效功函数层调整物质，第二功函数层具有适合第二区102的有效功函数。
本公开实施例提供一种半导体结构的制造方法，提供具有第一区和第二区的基底，在基底上形成有栅介质层，形成位于栅介质层表面的功函数层，形成保护层，保护层位于第一区的功函数层表面，再采用湿法刻蚀工艺，去除第二区的功函数层，第一区的功函数层作为第一功函数层，最后去除保护层。如此，能够产生一些有益的技术效果。一方面，由于本公开实施例提供的半导体器件的制造方法并未采用干法刻蚀工艺去除功函数层，不会在栅介质层表面产生电荷陷阱，不会引起第二区的阈值电压异常偏高。另一方面，由于在湿法刻蚀工艺去除第二区功函数层的过程中，第一区表面始终具有保护层，可以保护第一区的功函数层不受湿法刻蚀影响，不会出现厚度不均匀的问题。同时，也不需要在形成功函数层时留出多余厚度，不会产生材料的浪费。
相应的，本公开另一实施例还提供一种半导体结构，这种半导体结构由上述半导体结构的制造方法制造得出，以下将结合附图对本公开另一实施例提供的半导体结构进行详细说明，与前一实施例相同或者相应的部分，可参考前述实施例的相应说明，以下将不做详细赘述。
参考图8，半导体结构包括：具有第一区101和第二区102的基底100，基底100上具有栅介质层110；功函数层140，功函数层140位于栅介质层110表面；第一区101和第二区102之间具有条状隔离凹槽103。
在一些实施例中，第一区101为PMOS区I，第二区102为NMOS区II。对于PMOS区I来说，栅极功函数的要求约为4.7eV～5.1eV。而对于NMOS区II来说，栅极功函数的要求约为4.5eV或更低。PMOS区I对功函数的要求与NMOS区II对功函数的要求不同，PMOS区I和NMOS区II需要不同的功函数层120对各自的栅极功函数进行调节。在另一些实施例中，第一区101和第二区102也可以为其他的对栅极功函数要求不同的晶体管区域。
栅介质层110可以包括位于基底100表面的界面层111和位于界面层111表面的高k介质层112。界面层111的材料可以为氧化硅或氮氧化硅。高k介质层112可以包括具有介电常数k相对于二氧化硅(约3.9)更高的材料。高k介质层112的材料可以包括金属氧化物、金属硅酸盐或金属硅酸盐氮化物。其中，金属氧化物中的金属可以包括例如HF、AL、La或Zr，金属氧化物可以包括氧化铪、铝氧化物、氧化镧、氧化锆或它们的组合。金属硅酸盐中的金属可以包括HF或Zr，金属硅酸盐可以包括例如HfSiO、ZrSiO或其组合。金属硅酸盐化合物可以包括例如硅酸铪氮化物(HfSiOn)、硅酸锆氮化物(ZrSiOn)或其组合。
功函数层140为位于第一区101上方的调节第一区101栅极功函数的结构，功函数层140可以包含第一有效功函数调整物质，第一有效功函数调整物质为调节第一区101栅极功函数的物质。在一些实施例中，功函数层140可以为单层结构。在另一些实施例中，功函数层140也可以为叠层结构。
隔离凹槽103的作用为在基底100中隔离第一区101与第二区102。在一些实施例中，隔离凹槽103位于第一区101的栅极侧壁上。
本领域的普通技术人员可以理解，上述各实施方式是实现本公开的具体实施例，而在实际应用中，可以在形式上和细节上对其作各种改变，而不偏离本公开的精神和范围。任何本领域技术人员，在不脱离本公开的精神和范围内，均可作各自更动与修改，因此本公开的保护范围应当以权利要求限定的范围为准。

Claims (16)

1.一种半导体结构的制造方法，其特征在于，包括：
提供具有第一区和第二区的基底，在所述基底上形成有栅介质层；
形成功函数层，所述功函数层位于所述栅介质层表面；
形成保护层，所述保护层位于所述第一区的所述功函数层表面；
采用湿法刻蚀工艺，去除所述第二区的所述功函数层，所述第一区的所述功函数层作为第一功函数层；
去除所述保护层。
2.如权利要求1所述的制造方法，其特征在于，所述湿法刻蚀工艺采用的刻蚀液体包括氨水、双氧水混合溶液。
3.如权利要求2所述的制造方法，其特征在于，所述湿法刻蚀工艺的工艺温度为20～60℃。
4.如权利要求1所述的制造方法，其特征在于，形成所述功函数层的工艺步骤包括：
形成第一功函数膜，所述第一功函数膜位于所述栅介质层表面；
形成第二功函数膜，所述第二功函数膜位于所述第一功函数膜表面，所述第二功函数膜的材料与所述第一功函数膜的材料不同；
形成第三功函数膜，所述第三功函数膜位于所述第二功函数膜表面，所述第三功函数膜的厚度大于所述第一功函数膜的厚度。
5.如权利要求4所述的制造方法，其特征在于，所述第三功函数膜的厚度为25A～40A。
6.如权利要求4所述的制造方法，其特征在于，所述第三功函数膜的材料与所述第一功函数膜的材料相同。
7.如权利要求6所述的制造方法，其特征在于，所述第一、三功函数膜的材料包括AlTiN、TiN、TaN或Ta中的一种或多种。
8.如权利要求4所述的制造方法，其特征在于，所述湿法刻蚀工艺包括：
第一湿法刻蚀工艺，所述第一湿法刻蚀工艺步骤用于刻蚀去除所述第二区的所述第三功函数膜；
第二湿法刻蚀工艺，所述第二湿法刻蚀工艺步骤用于刻蚀去除所述第二区的所述第二功函数膜；
第三湿法刻蚀工艺，所述第三湿法刻蚀工艺步骤用于刻蚀去除所述第二区的所述第一功函数膜，且所述第三湿法刻蚀工艺的工艺温度小于所述第一湿法刻蚀工艺的工艺温度。
9.如权利要求7所述的制作方法，其特征在于，所述第一湿法刻蚀工艺的工艺温度为20～60℃，所述第三湿法刻蚀工艺的工艺温度为20～40℃。
10.如权利要求1所述的制作方法，其特征在于，所述第一区为PMOS区，所述第二区为NMOS区。
11.如权利要求10所述的制作方法，其特征在于，在去除所述保护层之后，还包括：在所述第二区的所述栅介质层表面形成第二功函数层，所述第二功函数层的材料与所述第一功函数层的材料不同。
12.如权利要求1所述的制作方法，其特征在于，所述保护层包括光刻胶层；采用灰化工艺去除所述保护层。
13.如权利要求1所述的制作方法，其特征在于，所述保护层包括硬掩模层；所述湿法刻蚀工艺对所述硬掩模层的刻蚀速率小于对所述功函数层的刻蚀速率。
14.如权利要求13所述的制作方法，其特征在于，所述硬掩模层的厚度大于所述功函数层的厚度。
15.一种半导体结构，其特征在于，包括：
具有第一区和第二区的基底，所述基底上具有栅介质层；
功函数层，所述功函数层位于所述栅介质层表面；
所述第一区和所述第二区之间具有条状隔离凹槽。
16.如权利要求15所述的半导体结构，其特征在于，所述隔离凹槽位于所述第一区的栅极侧壁上。
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