KR100769612B1 - 데이터 전송방법 및 데이터 전송장치 - Google Patents

Abstract

소정량의 데이터를 한번만 1개의 트랜잭션에서 전송할 수 있음과 아울러, 마스터 칩의 포트의 수와, 마스터 칩과 슬레이브 칩을 접속하는 신호선의 수의 증가를 방지할 수 있는 데이터 전송방법. 1개의 마스터 칩과 상기 마스터 칩으로부터 전송되는 데이터를 받는 복수의 슬레이브 칩은 링형상의 경로에 의해 접속된다. 상기 1개의 마스터 칩으로부터 상기 링형상의 경로를 거쳐서 상기 복수의 슬레이브 칩에 데이터가 전송된다.

데이터 전송, 마스터 칩, 슬레이브 칩, 포트수, 링형상

Description

데이터 전송방법 및 데이터 전송장치{DATA TRANSFER METHOD AND DATA TRANSFER DEVICE}

도 1은 본 발명의 제1 실시예에 관련되는 데이터 전송장치를 갖는 시스템의 구성을 나타낸 블럭도,

도 2는 도 1에 나타내는 시스템에 적용되는 화상 입출력 시스템의 전체 구성을 나타내는 블럭도,

도 3은 화상 입출력 시스템의 리더부 및 프린터부의 내부 구성을 나타내는 측단면도,

도 4는 화상 입출력 시스템의 리더 화상 전처리부의 구성을 나타내는 블럭도,

도 5는 화상 입출력 시스템의 콘트롤러 유닛 내부의 개략적인 구성을 나타내는 블럭도,

도 6은 화상 입출력 시스템의 콘트롤러 유닛의 내부의 상세구성을 나타내는 블록도,

도 7은 데이터 전송장치에 포함되는 복수의 칩간의 직렬 데이터 전송의 구성을 도시한 도면,

도 8은 본 발명의 제2 및 제3 실시예에 관련되는 데이터 전송장치에서 처리된 직렬 데이터의 트랜잭션의 데이터 구성을 설명하는데 사용한 도면,

도 9는 제2 및 제3 실시예에 관련되는 데이터 전송장치에 있어서의 리셋트 동작을 설명하는데 사용한 도면,

도 10은 제2 및 제3 실시예에 관련되는 데이터 전송장치에 있어서의 리셋트 동작을 설명하는데 사용한 도면이다.

*도면의 주요 부분에 대한 부호의 설명*

308 : 리더 화상처리부 309 : 프린터 화상 처리부

500 : 시스템 제어부 501 : 화상 처리부

502∼505 : 메모리

본 발명은, IC칩 등의 전자 칩 상호간을 접속하는 데이터 전송방법 및 데이터 전송장치에 관한 것이다.

1개의 마스터 칩과 복수의 슬레이브 칩의 사이에서 슬레이브 칩의 레지스터의 설정 등을 행하기 위해서, 마스터 칩으로부터 각 슬레이브 칩에 대하여 레지스터 설정용에, 어드레스 버스의 신호선, 라이트용의 데이터 버스의 신호선, 리드용의 데이터 버스의 신호선, 및 칩 선택 신호의 신호선을 접속하고 있었다(예를 들 면, 일본 특허공개 2001-142735호 공보참조).

또한 리셋트에 관해서도 슬레이브 칩마다 각각 리셋트 핀이 준비되고, 이것들의 복수의 리셋트 핀에 대하여 복수의 리셋트 신호선이 각각 따로따로 기판상에서 접속되어 있었다.

이 경우, 상기 버스의 신호선 및 리셋트 신호선의 모두가, 각 슬레이브 칩이 삽입되는 기판상에서, 각 슬레이브 칩에 접속하지 않으면 안된다.

그 때문에 접속되는 슬레이브 칩의 개수에 비례하여, 상기 어드레스 버스, 라이트용의 데이터 버스, 리드용의 데이터 버스, 칩의 선택 신호, 및 리셋트 신호선이 증가한다.

또한, 각 슬레이브 칩에 있어서, 레지스터의 설정용에 입출력용의 핀, 리셋트 핀이 필요해서, 핀수의 증가도 생긴다.

레지스터 설정 등의 슬레이브 칩의 초기 설정이나, 데이터 처리전에 있어서의 각종 설정은, 슬레이브 칩의 데이터 처리중의 설정과 비교하여 빈번하게 설정 변경하는 필요는 없고, 초기 설정이나 데이터 처리전에 있어서의 각종 설정의 설정 속도도 저속에서 충분한 경우가 많다.

따라서, 마스터 칩과 복수의 슬레이브 칩과의 사이에서 레지스터 설정을 행할 때는, 레지스터 설정용의 신호선을 버스의 신호선이 아니라 직렬 데이터 통신의 신호선에서 충분한 경우가 많다.

그러나, 실제로는, 버스의 신호선을 사용해서 마스터 칩과 복수의 슬레이브 칩의 사이를 접속하고, 배선의 수를 증가하여, 복잡화되어 있는 경우가 종종 있다.

따라서, 마스터 칩과 복수의 슬레이브 칩 사이의 배선성을 고려하여, 마스터 칩과 복수의 슬레이브 칩 사이의 배선수를 최소화함으로써, 시스템 전체의 배선수의 삭감 및 설계의 용이화에 연관될 수 있다.

또한, 리셋트를 슬레이브 칩에 대하여 행하는 경우에는, 각각 슬레이브 칩에 개별적으로 리셋트 신호선을 설치할 필요가 있다. 리셋트를 행하는 제어는, 보통, 같은 기판상의 슬레이브 칩 전체에 리셋트를 행하고, 어떤 특정한 슬레이브 칩만을 리셋트하도록 제어하지는 않는다.

또한, 리셋트 신호를 마스터 칩과 복수의 슬레이브 칩 이외의 다른 칩에서 제어하기 위해서는, 각 대상이 되는 슬레이브 칩에 리셋트 신호선을 따로따로 설치하고, 그 칩이 대상이 되는 복수의 슬레이브 칩에 공급된 리셋트 신호들을 제어해야한다.

그 때문에, 대상이 되는 복수의 슬레이브 칩의 개수만큼의 리셋트 신호선이 필요해져, 배선 수의 증가 및 배선의 복잡화를 초래하고 있다.

마스터 칩에 접속되는 복수의 슬레이브 칩에 대하여, 마스터 칩측에서 필요한 1개 이상의 슬레이브 칩을 리셋트하거나, 모든 슬레이브 칩을 리셋트하는 제어를 행할 수 있음으로써, 리셋트 신호선의 삭감 및 슬레이브 칩들 중 1개 이상을 리셋트 하는 것이 가능해진다.

또한, 마스터 칩으로부터 각 슬레이브 칩에 대하여 직렬에서 데이터를 전송할 경우에, 마스터 칩은 각 슬레이브 칩에 1 대 1로 접속하여, 데이터의 전송을 행하지 않으면 안된다.

이 경우에, 각 슬레이브 칩의 레지스터의 라이트 및 리드를 행하기 위해서, 마스터 칩으로부터 슬레이브 칩 방향으로 데이터가 전송되는 신호선과, 슬레이브 칩으로부터 마스터 칩 방향으로 데이터가 전송되는 신호선의 2개를 최저로 필요로 한다.

마스터 칩 1개로, 전체 슬레이브 칩에 직접 데이터를 전송하는 경우에는, 마스터 칩으로부터 각 슬레이브 칩 방향으로 데이터가 전송되는 신호선과, 각 슬레이브 칩으로부터 마스터 칩 방향으로 데이터가 전송되는 신호선이, 각각, 슬레이브 칩의 개수만큼 필요해지고, 마스터 칩은 각각의 슬레이브 칩에 대한 전송을 제어해야만 한다. 또한 마스터 칩이 어느 슬레이브 칩에 데이터의 라이트 및 리드의 액세스를 행하는지를 제어하기 위한 칩 셀렉트의 신호선을 슬레이브 칩의 개수만큼, 마스터 칩으로부터 각 슬레이브 칩에 접속하지 않으면 안된다.

즉, 직렬 데이터를 전송하기 위한 마스터 칩 1개가, 복수의 슬레이브 칩에 데이터를 전송할 경우에는, 대상이 되는 슬레이브 칩을 식별하기 위해서 슬레이브 칩용의 선택 신호(이하, "칩 셀렉트 신호"라 기술한다.)를 별도로 준비하고, 대상이 되는 슬레이브 칩에의 액세스시에 그 칩 셀렉트 신호를 어서트(assert)할 필요가 있었다.

또한, 칩 셀렉트 신호의 신호선은, 그 슬레이브 칩의 개수만큼만 필요해지고, 신호선의 증가에 연관되어 있다.

또한, 마스터 칩은, 마스터 칩으로부터 관련된 슬레이브 칩에 데이터가 전송되는 각 신호선의 신호레벨의 상태를 알 수는 없고, 기판의 상태나 신호선의 배선 상태 등에 의해 신호선에 노이즈가 첨가되고, 그 노이즈의 영향에 의해 신호레벨이 바뀜으로써 전송 데이터에 에러가 생길 가능성이 있다.

각 슬레이브 칩에서 수신한 데이터의 노이즈에 의한 에러의 문제를 해결하기 위해서, 슬레이브 칩이 수신한 데이터에 대하여 패리티 에러 처리를 행하는 것을 생각한다. 이 경우, 패리티 비트의 취득방법에 따라서 데이터의 에러를 검지할 수 있는 경우도 있지만, 에러 처리의 신뢰성은 낮다.

보다 구체적으로, 마스터 칩과 각 슬레이브 칩 사이에서 직렬 데이터의 통신을 행했을 경우, 각 슬레이브 칩은 패리티 체크 등에 의해 직렬 데이터의 에러 상황을 판단하고 있지만, 에러의 비트 위치에 따라서는 에러를 전부 판단할 수 없는 경우가 있다. 또한, 패리티 에러에 의해 인터럽트를 발생시키는 경우도, 패리티 에러가 빈번하게 발생할 경우에는, 그 때마다, 각 슬레이브 칩에 접속되는 CPU등의 제어 부분에 인터럽트가 발생하고, CPU의 동작 성능을 저하시킬 위험성이 있다.

이 문제를 해결하기 위해서, 마스터 칩과 각 슬레이브 칩 사이에서 직렬 통신이 실행될 경우에는, 에러가 생긴 것을 마스터 칩에 알리기 위해서, 인터럽트 신호를 각 슬레이브 칩으로부터 마스터 칩에 출력하는 방법, 또는 마스터 칩으로부터 각 슬레이브 칩에 보낸 신호를 그대로 슬레이브 칩으로부터 마스터 칩에 돌려 보내는 방법이 있다.

전자의 방법일 경우에는, 각각의 슬레이브 칩으로부터 인터럽트 신호가 마스터 칩에 출력되기 때문에, 인터럽트 신호선이 슬레이브 칩 수만큼 필요해지고, 신호선, 핀수의 증가에 연관된다.

또한, 후자의 방법일 경우에는, 마스터 칩으로부터 슬레이브 칩에 데이터를 전송하는 신호선의 상태와 슬레이브 칩으로부터 마스터 칩에 데이터를 전송하는 신호선의 상태가 동일하지는 않다. 이 때문에, 마스터 칩으로부터 슬레이브 칩에 데이터를 전송할 경우에 에러가 생기고, 슬레이브 칩으로부터 마스터 칩에 데이터를 전송할 때에, 노이즈의 영향으로 에러가 중첩해버릴 가능성이 있다.

본 발명의 목적은, 소정량의 데이터를 한번만 1개의 트랜잭션에서 전송할 수 있음과 아울러, 마스터 칩의 포트의 수와, 마스터 칩과 슬레이브 칩을 접속하는 신호선의 수의 증가를 방지할 수 있는 데이터 전송방법 및 데이터 전송장치를 제공하는 데에 있다.

상기 목적을 달성하기 위해서, 본 발명의 제1 국면에 의하면, 1개의 마스터 칩과 복수의 슬레이브 칩 사이에서 데이터를 전송하는 데이터 전송방법에 있어서, 상기 1개의 마스터 칩과 상기 마스터 칩으로부터 전송되는 데이터를 받는 복수의 슬레이브 칩을 링형상의 경로에 의해 접속하는 접속 스텝과, 상기 1개의 마스터 칩으로부터 상기 링형상의 경로를 거쳐서 상기 복수의 슬레이브 칩에 데이터를 전송하는 데이터 전송스텝을 구비한 데이터 전송방법이 제공된다.

상기 본 발명의 제 1 국면의 구성에 의하면, 마스터 칩과 그 마스터 칩으로 부터 전송되는 데이터를 받는 복수의 슬레이브 칩이 링형상으로 서로 접속되어 있으므로, 소정량의 데이터를 한번만 1개의 트랜잭션에서 전송할 수 있음과 동시에, 각 슬레이브 칩의 포트수의 삭감 및 각 슬레이브 칩을 접속하는 신호선의 증가 방지를 꾀할 수 있다.

바람직하게는, 상기 복수의 슬레이브 칩은 각각 레지스터를 구비하고, 상기 데이터 전송스텝은, 상기 적어도 1개의 레지스터의 라이트, 리드 또는 상기 슬레이브 칩의 적어도 1개의 리셋트의 정보를 상기 데이터로서 전송한다.

바람직하게는, 상기 복수의 슬레이브 칩은, 각각 상기 마스터 칩으로부터 전송되는 데이터를 받고, 상기 데이터는 모두 수 비트 단위로 1개의 트랜잭션의 단위로서 취급되고, 또한 각 슬레이브 칩에서, 수신한 트랜잭션을 해석하여, 내부에 존재하는 레지스터에 라이트 또는 리드의 내부처리를 행하거나, 또는 다음 슬레이브 칩에 상기 트랜잭션을 전송하여, 최종적으로 상기 마스터 칩까지 상기 트랜잭션을 전송함으로써 데이터의 1 트랜잭션의 처리를 종료한다.

바람직하게는, 상기 데이터 전송 스텝에서 전송되는 데이터는, 트랜잭션들을 포함하고, 각 트랜잭션은, 상기 슬레이브 칩의 적어도 1개에 대한 라이트, 리드, 콘피규레이션, 리셋트 중 적어도 1개의 종류의 정보를 가진다.

더 바람직하게는, 상기 트랜잭션은, 커맨드의 정보를 갖는 커맨드 트랜잭션과 레지스터의 데이터의 정보를 갖는 데이터 트랜잭션을 구비하고, 그 커맨드 트랜잭션과 그 데이터 트랜잭션으로 나누어져, 각각 상기 각 슬레이브 칩에 대하여 전송된다.

더욱 바람직하게는, 상기 커맨드 트랜잭션은, 리드의 트랜잭션인지 라이트의 트랜잭션인지 콘피규레이션의 트랜잭션인지를 판단하는 제1 식별자와, 상기 커맨드 트랜잭션인지 상기 데이터 트랜잭션인지를 판단하는 제2 식별자와, 상기 데이터 트랜잭션중의 데이터의 데이터 폭을 판단하는 제3 식별자와, 라이트 또는 리드할 때의 레지스터의 어드레스 정보와, 상기 복수의 슬레이브 칩을 판단하는 식별 정보를 포함하고 있다.

더욱 바람직하게는, 상기 데이터 트랜잭션은, 리드의 트랜잭션인지지 라이트의 트랜잭션인지 콘피규레이션의 트랜잭션인지를 판단하는 제4 식별자와, 상기 커맨드 트랜잭션인지 데이터 트랜잭션인지를 판단하는 제5 식별자와, 상기 데이터 트랜잭션중의 데이터의 데이터 폭을 판단하는 제6 식별자와, 라이트 또는 리드할 때의 레지스터의 데이터 정보를 포함하고 있다.

한층 더 바람직하게는, 상기 각 슬레이브 칩은, 상기 커맨드 트랜잭션을 받아들였을 때에, 상기 제1 식별자와, 상기 제2 식별자와, 상기 어드레스 정보와, 상기 식별 정보를 판독하고, 제1 식별자, 상기 제2 식별자, 상기 어드레스 정보 및 상기 식별 정보에 의거하여 처리해야 할 트랜잭션에 대해서만 처리를 행할 수 있도록 동작한다.

더 바람직하게는, 상기 각 슬레이브 칩이 라이트의 트랜잭션을 받았을 경우, 상기 라이트의 트랜잭션을 처리하는 적어도 하나의 슬레이브 칩은, 그 내부에 존재하는 레지스터에 데이터를 라이트 하고, 그 라이트와 병행하여 다음 슬레이브 칩에 그 라이트의 트랜잭션을 전송하고, 상기 라이트의 트랜잭션을 처리하는 슬레이브 칩이외의 슬레이브 칩은, 다음 슬레이브 칩 또는 마스터 칩에 그 라이트의 트랜잭션을 전송하고 또한 상기 각 슬레이브 칩에서 라이트의 트랜잭션을 정지시키지 않고 전송한다.

상기 구성에 의하면, 라이트의 트랜잭션의 전송 레이트를 상승시킬 수 있다.

더욱 바람직하게는, 상기 마스터 칩은, 상기 복수의 슬레이브 칩에 대하여 발행한 상기 라이트의 트랜잭션이, 상기 마스터 칩에 돌아가기 전에 다음 라이트의 트랜잭션을 발행하는 것이 가능하다.

더 바람직하게는, 상기 트랜잭션은, 그 트랜잭션을 처리하는 적어도 하나의 슬레이브 칩의 내부에 존재하는 레지스터로부터 데이터를 리드하는 리드의 트랜잭션을 포함하는 것으로, 상기 복수의 슬레이브 칩은, 각각 상기 리드의 트랜잭션에 포함되는 리드의 커맨드 트랜잭션을 받고, 그 받은 리드의 커맨드 트랜잭션이 처리해야 할 리드의 커맨드 트랜잭션에 해당하는 것인가 아닌가를 판단하고, 그것과 병행하여 다음 슬레이브 칩에 상기 리드의 커맨드 트랜잭션을 전송하고, 상기 받은 리드의 커맨드 트랜잭션을 처리하는 슬레이브 칩은, 그 내부에 존재하는 레지스터로부터 데이터의 리드를 행하고, 그 리드한 레지스터의 데이터를 리드의 데이터 트랜잭션으로서, 다음 슬레이브 칩에 전송하고, 그 전송된 리드의 커맨드 트랜잭션 및 데이터 트랜잭션은, 최종적으로 상기 마스터 칩에 보내지고, 그 마스터 칩은, 상기 리드의 데이터 트랜잭션의 수취가 종료한 시점에서, 상기 리드의 트랜잭션의 처리가 종료한 것이라고 판단한다.

또한, 상기 마스터 칩은, 상기 리드의 트랜잭션이 종료했다고 판단할 때까지 는, 다음 리드의 트랜잭션을 발행하지 않는다.

한층더 바람직하게는, 상기 방법은, 상기 마스터 칩이 상기 복수의 슬레이브 칩의 각각에 대하여 콘피규레이션의 트랜잭션을 발행하는 발행 스텝과, 상기 콘피규레이션의 트랜잭션에 의해 상기 복수의 슬레이브 칩의 각각에 번호를 부여하고, 이 번호를 상기 식별 정보로서 상기 커맨드 트랜잭션의 정보에 부가하는 부가 스텝을 구비한다.

또 한층더 바람직하게는, 상기 마스터 칩은 상기 콘피규레이션의 트랜잭션을 발행함에 의해, 수번이라도 상기 복수의 슬레이브 칩의 각각에 대하여 콘피규레이션을 행하는 것이 가능하다.

바람직하게는, 상기 데이터 전송스텝에서 전송되는 데이터는 트랜잭션이고, 각 트랜잭션에, 소정 단위의 데이터 폭을 갖게 하고, 상기 방법은, 상기 데이터 폭의 단위로 모든 트랜잭션을 관리함으로써 유효 트랜잭션이 전송되어 있는 것인가 아닌가를 판단하는 판단 스텝을 가진다.

더 바람직하게는, 상기 판단 스텝은, 상기 데이터 폭 단위로 모든 트랜잭션을 관리할 때에, 유효 트랜잭션의 시작점을 판단하기 위해서, 유효 트랜잭션의 최초의 데이터 1비트를 항상 하이(High)상태로 하고, 무효 트랜잭션에서는 상기 데이터 1비트를 로우(Low) 상태로 유지함으로써 상기 각 트랜잭션의 단위에서의 유효 데이터의 트랜잭션의 시작점을 판단한다.

상기 구성에 의하면, 각 유효 트랜잭션의 시작점을 용이하게 판단할 수 있다.

바람직하게는, 상기 최초의 데이터 1비트는, 1비트의 직렬 데이터이다.

상기 목적을 달성하기 위해서, 본 발명의 제2 국면에 의하면, 1개의 마스터 칩과 제1 및 제2 슬레이브 칩 사이에서 데이터 및 그 데이터를 전송하기 위해서 사용하는 동기 클록을 전송하는 데이터 전송방법에 있어서, 상기 마스터 칩과, 그 마스터 칩으로부터 전송되는 데이터를 상기 동기 클록에 따라서 받는 제1 슬레이브 칩과, 상기 제1 슬레이브 칩으로부터 전송되는 데이터를 상기 동기 클록에 따라서 받는 제2 슬레이브 칩을 링형상의 경로에 의해 접속하는 접속 스텝과, 상기 마스터 칩으로부터 상기 링형상의 경로를 거쳐서 상기 제1 및 제2 슬레이브 칩에 상기 데이터를 전송하는 데이터 전송스텝을 구비하고 있는 데이터 전송방법이 제공된다.

본 발명의 제 2 국면의 구성에 의하면, 본 발명의 제1 국면과 마찬가지의 효과를 얻을 수 있다.

바람직하게는, 상기 제1 및 제2 슬레이브 칩은 각각 레지스터를 구비하고, 상기 데이터 전송스텝은, 적어도 하나의 슬레이브 칩의 라이트 또는 리드의 정보, 또는 적어도 하나의 슬레이브 칩의 리셋트의 정보를 상기 데이터로서 전송한다.

바람직하게는, 상기 제1 및 제2 슬레이브 칩은, 상기 마스터 칩으로부터 전송되는 데이터를 받고, 상기 데이터는 모두 수비트 단위로 1개의 트랜잭션의 단위로서 취급되고, 또한 받은 트랜잭션을 해석하고, 슬레이브 칩 내부에 존재하는 레지스터에 라이트, 리드, 또는 리셋트 등의 내부처리를 행하거나, 또는 다음 슬레이브 칩에 상기 트랜잭션을 전송해가고, 최종적으로 상기 마스터 칩까지 상기 트랜잭션을 전송함으로써 데이터의 1 트랜잭션의 처리를 종료한다.

바람직하게는, 상기 방법은, 상기 마스터 칩으로부터 상기 제1 및 제2 슬레이브 칩에 대하여 전송된 데이터의 전송 상태를, 상기 제1 및 제2 슬레이브 칩내에 저장하는 저장 스텝을 구비한다.

더 바람직하게는, 상기 데이터의 전송 상태는, 데이터의 전송 상황에 따라 신호선을 따라 전송되는 데이터를 실은 노이즈에 의한 데이터를 전송하는 신호선의 신뢰성을 나타내는 것이다.

더 바람직하게는, 상기 방법은, 상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태를, 상기 마스터 칩이 판독하는 판독 스텝을 구비하고, 그 판독방법은, 상기 제1 및 제2 슬레이브 칩내에 존재하는 레지스터로부터 리드를 행하는 방법과 마찬가지로 제1 및 제2 슬레이브 칩 내에 저장된 데이터의 전송상태를 판독하는 제1 방법과, 상기 제1 및 제2 슬레이브 칩간을 접속하는 신호선과 별도의 신호선을 사용해서 상기 제1 및 제2 슬레이브 칩으로부터 상기 전송 상태의 정보를 출력하는 제2 방법 중 선택된 방법이다.

더 바람직하게는, 상기 방법은, 상기 마스터 칩이 상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태를 판독하는 판독 스텝과, 그 데이터의 판독 전송 상태가 나쁜 경우에는, 데이터의 전송 속도를 저하시킴으로써 데이터의 전송 상태를 양호하게 하는 전송속도 저하스텝을 구비한다.

더욱 바람직하게는, 상기 방법은, 상기 마스터 칩이 상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태를 판독하는 판독 스텝을 구비하고, 상기 데이터 전송스텝은, 그 데이터의 판독 전송 상태가 나쁜 경우에는, 데이터 전송시의 데이터의 신뢰성이 나쁜 것이라고 판단하여, 재차 동일 데이터를 전송한다.

이 구성에 의하면, 데이터 전송의 신뢰성을 향상시킬 수 있다.

더 바람직하게는, 상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태는, 상기 제1 및 제2 슬레이브 칩에 전송되어 온 데이터 전송용의 동기 클록의 상승 구간에 동기한 데이터의 상태와, 그 데이터 전송용의 동기 클록을 반전시킨 클록의 상승 구간에 동기한 데이터의 상태에 의거하여 판별된다.

더 바람직하게는, 상기 방법은, 상기 마스터 칩이 상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태를 판독할 것인가 아닌가를, 유저가 상기 마스터 칩으로부터의 리드를 제어하여, 선택하는 선택 스텝을 구비한다.

바람직하게는, 상기 데이터 전송스텝에서 전송되는 데이터는 트랜잭션이며, 각 트랜잭션은, 상기 제1 및 제2 슬레이브 칩 중 적어도 한쪽에 대해 실행되는 라이트, 리드, 콘피규레이션, 리셋트의 적어도 1개의 종류의 정보를 가진다.

더 바람직하게는, 상기 트랜잭션은, 커맨드의 정보를 갖는 커맨드부와 레지스터의 데이터의 정보를 갖는 데이터부를 구비하고, 그 커맨드부와 그 데이터부로 나누어져서, 상기 제1 및 제2 슬레이브 칩에 대하여 전송된다.

더욱 바람직하게는, 상기 커맨드부는, 리드의 트랜잭션인지 라이트의 트랜잭션인지 콘피규레이션의 트랜잭션인지 리셋트의 트랜잭션인지를 판단하는 제1 식별자와, 트랜잭션의 커맨드부인지 데이터부인지를 판단하는 제2 식별자와, 데이터부중에 있는 데이터의 데이터 폭을 판단하는 제3 식별자와, 라이트 또는 리드할 때의 레지스터의 어드레스 정보와, 상기 제1 및 제2 슬레이브 칩을 판단하는 식별 정보 를 포함하고 있다.

더욱 바람직하게는, 상기 데이터부는, 리드의 트랜잭션인지 라이트의 트랜잭션인지 콘피규레이션의 트랜잭션인지 리셋트의 트랜잭션인지를 판단하는 제4 식별자와, 트랜잭션의 커맨드부인지 데이터부인지를 판단하는 제5 식별자와, 상기 데이터부중에 있는 데이터의 데이터 폭을 판단하는 제6 식별자와, 라이트 또는 리드할 때의 레지스터의 데이터 정보를 포함하고 있다.

한층더 바람직하게는, 상기 제1 및 제2 슬레이브 칩에서 트랜잭션의 커맨드부를 받았을 때, 상기 제1 및 제2 슬레이브 칩의 각각은, 상기 제1 식별자와, 제2 식별자와, 상기 어드레스 정보와, 상기 식별 정보를 판독하고, 상기 제1 식별자, 상기 제2 식별자, 상기 어드레스 정보 및 상기 식별 정보에 의거하여 처리해야 할 트랜잭션에 대해서만 처리를 행한다.

더 바람직하게는, 상기 제1 및 제2 슬레이브 칩이 라이트의 트랜잭션을 받았을 경우, 상기 라이트의 트랜잭션을 처리하는 적어도 하나의 슬레이브 칩은, 그 내부에 존재하는 레지스터에 데이터를 라이트 하고, 그 라이트와 병행하여 다음 슬레이브 칩에 그 라이트의 트랜잭션을 전송하고, 상기 라이트의 트랜잭션을 처리하는 슬레이브 칩이외의 슬레이브 칩은, 다음 슬레이브 칩 또는 마스터 칩에 그 라이트의 트랜잭션을 전송하고, 상기 제1 및 제2 슬레이브 칩으로 라이트의 트랜잭션을 정지시키지 않고 전송한다.

상기 구성에 의하면, 라이트의 트랜잭션의 전송 레이트를 상승시킬 수 있다.

더욱 바람직하게는, 상기 마스터 칩은, 상기 제1 및 제2 슬레이브 칩 중 적 어도 하나에 대하여 발행한 상기 라이트의 트랜잭션이 상기 마스터 칩에 되돌아오기 전에 다음 라이트의 트랜잭션을 발행하는 것이 가능하다.

더 바람직하게는, 상기 트랜잭션은, 그 트랜잭션을 처리하는 적어도 하나의 슬레이브 칩 내부에 존재하는 레지스터로부터 데이터를 리드하는 리드의 트랜잭션을 포함하는 것으로, 상기 제1 및 제2 슬레이브 칩은, 각각 상기 리드의 트랜잭션의 커맨드부를 받고, 그 받은 리드의 트랜잭션의 커맨드부가 처리해야 할 리드의 트랜잭션의 커맨드부에 해당한 것인가 아닌가를 판단하고, 그것과 병행하여 다음 슬레이브 칩에 상기 받은 리드의 트랜잭션의 커맨드부를 전송하고, 상기 받은 리드의 트랜잭션을 처리하는 슬레이브 칩은, 그 내부에 존재하는 레지스터로부터 데이터의 리드를 행하고, 그 리드한 레지스터의 데이터를 리드의 트랜잭션의 데이터부로서, 다음 슬레이브 칩에 전송하고, 그 전송된 리드의 트랜잭션의 커맨드부 및 데이터부는, 최종적으로 상기 마스터 칩에 보내지고, 해당 마스터 칩은, 상기 리드의 트랜잭션의 데이터부를 마저 받은 시점에서, 상기 리드의 트랜잭션의 처리가 종료한 것이라고 판단한다.

더욱 바람직하게는, 상기 마스터 칩은, 상기 리드의 트랜잭션의 처리가 종료했다고 판단할 때까지는, 다음 리드의 트랜잭션의 발행은 행하지 않는다.

한층더 바람직하게는, 상기 방법은, 상기 마스터 칩이, 상기 제1 및 제2 슬레이브 칩에 대하여 콘피규레이션의 트랜잭션을 발행하는 발행 스텝과, 상기 콘피규레이션의 트랜잭션에 의해 상기 제1 및 제2 슬레이브 칩의 각각에 번호를 부여하고, 이 번호를 상기 식별 정보로서 커맨드부의 정보에 부가하는 부가 스텝을 구비 한다.

또한, 상기 마스터 칩은, 상기 콘피규레이션의 트랜잭션을 발행함에 의해, 수번이라도 상기 제1 및 제2 슬레이브 칩의 각각에 대하여 콘피규레이션을 행하는 것이 가능하다.

한층더 바람직하게는, 상기 방법은, 상기 마스터 칩이 콘피규레이션의 트랜잭션에서 부가한 식별 정보를 이용하여, 상기 제1 및 제2 슬레이브 칩에 대하여 리셋트를 행하는 슬레이브 칩을 선택하는 선택 스텝과, 상기 트랜잭션의 커맨드부에 리셋트의 트랜잭션을 식별하는 식별자와 함께, 상기 식별 정보를 부가함으로써 상기 리셋트 대상의 슬레이브 칩만을 리셋트하는 리셋트 스텝을 구비한다.

바람직하게는, 상기 데이터 전송스텝에서 전송되는 데이터는 트랜잭션이며, 각 트랜잭션에, 소정 단위의 데이터 폭을 갖게 하고, 상기 데이터 폭의 단위로 모든 트랜잭션을 관리함에 의해 유효 트랜잭션이 전송되어 있는 것인가 아닌가를 판단하는 판단 스텝을 가진다.

더 바람직하게는, 상기 판단 스텝은, 상기 데이터 폭 단위로 모든 트랜잭션을 관리할 때에, 유효 트랜잭션의 시작점을 판단하기 위해서, 유효 트랜잭션의 최초의 데이터 1비트를 항상 하이상태로 하고, 무효 트랜잭션에서는 상기 데이터 1비트를 로우상태로 유지함으로써 상기 각 트랜잭션의 단위에 있어서 유효 트랜잭션의 시작점을 판단한다.

한층더 바람직하게는, 상기 최초의 데이터 1비트는, 1비트의 직렬 데이터이다.

상기 목적을 달성하기 위해서, 본 발명의 제3 국면에 의하면, 1개의 마스터 칩과, 그 마스터 칩으로부터 전송되는 데이터를 받는 복수의 슬레이브 칩과, 상기 마스터 칩과 상기 복수의 슬레이브 칩을 링형상으로 접속하는 접속 경로와, 상기 마스터 칩으로부터 상기 복수의 슬레이브 칩에 상기 접속 경로를 거쳐서 데이터를 전송하는 데이터 전송 유닛을 구비하는 데이터 전송장치가 제공된다.

상기 목적을 달성하기 위해서, 본 발명의 제4 국면에 의하면, 1개의 마스터 칩과, 그 마스터 칩으로부터 전송되는 데이터를 그 마스터 칩으로부터 전송되는 동기 클록에 따라서 받는 제1 슬레이브 칩과, 상기 제1 슬레이브 칩으로부터 전송되는 데이터를 상기 동기 클록에 따라서 받는 제2 슬레이브 칩과, 상기 마스터 칩과, 상기 제1 슬레이브 칩과, 상기 제2 슬레이브 칩을 링형상으로 접속하는 접속 경로와, 상기 마스터 칩으로부터 상기 제1 및 제2 슬레이브 칩에 상기 접속 경로를 거쳐서 데이터를 전송하는 데이터 전송 유닛을 구비한 데이터 전송장치가 제공된다.

이하, 이들 발명 내용과, 본 발명의 다른 목적, 특징 및 이점을, 첨부도면들을 참조한 상세한 설명으로부터 더욱 명백해질 것이다.

(실시예)

본 발명은 바람직한 실시예들을 나타낸 도면들을 참조하여 상세히 설명할 것이다. 도면들에서, 도면 전체에 걸쳐 동일한 구성요소 및 부분은 동일한 참조번호로 나타내어져 있고, 그에 대한 중복설명은 생략한다.

이하, 본 발명의 실시예들에 대해서, 도면들을 참조하여 설명한다.

우선, 본 발명의 제1 실시예를, 도 1 내지 도 7에 의거하여 설명한다.

본 실시예에서는, 상기 종래기술이 갖는 문제점을 해결하기 위해서, 1개의 마스터 칩에 대하여 2개 이상의 복수의 슬레이브 칩을, 직렬 데이터의 신호선과 전송 동기용의 클록선과의 2개의 신호선으로 각각 링형상으로 접속한다. 그 직렬 데이터의 신호선상에 레지스터 데이터의 정보가 전송되고, 직렬 데이터의 신호선상의 직렬 데이터의 정보가 하나의 슬레이브 칩에서 다른 슬레이브 칩으로 순차적으로 전송되어, 최후에 마스터 칩에 되돌아오는 구성을 갖는다.

전송 동기용의 클록선도, 직렬 데이터의 신호선과 마찬가지로, 마스터 칩으로부터 발신된 클록 신호가, 순차적으로 하나의 슬레이브 칩에서 다른 슬레이브 칩으로 전송되어, 최후에 마스터 칩에 되돌아오는 구성을 갖는다.

마스터 칩 및 각 슬레이브 칩은, 상기 전송 동기용의 클록선상의 클록 신호에 대하여 동기화해서 직렬 데이터의 신호선상의 데이터를 수신 및 송신한다.

마스터 칩은, 각 슬레이브 칩에 전송하는 직렬 데이터를 모두 수비트 단위로 1개의 트랜잭션의 단위로서 취급하고, 이 트랜잭션 단위로 직렬 데이터가 유효한 것인가 아닌가를 판단한다.

마스터 칩은, 단일 트랜잭션 단위로 직렬 데이터를 전송할 때에, 각 유효 단일 트랜잭션의 시작점을 판별하기 위해서, 트랜잭션 단위의 최초의 1비트만을 항상 H(하이)상태로 하고, 무효 트랜잭션의 최초의 1비트는, 항상 L(로우)상태로 한다. 이것에 의해 각 유효 트랜잭션의 시작점을 판별하고, 트랜잭션 단위로 취급하는 데이터의 비트 수만큼 전송된 시점에서, 그 트랜잭션은 전송을 종료한 것이라고 판단 한다.

상기 트랜잭션 단위로, 마스터 칩과, 각 슬레이브 칩과의 사이에서의 직렬 데이터의 전송중에, 하나의 트랜잭션에 비트 에러가 발생하고, 그 트랜잭션에 부적당한 데이터 정보가 포함되어 버렸을 경우에, 각 슬레이브 칩에서, 그 부적당한 데이터 정보가, 그대로 슬레이브 칩내의 레지스터 등에 기록되지 않도록 에러 관리를 행한다.

상기 에러 관리에서는, 상기 트랜잭션 단위의 데이터에 마스터 칩에서 패리티 비트를 부가하고, 슬레이브 칩에 전송을 행한다. 각 슬레이브 칩은, 상기 트랜잭션 단위로 데이터를 수신할 때에, 각 트랜잭션 단위로 패리티의 검출을 행해 마스터 칩이 부가한 패리티 비트와 슬레이브 칩에서 수신한 패리티 비트가 일치하고 있는 것인가 아닌가를 판단하는 것으로 에러의 트랜잭션을 검출한다.

상기 에러 관리에서는, 각 슬레이브 칩에 있어서 패리티 비트의 확인을 행할 뿐만 아니라, 슬레이브 칩으로부터 링형상의 신호선상을 전송되어 마스터 칩에 되돌아온 직렬 데이터에서도, 슬레이브 칩과 마찬가지로, 상기 트랜잭션 단위로 패리티 비트의 확인을 행한다.

상기 에러 관리에 있어서, 슬레이브 칩에서 에러의 트랜잭션을 검출했을 경우, 그 슬레이브 칩은, 그 트랜잭션에 부적당한 데이터 정보가 존재하는 것으로 인식하고, 그 트랜잭션의 데이터에 관해서, 슬레이브 칩내의 레지스터 등에 기록 및 판독을 행하지 않고, 그대로, 다음 슬레이브 칩 또는 마스터 칩에 전송한다.

상기 에러 관리에 있어서, 마스터 칩에서 에러의 트랜잭션을 검출했을 경우, 마스터 칩은, 그 트랜잭션에 부적당한 데이터 정보가 존재하는 것으로 인식하고, 그 트랜잭션의 데이터에 관한 에러 표시를 행하여, 그 트랜잭션의 전송에 실패한 것을 외부에 통지한다.

직렬 데이터를, 전송의 종류를 판별하기 위한 커맨드 데이터와, 전송을 행하고 싶은 데이터로 나누고, 각각 커맨드 데이터의 트랜잭션(이하, 커맨드 트랜잭션 혹은 커맨드부라고 기술한다.)과 데이터의 트랜잭션(이하, 데이터 트랜잭션 혹은 데이터부라고 기술한다.)이라고 한다.

또한, 복수의 슬레이브 칩 각각을 식별하기 위해서, 마스터 칩은, 슬레이브 칩에 대하여 콘피규레이션의 트랜잭션을 발행하고, 이 콘피규레이션의 트랜잭션에 의해 각 슬레이브 칩에 독특한 번호를 붙이고, 이 번호를 연관된 슬레이브 칩을 식별하는 칩 ID(식별자)라고 한다.

커맨드 트랜잭션에는, 데이터 트랜잭션인가 커맨드 트랜잭션인가를 식별하는 식별자(이하, C/D식별자라고 기술한다.)와, 라이트의 트랜잭션인가 리드의 트랜잭션인가를 식별하는 식별자(이하, W/R식별자라고 기술한다.)와, 데이터의 전송 폭을 식별하는 식별자(이하, Bit Mode라고 기술한다.)와, 슬레이브 칩을 식별하는 칩 ID의 식별자(이하, 칩 ID라고 기술한다.)와, 리드 또는 라이트하는 어드레스의 정보를 포함한다.

데이터 트랜잭션에는, C/D식별자와, W/R식별자와, 비트 모드와, 칩 ID와, 리드 또는 라이트 하는 데이터의 정보를 포함한다.

복수의 슬레이브 칩중에서, 어떤 특정한 슬레이브 칩에 대하여, 슬레이브 칩 내에 있는 소정의 레지스터에 데이터를 라이트 하기 위해서, 마스터 칩은, 그 특정의 슬레이브 칩에 대하여 커맨드 트랜잭션을 발행하고, 계속해서 데이터 트랜잭션을 발행한다.

이때, 커맨드 트랜잭션 중에는, C/D식별자를 액티브에(예를 들면, 커맨드 트랜잭션시에는 C/D식별자는 액티브, 데이터 트랜잭션시에는 비액티브하다고 한다), W/R식별자를 액티브에(예를 들면, 라이트의 트랜잭시에는 W/R식별자는 액티브, 리드의 트랜잭션시에는 비액티브하다고 한다), 비트 모드를 소정의 데이터 폭 정보에 설정하고, 칩 ID를 소정의 값(대상이 되는 슬레이브 칩의 콘피규레이션값)에, 소정의 레지스터의 어드레스 값을 설정한 정보가 포함되어 있다.

데이터 트랜잭션 중에는, 비액티브로 설정된 C/D식별자, 액티브로 설정된 W/R식별자, 및 소정의 데이터 폭 정보로 설정된 비트 모드, 칩 ID를 포함하고, 또한 소정의 레지스터를 라이트 하는 데이터 값을 설정한 정보가 포함되어 있다.

이때, 마스터 칩은, 해당 마스터 칩이 발행한 라이트의 트랜잭션이, 각 슬레이브 칩을 거쳐서 마스터 칩에 되돌아오지 않는 동안에도, 연속해서 라이트의 트랜잭션을 발행시킨다.

그 때문에 라이트의 트랜잭션에 관해서, 마스터 칩은, 대상으로 삼은 슬레이브 칩에 데이터가 기록된 것인가 아닌가를 라이트의 트랜잭션에 의해 확인하지는 않는다. 마스터 칩은, 슬레이브 칩으로부터 링형상의 신호선상에 보내져 온 트랜잭션을 수신하고, 그 트랜잭션(그 트랜잭션 단위 중 어느 하나)에 패리티의 에러가 있는지 아닌지만을 판단한다.

한편, 각 슬레이브 칩은, 마스터 칩 또는 바로 앞의 슬레이브 칩으로부터 전송되는 트랜잭션들을 수신하고, 그 트랜잭션중에 포함되는 상기 각 식별자 및 데이터의 설정 정보를 판독하고, 그 수신한 트랜잭션이 처리해야 할 트랜잭션인가 아닌가를 판단한다. 그 수신된 트랜잭션이 처리해야 하는 경우, 그 슬레이브 칩 내부의 레지스터에 데이터를 라이트 한다. 그 슬레이브 칩에서 처리하지 않은 트랜잭션에 관해서는, 잇달아 다음 슬레이브 칩 또는 마스터 칩에 보낸다.

이것에 의해, 데이터를 라이트하고 싶은 슬레이브 칩의 레지스터에 대하여, 마스터 칩은 데이터를 라이트 하는 것이 가능하게 된다.

복수의 슬레이브 칩중에서, 어떤 특정한 슬레이브 칩으로부터, 슬레이브 칩내에 있는 레지스터의 데이터를 리드할 때는, 마스터 칩은, 그 특정 슬레이브 칩에 대하여 커맨드 트랜잭션을 발행한다.

이때, 커맨드 트랜잭션 중에는, 액티브로 설정된 C/D식별자, 비액티브로 설정된 W/R식별자, 소정의 데이터 폭 정보로 설정된 비트 모드, 소정의 값(대상이 되는 슬레이브 칩의 콘피규레이션값)으로 설정된 칩 ID를 포함하고, 또한 소정의 레지스터의 어드레스 값을 설정한 정보가 포함되어 있다.

이 경우에, 마스터 칩은, 해당 마스터 칩이 발행한 리드의 커맨드 트랜잭션이, 각 슬레이브 칩을 통한 후, 마스터 칩에 되돌아오고, 그 리드의 커맨드 트랜잭션의 처리를 행한 슬레이브 칩으로부터 발행되는 리드의 데이터 트랜잭션을 마스터 칩이 수신해 끝낼 때까지는, 다음 트랜잭션의 발행은 행하지 않는다.

리드의 트랜잭션의 처리에 관해서는, 마스터 칩이 슬레이브 칩에 전송한 리 드의 커맨드 트랜잭션이, 슬레이브 칩에서 수신되어, 슬레이브 칩으로부터 다음 슬레이브 칩 또는 마스터 칩에 커맨드 트랜잭션을 전송하면서, 그 리드의 커맨드 트랜잭션의 처리를 행한 슬레이브 칩으로부터 리드의 데이터 트랜잭션의 발행이 행해진다.

마스터 칩에서는, 이 리드의 커맨드 트랜잭션을 수신한 후, 리드의 데이터 트랜잭션을 수신한다. 마스터 칩은, 이 리드의 데이터 트랜잭션을 수신해 끝낼 때 까지는, 리드의 데이터 트랜잭션의 수신 대기상태가 되어, 마스터 칩이 리드의 데이터 트랜잭션을 수신해 끝낸 후에, 마스터 칩은, 다음 트랜잭션의 전송 동작을 시작한다.

각 슬레이브 칩은, 마스터 칩 또는 슬레이브 칩으로부터 전송되는 각 트랜잭션을 수신하고, 그 트랜잭션중에 포함되는 상기 식별자들 및 데이터의 설정 정보를 판독하여, 그 수신한 트랜잭션이 처리해야 할 트랜잭션인가 아닌가를 판단한다. 처리해야 할 트랜잭션에 반응하여, 그 슬레이브 칩 내부의 레지스터로부터 데이터를 리드한다.

상기 트랜잭션을 처리하는 슬레이브 칩은, 이 리드한 레지스터의 데이터에 의거하여 리드의 데이터 트랜잭션의 전송을 행한다.

상기 트랜잭션을 처리하는 슬레이브 칩은, 리드의 데이터 트랜잭션을 발행하는데도 필요한 상기 식별자 및 데이터의 설정 정보를 레지스터의 데이터에 부가하여서, 리드의 데이터 트랜잭션을 발행한다.

각 슬레이브 칩에 있어서, 전송되어 온 리드의 커맨드 트랜잭션이 처리해야 할 리드의 커맨드 트랜잭션에 해당하지 않는 경우에는, 슬레이브 칩은, 다음 슬레이브 칩에 리드의 커맨드 트랜잭션을 처리하지 않고 전송한다.

마스터 칩은, 리드의 커맨드 트랜잭션을 각 슬레이브 칩에 송신한 후에는, 각 슬레이브 칩을 통하여 전송된 리드의 커맨드 트랜잭션을 수신하고, 그 후에 리드의 데이터 트랜잭션을 받게 된다. 그 때문에, 마스터 칩은, 리드의 커맨드 트랜잭션을 수신했을 때에, 칩 ID로부터 리드를 행한 슬레이브 칩을 확정하고, 어드레스의 정보로부터 리드를 행한 레지스터의 어드레스를 확정하고, 리드의 데이터 트랜잭션을 수신했을 때에, 데이터의 설정 정보로부터 리드를 행한 레지스터의 데이터 값을 확정할 수 있다.

이것에 의해, 데이터의 리드를 행하고 싶은 슬레이브 칩의 레지스터로부터, 마스터 칩은 데이터를 리드하는 것이 가능하게 된다.

이하, 도면들을 참조해서 본 실시예들을 상세히 설명하겠다.

도 1은 본 실시예에 관련되는 데이터 전송장치를 갖는 데이터 처리시스템의 구성을 나타내는 블록도이다. 도 1에 있어서, 도면부호 100은 제1 화상 입출력 시스템, 101은 제2 화상 입출력 시스템, 102는 제1 데이터베이스 서버, 103은 데이터베이스 클라이언트, 104는 전자우편 클라이언트, 105는 제1 전자우편 서버, 106은 제1 WWW서버, 107은 DNS서버, 108은 라우터, 109은 LAN(근거리통신망), 110은 제2 데이터베이스 서버, 111은 제2 WWW서버, 112는 제2 전자우편 서버, 113은 인터넷/인트라네트, 114는 팩시밀리(FAX), 115는 PSTN(public switched telephone network:공중 전화망) 또는 ISDN(integrated service digital network:통합 서비스 디지털망)이다.

제1 화상 입출력 시스템(100), 제1 데이터베이스 서버(102), 데이터베이스 클라이언트(103), 전자우편 클라이언트(104), 제1 전자우편 서버(105), 제1 WWW서버(106), DNS서버(107) 및 라우터(108)는, LAN(109)에 접속되어 있다.

또한, 제2 화상 입출력 시스템(101), 제2 데이터베이스 서버(110), 제2 WWW서버(111), 제2 전자우편 서버(112)는, 인터넷/인트라네트(113)에 접속되어 있다. 이 인터넷/인트라네트(113)에는 라우터(108)가 접속되어 있다.

도 2는, 화상 입출력 시스템(100,101)의 구성을 나타내는 블럭도이다. 도 2에 나타낸 것처럼, 화상 입출력 시스템(100,101)은, 리더부 R, 프린터부 P, 콘트롤러 유닛(200), 조작부(201), 기록부(CD-ROM)(202)를 가지고 있다. 리더부 R, 프린터부 P, 조작부(201) 및 기록부(202)는, 콘트롤러 유닛(200)에 접속되어 있다.

복수의 서버(102,105,106,107,110,111,112)로부터 프린트의 잡(job)의 실행을 지시하는 경우, LAN(109)을 통해 화상 입출력 시스템(100,101)에 프린트의 잡 및 화상 데이터가 보내져, 화상 입출력 시스템(100,101)의 프린터부 P에 의해 프린트 아웃하거나, 리더부 R로부터 판독한 화상을 LAN(109)에 보낼 수도 있다.

또한, 리더부 R로부터 판독한 화상을 도면에 나타나 있지 않은 FAX 송신 수단에 의해, PSTN 또는 ISDN(115)에 송신하거나, PSTN 또는 ISDN(115)로부터 수신한 화상을 프린터부 P에 의해 프린트 아웃할 수 있다.

리더부 R은, 원고화상을 광학적으로 읽어내고, 화상 데이터로 변환한다. 리더부 R은, 원고 용지를 반송하기 위한 기능을 갖는 원고급송 유닛(DF유닛)(203)과, 원고를 판독하기 위한 기능을 갖는 스캐너 유닛(204)으로 구성된다.

프린터부 P는, 기록지를 반송하고, 그 위에 화상 데이터를 가시 화상으로서 인자해서 장치 밖으로 배지하는 것이다. 프린터부 P는, 화상 데이터를 기록지에 전사 및 정착시키는 기능을 갖는 마킹 유닛(205)과, 복수 종류의 기록지 카세트를 갖는 급지 유닛(206)과, 인자된 기록지를 소트 및 스테이플 해서 기외에 출력하는 기능을 갖는 배지 유닛(207)으로 구성된다.

콘트롤러 유닛(200)은, 리더부 R 및 프린터부 P와 전기적으로 접속된다. 또한 콘트롤러 유닛(200)은, LAN(109), PSTN 또는 ISDN(115), 인터넷/인트라네트(113) 등의 네트워크와 접속되어 있다. 콘트롤러 유닛(200)은, 리더부 R을 제어하고, 원고의 화상 데이터를 판독하고, 프린터부 P를 제어해서 프린트 데이터 및 화상 데이터를 기록 용지에 출력하는 복사 기능과, LAN(109)로부터의 프린트의 잡의 실행을 위해 근거리 무선통신의 인터페이스로부터의 제어신호를 받아서 프린터부 P를 제어해서 프린트 데이터 및 화상 데이터를 기록 용지에 출력하는 프린터 기능과, LAN(109)을 통해 수신한 코드 데이터를 화상 데이터로 변환해서 프린터부 P에 출력하는 프린터 기능과, 리더부 R로부터 읽어낸 화상 데이터를 코드 데이터로 변환하고, LAN(109)을 통해 PC(퍼스널 컴퓨터)등에 송신하는 스캐너 기능을 제공한다.

조작부(201)는, 콘트롤러 유닛(200)에 전기적으로 접속되고, 액정 터치 패널 등으로 구성된다. 조작부(201)는, 화상 입출력 시스템(100,101)을 조작하기 위한 유저 인터페이스를 제공한다.

데이터베이스 서버(102,110)는, 화상 입출력 시스템(100,101)에 의해 판독한 2값 화상 및 다치 화상을 데이터베이스로서 관리한다.

도 3은 리더부 R 및 프린터부 P의 내부 개략적인 구성을 나타내는 측단면도이다. 도 3에 있어서, 리더부 R의 원고급송 유닛(203)은, 원고를 선두순으로 1매씩 플라텐 유리(300) 위에 급송하고, 원고의 읽기 동작 종료 후, 플라텐 유리(300)상의 원고를 배출하는 것이다. 원고가 플라텐 유리(300) 위에 반송되면, 램프(301)를 점등하고, 그리고, 광학 유닛(302)의 이동을 개시시키고, 원고를 노광 주사한다. 이때의 원고로부터의 반사광은, 미러(303,304,305) 및 렌즈(306)에 의해 CCD이미지센서(이하, CCD라고 기술한다.)(307)에 안내된다. 이와 같이, 주사된 원고의 화상은, CCD(307)에 의해 읽어진다.

리더 화상처리부(308)는, CCD(307)로부터 출력되는 화상 데이터에 소정의 처리를 실시하고, 콘트롤러 유닛(200)(도 2 참조)에 출력하는 것이다.

프린터 화상처리부(309)는, 콘트롤러 유닛(200)으로부터 보내지는 화상신호를 레이저 드라이버(310)에 출력하는 것이다.

프린터부 P의 레이저 드라이버(310)는, 레이저 발광부(311,312,313,314)를 구동하는 것으로, 프린터 화상처리부(309)로부터 출력된 화상 데이터에 따른 레이저광을 레이저 발광부(311∼314)로부터 발광시킨다. 이 레이저광은, 미러(315,316,317,318,319,320,321,322,323,324,325,326)에 의해 감광 드럼(327,328,329,330)에 조사되고, 각각의 감광 드럼(327∼330)에는, 레이저광에 따른 잠상이 형성된다. 도면부호 331,332,333,334는, 각각 블랙(BK), 옐로우(Y), 시안 (C), 마젠더(M)의 토너에 의해, 잠상을 현상하기 위한 현상기이다. 각 현상기(331∼334)에 의해 현상된 각 색의 토너 화상은, 용지에 전사되어서 풀 컬러의 프린트 아웃이 행해진다.

급지 유닛(206)의 용지 카세트(335,336) 및 수동 급지 트레이(337)중 어느 하나보다, 레이저광의 조사 시작과 동기한 타이밍에서 급지된 용지는, 가늠 롤러 쌍(338)을 경과하여, 전사 벨트(339) 위에 흡착되어, 반송된다. 그리고, 감광 드럼(327∼330)에 부착되어진 현상제를 기록지에 전사한다. 현상제가 전사된 기록지는, 정착부(340)에 반송되고, 이 정착부(340)의 열과 압력에 의하여 현상제는 기상지에 정착된다. 정착부(340)를 통과한 기록지는, 배출 롤러 쌍(341)에 의해 배출 트레이(342) 위에 배출된다. 배지 유닛(207)은, 배출된 기록지를 묶어서 구분을 행하거나, 구분된 기록지의 스테이플을 행한다.

또한, 양면기록모드가 설정되어 있는 경우에는, 배출 롤러 쌍(341)의 장소까지 기록지를 반송한 후, 배출 롤러 쌍(341)의 회전 방향을 역전시켜, 플래퍼(flapper)(343)에 의해 재급지 반송로(344)에 기록지를 안내한다. 재급지 반송로(344)에 안내된 기록지는, 전술한 타이밍에서 전사 벨트(339)에 급지된다.

도 4는, 리더 화상 처리부(308)의 상세한 구성을 나타내는 블럭도이다.

리더 화상 처리부(308)에서는, 플라텐 유리(300)상의 원고는 반사광에 의해 CCD(307)에 읽어내져서 반사광이 전기신호로 변환된다(CCD(307)는, 컬러 센서의 경우, RGB의 칼라필터가 1라인 CCD위에 RGB순으로 인라인에 맞춘 것이라도, 3라인CCD로, 각각 R필터·G필터·B필터를 각각의 CCD마다 늘어 놓은 것이라도 상관없고,필 터가 온칩화 또는 필터가 CCD와 별도로 구성된 것이라도 상관없다). 그리고, 그 전기신호(아날로그 화상신호)는, 리더 화상 처리부(308)에 입력되고, 클램프 & Amp.& S/H & A/D부(401)에서 샘플 홀드(S/H) 되어, 아날로그 화상신호의 다크 레벨을 기준전위로 클램프 하고, 소정량으로 증폭되고(상기 처리 순서는 표기순이라고는 할 수 없다), A/D변환되어서, 예를 들면 RGB 각 8비트의 디지탈 신호로 변환된다. 그리고, RGB 디지털신호는, 셰이딩부(402)에 의해 셰이딩 보정처리 및 블랙 보정처리가 시행된 후, 콘트롤러 유닛(200)에 출력된다.

콘트롤러 유닛(200)의 기능을, 도 5 및 도 6에 의거하여 설명한다.

도 5는 콘트롤러 유닛(200)의 내부 구성을 나타내는 블럭도, 도 6은 시스템 제어부(500)의 내부구성을 나타내는 블럭도이다.

도 5에서, P는 프린터부, R은 리더부, 도면부호 308은 리더 화상처리부, 309는 프린터 화상처리부, 500은 시스템 제어부, 501은 화상처리부, 502∼505는 메모리, 506은 직렬 데이터 수신용 포트, 507은 직렬 데이터 수신용의 동기용 클록 포트, 508은 직렬 데이터 송신용 포트, 509는 직렬 데이터 송신용의 동기용 클록 포트, 510은 직렬 데이터용 신호선, 511은 동기용 클록 신호선이다.

시스템 제어부(500)는, 콘트롤러 유닛(200) 전체의 제어부이며, 1개의 칩으로 되어 있다. 리더 화상처리부(308), 프린터 화상처리부(309), 화상처리부(501)는, 각각 서로 다른 칩에서, 시스템 제어부(500)와 접속되어 있다. 이 부들(308,309,501)은, 화상 데이터 및 제어신호를 송수신해서 데이터의 처리를 행한다.

리더 화상처리부(308), 프린터 화상처리부(309), 화상처리부(501), 시스템 제어부(500)는, 각각, 레지스터 설정용에 1비트의 직렬 데이터의 송수신용의 기능 및 칩의 포트를 가지고 있다.

상기 칩의 포트는, 각각, 직렬 데이터 수신용 포트(506)와, 직렬 데이터 수신용의 동기용 클록 포트(507)와, 직렬 데이터 송신용 포트(508)와, 직렬 데이터 송신용의 동기용 클록 포트(509)로서 기능한다.

시스템 제어부(500), 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)의 각각의 직렬 데이터용 포트는, 신호선에 의해 링형상으로 접속되어 있고, 즉 직렬 데이터용 신호선(510)과 동기용 클록 신호선(511)이 각각 쌍이 되고, 상기 각 칩 상호간을 접속하고 있다.

시스템 제어부(500)는, 직렬 데이터의 전송에 있어서 마스터 칩이고, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)는, 모두 직렬 데이터의 전송에 있어서 슬레이브 칩에 대응한다.

도 6에 있어서, 도면부호 600은 조작부, 601은 유저 등록 코드 기억부, 602는 무선통신의 인터페이스, 200은 콘트롤러 유닛, 500은 시스템 제어부이다.

시스템 제어부(500)는, 조작부 인터페이스(2006), 유저 등록 코드 인터페이스(2009), 무선통신 인터페이스(2008)를 가지고 있다.

시스템 제어부(500)내의 마스터 인터페이스(2147), 슬레이브 인터페이스(2148)는, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)와 상기 직렬 데이터의 송수신을 행하기 위한 인터페이스이다. 마스터 인터페이스(2147)는, 프린터 화상처리부(309)와 직렬 데이터용 신호선(510) 및 동기용 클록 신호선 (511)을 통해서 접속되어 있고, 시스템 버스 브리지(2007)와도 접속되어 있다. 또한 슬레이브 인터페이스(2148)는, 리더 화상처리부(308)와 직렬 데이터용 신호선(510) 및 동기용 클록 신호선(511)을 통해서 접속되어 있고, 시스템 버스 브리지(2007)와도 접속되어 있다.

도 5의 메모리(502∼505)는, 프린터부 P의 프린터용 감광 드럼에서의 화상 데이터의 지연량을 제어하기 위한 메모리이다. 그 메모리(502∼505)는, 각 색성분(Y,M,C,K)마다 메모리를 갖고, 각 색성분마다의 화상 데이터를 수 페이지만큼 보유할 수 있다. 여기서는, 메모리로서 SDRAM을 사용한다.

화상처리부(501)는, 프린터 및 리더용 화상처리를 행하는 화상처리 블록이다.

도 6의 콘트롤러 유닛(200)은, 화상입력장치인 리더부 R, 리더 화상 처리부(308)(도 3 참조)나 화상출력 디바이스인 프린터부 P와 접속하고, 한쪽으로는, LAN(2011)이나 공중회선(WAN)(2051)등의 네트워크에 접속함으로써 화상정보나 디바이스 정보의 입출력, PDL 데이터의 이미지 전개를 행하는 것이다.

CPU(2001)는, 시스템 전체 동작을 제어하는 프로세서이다. 이 CPU(2001)는, CPU버스(2126)에 접속되고, 또한 CPU버스(2126)를 통해 시스템 버스 브리지(2007)에 접속되어 있다.

조작부 인터페이스(2006)는, 조작부(600)와의 인터페이스부에서, 조작부(600)에 표시하는 화상 데이터를 그 조작부(600)에 대하여 출력한다.

CPU(2001)가 처리 데이터를 저장하기 위한 메모리로서는, RAM(랜덤 액세스 메모리)(2002), ROM(read only memory)(2003)가 준비되어 있고, 각각 RAM 콘트롤러(2124), ROM 콘트롤러(2125)에 의해 액세스 제어된다.

도면부호 2004는 외부기억장치로서의 하드디스크 드라이브(HDD)에서, 시스템 소프트웨어, 프린트의 잡의 정보, 화상 데이터를 저장한다. HDD(2004)에의 액세스는, 범용 버스 인터페이스(2142)를 통하여, PCI 버스(2143)를 사용해서 디스크 콘트롤러(2144)에 의해 행한다.

LAN콘트롤러(2010)는, MAC회로(2145), PHY/PMD회로(2146)를 통해 LAN(2011)(도 1의 LAN(109)에 해당한다.)에 접속하여, 정보의 입출력을 행한다.

도면부호 2127은 I/O버스, 2050은 모뎀(Modem), 2060은 렌더링부이다.

콘트롤러 유닛(200)에서는, 시스템 제어부(500), 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308) 사이에서 링형상으로 접속되어 있는 직렬 데이터용 신호선(510)과 동기용 클록 신호선(511)을 이용하여, 직렬 데이터의 전송을 행하는 제어 기능을 갖는 구성을 취한다.

도 7은, 칩간의 직렬 데이터 전송의 구성을 설명하는 도면이다.

도 7에 도시된 것처럼, 레지스터(710,711,712)는, 프린터 화상처리부(309), 화상처리부(501) 및 리더 화상처리부(308) 내에 각각 설치되어 있다. 시스템 제어부(500)는, 직렬 데이터용 신호선(510)과 동기용 클록 신호선(511)을 이용하여, 다양한 파라미터를 세트/리셋트 하기 위한 각 레지스터(710-712)에 리드/라이트 액세스를 수행할 수 있다.

시스템 제어부(500)내의 마스터 인터페이스(2147)로부터 송신되는 직렬 데이 터는, 직렬 데이터용 신호선(510) 위를 지나고, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서, 프린터 화상처리부(309)내의 슬레이브 인터페이스 1(701)에 보내지고, 다음에 프린터 화상처리부(309)에서 수신된 후, 프린터 화상처리부(309)내의 마스터 인터페이스 1(702)로부터 직렬 데이터용 신호선(510) 위를 지나고, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 화상처리부(501)내의 슬레이브 인터페이스 2(703)에 보내진다.

마찬가지로, 직렬 데이터는, 화상처리부(501)내의 슬레이브 인터페이스 2(703)를 거쳐 수신된 후, 화상처리부(501)내의 마스터 인터페이스 2(704)로부터 직렬 데이터용 신호선(510) 위를 지나고, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 리더 화상처리부(308)내의 슬레이브 인터페이스 3(705)에 보내진다.

마찬가지로, 직렬 데이터는, 리더 화상 처리부(308)내의 슬레이브 인터페이스 3(705)를 거쳐 수신된 후, 리더 화상처리부(308)내의 마스터 인터페이스 3(706)으로부터 직렬 데이터용 신호선(510) 위를 지나고, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 시스템 제어부(500)내의 슬레이브 인터페이스(2148)에 보내진다.

마스터 인터페이스 1(702), 슬레이브 인터페이스 1(701)은, 프린터 화상처리부(309)내의 내부 버스(707)와 접속되어 있고, 상기 송수신한 직렬 데이터를 내부 버스(707)를 통해 전송된다. 마찬가지로, 마스터 인터페이스 2(704), 슬레이브 인터페이스 2(703)는, 화상처리부(501)내의 내부 버스(708)와, 마스터 인터페이스 3(706), 슬레이브 인터페이스 3(705)은, 리더 화상처리부(308)내의 내부 버스(709)와 각각 접속되고, 상기 송수신한 직렬 데이터를 내부 버스(708,709)를 통해 전송된다.

내부 버스(707,708,709)는, 각각의 레지스터(710,711,712)의 리드 및 라이트 액세스용 버스로, 이 내부 버스(707∼709)를 통해 각각 레지스터(710∼712)의 액세스를 행한다.

시스템 제어부(500)내의 CPU(2001)로부터 레지스터의 라이트 동작의 명령이, CPU버스(2126)를 통해 시스템 버스 브리지(2007)에 보내져, 라이트를 행하는 레지스터의 어드레스가, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)중 어느 하나인 경우, 라이트 동작의 명령은, 시스템 버스 브리지(2007)로부터 마스터 인터페이스(2147)에 보내진다.

마스터 인터페이스(2147)에서는, 라이트 동작의 명령을 받아, 그 명령에 해당하는 슬레이브 칩의 칩 ID와 어드레스의 정보를 이용하여, 라이트의 커맨드 트랜잭션을 작성하고, 라이트 하는 데이터의 정보를 이용하여 데이터 트랜잭션을 작성한다. 마스터 인터페이스(2147)로 작성된 라이트의 커맨드 트랜잭션 및 데이터 트랜잭션은, 마스터 인터페이스(2147)로부터, 직렬 데이터용 신호선(510)을 통하여, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 프린터 화상처리부(309)에 보내진다.

프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)의 각각은, 라이트의 커맨드 트랜잭션과 데이터 트랜잭션을 받는다. 그 커맨드 트랜잭션의 라 이트 어드레스가 프린터 화상처리부(309)에 해당할 경우에는, 슬레이브 인터페이스 1(701)은, 데이터 트랜잭션중의 데이터 값을, 내부 버스(707)를 통한 내부 레지스터에 라이트 하는 액세스를 허용하고, 라이트 어드레스가 화상처리부(501)에 해당할 경우에는, 슬레이브 인터페이스 2(703)은, 데이터 트랜잭션중의 데이터 값을, 내부 버스(708)를 통한 내부 레지스터에 라이트 하는 액세스를 허용하고, 라이트 어드레스가 리더 화상처리부(308)에 해당할 경우에는, 슬레이브 인터페이스 3(705)은, 데이터 트랜잭션중의 데이터 값을, 내부 버스(709)를 통한 내부 레지스터에 라이트 하는 액세스를 허용한다.

동시에, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)의 각각의 슬레이브 칩내의 마스터 인터페이스 1(702) 또는 마스터 인터페이스 2(704), 마스터 인터페이스 3(706)은, 각각 슬레이브 인터페이스 1(701) 또는 슬레이브 인터페이스 2(703), 슬레이브 인터페이스 3(705)에서 수신한 직렬 데이터를 직렬 데이터용 신호선(510) 위에, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 송신한다.

슬레이브 인터페이스(2148)에서는, 리더 화상처리부(308)내의 마스터 인터페이스 3(706)으로부터의 직렬 데이터를 수신하는 경우, 패리티의 에러가 없는지를 확인한다. 패리티 에러가 검출되지 않은 경우, 라이트의 트랜잭션의 처리가 종료한 것이라고 판단한다.

한편, 슬레이브 인터페이스(2148)로 수신한 직렬 데이터에 패리티의 에러가 있었던 경우에는, 트랜잭션에 에러가 있었다고 간주하고, 에러 코드를 CPU(2001)에 대하여 발행함으로써 에러 처리를 행한다.

시스템 제어부(500)내의 CPU(2001)로부터 프린터 화상처리부(309), 화상처리부(501), 및 리더 화상처리부(308) 중 어느 한쪽의 칩 내부의 레지스터의 리드 동작의 명령이, CPU버스(2126)를 통해 시스템 버스 브리지(2007)에 보내져, 리드를 행하는 레지스터의 어드레스가, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)중 어느 하나일 경우, 리드 동작의 명령은, 시스템 버스 브리지(2007)로부터 마스터 인터페이스(2147)에 보내진다.

마스터 인터페이스(2147)에서는, 리드 동작의 명령을 받아, 그 명령에 해당하는 슬레이브 칩의 칩 ID와 어드레스의 정보를 이용하여, 리드의 커맨드 트랜잭션을 작성한다. 마스터 인터페이스(2147)로 작성된 리드의 커맨드 트랜잭션은, 마스터 인터페이스(2147)로부터, 직렬 데이터로서 직렬 데이터용 신호선(510)을 통하여, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 프린터 화상처리부(309)에 보내진다.

프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)의 각각의 슬레이브 칩은, 리드의 커맨드 트랜잭션을 받고, 그 커맨드 트랜잭션의 리드 어드레스가 프린터 화상처리부(309)에 해당할 경우에는, 슬레이브 인터페이스 1(701)은, 내부 버스(707)를 통한 내부 레지스터에의 리드 액세스를 허용하고, 리드 어드레스가 화상처리부(501)에 해당할 경우에는, 슬레이브 인터페이스 2(703)는, 내부 버스 708을 통한 내부 레지스터에의 리드 액세스를 허용하고, 리드 어드레스가 리더 화상처리부(308)에 해당할 경우에는, 슬레이브 인터페이스 3(705)은, 내부 버스 709를 통한 내부 레지스터에의 리드 액세스를 허용한다.

동시에, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)의 각각의 슬레이브 칩내의 마스터 인터페이스 1(702) 또는 마스터 인터페이스 2(704), 마스터 인터페이스 3(706)은, 각각 슬레이브 인터페이스 1(701) 또는 슬레이브 인터페이스 2(703), 슬레이브 인터페이스 3(705)로 수신한 직렬 데이터를 직렬 데이터 신호선(510) 위에, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 송신한다.

리드의 커맨드 트랜잭션을 받고, 리드 어드레스에 해당하는 슬레이브 칩의 마스터 인터페이스 1(702) 또는 마스터 인터페이스 2(704), 마스터 인터페이스 3(706)은, 대응하는 내부 버스(707,708,709)로부터의 리드 데이터를 받고, 리드의 데이터 트랜잭션을 작성하고, 그 리드 데이터 트랜잭션을 직렬 데이터로 변환한 후, 직렬 데이터 신호선(510) 위에 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 송신한다.

슬레이브 인터페이스(2148)에서는, 리더 화상처리부(308)내의 마스터 인터페이스 3(706)로부터 송신된 직렬 데이터인, 리드의 커맨드 트랜잭션을 수신한 후, 리드의 데이터 트랜잭션을 수신한다.

슬레이브 인터페이스(2148)는, 상기 리드의 데이터 트랜잭션을 수신한 후, 상기 수신한 리드의 데이터 트랜잭션으로부터 필요한 레지스터의 리드 데이터의 정보를 취득하고, 시스템 제어부(500)내의 CPU(2001)에 시스템 버스 브리지(2007), CPU버스(2126)를 통해 레지스터의 리드 데이터를 보낸다.

슬레이브 인터페이스(2148)는, 상기 리드의 커맨드 트랜잭션 및 데이터 트랜잭션에 패리티의 에러가 없는지를 확인한다. 패리티 에러가 검출되지 않은 경우, 리드의 트랜잭션의 처리가 종료한 것이라고 판단한다.

한편, 슬레이브 인터페이스(2148)에서 수신한 직렬 데이터에 패리티의 에러가 있었던 경우에는, 트랜잭션에 에러가 있었다고 간주하고, 에러 코드를 CPU(2001)에 대하여 발행함으로써 에러 처리를 행한다.

이상에서 설명한 바와 같이, 본 실시예에 의하면, 복수의 칩간에 직렬 데이터의 송수신을 행하기 위해서 마스터 칩과 그 마스터 칩으로부터 전송되는 데이터를 받는 복수의 슬레이브 칩이 링형상으로 접속되어 있다. 이 때문에, 1개의 마스터 칩은, 복수의 슬레이브 칩에 직렬 데이터를 한번의 트랜잭션으로 전송할 수 있다.

복수의 슬레이브 칩은, 각각 직렬 데이터를 받고 또한 각 슬레이브 칩에 있어서, 받은 직렬 데이터를 해석하여, 내부에 존재하는 레지스터에 라이트 및 리드 등의 내부처리를 행하거나 또는 다음 슬레이브 칩에 직렬 데이터를 전송해가고, 최종적으로 마스터 칩까지 직렬 데이터를 전송한다. 이 때문에, 1개의 마스터 칩으로부터 복수의 슬레이브 칩에 대하여 수비트 단위의 직렬 데이터를 한번만의 1개의 트랜잭션으로 전송할 수 있다.

또한, 직렬 데이터를 전송하기 위한 마스터 칩 및 각 슬레이브 칩이 갖는 인터페이스의 포트는, 직렬 데이터용 포트와 직렬 데이터 전송용의 동기 클록 신호용 포트의 2개의 포트만이 필요하다. 이 때문에, 각 칩의 포트수의 삭감을 꾀하는 것 이 가능하다.

또한, 슬레이브 칩의 칩수가 증가한 경우에도, 각 칩이 갖는 포트수는 바뀌지 않고, 링형상으로 신호선(직렬 데이터용 신호선 510과, 동기 클록용 신호선 511)을 접속하기 위해서, 각 칩을 접속하는 신호선의 증가도 막을 수 있다.

다음에, 본 발명의 제2 실시예를, 도 8 내지 도 10에 의거하여 설명한다.

본 실시예에서도, 상기 종래기술이 갖는 문제점을 해결하기 위해서, 제1 실시예와 마찬가지로, 1개의 마스터 칩에 대하여 2개 이상의 복수의 슬레이브 칩을, 직렬 데이터의 신호선과 전송 동기용 클록선과의 2개의 신호선을 사용해서 링형상으로 접속하고, 그 직렬 데이터의 신호선상에 전송을 행하고 싶은 레지스터 데이터를 직렬 데이터로서 보내고, 그 직렬 데이터는, 각 슬레이브 칩간을 순차적으로 전송되어, 최후에 마스터 칩에 되돌아오는 구성을 취한다.

전송 동기용 클록선에 흐르는 동기용 클록 신호도, 직렬 데이터의 신호선의 직렬 데이터와 마찬가지로, 마스터 칩으로부터 슬레이브 칩에 전송되어, 순차적으로, 각 슬레이브 칩간을 전송되어, 최후에 마스터 칩에 되돌아오는 구성을 취한다.

마스터 칩 및 각 슬레이브 칩은, 상기 전송 동기용 클록선에 흐르는 동기용 클록 신호에 대하여 동기화해서 직렬 데이터의 신호선상의 직렬 데이터를 수신 및 송신한다.

상기 마스터 칩으로부터 각 슬레이브 칩에 직렬 데이터가 전송됨으로써, 마스터 칩은, 각 슬레이브 칩에 대하여 레지스터의 리드 또는 라이트의 제어를 행한다.

레지스터의 라이트를 행하기 위해서, 마스터 칩은, 라이트의 트랜잭션을 발행함으로써, 소정 슬레이브 칩내에 있는 레지스터에만 데이터가 기록된다.

마찬가지로, 레지스터의 리드를 행하기 위해서, 마스터 칩은, 리드의 트랜잭션을 발행함으로써, 소정 슬레이브 칩내에 있는 레지스터의 데이터만이 판독된다.

또한 전송중 직렬 데이터에 에러가 있었을 경우, 마스터 칩(마스터 칩 내부의 CPU)이 각 슬레이브 칩의 에러 상황을 파악하기 위해서, 각 슬레이브 칩내에, 직렬 데이터의 전송 상태를 저장하는 래치를 설치하고, 각 슬레이브 칩은, 전송되어 오는 직렬 데이터의 상태를 항상 감시하고, 노이즈에 의한 에러가 생겼을 경우에는, 이 래치에 에러 상황을 저장한다.

이 직렬 데이터의 전송 상태는, 각 슬레이브 칩에 있어서, 직렬 데이터를 수신하는 초단에 설치된, 직렬 데이터를 동기용 클록 신호에 동기시키는 제1 플립플롭(이후, FF라고 기술한다.)과, 직렬 데이터를, 동기용 클록 신호를 반전한 클록 신호에 동기시키는 제2 FF에 의거하여 판별된다. 구체적으로는, 직렬 데이터의 전송 상태는, 제1 FF에서 동기용 클록 신호의 클록의 상승 구간에 동기화한 직렬 데이터의 상태와, 제2 FF에서 동기용 클록 신호를 반전한 클록 신호의 클록의 상승 구간에 동기화한 직렬 데이터의 상태에 의거하여 판별된다.

제1 FF에서 동기용 클록 신호에 동기화한 직렬 데이터와, 제2 FF에서 동기용 클록 신호를 반전한 클록 신호에 동기화한 직렬 데이터의 XOR(exclusive OR)을 취하여, 이 XOR의 출력 정보를 상기 래치에 의해 에러 상태로서 저장한다.

이 에러 상태는, 직렬 데이터에 노이즈에 의한 영향이 없는 경우와, 직렬 데 이터에 노이즈의 영향이 반영되어서, 반클록 이하의 숏(shot) 노이즈가 발생했을 경우에는, 상태가 달라진다.

즉, 노이즈에 의한 영향에 의해 직렬 데이터에 에러가 발생할 경우와 정상일 경우를, 상기 에러 상태에 의해 판단할 수 있다.

마스터 칩(마스터 칩 내부의 CPU)이 각 슬레이브 칩의 에러 상황을 판단하고 싶은 경우에, 상기 에러 상태를 저장하는 래치에 액세스한다. 액세스된 래치의 슬레이브 칩은, 상기 에러 상태의 정보(이하, "에러 정보"라고 한다)를 직렬 데이터로 변환하고, 직렬 데이터로서 마스터 칩 및 다른 슬레이브 칩에 전송을 행한다. 즉, 에러 정보의 판독방법은, 마스터 칩으로부터 각 슬레이브 칩에 대한 레지스터의 리드와 마찬가지의 플로우 제어의 방법이나, 또는 에러 정보의 판독을 실행하는 슬레이브 칩 이외의 슬레이브 칩에 접속하기 위한 신호선을 사용하여, 에러 정보의 판독을 실행하는 슬레이브 칩외에 에러 정보를 출력하는 방법이 있다.

마스터 칩(마스터 칩 내부의 CPU)은, 상기 에러 정보를 소정의 슬레이브 칩으로부터 판독한 후, 만약에 그 전송상태가 에러 상태인지 아닌지를 판단한다. 그 전송상태가 에러 상태인 경우에, 마스터 칩은 소정의 슬레이브 칩에 정상의 직렬 데이터를 전송할 수 없다고 판단하여, 재차 상기 소정의 슬레이브 칩에 직렬 데이터를 전송하거나, 또는 전송하는 동기용 클록 신호의 주파수를 떨어뜨려서 직렬 데이터를 전송할 때의, 노이즈의 영향을 완화하고, 노이즈의 영향에 의해 전송되는 직렬 데이터에 에러가 발생하지 않도록 동기용 클록 신호의 주파수를 최적화하는 방법을 취한다.

이하, 본 실시예에 있어서의 직렬 데이터의 전송 형식, 트랜잭션, 각 트랜잭션에서의 동작, 및 전송되는 직렬 데이터의 에러 발생시의 처리에 관하여 설명한다.

마스터 칩은, 각 슬레이브 칩에 전송하는 직렬 데이터를 모두 수비트 단위로 1개의 트랜잭션의 단위로서 취급하고, 이 트랜잭션 단위로 직렬 데이터가 유효인가 아닌가를 판단한다.

마스터 칩은, 트랜잭션 단위로 직렬 데이터를 각 슬레이브 칩에 전송할 때에, 유효 트랜잭션의 데이터의 시작점을 판별하기 위해서, 트랜잭션 단위의 최초의 1비트만을 항상 H(하이)상태로 하고, 무효 트랜잭션의 최초의 1비트는 항상 L(로우)상태로 한다. 이것에 의해 각 유효 트랜잭션의 시작점을 판별하고, 트랜잭션 단위로 취급하는 데이터의 비트 수만큼 전송되었을 때, 그 트랜잭션의 전송이 종료한 것으로 판단한다.

직렬 데이터를, 전송의 종류를 판별하기 위한 커맨드 데이터와, 전송을 행하고 싶은 데이터로 나누고, 각각 커맨드 데이터의 트랜잭션(이하, 커맨드 트랜잭션 혹은 커맨드부라고 기술한다.)과 데이터의 트랜잭션(이하, 데이터 트랜잭션 혹은 데이터부라고 기술한다.)이라고 한다.

또한, 복수의 슬레이브 칩을 마스터 칩이 개별적으로 식별하기 위해서, 마스터 칩은, 각 슬레이브 칩에 대하여 콘피규레이션의 트랜잭션을 발행하고, 이 콘피규레이션의 트랜잭션에 의해 각 슬레이브 칩에 독특한 번호를 붙이고, 이 번호를 슬레이브 칩을 식별하는 칩 ID(식별자)라고 한다.

커맨드부에는, 데이터부인가 커맨드부인가를 식별하는 식별자(이하, C/D식별자라고 기술한다.)와, 라이트의 트랜잭션인가 리드의 트랜잭션인가를 식별하는 식별자(이하, W/R식별자라고 기술한다.)와, 데이터의 전송 폭을 식별하는 식별자(이하, 비트 모드라고 기술한다.)와, 슬레이브 칩을 식별하는 칩 ID의 식별자(이하, 칩 ID라고 기술한다.)와, 리드 또는 라이트 하는 어드레스의 정보를 포함한다.

데이터부에는, C/D식별자와, W/R식별자와, 비트 모드와, 칩 ID와, 리드 또는 라이트 하는 데이터의 정보를 포함한다.

복수의 슬레이브 칩에 각 트랜잭션을 발행하기 위해서, 마스터 칩은, 시스템 리셋트 후, 최초에 각 슬레이브 칩에 대하여 콘피규레이션의 트랜잭션을 발행하고, 각 슬레이브 칩에 칩 ID를 배정한다.

콘피규레이션의 트랜잭션에는 커맨드부만이 존재하고, 이 커맨드부에는, 액티브로 설정된 C/D식별자(예를 들면, 커맨드부의 경우에는 C/D식별자는 액티브, 데이터부의 경우에는 비액티브하다고 한다), 종류 식별자(예를 들면, 콘피규레이션의 트랜잭션의 경우에는 00이라고 한다), 칩 ID(마스터 칩으로부터 발행할 때의 칩 ID는 0이라고 한다)의 정보가 포함되어 있다.

마스터 칩은, 그 마스터 칩이 발행한 콘피규레이션의 트랜잭션이, 각 슬레이브 칩을 통한 후, 마스터 칩에 되돌아오고, 마스터 칩이 수신하여 끝낼 때까지는, 다음 트랜잭션의 발행은 행하지 않는다.

각 슬레이브 칩은, 콘피규레이션의 트랜잭션을 수신한 경우에는, 각 슬레이브 칩내에 보유하고 있는 칩 ID 데이터용 레지스터에, 콘피규레이션의 트랜잭션중 의 칩 ID에 1 가산한 값을 저장한다.

각 슬레이브 칩은, 상기 칩 ID 데이터용 레지스터에 저장한 칩 ID의 값을 다음 슬레이브 칩 또는 마스터 칩에 보내는 콘피규레이션의 트랜잭션중에 넣어서 보낸다.

콘피규레이션의 트랜잭션은, 하나의 슬레이브 칩에서 다른 슬레이브 칩으로 지나가서, 최후에 마스터 칩에 되돌아온다. 마스터 칩은, 그 수신된 콘피규레이션의 트랜잭션의 칩 ID의 값에 의거하여, 슬레이브 칩이 몇개 동일한 링형상으로 접속되어 있는지를 판단한다. 칩 ID의 값이 N이면, N개의 슬레이브 칩이 같은 링형상으로 접속되어 있게 된다.

복수의 슬레이브 칩중에서, 어떤 특정한 슬레이브 칩에 대하여, 슬레이브 칩내에 있는 소정의 레지스터에 데이터를 라이트 하기 위해서, 마스터 칩은, 그 슬레이브 칩에 대하여 커맨드부를 발행하고, 계속해서 데이터부를 발행한다.

이 경우, 커맨드부에는, 액티브로 설정된 C/D식별자, 액티브로 설정된 W/R식별자, 소정의 데이터 폭정보로 설정된 비트 모드, 및 소정의 값(대상이 되는 슬레이브 칩의 콘피규레이션값)으로 설정된 칩 ID를 포함하고, 또한 소정의 레지스터의 어드레스 값을 설정한 정보가 포함되어 있다.

데이터부에는, 비액티브로 설정된 C/D식별자, 액티브로 설정된 W/R식별자, 및 소정의 데이터 폭정보로 설정된 비트 모드, 칩 ID를 포함하고, 또한 소정의 레지스터를 라이트 하는 데이터 값을 설정한 정보가 포함되어 있다.

이 경우에, 마스터 칩은, 해당 마스터 칩이 발행한 라이트의 트랜잭션이, 각 슬레이브 칩을 거쳐서 마스터 칩에 되돌아오지 않는 동안에도, 연속해서 라이트의 트랜잭션을 발행한다.

그러므로, 라이트의 트랜잭션에 관해서, 마스터 칩은, 각 슬레이브 칩에 데이터가 기록된 것인가 아닌가를 라이트의 트랜잭션에 의해 확인할 수 없다. 마스터 칩은, 각 슬레이브 칩으로부터 링형상의 직렬 데이터의 신호선상에 보내져 온 트랜잭션을 수신하고, 그 수신된 트랜잭션(그 트랜잭션 단위 중 어느 하나)에 패리티의 에러가 있는 것인가 아닌가만을 판단한다.

한편, 각 슬레이브 칩은, 마스터 칩 또는 슬레이브 칩으로부터 전송되는 각트랜잭션을 수신하고, 그 트랜잭션중에 포함되는 상기 각 식별자 및 데이터의 설정 정보를 판독하고, 그 수신한 트랜잭션이 처리해야 할 트랜잭션인가 아닌가를 판단하고, 처리해야 할 트랜잭션에 반응하여, 그 슬레이브 칩 내부의 레지스터에 데이터를 라이트 한다. 그 슬레이브 칩에서 처리하지 않은 트랜잭션에 관해서는, 잇달아 다음 슬레이브 칩 또는 마스터 칩에 보낸다.

이것에 의해, 라이트를 행하고 싶은 슬레이브 칩의 레지스터에 대하여, 마스터 칩은 라이트 하는 것이 가능하게 된다.

복수의 슬레이브 칩중에서, 어떤 특정한 슬레이브 칩에 대하여, 슬레이브 칩내에 있는 레지스터의 데이터를 리드하기 위해서, 마스터 칩은, 그 슬레이브 칩에 대하여 커맨드부만을 발행한다.

이때, 커맨드부 중에는, 액티브로 설정된 C/D식별자, 비액티브로 설정된 W/R식별자, 소정의 데이터 폭정보로 설정된 비트 모드, 소정의 값(대상이 되는 슬레이브 값의 콘피규레이션값)으로 설정된 칩 ID를 포함하고, 또한 소정의 레지스터의 어드레스 값을 설정한 정보가 포함되어 있다.

이때, 마스터 칩은, 해당 마스터 칩이 발행한 리드의 커맨드부가, 각 슬레이브 칩을 통한 후, 마스터 칩에 되돌아오고, 그 리드의 커맨드부를 처리한 슬레이브 칩으로부터 발행되는 리드의 데이터부를 마스터 칩이 수신하여 끝낼 때까지는, 다음 트랜잭션의 발행은 행하지 않는다.

리드의 트랜잭션의 동작에 관해서는, 마스터 칩이 슬레이브 칩에 전송한 리드의 커맨드부가 슬레이브 칩에서 수신되고, 슬레이브 칩으로부터 다음 슬레이브 칩 또는 마스터 칩에 커맨드부를 전송하면서, 수신한 리드의 커맨드부를 처리한 슬레이브 칩으로부터 리드의 데이터부의 발행이 행해진다.

마스터 칩에서는, 이 리드의 커맨드부를 수신한 후, 리드의 데이터부를 수신한다. 마스터 칩은, 이 리드의 데이터부를 수신해 끝낼 때까지는, 리드의 데이터부의 수신 대기 상태가 되어, 마스터 칩이 데이터부를 수신하여 끝낸 후에, 마스터 칩은, 다음 트랜잭션의 전송 동작을 시작한다.

각 슬레이브 칩은, 마스터 칩 또는 슬레이브 칩으로부터 전송되는 각 트랜잭션을 수신하고, 그 트랜잭션중에 포함되는 상기 각 식별자 및 데이터의 설정 정보를 판독하고, 그 수신한 트랜잭션이 처리해야 할 트랜잭션인가 아닌가를 판단한다. 처리해야 할 트랜잭션에 반응하여, 슬레이브 칩은 그 슬레이브 칩 내부의 레지스터로부터 데이터를 리드한다.

상기 수신한 리드의 커맨드부를 처리한 슬레이브 칩은, 리드한 레지스터의 데이터로부터 리드의 데이터부의 전송을 행한다. 이때, 상기 리드의 커맨드부를 처리한 슬레이브 칩은, 리드의 데이터부를 발행하는데도 필요한 상기 식별자 및 데이터의 설정 정보를 레지스터의 데이터에 부가해서 리드의 데이터부라고 한다.

각 슬레이브 칩에 있어서, 전송되어 온 리드의 커맨드부가 처리해야 할 리드의 커맨드부에 해당하지 않는 경우에는, 슬레이브 칩은 다음 슬레이브 칩 또는 마스터 칩에 리드의 커맨드부를 처리하지 않고 전송한다.

마스터 칩은, 리드의 트랜잭션을 각 슬레이브 칩에 송신한 때에는, 각 슬레이브 칩을 통한 후, 리드의 커맨드부를 수신하고, 그 후 리드의 데이터부를 받게 된다. 그 때문에 마스터 칩은, 리드의 커맨드부를 수신했을 때에, 칩 ID로부터 리드를 행한 슬레이브 칩을 확정하고, 어드레스의 정보로부터 리드를 행한 레지스터의 어드레스를 확정한다. 리드의 데이터부를 수신했을 때에, 마스터 칩은, 데이터부의 정보로부터 리드를 행한 레지스터의 데이터 값을 확정할 수 있다.

이것에 의해, 리드를 행하고 싶은 슬레이브 칩의 레지스터에 대하여, 마스터 칩은 리드하는 것이 가능하게 된다.

상기 에러 상태를 저장하는 래치에 있어서, 슬레이브 칩에서 에러 상태를 검출했을 경우, 슬레이브 칩은, 그 트랜잭션에 부적당한 데이터가 존재한다고 인식하고, 그 트랜잭션의 데이터에 관해서 슬레이브 칩내의 레지스터 등에 라이트 또는 리드를 행하지 않고, 다음 슬레이브 칩 또는 마스터 칩에 전송한다.

마스터 칩(마스터 칩 내부의 CPU)은, 상기 에러 상태를 저장하는 래치를 정기적으로 액세스하거나, 또는 필요시에 액세스함으로써, 각 슬레이브 칩의 전송 상 태를 판단한다.

전송 상태가 에러 상태일 경우에는, 마스터 칩(마스터 칩 내부의 CPU)은, 재차 에러가 발생한 레지스터에 대하여 액세스를 행한다. 라이트의 트랜잭션일 경우에는, 에러가 발생한 동일한 레지스터에 대하여, 같은 데이터를 재차 라이트 한다. 리드의 트랜잭션일 경우에는, 에러가 발생한 동일한 레지스터에 대하여 재차 리드를 행한다.

직렬 데이터 전송에서의 에러를 취급하는 다른 방법에서, 그 전송상태가 에러 상태에 있는 경우, 마스터 칩(마스터 칩 내부의 CPU)은, 직렬 데이터 전송에 사용되는 동기용 클록 신호의 주파수를 하강시키고, 그것에 따라, 직렬 전송시에 받은 노이즈의 영향을 줄인다. 전송하는 동기용 클록 신호의 주파수가 낮아지면, 노이즈에 의한 에러는 발생하기 어려워진다.

직렬 데이터의 전송하는 레이트를 고려하여, 마스터 칩은, 동기용 클록 신호의 주파수를 하강시키고, 각 슬레이브 칩의 현재의 에러 상태를 저장하는 래치를 액세스하고, 전송상태가 계속 에러 상태인 경우에는, 더욱 동기용 클록 신호의 주파수를 하강시킨다.

상기한 처리를 반복하여서, 노이즈의 영향을 받지 않는 최적의 동기용 클록신호의 주파수를 결정한다.

이하, 본 실시예에 대해서, 도 8a 내지 도 10을 참조해서 구체적으로 설명한다.

또한, 본 실시예에 관련되는 데이터 전송장치를 갖는 데이터 처리시스템의 구성은, 전술한 제1 실시예에 있어서의 도 1 내지 도 7과 동일하기 때문에, 필요에 따라서 이들 각 도면을 참조하여 설명한다.

도 8a∼8c는, 본 실시예에 관련되는 데이터 전송장치에 있어서의 트랜잭션에 사용하는 직렬 데이터의 데이터 형식의 일례를 나타내는 도면이다. 도 8a∼8c에 있어서, 도면부호 801은 스터프드 비트(STUFFED BIT), 802는 패리티 비트(PARITY BIT), 803은 커맨드부, 804는 데이터부이다.

또한, 도 9는, 본 실시예에 관련되는 데이터 전송장치에 있어서의 리셋트 동작의 설명도이다. 도 9에 있어서, 도면부호 900은 슬레이브 칩, 901은 인터페이스, 902는 내부회로 1, 903은 내부회로 2, 904는 내부회로 3, 905는 리셋트 신호, 906은 리셋트 제너레이터이다.

또한, 도 10은, 본 실시예에 관련되는 데이터 전송장치에 있어서의 리셋트 동작의 설명도이다. 도 10에서, 도면부호 1001, 1002는 FF, 1003은 XOR게이트, 1004는 래치, 1005는 출력 데이터 선이다.

마스터 칩은, 각 슬레이브 칩에 전송하는 직렬 데이터를 모두 수 비트 단위로 1개의 트랜잭션의 단위로서 취급하고, 이 트랜잭션 단위로 직렬 데이터가 유효한 것인가 아닌가를 판단한다.

마스터 칩은, 트랜잭션 단위로 직렬 데이터를 각 슬레이브 칩에 전송할 때에, 유효 트랜잭션의 데이터의 시작점을 판별하기 위해서, 트랜잭션 단위의 최초의 1비트인 스터프드 비트(801)(도 8b,8c 참조)만을 항상 H(하이)상태로 하고, 무효 트랜잭션의 최초의 1비트는 항상 L(로우)상태로 한다. 이에 따라 유효 트랜잭션의 시작점을 판별하고, 트랜잭션 단위로 취급하는 데이터의 비트 수만큼 전송된 시점에서, 그 트랜잭션의 전송이 종료한 것이라고 판단한다.

마스터 칩은, 상기 트랜잭션 단위에 패리티 비트(802)(도 8b 참조)를 부가함으로써 트랜잭션의 에러를 검출한다.

트랜잭션은, 도 8a에 나타낸 것처럼, 커맨드부(803)와 데이터부(804)로 나누어져, 각 커맨드부(803)와, 이 커맨드부(803)와 연관된 데이터부(804)의 순으로 전송이 행해진다.

각 커맨드부(803)와 데이터부(804)의 헤더 내에는 트랜잭션의 동작을 나타내는 식별자를 포함하고 있다. 커맨드부(803)는 그 헤더에 연속하여 어드레스 데이터의 정보를 포함하고(도 8b), 데이터부(804)는 그 헤더에 연속하여 레지스터의 데이터의 정보를 포함한다(도 8c).

도 6에 도시된 것처럼, 시스템 제어부(500)내의 CPU(2001)로부터 레지스터의 콘피규레이션 동작 명령이, CPU버스(2126)를 통해 시스템 버스 브리지(2007)에 보내져, 콘피규레이션 동작 명령은, 시스템 버스 브리지(2007)로부터 마스터 인터페이스(2147)에 보내진다.

상기 콘피규레이션 동작 명령은, CPU(2001)가, 마스터 인터페이스(2147)에 대하여, 제어가능한 슬레이브 칩이 링형상으로 몇개 접속되어 있는지를 판단하기 위한 명령세트이다. 이 콘피규레이션 동작 명령 중에는, 마스터 인터페이스(2147)에 대하여 콘피규레이션의 트랜잭션을 발행하는 명령과, 발행된 콘피규레이션의 트랜잭션이 마스터 인터페이스(2147)에 되돌아온 칩 ID의 값을 읽는 명령을 포함하고 있다.

이 칩 ID의 값이, 마스터 인터페이스(2147)에 그 링형상으로 접속되어 있는 슬레이브 칩수에 해당한다.

마스터 인터페이스(2147)에서는, CPU(2001)로부터의 콘피규레이션 동작의 명령을 받아, 칩 ID를 0의 값으로 해서, 콘피규레이션의 트랜잭션을 작성한다. 마스터 인터페이스(2147)로 작성된 콘피규레이션의 트랜잭션은, 마스터 인터페이스(2147)로부터, 직렬 데이터로서 동기용 클록 신호선(511)(도 7 참조)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 프린터 화상처리부(309)에 보내진다.

프린터 화상처리부(309)의 슬레이브 인터페이스 1(701)은, 상기 콘피규레이션의 트랜잭션을 받아, 수신한 칩 ID의 값에 1을 가산한 값을 자신의 칩 ID로서 저장한다. 상기 1을 가산한 값의 칩 ID를 갱신된 콘피규레이션의 트랜잭션으로 하여서, 마스터 인터페이스 1(701)로부터, 직렬 데이터의 신호로서, 동기용 클록 신호와 동기한 타이밍에서 화상처리부(501)의 슬레이브 인터페이스 2(703)에 송신한다.

마찬가지로, 이와 같이 갱신된 콘피규레이션의 트랜잭션은, 화상처리부(501), 리더 화상처리부(308)의 각 슬레이브 칩에서 처리되어서, 최후에 시스템 제어부(500)내의 슬레이브 인터페이스(2148)에 보내진다.

슬레이브 인터페이스(2148)는, 상기 콘피규레이션의 트랜잭션을 수신한 후, 칩 ID의 정보를 취득하고, 시스템 제어부(500)내의 CPU(2001)에 시스템 버스 브리지(2007), CPU버스(2126)를 통해 칩 ID의 데이터를 보낸다.

이와 같이 순차적으로 갱신되는 칩 ID의 수치가, 슬레이브 칩의 각각의 번호 (ID)가 되고, 되돌아온 콘피규레이션의 트랜잭션으로부터 얻어지는 최종적인 수치가 슬레이브 칩의 개수와 같다.

본 예에서, 프린터 화상처리부(309)의 칩 ID는 1로, 화상처리부(501)의 칩 ID는 2로, 리더 화상처리부(308)의 칩 ID는 3이 된다. CPU(2001)는, 슬레이브 칩이 3개 접속되어 있다고 인식한다.

시스템 제어부(500)내의 CPU(2001)로부터 레지스터의 라이트 동작 명령이, CPU버스(2126)를 통해 시스템 버스 브리지(2007)에 보내져, 라이트를 행하는 레지스터의 어드레스가, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)중 어느 하나인 경우, 라이트 동작 명령은, 시스템 버스 브리지(2007)로부터 마스터 인터페이스(2147)에 보내진다.

상기 라이트 동작 명령은, CPU(2001)가, 제어가능한 슬레이브 칩내의 레지스터에 라이트를 행하는, 칩 ID의 정보, 어드레스의 정보 및 라이트 데이터의 정보를 포함하고 있다.

마스터 인터페이스(2147)에서는, 라이트 동작의 명령을 받아, 그 명령에 해당하는 슬레이브 칩의 칩 ID와 어드레스의 정보를 이용하여, 라이트의 커맨드부를 작성한다. 마스터 인터페이스(2147)로 작성된 라이트의 커맨드부는, 마스터 인터페이스(2147)로부터, 직렬 데이터로서 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 프린터 화상처리부(309)에 보내진다.

다음에, 라이트의 커맨드부를 발행한 후, 마스터 인터페이스(2147)는, 상기 라이트 데이터의 정보를 이용하여, 라이트의 데이터부를 작성한다. 마스터 인터페 이스(2147)로 작성된 라이트의 데이터부는, 마스터 인터페이스(2147)로부터, 직렬 데이터로서 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 프린터 화상처리부(309)에 보내진다.

프린터 화상처리부(309)의 슬레이브 인터페이스 1(701)은, 라이트의 커맨드부를 받아, 라이트 어드레스가 자신의 슬레이브 칩에 해당하는 경우에는, 데이터부의 트랜잭션으로부터 라이트 데이터를 내부 버스(707) 상에 기록한다. 동시에 마스터 인터페이스(2147)를 통하여, 그대로 병행하여 슬레이브 인터페이스 1(701)에 보내져 온 직렬 데이터를 다음 화상처리부(501)에 동기용 클록 신호선(511) 상에 흐르는 동기용 클록 신호와 동기한 타이밍에서 송신한다.

이때, 슬레이브 인터페이스 1(701)에서 수신한 직렬 데이터에 패리티의 에러가 있었을 경우에는, 트랜잭션에 에러가 있었다고 간주하고, 내부 버스(707) 위에 라이트 데이터의 라이트는 행하지 않는다.

마찬가지로, 화상처리부(501), 리더 화상처리부(308)의 각 슬레이브 칩에서도 마찬가지로 데이터의 라이트 동작을 행한다.

슬레이브 인터페이스(2148)에서는, 리더 화상처리부(308)내의 마스터 인터페이스 3(706)로부터 송신된 직렬 데이터를 수신하고, 패리티의 에러가 없는지를 확인한다. 패리티 에러가 검출되지 않은 경우, 라이트의 트랜잭션(라이트의 데이터부)의 처리가 종료한 것이라고 인식한다.

한편, 슬레이브 인터페이스(2148)에서 수신한 직렬 데이터에 패리티의 에러가 있었을 경우에는, 라이트의 트랜잭션에 에러가 있었다고 간주하고, 에러 코드를 CPU(2001)에 대하여 발행함으로써 에러 처리를 행한다.

시스템 제어부(500)내의 CPU(2001)로부터 레지스터의 리드 동작 명령이, CPU버스(2126)를 통해 시스템 버스 브리지(2007)에 보내지고, 리드를 행하는 레지스터의 어드레스가, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)중 어느 하나일 경우, 리드 동작 명령은, 시스템 버스 브리지(2007)로부터 마스터 인터페이스(2147)에 보내진다.

마스터 인터페이스(2147)에서는, 리드 동작의 명령을 받아, 그 명령에 해당하는 슬레이브 칩의 칩 ID와 어드레스의 정보를 이용하여, 리드의 커맨드부를 작성한다. 마스터 인터페이스(2147)에서 작성된 리드의 커맨드부는, 마스터 인터페이스(2147)로부터, 직렬 데이터로서 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 프린터 화상처리부(309)에 보내진다.

상기 리드 동작 명령은, CPU(2001)로부터, 마스터 인터페이스(2147)에 대하여 송신되고, 제어가능한 슬레이브 칩내의 레지스터에 대하여, 리드를 행하는 칩 ID의 정보와 어드레스의 정보를 포함하고 있다.

프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)는, 리드의 커맨드부를 받는다. 그 리드 커맨드부의 리드 어드레스가 프린터 화상처리부(309)에 해당하는 경우에는, 슬레이브 인터페이스 1(701)은, 내부 버스 707에의 리드 액세스를 허용한다. 리드 어드레스가 화상처리부(501)에 해당할 경우에는, 슬레이브 인터페이스 2(703)는, 내부 버스 708에의 리드 액세스를 허용하고, 리드 어드레스가 리더 화상처리부(308)에 해당할 경우에는, 슬레이브 인터페이스 3(705)은, 내부 버스 709에의 리드 액세스를 허용한다.

동시에, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)의 각 슬레이브 칩내의 마스터 인터페이스 1(702), 또는 마스터 인터페이스 2(704), 마스터 인터페이스 3(706)은, 각각 슬레이브 인터페이스 1(701), 또는 슬레이브 인터페이스 2(703), 슬레이브 인터페이스 3(705)에서 수신한 직렬 데이터를 직렬 데이터 신호선(510) 상에, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 송신한다.

리드의 커맨드부를 받아, 리드 어드레스가 해당하는 슬레이브 칩의 마스터 인터페이스 1(702) 또는 마스터 인터페이스 2(704), 마스터 인터페이스 3(706)은, 대응하는 내부 버스(707,708,709)로부터의 리드 데이터를 받아, 리드의 데이터부를 작성한다. 그리고, 그 리드 데이터부를 직렬 데이터로 변환한 후에, 직렬 데이터용 신호선(510) 상에, 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 송신한다.

슬레이브 인터페이스(2148)에서는, 리더 화상처리부(308)내의 마스터 인터페이스 3(706)로부터 송신된 직렬 데이터 중, 리드의 커맨드부를 수신한 후, 리드의 데이터부를 수신한다.

슬레이브 인터페이스(2148)는, 상기 리드의 데이터부를 수신한 후, 상기 수신한 리드의 데이터부로부터 필요한 레지스터의 리드 데이터의 정보를 취득하고, 시스템 제어부(500)내의 CPU(2001)에 시스템 버스 브리지(2007), CPU버스(2126)를 통해 레지스터의 리드 데이터를 보낸다.

슬레이브 인터페이스(2148)는, 상기 리드의 커맨드부 및 리드의 데이터부에 패리티의 에러가 없는지를 확인한다. 패리티 에러가 검출되지 않은 경우, 데이터를 리드하는 트랜잭션이 종료한 것이라고 인식한다.

한편, 슬레이브 인터페이스(2148)에서 수신한 직렬 데이터에 패리티의 에러가 있었을 경우에는, 리드의 트랜잭션에 에러가 있었다고 간주하여, 에러 코드를 CPU(2001)에 대하여 발행함으로써 에러 처리를 행한다.

시스템 제어부(500)내의 CPU(2001)로부터 각 슬레이브 칩에 대하여 레지스터의 라이트 동작 명령이나, 리드 동작 명령이 보내졌을 경우, 마스터 인터페이스(2147)로부터 그것들의 동작 명령에 해당하는 슬레이브 칩에 대하여 소정의 트랜잭션이 전송된다.

각 슬레이브 칩에 전송되어 오는 직렬 데이터는, 도 9의 인터페이스(901)에 보내진다. 여기서, 도 9의 인터페이스(901)는, 슬레이브 인터페이스 1(701)과 마스터 인터페이스 1(702)의 쌍에 해당한다. 슬레이브 칩(900)은, 프린터 화상처리부(309), 화상처리부(501), 또는 리더 화상처리부(308)의 슬레이브 칩에 해당한다.

도 9의 내부회로 1(902), 내부회로 2(903), 내부회로 3(904)은, 슬레이브 칩(900)내에 존재하는 내부회로이다. 이 내부회로(902∼904)내의 레지스터에 대하여 마스터 인터페이스(2147)는 직렬 데이터 전송으로써, 인터페이스(901)를 통해 액세스한다.

슬레이브 칩(900)은, 전송되어 오는 직렬 데이터를, 도 10의 초단의 FF(1001)에서 동기용 클록 신호와 동기화함과 아울러, FF(1002)에서 동기용 클록 신호를 반전한 클록 신호와 동기화한다. 이 FF(1001,1002)의 출력 데이터는, XOR게이트(1003)에서 XOR되어, 그 결과의 데이터를 래치(1004)에 저장한다.

마스터 인터페이스(2147)에서는, CPU(2001)로부터의 리셋트 동작의 명령을 받아, 이 명령에 해당하는 슬레이브 칩의 칩 ID를 이용하여, 리셋트의 트랜잭션을 작성한다. 마스터 인터페이스(2147)에서 작성된 리셋트의 트랜잭션은, 마스터 인터페이스(2147)로부터, 직렬 데이터로서 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 프린터 화상처리부(309)에 보내진다.

상기 리셋트 동작 명령은, CPU(2001)가, 마스터 인터페이스(2147)에 대하여, 제어가능한 슬레이브 칩을, 개별적으로 또는 한번에 모두 리셋트를 행하기 위한 명령세트이다. 이 리셋트 동작 명령의 중에는, 마스터 인터페이스(2147)에 대하여 리셋트의 트랜잭션을 발행하는 명령과, 리셋트를 행하고 싶은 슬레이브 칩의 칩 ID의 값을 포함하고 있다.

상기 칩 ID의 값은, 프린터 화상처리부(309)를 리셋트하고 싶을 경우의 칩 ID는 1, 화상처리부(501)를 리셋트하고 싶을 경우의 칩 ID는 2, 리더 화상처리부(308)를 리셋트하고 싶을 경우의 칩 ID는 3, 모든 슬레이브 칩을 리셋트하고 싶을 경우의 칩 ID는 0으로 각각 설정된다.

도 7에 있어서, 프린터 화상처리부(309)의 슬레이브 인터페이스 1(701)은, 상기 리셋트의 트랜잭션을 받아, 수신한 칩 ID의 값이 0 또는 콘피규레이션시에 저장한 칩 ID의 값과 같은 경우에는, 리셋 처리를 행한다. 이 경우에, 리셋 처리를 행하기 전에 리셋트의 트랜잭션을, 마스터 인터페이스 1(702)로부터 직렬 데이터로 서, 동기용 클록 신호와 동기한 타이밍에서 화상처리부(501)의 슬레이브 인터페이스 2(703)에 송신한다. 마스터 인터페이스 1(702)로부터 리셋트의 트랜잭션이 송신하여 끝나고 나서, 상기 리셋 처리를 실행한다.

상기 리셋 처리는, 프린터 화상처리부(309)의 내부회로에 대한 리셋트와, 슬레이브 인터페이스 1(701) 및 마스터 인터페이스 1(702)에 대한 리셋트를 행한다. 슬레이브 인터페이스 1(701) 및 마스터 인터페이스 1(702)에 대한 리셋트는, 마스터 인터페이스 1(702)로부터 리셋트의 트랜잭션의 전송 종료 후 실행된다. 프린터 화상처리부(309)의 내부회로에 대한 리셋트는, 슬레이브 인터페이스 1(701) 또는 마스터 인터페이스 1(702)로부터 리셋트 신호를 내부회로에 대하여 출력함으로써 실현한다.

상술한 바와 같이, 도 9의 인터페이스(901)는, 슬레이브 인터페이스 1(701)과 마스터 인터페이스 1(702)의 쌍에 해당한다. 전술한 내부회로가, 내부회로 1 (902), 내부회로 2(903), 내부회로 3(904)에 해당한다. 리셋트 동작시에는, 인터페이스(901)는, 상기 내부회로(902∼904)에 대하여 리셋트 신호(905)를 액티브되게 한다. 리셋트 신호(905)의 액티브 구간이 소정의 시간 이상 필요하면, 그 액티브 구간을 필요한 시간에 해당하는 양만큼 증가함으로써, 내부회로 1(902), 내부회로 2(903), 내부회로 3(904)에 대하여 리셋트를 행한다. 동시에, 인터페이스(901) 자체도 리셋트 상태로 들어간다.

마찬가지로, 리셋트의 트랜잭션은, 화상처리부(501) 및 리더 화상처리부(308)를 통하여, 최후에, 시스템 제어부(500)내의 슬레이브 인터페이스(2148)에 보 내진다.

이것에 의해 CPU(2001)로부터 원하는 슬레이브 칩에 대해서만 리셋트 동작을 행하는 것이 가능해지고, 다른 슬레이브 칩에는 리셋트의 영향을 미치게 하지 않는다.

이상 상세히 설명한 바와 같이, 본 실시예에 의하면, 복수의 칩간에 직렬 데이터의 송수신을 행하기 위해서, 마스터 칩과 그 마스터 칩으로부터 전송되는 데이터를 받는 복수의 슬레이브 칩이 링형상으로 접속되어 있다. 그러므로, 1개의 마스터 칩은, 복수의 슬레이브 칩에 직렬 데이터를 하나의 트랜잭션으로 전송할 수 있다.

또한, 직렬 데이터를 전송하기 위한 마스터 칩 및 각 슬레이브 칩이 갖는 인터페이스의 포트는, 직렬 데이터용 포트와 직렬 데이터 전송의 동기 클록 신호용 포트의 2개의 포트만을 갖는다. 이 때문에, 각 칩의 포트수 삭감을 행하는 것이 가능하다.

또한 슬레이브 칩의 칩수가 증가한 경우에도, 각 칩이 갖는 포트 수는 바뀌지 않고, 그 칩들은 상기 링형상으로 신호선(직렬 데이터 신호선과 동기 클록용 신호선)에 의해 접속된다. 이 때문에, 신호선의 증가를 막을 수 있다.

또한, 소정의 슬레이브 칩만을 리셋트 또는 초기 상태로 하고 싶을 경우, 마스터 칩으로부터 통신을 함으로써, 다른 칩 및 시스템 자체를 리셋트할 필요가 없고, 용이하게 소정의 슬레이브 칩만을 리셋트 하는 것이 가능하다.

다음에, 본 발명의 제3 실시예에 관하여 설명한다.

본 실시예에서도, 상기 종래기술이 갖는 문제점을 해결하기 위해서, 1개의 마스터 칩에 대하여 2개 이상의 복수의 슬레이브 칩을 직렬 데이터의 신호선과 전송 동기용 클록선과의 2개의 신호선을 사용하여 링형상으로 접속하고, 그 직렬 데이터의 신호선상에 전송을 행하고 싶은 레지스터 데이터를 흘리고, 그 직렬 데이터는, 각 슬레이브 칩간을 전송되어, 최후에 마스터 칩으로 되돌아오는 구성을 취한다.

전송 동기용 클록선에 흐르는 동기용 클록 신호도, 직렬 데이터의 신호선의 직렬 데이터와 마찬가지로, 마스터의 칩으로부터 슬레이브의 칩에 전송되어, 각 슬레이브의 칩간을 전송되어, 최후에 마스터의 칩으로 되돌아오는 구성을 취한다.

마스터 칩 및 슬레이브 칩들은, 상기 전송 동기용 클록선에 흐르는 동기용 클록 신호에 대하여 동기화해서 직렬 데이터의 신호선상의 직렬 데이터를 수신 및 송신한다.

상기 마스터 칩으로부터 각 슬레이브 칩에 직렬 데이터가 전송됨으로써, 마스터 칩은, 각 슬레이브 칩에 대하여 리셋트나, 레지스터의 리드 또는 라이트의 제어를 행한다.

마스터 칩으로부터 각 슬레이브 칩에 대하여 리셋트를 행하기 위해서, 마스터 칩은, 리셋트의 트랜잭션을 발행한다. 그 발행된 리셋트의 트랜잭션은, 직렬 데이터로서 마스터 칩으로부터 링형상으로 접속된 슬레이브 칩에 대하여 순차적으로 보내진다. 각 슬레이브 칩은, 상기 직렬 데이터를 수신하고, 자신의 슬레이브 칩이 대상일 경우만 내부를 리셋 처리한다. 그 밖의 경우는, 슬레이브 칩은, 다음 슬레 이브 칩 또는 마스터 칩에 직렬 데이터를 보낸다. 이에 따라, 대상 슬레이브 칩만 리셋트가 행하여진다.

레지스터에 라이트를 행하기 위해서, 라이트의 트랜잭션을 마스터 칩이 발행함으로써, 소정의 슬레이브 칩내의 레지스터에만 데이터가 기록된다.

마찬가지로, 레지스터로부터 리드를 행하기 위해서, 리드의 트랜잭션을 마스터 칩이 발행함으로써, 소정의 슬레이브 칩내의 레지스터의 데이터만이 판독된다.

마스터 칩은, 각 슬레이브 칩에 전송하는 직렬 데이터를 모두 수비트 단위로 1개의 트랜잭션의 단위로서 취급하고, 이 트랜잭션 단위로 직렬 데이터가 유효한 것인가 아닌가를 판단한다.

마스터 칩은, 트랜잭션 단위로 직렬 데이터를 각 슬레이브 칩에 전송할 때에, 유효 트랜잭션의 데이터의 시작점을 판별하기 위해서, 트랜잭션 단위의 최초의 1비트만을 항상 H(하이)상태로 하고, 무효 트랜잭션의 최초의 1비트는, 항상 L(로우)상태로 한다. 이것에 의해 유효 트랜잭션의 시작점을 판별하고, 트랜잭션 단위로 취급하는 데이터의 비트 수만큼 전송될 때, 그 트랜잭션의 전송이 종료한 것이라고 판단한다.

상기 트랜잭션 단위로, 마스터 칩과, 각 슬레이브 칩과의 사이에서의 직렬 데이터 전송중에, 그 트랜잭션에 비트 에러가 발생하고, 그 트랜잭션에 부적당한 데이터 정보가 포함되어 버렸을 경우에, 각 슬레이브 칩에 있어서, 그 부적당한 데이터 정보가, 그대로 슬레이브 칩내의 레지스터 등에 기록되지 않도록 에러 관리를 실행한다.

상기 에러 관리에서는, 마스터 칩은 상기 트랜잭션 단위의 데이터에 패리티 비트를 부가하고, 슬레이브 칩에 그 데이터를 전송한다. 각 슬레이브 칩은, 상기 트랜잭션 단위로 데이터를 수신할 때에, 각 트랜잭션 단위로 패리티의 검출을 행해 마스터 칩이 부가한 패리티 비트와 슬레이브 칩에서 수신한 패리티 비트가 일치하고 있는 것인가 아닌가를 판단하여서, 에러의 트랜잭션을 검출한다.

상기 에러 관리에서는, 각 슬레이브 칩에 있어서 패리티 비트의 확인을 행할 뿐만 아니라, 슬레이브 칩으로부터 링형상의 신호선상을 전송되어 마스터 칩에 되돌아온 직렬 데이터에서도, 슬레이브 칩과 마찬가지로, 상기 트랜잭션 단위로 패리티 비트의 확인을 행한다.

상기 에러 관리에 있어서, 각 슬레이브 칩에서 에러의 트랜잭션을 검출했을 경우, 각 슬레이브 칩은, 그 트랜잭션에 부적당한 데이터 정보가 존재하는 것이라고 인식하고, 그 트랜잭션의 데이터에 관해서 슬레이브 칩내의 레지스터 등에 라이트 또는 리드를 행하지 않고, 다음 슬레이브 칩 또는 마스터 칩에 전송한다.

상기 에러 관리에 있어서, 마스터 칩에서 에러의 트랜잭션을 검출했을 경우, 마스터 칩은, 그 트랜잭션에 부적당한 데이터 정보가 존재하는 것이라고 인식하고, 그 트랜잭션의 데이터에 관한 에러 표시를 행하고, 그 트랜잭션의 전송에 실패한 것을 외부에 통지한다.

직렬 데이터를, 전송의 종류를 판별하기 위한 커맨드 데이터와, 전송을 행하고 싶은 데이터로 나누고, 각각 커맨드 데이터의 트랜잭션(이하, 커맨드 트랜잭션 혹은 커맨드부라고 기술한다.)과 데이터의 트랜잭션(이하, 데이터 트랜잭션 혹은 데이터부라고 기술한다.)이라고 한다.

또한, 복수의 슬레이브 칩을 마스터 칩이 개별적으로 식별하기 위해서, 마스터 칩은, 각 슬레이브 칩에 대하여 콘피규레이션의 트랜잭션을 발행하여, 이 콘피규레이션의 트랜잭션에 의해 각 슬레이브 칩에 독특한 번호를 붙이고, 이 번호를 슬레이브 칩을 식별하는 칩 ID(식별자)라고 한다.

커맨드부에는, 데이터부인지 커맨드부인지를 식별하는 식별자(이하, C/D식별자라고 기술한다.)와, 라이트의 트랜잭션인가 리드의 트랜잭션인가를 식별하는 식별자(이하, W/R식별자라고 기술한다.)와, 데이터의 전송폭을 식별하는 식별자(이하, 비트 모드라고 기술한다.)와, 슬레이브 칩을 식별하는 칩 ID의 식별자(이하, 칩 ID라고 기술한다.)와, 리드 또는 라이트 하는 어드레스의 정보를 포함한다.

데이터부에는, C/D식별자와, W/R식별자와, 비트 모드와, 칩 ID와, 리드 또는 라이트 하는 데이터의 정보를 포함한다.

복수의 슬레이브 칩에 각 트랜잭션을 발행하기 위해서, 마스터 칩은, 시스템 리셋 후, 최초에 각 슬레이브 칩에 대하여 콘피규레이션의 트랜잭션을 발행하고, 각 슬레이브 칩에 칩 ID를 배정한다.

리셋트 트랜잭션이 발행되었을 경우에도, 시스템 리셋 후, 최초에 콘피규레이션의 트랜잭션을 발행하고, 각 슬레이브 칩에 칩 ID를 다시 할당하고서, 각 트랜잭션을 시작한다.

콘피규레이션의 트랜잭션에는, 커맨드부만이 존재하고, 이 커맨드부 중에는, 액티브로 설정된 C/D식별자(예를 들면, 커맨드부일 경우에는 C/D식별자는 액티브, 데이터부일 경우에는 비액티브하다고 한다), 종류 식별자(예를 들면, 콘피규레이션의 트랜잭션일 경우에는 00이라고 한다), 칩 ID(마스터 칩으로부터 발행할 때의 칩 ID는 0이라고 한다)의 정보가 포함되어 있다.

마스터 칩은, 해당 마스터 칩이 발행한 콘피규레이션의 트랜잭션이, 각 슬레이브 칩을 거친 후, 마스터 칩에 되돌아오고, 마스터 칩이 수신해 끝낼 때까지는, 다음 트랜잭션의 발행은 행하지 않는다.

각 슬레이브 칩은, 콘피규레이션의 트랜잭션을 수신한 경우에는, 각 슬레이브 칩내에 유지하고 있는 칩 ID 데이터용 레지스터에, 콘피규레이션의 트랜잭션중의 칩 ID에 1 가산한 값을 저장한다.

그리고, 각 슬레이브 칩은, 상기 칩 ID 데이터용 레지스터에 저장된 칩 ID의 값을 다음 슬레이브 칩 또는 마스터 칩에 보내는 콘피규레이션의 트랜잭션중에 넣어서 보낸다.

콘피규레이션의 트랜잭션은, 각 슬레이브 칩을 거쳐서, 최후에 마스터 칩에 보내져 와서, 마스터 칩은, 보내져 온 콘피규레이션의 트랜잭션의 칩 ID의 값에 의거하여, 슬레이브 칩이 몇개 동일한 링형상으로 접속되어 있는지를 판단한다. 칩 ID의 값이 N이면, N개의 슬레이브 칩이 같은 링형상으로 접속되어 있게 된다.

복수의 슬레이브 칩중에서, 어떤 특정한 슬레이브 칩에 대하여, 슬레이브 칩내에 있는 소정의 레지스터에 데이터를 라이트 하기 위해서, 마스터 칩은, 그 슬레이브 칩에 대하여 커맨드부를 발행하고, 계속해서 데이터부를 발행한다.

이 경우, 커맨드부에는, 액티브로 설정된 C/D식별자를, 액티브로 설정된 W/R 식별자, 소정의 데이터 폭정보로 설정된 비트 모드, 및 소정의 값(대상이 되는 슬레이브 칩의 콘피규레이션값)으로 설정된 칩 ID를 포함하고, 또한 소정의 레지스터의 어드레스 값을 설정한 정보가 포함되어 있다.

데이터부에는, 비액티브로 설정된 C/D식별자, 액티브로 설정된 W/R식별자, 및 소정의 데이터 폭정보로 설정된 비트 모드, 칩 ID를 포함하고, 또한 소정의 레지스터를 라이트 하는 데이터 값을 설정한 정보가 포함되어 있다.

이 경우, 마스터 칩은, 해당 마스터 칩이 발행한 라이트의 트랜잭션이, 각 슬레이브 칩을 거쳐서 마스터 칩에 되돌아오지 않는 동안에도, 연속해서 라이트의 트랜잭션을 발행한다.

그 때문에, 라이트의 트랜잭션에 관해서, 마스터 칩은, 각 슬레이브 칩에 데이터가 기록된 것인가 아닌가를 라이트의 트랜잭션에 의해 확인하지는 않는다. 마스터 칩은, 슬레이브 칩으로부터 링형상의 직렬 데이터의 신호선상에 보내져 온 트랜잭션을 수신하고, 그 트랜잭션 (그 트랜잭션 단위 중 어느 하나)에 패리티의 에러가 있는 것인가 아닌가만을 판단한다.

한편, 각 슬레이브 칩은, 마스터 칩 또는 슬레이브 칩으로부터 전송되는 트랜잭션을 수신하고, 그 트랜잭션중에 포함되는 상기 각 식별자 및 데이터의 설정 정보를 판독하고, 그 수신한 트랜잭션이 처리해야 할 트랜잭션인가 아닌가를 판단한다. 그 수신된 트랜잭션이 처리되어야 하는 경우, 그 데이터는 그 슬레이브 칩 내부의 레지스터에 라이트된다. 그 슬레이브 칩에서 처리하지 않은 트랜잭션에 관해서는, 순차적으로 다음 슬레이브 칩 또는 마스터 칩에 보낸다.

이것에 의해, 라이트를 행하고 싶은 슬레이브 칩의 레지스터에 대하여, 마스터 칩은 라이트 하는 것이 가능하게 된다.

복수의 슬레이브 칩중에서, 어떤 특정한 슬레이브 칩에 대하여, 슬레이브 칩내에 있는 레지스터의 데이터를 리드하기 위해서, 마스터 칩은, 그 특정 슬레이브 칩에 대하여 커맨드부만을 발행한다.

이 경우, 커맨드부 중에는, 액티브로 설정된 C/D식별자, 비액티브로 설정된 W/R식별자, 소정의 데이터 폭정보로 설정된 비트 모드, 소정의 값(대상이 되는 슬레이브 칩의 콘피규레이션값)으로 설정된 칩 ID를 포함하고, 또한 소정의 레지스터의 어드레스 값을 설정한 정보가 포함되어 있다.

이 경우, 마스터 칩은, 해당 마스터 칩이 발행한 리드의 커맨드부가, 각 슬레이브 칩을 통한 후, 마스터 칩에 되돌아오고, 리드의 커맨드부를 처리한 슬레이브 칩으로부터 발행되는 리드의 데이터부를 마스터 칩이 수신해 끝낼 때까지는, 다음 트랜잭션의 발행은 행하지 않는다.

리드의 트랜잭션의 동작에 관해서는, 마스터 칩이 슬레이브 칩에 전송한 리드의 커맨드부가 슬레이브 칩에서 수신되고, 슬레이브 칩으로부터 다음 슬레이브 칩 또는 마스터 칩에 커맨드부를 전송하면서, 수신한 리드의 커맨드부를 처리한 슬레이브 칩으로부터 리드의 데이터부의 발행이 행해진다.

마스터 칩에서는, 이 리드의 커맨드부를 수신한 후, 리드의 데이터부를 수신한다. 마스터 칩은, 이 리드의 데이터부를 수신해서 끝낼 때까지는, 리드의 데이터부의 수신 대기 상태가 된다. 마스터 칩이 리드의 데이터부를 수신해서 끝낸 후에, 마스터 칩은, 다음 트랜잭션의 전송 동작을 시작한다.

각 슬레이브 칩은, 마스터 칩 또는 슬레이브 칩으로부터 전송되는 각 트랜잭션을 수신하고, 그 트랜잭션중에 포함되는 상기 각 식별자 및 데이터의 설정 정보를 판독하고, 그 수신한 트랜잭션이 처리해야 할 트랜잭션인가 아닌가를 판단한다. 처리해야 할 트랜잭션에 반응하여, 슬레이브 칩은, 그 슬레이브 칩 내부의 레지스터로부터 데이터를 리드한다.

상기 리드의 커맨드부를 처리한 슬레이브 칩은, 리드한 레지스터의 데이터에 의거하여 리드의 데이터부의 전송을 행한다. 이때, 상기 리드의 커맨드부를 처리한 슬레이브 칩은, 리드의 데이터부를 발행하는 데에 필요한 상기 식별자 및 데이터의 설정 정보를 레지스터의 데이터에 부가해서, 리드의 데이터부를 발행한다.

각 슬레이브 칩에 있어서, 전송되어 온 리드의 커맨드부가 처리해야 할 리드의 커맨드부에 해당하지 않은 경우에는, 슬레이브 칩은 다음 슬레이브 칩 또는 마스터 칩에 리드의 커맨드부를 처리하지 않고 전송한다.

마스터 칩은, 리드의 트랜잭션을 각 슬레이브 칩에 송신한 때에는, 각 슬레이브 칩을 통한 후, 리드의 커맨드부를 수신하고, 그 후 리드의 데이터부를 받게 된다. 그 때문에, 마스터 칩은, 리드의 커맨드부를 수신했을 때에, 칩 ID로부터 리드를 행한 슬레이브 칩을 확정하고, 어드레스의 정보로부터 리드를 행한 레지스터의 어드레스를 확정한다. 리드의 데이터부를 수신했을 때에, 마스터 칩은, 데이터부의 정보에 의거하여 리드를 행한 레지스터의 데이터 값을 확정할 수 있다.

이것에 의해, 리드를 행하고 싶은 슬레이브 칩의 레지스터에 대하여, 마스터 칩은 리드하는 것이 가능하게 된다.

복수의 슬레이브 칩중에서, 어떤 특정한 슬레이브 칩에 대하여, 리셋트를 행하는 경우에는, 마스터 칩은, 그 슬레이브 칩에 대하여 리셋트 트랜잭션을 발행한다.

리셋트 트랜잭션에는 커맨드부만이 존재하고, 이 커맨드부 중에는, 액티브로 설정된 C/D식별자, 리셋트를 행하는 슬레이브 칩의 소정값(리셋트를 행하는 슬레이브 칩의 콘피규레이션값)에 설정한 칩 ID가 포함되어 있다.

마스터 칩은, 해당 마스터 칩이 발행한 리셋트 트랜잭션이 각 슬레이브 칩을 거친 후 마스터 칩에 되돌아오고, 해당 마스터 칩이 그 리셋트 트랜잭션을 수신해서 끝낼 때까지는, 다음 트랜잭션의 발행은 행하지 않는다.

리셋트 트랜잭션은, 마스터 칩으로부터 발행된 후, 링형상으로 접속된 직렬 데이터의 신호선을 통해, 각 슬레이브 칩에 보내진다.

각 슬레이브 칩은, 마스터 칩 또는 바로 앞의 슬레이브 칩으로부터 전송되는 트랜잭션을 수신하고, 그 트랜잭션중에 포함되는 상기 각 식별자 및 칩 ID의 설정 정보를 판독한다. 슬레이브 칩은, 그 수신한 트랜잭션이 리셋트 트랜잭션이고 또한 칩 ID가 대상 값일 경우에만, 리셋트 트랜잭션에 반응하여, 리셋 처리를 시작한다. 수신한 리셋트 트랜잭션이 그 슬레이브 칩에 해당하지 않는 경우에는, 슬레이브 칩은 리셋트 처리를 행하지 않고, 다음 슬레이브 칩 또는 마스터 칩에 리셋트 트랜잭션을 보낸다.

수신한 리셋트 트랜잭션이, 그 슬레이브 칩에 해당하는 경우에도, 슬레이브 칩은, 그 리셋트 트랜잭션을 다음 슬레이브 칩 또는 마스터 칩에 보낸다.

수신한 리셋트 트랜잭션이 그 슬레이브 칩에 해당하고, 리셋트의 처리를 행할 경우에는, 트랜잭션을 제어하고 있는 내부회로의 리셋트를 행한다. 이 내부회로는, 슬레이브 칩 내부에 탑재되어서, 각 트랜잭션의 제어를 행한다. 이때, 트랜잭션을 다음 슬레이브 칩 또는 마스터 칩에 보내는 블록의 회로는, 트랜잭션을 다음 슬레이브 칩 또는 마스터 칩에 보내 끝낸 후에 리셋트가 가능하도록 제어한다. 이것에 의해, 다음에 보내는 트랜잭션에 리셋 처리의 영향이 없는 것이 가능하게 된다.

리셋 처리는, 슬레이브 칩의 내부 구성요소가 리셋트되도록, 리셋트 트랜잭션을 제어하는 상기 내부회로로부터 리셋트 신호를 출력함으로써 실현한다. 리셋트 트랜잭션에 의한 리셋 처리가 실행되었을 경우, 상기 내부회로는, 리셋트 신호를 소정의 시간 액티브 상태로 하고, 슬레이브 칩 내부의 각 회로의 리셋트를 행한다. 그 후에, 내부회로의 내부 구성요소가 리셋트를 행하고, 소정의 시간 경과 후에 리셋트 신호를 비액티브하게 한다.

이하, 본 실시예에 대해서 구체적으로 설명한다.

또한, 본 실시예에 관련되는 데이터 전송장치를 갖는 데이터 처리시스템의 구성은, 전술한 제1 실시예에서의 도 1 내지 도 7과 동일하다. 또한 본 실시예에 관련되는 데이터 전송장치에서의 트랜잭션의 직렬 데이터의 데이터 구성은, 전술한 제2 실시예에서의 도 8과 동일하다. 또한 본 실시예에 관련되는 데이터 전송장치에서의 리셋트 동작의 설명도는 전술한 제2 실시예에서의 도 9와 동일하다. 따라서, 이하 필요에 따라서 이들 각 도면을 사용하여 설명한다.

도 6에 있어서, 시스템 제어부(500)내의 CPU(2001)로부터 슬레이브 칩에 대하여 리셋트 동작 명령이, CPU버스(2126)를 통해 시스템 버스 브리지(2007)에 보내져, 리셋트를 행하는 칩이, 프린터 화상처리부(309), 화상처리부(501), 리더 화상처리부(308)중 어느 하나일 경우, 리셋트 동작 명령은, 시스템 버스 브리지(2007)로부터 마스터 인터페이스(2147)에 보내진다.

마스터 인터페이스(2147)에서는, 상기 리셋트 동작의 명령을 받아, 그 명령에 해당하는 슬레이브 칩의 칩 ID를 이용하여 리셋트의 트랜잭션을 작성한다. 마스터 인터페이스(2147)로 작성된 리셋트의 트랜잭션은, 마스터 인터페이스(2147)로부터, 직렬 데이터로서 동기용 클록 신호선(511)에 흐르는 동기용 클록 신호와 동기한 타이밍에서 프린터 화상처리부(309)에 보내진다.

상기 리셋트 동작 명령은, 제어가능한 슬레이브 칩을, 개별적으로 또는 한번에 모두 리셋트를 행하기 위해 마스터 인터페이스(2147)에 발행한 명령세트이다. 이 리셋트 동작 명령에는, 마스터 인터페이스(2147)에 대하여 리셋트의 트랜잭션을 발행하는 명령과, 리셋트를 행하고 싶은 슬레이브 칩의 칩 ID의 값을 포함하고 있다.

상기 칩 ID의 값은, 프린터 화상처리부(309)를 리셋트하고 싶은 경우의 칩 ID는 1, 화상처리부(501)를 리셋트하고 싶은 경우의 칩 ID는 2, 리더 화상처리부(308)를 리셋트하고 싶은 경우의 칩 ID는 3로 설정한다. 모든 슬레이브 칩을 리셋트하고 싶은 경우의 칩 ID는 0으로 설정된다.

도 7에 있어서, 프린터 화상처리부(309)의 슬레이브 인터페이스 1(701)은, 상기 리셋트의 트랜잭션을 받고, 수신한 리셋트의 트랜잭션에 포함된 칩 ID의 값이 0이거나 또는 콘피규레이션시에 저장한 칩 ID의 값과 같은 경우에는, 리셋 처리를 행한다. 이 경우에, 리셋 처리를 시작하기 전에, 리셋트의 트랜잭션을, 마스터 인터페이스 1(702)로부터 직렬 데이터로서, 동기용 클록 신호선(511) 상에 흐르는 동기용 클록 신호와 동기한 타이밍에서 화상처리부(501)의 슬레이브 인터페이스 2(703)에 송신한다. 마스터 인터페이스 1(702)로부터 리셋트의 트랜잭션의 송신 종료 후, 상기 리셋 처리를 실행한다.

상기 리셋 처리는, 프린터 화상처리부(309)의 내부회로에 대한 리셋트와, 슬레이브 인터페이스 1(701) 및 마스터 인터페이스 1(702)에 대한 리셋트를 행한다. 슬레이브 인터페이스 1(701) 및 마스터 인터페이스 1(702)의 리셋트는, 마스터 인터페이스 1(702)로부터 리셋트의 트랜잭션을 전송하고나서 실행된다. 프린터 화상처리부(309)의 내부회로의 리셋트는, 슬레이브 인터페이스 1(701) 또는 마스터 인터페이스 1(702)로부터 리셋트 신호를 내부회로에 대하여 출력함으로써 수행된다.

도 9의 인터페이스(901)는, 슬레이브 인터페이스 1(701)과 마스터 인터페이스 1(702)의 쌍에 해당한다. 상기 내부회로가 내부회로 1(902), 내부회로 2(903), 내부회로 3(904)에 해당한다. 리셋트 동작시에는, 인터페이스(901)는, 상기 내부회로(902∼904)에 대하여 리셋트 신호(905)를 액티브되게 한다. 리셋트 신호(905)의 액티브 구간이 소정의 시간 이상 필요하면, 리셋트 제너레이터(906)를 사용하여 리셋트 신호(905)의 액티브 구간을 필요한 시간수만큼 연장함으로써 내부회로 1(902), 내부회로 2(903), 내부회로 3(904)에 대하여 리셋트를 행한다. 동시에, 인터페이스(901) 자체도 리셋트 상태로 들어간다.

마찬가지로, 리셋트의 트랜잭션은, 화상처리부(501), 리더 화상처리부(308)를 통과하고, 최후에, 시스템 제어부(500)내의 슬레이브 인터페이스(2148)에 보내진다.

이것에 의해, CPU(2001)가 원하는 슬레이브 칩에 대해서만 리셋트 동작을 행하는 것이 가능하게 되고, 다른 슬레이브 칩에는 리셋트의 영향을 미치게 하지 않는다.

또한, 칩간의 직렬 데이터 전송의 구성, 직렬 데이터 또는 단위 트랜잭션의 형식, 칩간의 직렬 데이터 전송을 사용한 콘피규레이션 동작, 칩간의 직렬 데이터전송을 사용한 라이트 동작, 및 칩간의 직렬 데이터 전송을 사용한 리드 동작에 대해서는, 전술한 제2 실시예와 동일하므로, 그 설명은 생략한다.

이상 상술한 바와 같이, 본 실시예에 의하면, 복수의 칩간에 직렬 데이터의 송수신을 행하기 위해서, 마스터 칩과 그 마스터 칩으로부터 전송되는 데이터를 받는 복수의 슬레이브 칩이 링형상으로 접속되어 있다. 그러므로, 1개의 마스터 칩은, 복수의 슬레이브 칩에 대하여 직렬 데이터를 하나의 트랜잭션으로 데이터를 전송할 수 있다.

또한, 직렬 데이터를 전송하기 위한 마스터 칩 및 각 슬레이브 칩이 갖는 인터페이스의 포트는, 직렬 데이터용 포트와 직렬 데이터 전송용의 동기 클록 신호용 포트의 2개의 포트만이 필요하다. 이 때문에, 각 칩의 포트수 삭감을 행하는 것이 가능하다.

또한, 슬레이브 칩의 칩수가 증가한 경우에도 각 칩이 갖는 포트 수는 바뀌지 않고, 그 복수의 칩은 링형상으로 신호선(직렬 데이터 신호선과 동기 클록용 신호선)에 의해 접속된다. 이 때문에, 신호선의 증가를 막을 수 있다.

또한, 소정의 슬레이브 칩만을 리셋트 또는 초기 상태로 하고 싶은 경우, 마스터 칩으로부터 슬레이브 칩과의 통신을 통해 소정의 슬레이브 칩만을 쉽게 리셋트할 수 있고, 다른 칩 및 시스템 자체를 리셋트하지 않는다.

본 발명은 상기 실시예들에 한정되는 것이 아니라, 본 발명의 내용에 의거하여 다양한 방법으로 변형될 수 있고, 첨부된 청구범위에서 인용된 것과 같은 기능 또는 상술한 실시예들의 구성에 의해 행한 기능들이 달성될 수 있는 한 본 발명의 범위 내로부터 배제되지 않는다.

본 발명에 의하면, 1개의 마스터 칩으로부터 복수의 슬레이브 칩에 대해서 데이터를 한번의 트랜잭션으로 전송하는 것이 가능해짐과 아울러, 칩의 포트 수를 삭감하고, 각 칩을 접속하는 신호선의 증가를 방지할 수 있다.

Claims (44)

1개의 마스터 칩과 복수의 슬레이브 칩과의 사이에서 데이터를 전송하는 데이터 전송방법으로서,

상기 마스터 칩과 상기 마스터 칩으로부터 전송되는 데이터를 받는 복수의 슬레이브 칩을 링형상의 경로에 의해 접속하는 접속 스텝과,

상기 마스터 칩으로부터 상기 링형상의 경로를 거쳐서 상기 복수의 슬레이브 칩에 데이터를 전송하고, 상기 전송된 데이터는 트랜잭션이며, 각 트랜잭션은 소정 단위의 데이터 폭을 가지는 데이터 전송 스텝과,

상기 데이터 폭의 단위로 모든 트랜잭션을 관리함으로써 유효 트랜잭션이 전송되어 있는 것인가 아닌가를 판단하는 판단 스텝을 포함한 것을 특징으로 하는 데이터 전송방법.

제 1 항에 있어서,

상기 복수의 슬레이브 칩은 각각 레지스터를 구비하고,

상기 데이터 전송 스텝은, 상기 적어도 1개의 레지스터의 라이트, 리드 또는 상기 슬레이브 칩의 적어도 1개의 리셋트의 정보를 상기 데이터로서 전송하는 것을 특징으로 하는 데이터 전송방법.

제 1 항에 있어서,

상기 복수의 슬레이브 칩은, 각각 상기 마스터 칩으로부터 전송되는 데이터를 받고, 상기 데이터는 수비트 단위로 각각 형성된 1개의 트랜잭션의 단위로서 취급되 어, 각 슬레이브 칩에서 그 받은 트랜잭션을 해석하여, 슬레이브 칩 내부에 존재하는 레지스터에 라이트 또는 리드의 내부처리를 행하거나, 또는 다음 슬레이브 칩에 상기 트랜잭션으로서 그 데이터를 전송하여, 최종적으로 상기 마스터 칩까지 상기 트랜잭션으로서 그 데이터를 전송함으로써, 트랜잭션의 처리를 종료하는 것을 특징으로 하는 데이터 전송방법.

제 1 항에 있어서,

상기 데이터 전송 스텝으로 전송되는 데이터는 트랜잭션으로, 각 트랜잭션은, 상기 슬레이브 칩의 적어도 1개에 대한 라이트, 리드, 콘피규레이션 및 리셋트 중 적어도 1개의 종류의 정보를 갖는 것을 특징으로 하는 데이터 전송방법.

제 4 항에 있어서,

상기 트랜잭션은, 커맨드의 정보를 갖는 커맨드 트랜잭션과, 레지스터의 데이터의 정보를 갖는 데이터 트랜잭션을 구비하고, 해당 커맨드 트랜잭션과 해당 데이터 트랜잭션으로 나누어져서, 각 슬레이브 칩에 대하여 전송되는 것을 특징으로 하는 데이터 전송방법.

제 5 항에 있어서,

상기 커맨드 트랜잭션은, 리드의 트랜잭션인지 라이트의 트랜잭션인지 또는 콘피규레이션의 트랜잭션인지를 판단하는 제1 식별자와, 상기 커맨드 트랜잭션인지 상기 데이터 트랜잭션인지를 판단하는 제2 식별자와, 상기 데이터 트랜잭션중의 데이터의 데이터 폭을 판단하는 제3 식별자와, 라이트 또는 리드할 때의 레지스터의 어드레스 정보와, 상기 복수의 슬레이브 칩을 판단하는 식별 정보를 포함하고 있는 것을 특징으로 하는 데이터 전송방법.

제 5 항에 있어서,

상기 데이터 트랜잭션은, 리드의 트랜잭션인지 라이트의 트랜잭션인지 또는 콘피규레이션의 트랜잭션인지를 판단하는 제4 식별자와, 상기 커맨드 트랜잭션인지 데이터 트랜잭션인지를 판단하는 제5 식별자와, 상기 데이터 트랜잭션중의 데이터의 데이터 폭을 판단하는 제6 식별자와, 라이트 또는 리드할 때의 레지스터의 데이터 정보를 포함하고 있는 것을 특징으로 하는 데이터 전송방법.

제 6 항에 있어서,

상기 각 슬레이브 칩은, 상기 커맨드 트랜잭션을 받아들였을 때에, 상기 제1 식별자와, 상기 제2 식별자와, 상기 어드레스 정보와, 상기 식별 정보를 판독하여, 상 기 제1 식별자, 상기 제2 식별자, 상기 어드레스 정보 및 상기 식별 정보에 의거하여 처리해야 할 트랜잭션에 대해서만 처리를 행할 수 있도록 동작하는 것을 특징으로 하는 데이터 전송방법.

제 3 항에 있어서,

상기 각 슬레이브 칩이 라이트의 트랜잭션을 받았을 경우, 상기 라이트의 트랜잭션을 처리하는 적어도 한 개의 슬레이브 칩은, 그 내부에 존재하는 레지스터에 데이터를 라이트 하고, 그 라이트와 병행되어서 다음 슬레이브 칩에 그 라이트의 트랜잭션을 전송하고, 상기 라이트의 트랜잭션을 처리하는 슬레이브 칩이외의 슬레이브 칩은, 다음 슬레이브 칩 또는 마스터 칩에 그 라이트의 트랜잭션을 전송하되, 상기 각 슬레이브 칩에서 라이트의 트랜잭션을 정지시키지 않고 전송하는 것을 특징으로 하는 데이터 전송방법.

제 9 항에 있어서,

상기 마스터 칩은, 적어도 하나의 슬레이브 칩에 대하여 발행한 상기 라이트의 트랜잭션이, 상기 마스터 칩에 돌아가기 전에 다음 트랜잭션을 발행하는 것이 가능한 것을 특징으로 하는 데이터 전송방법.

제 3 항에 있어서,

상기 트랜잭션은, 그 트랜잭션을 처리하는 적어도 한 개의 슬레이브 칩의 내부에 존재하는 레지스터로부터 데이터를 리드하는 리드의 트랜잭션을 포함하고, 상기 복수의 슬레이브 칩은, 각각 상기 리드의 트랜잭션에 포함되는 리드의 커맨드 트랜잭션을 받고, 그 받은 리드의 커맨드 트랜잭션이 그 슬레이브 칩에 의해 처리되어야 할 것인가 아닌가를 판단하고, 이 판단과 병행되어서 다음 슬레이브 칩에 상기 리드의 커맨드 트랜잭션을 전송하고, 상기 다음 슬레이브 칩이 상기 받은 리드의 커맨드 트랜잭션을 처리하는 경우, 다음 슬레이브 칩은, 그 내부에 존재하는 레지스터로부터 데이터의 리드를 행하고, 그 리드한 레지스터로부터의 데이터를 리드의 데이터 트랜잭션으로서, 다음 슬레이브 칩에 전송하고, 이 전송된 리드의 커맨드 트랜잭션 및 데이터 트랜잭션은, 최종적으로 상기 마스터 칩에 전송되고, 해당 마스터 칩은, 상기 리드의 데이터 트랜잭션의 수취가 종료한 시점에서, 상기 리드의 트랜잭션의 처리가 종료한 것이라고 판단하는 것을 특징으로 하는 데이터 전송방법.

제 11 항에 있어서,

상기 마스터 칩은, 상기 리드의 트랜잭션의 처리가 종료했다고 판단할 때까지는, 다음 리드의 트랜잭션의 발행을 행하지 않는 것을 특징으로 하는 데이터 전송방법.

제 6 항에 있어서,

상기 마스터 칩이 상기 복수의 슬레이브 칩에 콘피규레이션의 트랜잭션을 발행하는 발행 스텝과, 상기 콘피규레이션의 트랜잭션에 의해 상기 복수의 슬레이브 칩에 번호를 부여하고, 이 번호를 상기 식별 정보로서 상기 커맨드 트랜잭션의 정보에 부가하는 부가 스텝을 구비한 것을 특징으로 하는 데이터 전송방법.

제 13 항에 있어서,

상기 마스터 칩은, 상기 콘피규레이션의 트랜잭션을 발행함에 의해, 수번이라도 상기 복수의 슬레이브 칩의 각각에 대하여 콘피규레이션을 행하는 것이 가능한 것을 특징으로 하는 데이터 전송방법.

삭제

제 1 항에 있어서,

상기 판단 스텝은, 상기 데이터 폭 단위로 모든 트랜잭션을 관리할 때에, 유효 트랜잭션의 시작점을 판단하기 위해서, 각 유효 트랜잭션의 최초의 데이터 1비트를 항상 하이상태로 하고, 각 무효 트랜잭션에서는 상기 최초의 데이터 1비트를 로우상태로 유지하는 것을 특징으로 하는 데이터 전송방법.

제 16 항에 있어서,

상기 최초의 데이터 1비트는, 1비트의 직렬 데이터인 것을 특징으로 하는 데이터 전송방법.

1개의 마스터 칩과 제1 및 제2 슬레이브 칩과의 사이에서 데이터와, 그 데이터를 전송하기 위해서 사용하는 동기 클록을 전송하는 데이터 전송방법으로서,

상기 마스터 칩과, 그 마스터 칩으로부터 전송되는 데이터를 상기 동기 클록에 따라서 받는 제1 슬레이브 칩과, 상기 제1 슬레이브 칩으로부터 전송되는 데이터를 상기 동기 클록에 따라서 받는 제2 슬레이브 칩을 링형상의 경로에 의해 접속하는 접속 스텝과,

상기 마스터 칩으로부터 상기 링형상의 경로를 거쳐서 상기 제1 및 제2 슬레이브 칩에 상기 데이터를 전송하고, 상기 전송된 데이터는 트랜잭션이며, 각 트랜잭션은 소정 단위의 데이터 폭을 가지는 데이터 전송 스텝과,

상기 데이터 폭의 단위로 모든 트랜잭션을 관리함으로써 유효 트랜잭션이 전송되어 있는 것인가 아닌가를 판단하는 판단 스텝을 포함한 것을 특징으로 하는 데이터 전송방법.

제 18 항에 있어서,

상기 제1 및 제2 슬레이브 칩은 각각의 레지스터를 구비하고,

상기 데이터 전송 스텝은, 적어도 한 개의 슬레이브 칩으로부터 라이트 또는 리드의 정보, 또는 적어도 한 개의 슬레이브 칩의 리셋트의 정보를 상기 데이터로서 전송하는 것을 특징으로 하는 데이터 전송방법.

제 18 항에 있어서,

상기 제1 및 제2 슬레이브 칩은, 상기 마스터 칩으로부터 전송되는 데이터를 받고, 상기 데이터는 수 비트로 각각 형성된 1개의 트랜잭션의 단위로서 취급되고, 각각 받은 트랜잭션을 해석하여, 슬레이브 칩 내부에 존재하는 레지스터에 라이트, 리드 또는 리셋트의 내부처리를 행하거나, 또는 다음 슬레이브 칩에 상기 트랜잭션으로서 상기 데이터를 전송하여 최종적으로 상기 마스터 칩까지 상기 트랜잭션으로서 상기 데이터를 전송함으로써, 트랜잭션의 처리를 종료하는 것을 특징으로 하는 데이터 전송방법.

제 18 항에 있어서,

상기 마스터 칩으로부터 상기 제1 및 제2 슬레이브 칩에 대하여 전송된 데이터의 전송 상태를, 상기 제1 및 제2 슬레이브 칩내에 저장하는 저장 스텝을 구비한 것을 특징으로 하는 데이터 전송방법.

제 21 항에 있어서,

상기 데이터의 전송 상태는, 데이터의 전송 상황에 따라서 신호선을 따라 전송되는 데이터를 실은 노이즈에 의한 상기 데이터를 전송하기 위한 신호선의 신뢰성을 나타내는 것을 특징으로 하는 데이터 전송방법.

제 21 항에 있어서,

상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태를 마스터 칩으로부터 상기 마스터 칩이 판독하는 판독 스텝을 구비하고, 그 판독방법은, 상기 제1 및 제2 슬레이브 칩내에 존재하는 레지스터의 리드를 행하는 방법과 동등한 방법으로 상기 제1 및 제 2 슬레이브 칩에 저장된 데이터의 전송상태를 판독하는 제1 방법과, 상기 제1 및 제2 슬레이브 칩간을 접속하는 신호선 이외의 신호선을 사용해서, 상 기 제1 및 제2 슬레이브 칩으로부터 상기 전송 상태의 정보를 출력하는 제2 방법 중 선택된 방법인 것을 특징으로 하는 데이터 전송방법.

제 21 항에 있어서,

상기 마스터 칩이 상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태를 마스터 칩으로부터 판독하는 판독 스텝과, 그 데이터의 판독 전송 상태가 나쁜 경우에는, 데이터의 전송 속도를 저하시켜서, 데이터의 전송 상태를 양호하게 하는 전송 속도 저하 스텝을 구비한 것을 특징으로 하는 데이터 전송방법.

제 24 항에 있어서,

상기 마스터 칩이 상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태를 판독하는 판독 스텝을 구비하고, 상기 데이터 전송 스텝은, 그 데이터의 판독 전송 상태가 나쁜 경우에는, 데이터 전송시의 데이터의 신뢰성이 낮다고 판단하여, 재차 동일 데이터를 전송하는 것을 특징으로 하는 데이터 전송방법.

제 21 항에 있어서,

상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태는, 데이터 전송용 동 기 클록의 상승구간에 동기한 데이터의 상태와, 그 데이터 전송용 동기 클록을 반전시킨 클록의 상승구간에 동기한 데이터의 상태에 의거하여 판별되는 것을 특징으로 하는 데이터 전송방법.

제 21 항에 있어서,

상기 마스터 칩이 상기 제1 및 제2 슬레이브 칩내에 저장된 데이터의 전송 상태를 판독하는 것인가 아닌가를, 유저가 상기 마스터 칩으로부터의 리드를 제어함에 의해, 선택하는 선택 스텝을 포함한 것을 특징으로 하는 데이터 전송방법.

제 18 항에 있어서,

상기 데이터 전송스텝에서 전송되는 데이터는 트랜잭션이고, 각 트랜잭션은, 상기 제1 및 제2 슬레이브 칩의 적어도 하나에 대한 라이트, 리드, 콘피규레이션 및 리셋트 중 적어도 1개의 종류의 정보를 갖는 것을 특징으로 하는 데이터 전송방법.

제 28 항에 있어서,

상기 트랜잭션은, 커맨드의 정보를 갖는 커맨드부와 레지스터의 데이터의 정보를 갖는 데이터부를 구비하고, 상기 커맨드부와 상기 데이터부로 나누어져서, 상기 제 1 및 제2 슬레이브 칩에 대하여 전송되는 것을 특징으로 하는 데이터 전송방법.

제 29 항에 있어서,

상기 커맨드부는, 리드의 트랜잭션인지 라이트의 트랜잭션인지 콘피규레이션의 트랜잭션인지 또는 리셋트의 트랜잭션인지를 판단하는 제1 식별자와, 트랜잭션의 커맨드부인지 데이터부인지를 판단하는 제2 식별자와, 데이터부에 있는 데이터의 데이터 폭을 판단하는 제3 식별자와, 라이트 또는 리드할 때의 레지스터의 어드레스 정보와, 상기 제1 및 제2 슬레이브 칩을 판단하는 식별 정보를 포함하고 있는 것을 특징으로 하는 데이터 전송방법.

제 29 항에 있어서,

상기 데이터부는, 리드의 트랜잭션인지 라이트의 트랜잭션인지 콘피규레이션의 트랜잭션인지 또는 리셋트의 트랜잭션인지를 판단하는 제4 식별자와, 트랜잭션의 커맨드부인지 데이터부인지를 판단하는 제5 식별자와, 상기 데이터부에 있는 데이터의 데이터 폭을 판단하는 제6 식별자와, 라이트 또는 리드할 때의 레지스터의 데이터 정보를 포함하고 있는 것을 특징으로 하는 데이터 전송방법.

제 30 항에 있어서,

상기 제1 및 제2 슬레이브 칩은, 트랜잭션의 커맨드부를 받았을 때, 각각, 상기 제1 식별자와, 제2 식별자와, 상기 어드레스 정보와, 상기 식별 정보를 판독하여, 상기 제1 식별자, 상기 제2 식별자, 상기 어드레스 정보 및 상기 식별 정보에 의거하여 처리해야 할 트랜잭션에 대해서만 처리를 행할 수 있도록 동작하는 것을 특징으로 하는 데이터 전송방법.

제 28 항에 있어서,

상기 제1 및 제2 슬레이브 칩이 각각 라이트의 트랜잭션을 받았을 경우, 상기 라이트의 트랜잭션을 처리하는 적어도 한 개의 슬레이브 칩은, 그 내부에 존재하는 레지스터에 데이터를 라이트 하고, 그 라이트와 병행되어서 다음 슬레이브 칩에 그 라이트의 트랜잭션을 전송하고, 상기 라이트의 트랜잭션을 처리하는 슬레이브 칩이외의 슬레이브 칩은, 상기 제1 및 제2 슬레이브 칩 중 다음 슬레이브 칩 또는 마스터 칩에 그 라이트의 트랜잭션을 전송하되, 상기 제1 및 제2 슬레이브 칩으로 라이트의 트랜잭션을 정지시키지 않고 전송하는 것을 특징으로 하는 데이터 전송방법.

제 33 항에 있어서,

상기 마스터 칩은, 상기 제1 및 제2 슬레이브 칩 중 적어도 하나에 대하여 발행한 상기 라이트의 트랜잭션이, 상기 마스터 칩에 되돌아오기 전에 다음 트랜잭션을 발행하는 것이 가능한 것을 특징으로 하는 데이터 전송방법.

제 20 항에 있어서,

상기 트랜잭션은, 그 트랜잭션을 처리하는 적어도 하나의 슬레이브 칩 내부에 존재하는 레지스터로부터 데이터를 리드하는 리드의 트랜잭션을 포함하고, 상기 제1 및 제2 슬레이브 칩은, 각각 상기 리드의 트랜잭션의 커맨드부를 받고, 그 받은 리드의 커맨드부가 슬레이브 칩에 의해 처리되어야 할 것인가 아닌가를 판단하고, 그 판단과 병행되어서 다음 슬레이브 칩에 상기 리드의 커맨드부를 전송하고, 상기 받은 리드의 트랜잭션을 처리하는 경우, 상기 다음 슬레이브 칩은, 그 내부에 존재하는 레지스터로부터 데이터의 리드를 행하고, 그 리드한 레지스터의 데이터를 리드의 트랜잭션의 데이터부로서 다음 슬레이브 칩에 전송하고, 이 전송된 리드의 커맨드부와 상기 데이터부는, 최종적으로 상기 마스터 칩에 전송되고, 이 마스터 칩은, 상기 리드의 데이터부를 수취 종료한 시점에서, 상기 리드의 트랜잭션의 처리가 종료한 것이라고 판단하는 것을 특징으로 하는 데이터 전송방법.

제 35 항에 있어서,

상기 마스터 칩은, 상기 리드의 트랜잭션 처리가 종료했다고 판단할 때까지는, 다 음 리드의 트랜잭션의 발행은 행하지 않는 것을 특징으로 하는 데이터 전송방법.

제 30 항에 있어서,

상기 마스터 칩이 상기 제1 및 제2 슬레이브 칩에 대하여 콘피규레이션의 트랜잭션을 발행하는 발행 스텝과, 상기 콘피규레이션의 트랜잭션에 의해 상기 제1 및 제2 슬레이브 칩에 각각의 번호를 붙이고, 이 번호를 상기 식별 정보로서 커맨드부의 정보에 부가하는 부가 스텝을 포함한 것을 특징으로 하는 데이터 전송방법.

제 37 항에 있어서,

상기 마스터 칩은 상기 콘피규레이션의 트랜잭션을 발행함에 의해, 수번이라도 상기 제1 및 제2 슬레이브 칩의 각각에 대하여 콘피규레이션을 행하는 것이 가능한 것을 특징으로 하는 데이터 전송방법.

제 30 항에 있어서,

상기 마스터 칩이 콘피규레이션의 트랜잭션에 부가한 식별 정보를 이용하여, 리셋트되는 상기 제1 및 제2 슬레이브 칩 중 하나를 선택하는 선택 스텝과, 상기 트랜잭션의 커맨드부에 리셋트의 트랜잭션을 식별하는 식별자와 아울러, 상기 식별 정 보를 부가함으로써, 상기 리셋트 대상의 슬레이브 칩만을 마스터 칩이 리셋트하는 리셋트 스텝을 구비한 것을 특징으로 하는 데이터 전송방법.

삭제

제 18 항에 있어서,

상기 판단 스텝은, 상기 데이터 폭 단위로 트랜잭션들을 관리할 때에, 유효 트랜잭션의 시작점을 판단하기 위해서, 각 유효 트랜잭션의 최초의 데이터 1비트를 항상 하이상태로 하고, 각 무효 트랜잭션에서는 상기 데이터 1비트를 로우상태로 유지하는 것을 특징으로 하는 데이터 전송방법.

제 41 항에 있어서,

상기 최초의 데이터 1비트는, 1비트의 직렬 데이터인 것을 특징으로 하는 데이터 전송방법.

1개의 마스터 칩과,

상기 마스터 칩으로부터 전송되는 데이터를 받는 복수의 슬레이브 칩과,

상기 마스터 칩과 상기 복수의 슬레이브 칩을 링형상으로 접속하는 접속 경로와,

상기 마스터 칩으로부터 상기 복수의 슬레이브 칩에 상기 접속 경로를 거쳐서 데이터를 전송하고, 상기 전송된 데이터는 트랜잭션이며, 각 트랜잭션은 소정 단위의 데이터 폭을 가지는 데이터 전송 유닛과,

상기 데이터 폭의 단위로 모든 트랜잭션을 관리함으로써 유효 트랜잭션이 전송되어 있는 것인가 아닌가를 판단하는 판단 유닛을 구비한 것을 특징으로 하는 데이터 전송장치.

1개의 마스터 칩과,

상기 마스터 칩으로부터 전송되는 데이터를 상기 마스터 칩으로부터 전송되는 동기 클록에 따라서 받는 제1 슬레이브 칩과,

상기 제1 슬레이브 칩으로부터 전송되는 데이터를 상기 동기 클록에 따라서 받는 제2 슬레이브 칩과,

상기 마스터 칩, 상기 제1 슬레이브 칩 및 상기 제2 슬레이브 칩을 링형상으로 접속하는 접속 경로와,

상기 마스터 칩으로부터 상기 제1 및 제2 슬레이브 칩에 상기 접속 경로를 거쳐서 데이터를 전송하고, 상기 전송된 데이터는 트랜잭션이며, 각 트랜잭션은 소정 단위의 데이터 폭을 가지는 데이터 전송 유닛과,

상기 데이터 폭의 단위로 모든 트랜잭션을 관리함으로써 유효 트랜잭션이 전송되어 있는 것인가 아닌가를 판단하는 판단 유닛을 구비한 것을 특징으로 하는 데이터 전송장치.

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