JP2001156951A

JP2001156951A - 画像形成装置

Info

Publication number: JP2001156951A
Application number: JP33515699A
Authority: JP
Inventors: Masayuki Otani; 雅之大谷
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1999-11-25
Filing date: 1999-11-25
Publication date: 2001-06-08

Abstract

(57)【要約】【課題】通信対象が増加しても通信チャネルを増加さ
せることなく、低コストでしかも高速でデータ通信する
こと。【解決手段】物理的にそれぞれ離間配置されたＣＰＵ
１１０、ＰＣＩ／多値圧縮専用ＩＣ１５０、画像処理専
用ＩＣ１６０、ＣＰＵ２０１、書込み専用ＩＣ３１０お
よびＩ／Ｏポート専用ＩＣ４１０と、上記ＣＰＵ１１
０、・・・、Ｉ／Ｏポート専用ＩＣ４１０を接続するシリ
アルバスとを備え、ＣＰＵ１１０（マスタ）は、複数の
スレーブ（ＰＣＩ／多値圧縮専用ＩＣ１５０、・・・、Ｉ
／Ｏポート専用ＩＣ４１０）のうちいずれかのスレーブ
に対してデータ通信を要求するための接続要求コマンド
を出力し、該要求に対する応答があった場合にのみ当該
スレーブとの間でデータ通信を実行する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、コピー機能、ファ
クシミリ機能およびプリンタ機能等の複合機能、または
コピー機能等の単機能を備える画像形成装置に関し、よ
り詳細には、通信対象が増加しても通信チャネルを増加
させることなく、低コストでしかも高速でデータ通信が
可能な画像形成装置に関する。

【０００２】

【従来の技術】従来より、画像形成装置には、ＭＰＵ
（Micro Processing Unit）、ＣＰＵ(Central Processi
ng Unit）、画像処理専用ＩＣ（Integrated Circuit）
等の複数のＬＳＩ（Large Scale Integrated Circuit）
が搭載されおり、これらの間のデータ通信を実現する手
段としては、主に、つぎの三種類がある。

【０００３】（１）ＭＰＵ（またはＣＰＵ）バス、また
はバッファを介してＬＳＩ間を接続し、データ通信を行
う方式（２）調歩同期式（ＵＡＲＴ）シリアルにて、１対１で
ＬＳＩ間を接続し、データ伝送を行う方式（３）専用の同期シリアルにて、１対１でＬＳＩ間を接
続し、データ通信を行う方式

【０００４】上記（１）項の方式は、同一基板に実装さ
れたＬＳＩ間を接続した場合に、データ通信速度が速い
という特徴を備えている。また、（２）項の方式は、キ
ャラクタ単位のデータの前後に同期情報としてのスター
トビットおよびストップビットを付加することでデータ
通信の信頼性が高く、通信距離（伝送距離）が比較的長
い場合にも適用可能であるという特徴を備えている。最
後に、（３）項の方式は、（１）項の方式に及ばないま
でもデータ通信速度が比較的速く、通信距離を長く採る
ことが可能であるという特徴を備えている。

【０００５】

【発明が解決しようとする課題】しかしながら、上記従
来の技術によれば、つぎの問題があった。すなわち、
（１）項の方式では、データ通信速度が高速であるとい
う利点を有しているが、別々の基板に実装されたＬＳＩ
間のデータ通信を行う場合、通信距離が長くなるため、
ノイズ対策が必要であり、その分、コスト高になるとい
う問題があった。さらに、（１）項の方式では、ＬＳＩ
の数が増えるにしたがって、通信チャネルおよび信号線
（信号）の数が増加するという問題があった。

【０００６】また、（２）項の方式は、エラー処理等を
考慮すれば、ＭＰＵ（またはＣＰＵ）間のデータ通信に
適しているが、ＭＰＵ（またはＣＰＵ）と画像処理専用
ＩＣとの間のデータ通信には適さない。さらに、（２）
項の方式は、（１）項の方式と同様にしてＬＳＩの数が
増えるにしたがって、通信チャネルおよび信号線の数が
増加するという問題があった。

【０００７】また、（３）項の方式は、同期シリアルで
あるため、（２）項の方式に比べて信号数が多く、ＬＳ
Ｉの数が増えるにしたがって、通信チャネルおよび信号
線の数が増加するという問題があった。

【０００８】本発明は、上記に鑑みてなされたもので、
通信対象が増加しても通信チャネルを増加させることな
く、低コストでしかも高速でデータ通信することができ
る画像形成装置を提供することを目的とする。

【０００９】

【課題を解決するための手段】上記目的を達成するため
に、請求項１にかかる画像形成装置にあっては、ユニッ
ト毎、あるいは、複数のユニット単位で制御を司る複数
種類の制御基板と、同一制御基板に実装または別々の制
御基板に実装され同一のシリアルバスにより接続され、
一つがマスタとして機能し、該マスタ以外のものが前記
マスタにより制御されるスレーブとして機能する複数の
制御手段とを備え、前記マスタの制御手段は、複数のス
レーブのうちいずれかのスレーブに対してデータ通信を
要求し、該要求に対する応答があった場合にのみ当該ス
レーブとの間でデータ通信を実行する要求識別手段を備
え、前記スレーブの制御手段のそれぞれは、前記マスタ
の制御手段からの要求に対応する前記応答を行う応答手
段を備えたものである。

【００１０】本発明にかかる画像形成装置によれば、同
一のシリアルバスにより複数の制御手段を接続し、マス
タの制御手段の要求識別手段により当該スレーブに対し
てデータ通信が要求され、かつ当該スレーブの応答手段
からの応答がある場合にのみデータ通信を行うようにし
たので、比較的長い通信距離での高速データ通信を行う
ことができるとともに、信頼性を高めることができる。
また、本発明にかかる画像形成装置によれば、同一のシ
リアルバスにて制御手段間を接続しているため、通信対
象（制御手段）が追加された場合であっても、通信チャ
ネルを増加させることなく、低コストでデータ通信を実
現することができる。

【００１１】また、請求項２にかかる画像形成装置にあ
っては、前記シリアルバスは、双方向通信用のデータラ
インおよび出力専用のデータラインを備え、かつオープ
ン・ドレイン出力構成とされており、前記複数の制御手
段のうち少なくとも一つは、前記双方向通信用のデータ
ラインへのデータの出力時に、該データを前記出力専用
のデータラインへ出力するものである。

【００１２】本発明にかかる画像形成装置によれば、双
方向用のデータラインとは独立的に出力専用のデータラ
インを設けて、少なくとも一つの制御手段からのデータ
を出力専用のデータラインへ出力するようにしたので、
該制御手段から出力されるデータを、他の制御手段から
のデータと区別してモニタすることができる。

【００１３】また、請求項３にかかる画像形成装置にあ
っては、別々の制御基板間に亘ってデータ通信を行う場
合に前記シリアルバスに介挿され、或る制御基板に実装
された制御手段と該制御手段以外の外部の制御手段と間
の入力経路と出力経路とを分離するバッファを備えたも
のである。

【００１４】本発明にかかる画像形成装置によれば、入
力経路と出力経路とをバッファ（例えば、ＴＴＬ）とい
う極めて安価なものにより容易に分離することができ
る。

【００１５】

【発明の実施の形態】以下、図面を参照して本発明の画
像形成装置をディジタル複写機に適用した場合を一実施
の形態として、図面を参照して詳細に説明する。

【００１６】図１は、本一実施の形態にかかるディジタ
ル複写機１０（画像形成装置）の概略構成を示す図であ
る。この図において、ディジタル複写機１０は、原稿か
ら画像データを読み取るスキャナ部や、書き込み部、感
光体部、現像部、給紙部等を備える複写機本体１１と、
積層体をなす所定サイズの記録紙を一枚づつ給紙するＬ
ＣＴ（大容量給紙トレイ）１２と、複数サイズの記録紙
を一枚づつ給紙する拡張給紙トレイ１３と、１ビン排紙
トレイ１４と、所定の画像読み取り位置に原稿を一枚づ
つ導き、コピー後に排出する動作を自動的に行うＡＤＦ
（自動原稿送り装置）１５と、両面コピー時に片面の定
着処理を終えた記録紙を反転させる両面反転ユニット１
６と、複写機本体１１から排紙された記録紙を、例え
ば、ページ順に仕分けしたりするソータ機能および仕分
けされた記録紙をステープルするステープラを備えるフ
ィニッシャ１７という七つのユニットから構成されてい
る。

【００１７】図２は、図１に示したディジタル複写機１
０のメカ制御部の構成を示すブロック図である。この図
において図１の各部に対応する部分には同一の符号を付
ける。同図に示したメカ制御部は作像シーケンス、定着
制御、システム関係の制御をＭＰＵ１４０により実行す
るメイン制御手段としてのメイン制御板１００と、スキ
ャナ関係の制御をＣＰＵ２０１により実行するスキャナ
制御板２００とを有し、この二つの制御板、つまり、Ｍ
ＰＵ１４０とＣＰＵ２０１とは画像データ通信用のシリ
アルインタフェース（ＲＳ２３２Ｃ：図示略）によって
接続されている。

【００１８】また、メイン制御板１００には、ポリゴン
ミラー（図示略）を回転駆動するポリゴンモータ１０１
と、同期検知信号に基づいてレーザ書き込み系のＬＤ
（半導体レーザ）３０１の駆動制御を実行するＬＤ制御
板３００と、Ｉ／Ｏ制御板４００と、プリンタ機能、フ
ァクシミリ機能等の複合機能を実現するためのマザーボ
ード５００と、各部の電源制御を行うＤＣ電源／ＡＣ制
御板６００とが接続されている。

【００１９】スキャナ制御板２００は、上述したＣＰＵ
２０１に加えて、外部とのデータ通信時に用いられるド
ライバ２０２を備えている。また、スキャナ制御板２０
０には、ＡＰＳ２０３と、キャリッジを駆動するための
スキャナモータ２０４と、Ｘｅランプ２０６の安定器２
０５と、読み取り光学系による読取光をライン毎に読み
取りＣＣＤ（固体撮像素子）を搭載するＳＢＵ（読取制
御板）２０７と、各種の複写条件を設定するためのキー
やその設定状態等を表示する機能を有する操作部２０８
と、ＡＤＦ１５（図１参照）とが接続されている。

【００２０】Ｉ／Ｏ制御板４００には、給紙関係（多段
給紙系を構成する給紙用のバンク７０１、ＬＣＴ１２
（図１参照）、センサ７０３およびアクチュエータ７０
４）の制御を行う給紙制御板７００が接続されている。
また、Ｉ／Ｏ制御板４００には、１ビン排紙トレイ１４
（図１参照）と、両面反転ユニット１６（図１参照）
と、中継ユニット４０１と、キーカード／コインラック
４０２と、カウンタ４０３と、各部を冷却するためのフ
ァン４０４と、センサ４０５と、各部を駆動するための
アクチュエータ４０６と、ＬＤ３０１を回転させるため
のＬＤ回転モータ４０７とが接続されている。

【００２１】マザーボード５００には、プリンタ機能お
よびコピー、ファクシミリ、プリンタの複合動作を制御
するためのプリンタコントローラ５１０（プリンタアプ
リケーションボード）と、ファクシミリ機能を実現する
ためのＦＣＵ（ファクシミリコントロールユニット）５
２０と、ＣＳＳ５３０とが接続されている。ＤＣ電源／
ＡＣ制御板６００には、定着ヒータ６０１と、メイルボ
ックス６０２と、メインモータ６０３と、高圧電源６０
４と、フィニッシャ１７（図１参照）とが接続されてい
る。

【００２２】図３は、図２に示したメイン制御板１０
０、マザーボード５００およびプリンタコントローラ５
１０の構成を示すブロック図である。この図において、
図２の各部に対応する部分には同一の符号を付ける。同
図に示したように、メイン制御板１００は、装置全体の
制御を行うＭＰＵ１４０と、周辺デバイスとのインタフ
ェース機能を備えるＣＰＵ１１０と、ＭＰＵ１４０で実
行されるプログラムを格納するＦＲＯＭ（フラッシュロ
ム）１２０と、各種状態の記憶およびワークメモリとし
て利用されるＳＲＡＭ（スタティックラム）１３０と、
ページメモリ５１２への画像データの圧縮書き込み制
御、ページメモリ５１２からの画像データの伸張読み出
し制御を行うＰＣＩ／多値圧縮専用ＩＣ１５０と、画像
処理および画像データの各種処理を実行する画像処理専
用ＩＣ１６０とを備えている。

【００２３】また、メイン制御板１００には、コネクタ
１００ａ〜１００ｇがそれぞれ実装されている。コネク
タ１００ａはスキャナ制御板２００（図２参照）とのイ
ンタフェース、コネクタ１００ｂはＬＤ制御板３００
（図２参照）とのインタフェース、コネクタ１００ｃは
Ｉ／Ｏ制御板４００（図２参照）とのインタフェース、
コネクタ１００ｄはポリゴンモータ１０１（図２参照）
とのインタフェース、コネクタ１００ｅはＩＣカード
（図示略）とのインタフェース、コネクタ１００ｇはマ
ザーボード５００とのインタフェース、コネクタ１００
ｆは、電源供給用のインタフェースとして利用される。

【００２４】マザーボード５００とプリンタコントロー
ラ５１０とは、コネクタ５００ａを介して接続されてい
る。プリンタコントローラ５１０は、画像データを記憶
するページメモリ５１２と、ＰＣＩを介してＰＣＩ／多
値圧縮専用ＩＣ１５０との間で画像データの授受を行う
とともにページメモリ５１２に対する画像データの書き
込み／読み出し制御を行うＰＣＩ／メモリ制御専用ＩＣ
５１１と、プリンタコントローラ５１０全体の制御を司
るＭＰＵ５１３とを備えている。ＰＣＩ／メモリ制御専
用ＩＣ５１１は、操作部２０８に接続されている。

【００２５】図４は、図３に示したメイン制御板１００
と、外部の制御板（スキャナ制御板２００、ＬＤ制御板
３００およびＩ／Ｏ制御板４００）とのシリアルバス接
続構成を示すブロック図である。この図においては、図
２および図３の各部に対応する部分には同一の符号を付
ける。同図では、メイン制御板１００、スキャナ制御板
２００、ＬＤ制御板３００およびＩ／Ｏ制御板４００と
いう四枚の制御板と、ＣＰＵ１１０、ＰＣＩ／多値圧縮
専用ＩＣ１５０、画像処理専用ＩＣ１６０、ＣＰＵ２０
１、書込み専用ＩＣ３１０およびＩ／Ｏポート専用ＩＣ
４１０という六種類のＬＳＩとから概略構成されてい
る。また、上記四枚の制御板（メイン制御板１００、ス
キャナ制御板２００、ＬＤ制御板３００およびＩ／Ｏ制
御板４００）のそれぞれは、異なる動作電源から電力供
給を受けている。

【００２６】これらのＣＰＵ１１０、ＰＣＩ／多値圧縮
専用ＩＣ１５０、画像処理専用ＩＣ１６０、ＣＰＵ２０
１、書込み専用ＩＣ３１０およびＩ／Ｏポート専用ＩＣ
４１０は、シリアルバスによりそれぞれ接続されてお
り、相互間でデータ通信が可能とされている。ここで、
ＣＰＵ１１０は、データ通信のマスタとして機能し、そ
の他のＰＣＩ／多値圧縮専用ＩＣ１５０、画像処理専用
ＩＣ１６０、ＣＰＵ２０１、書込み専用ＩＣ３１０およ
びＩ／Ｏポート専用ＩＣ４１０は、マスタ（ＣＰＵ１１
０）に従属するスレーブとして機能する。

【００２７】ＣＰＵ１１０において、バッファ１１４
は、データ通信時に同期をとるための、所定周波数を有
するクロック信号ＣをＰＣＩ／多値圧縮専用ＩＣ１５
０、画像処理専用ＩＣ１６０へ出力するとともに、バッ
ファ１８０を介してＣＰＵ２０１、書込み専用ＩＣ３１
０およびＩ／Ｏポート専用ＩＣ４１０へ出力するための
ものである。スリーステート・バッファ１１１は、
「Ｈ」レベル、「Ｌ」レベルおよび「出力オフ」という
三つの出力状態を実現するためのバッファである。

【００２８】このスリーステート・バッファ１１１は、
入力端が接地されているとともに、出力端がシリアルバ
スに接続されている。また、スリーステート・バッファ
１１１は、制御端子１１１ａに「Ｈ」レベルのデータが
入力された場合に「出力オフ」の状態となる。バッファ
１１２は、シリアルバスよりデータを入力するためのも
のである。バッファ１１３は、データをシリアルバスへ
出力するためのものである。

【００２９】ＰＣＩ／多値圧縮専用ＩＣ１５０におい
て、スリーステート・バッファ１５１は、スリーステー
ト・バッファ１１１と同様にして、「Ｈ」レベル、
「Ｌ」レベルおよび「出力オフ」という三つの出力状態
を実現するためのバッファである。このスリーステート
・バッファ１５１は、入力端が接地されているととも
に、出力端がシリアルバスに接続されている。また、ス
リーステート・バッファ１５１は、制御端子１５１ａに
「Ｈ」レベルのデータが入力された場合に「出力オフ」
の状態となる。バッファ１５２は、シリアルバスよりデ
ータを入力するためのものである。

【００３０】画像処理専用ＩＣ１６０において、スリー
ステート・バッファ１６１は、スリーステート・バッフ
ァ１１１と同様にして、「Ｈ」レベル、「Ｌ」レベルお
よび「出力オフ」という三つの出力状態を実現するため
のバッファである。このスリーステート・バッファ１６
１は、入力端が接地されているとともに、出力端がシリ
アルバスに接続されている。また、スリーステート・バ
ッファ１６１は、制御端子１６１ａに「Ｈ」レベルのデ
ータが入力された場合に「出力オフ」の状態となる。バ
ッファ１６２は、シリアルバスよりデータを入力するた
めのものである。

【００３１】ここで、スリーステート・バッファ１１
１、スリーステート・バッファ１５１およびスリーステ
ート・バッファ１６１のそれぞれの出力端に接続されて
いる信号線は、プルアップ抵抗Ｒ₁を介して「Ｈ」レベ
ル（５Ｖ）にプルアップされている。

【００３２】スリーステート・バッファ１７０は、メイ
ン制御板１００から外部のスキャナ制御板２００、ＬＤ
制御板３００、Ｉ／Ｏ制御板４００へのデータを出力す
るための出力バッファとして機能している。逆にスキャ
ナ制御板２００、ＬＤ制御板３００およびＩ／Ｏ制御板
４００からメイン制御板１００へのデータの入力時に
は、スリーステート・バッファ１７０を経由することな
くデータ入力される。つまり、スリーステート・バッフ
ァ１７０は、メイン制御板１００とスキャナ制御板２０
０、ＬＤ制御板３００およびＩ／Ｏ制御板４００との間
のデータ通信時に出力経路と入力経路とを分離する役目
をしている。

【００３３】また、スリーステート・バッファ１７０
は、スリーステート・バッファ１１１と同様にして、
「Ｈ」レベル、「Ｌ」レベルおよび「出力オフ」という
三つの出力状態を実現するためのバッファである。この
スリーステート・バッファ１７０の入力端は、スリース
テート・バッファ１１１、スリーステート・バッファ１
５１およびスリーステート・バッファ１６１のそれぞれ
の出力端に接続されているとともに、プルアップ抵抗Ｒ
₁を介して「Ｈ」レベル（５Ｖ）にプルアップされてい
る。スリーステート・バッファ１７０の出力端は、バッ
ファ２３０、バッファ３３０およびバッファ４３０のそ
れぞれの入力端に接続されているとともに、プルアップ
抵抗Ｒ₂を介して「Ｈ」レベル（５Ｖ）にプルアップさ
れている。

【００３４】また、スリーステート・バッファ１７０の
制御端子１７０ａは、バッファ１１３の出力端に接続さ
れている。したがって、スリーステート・バッファ１７
０は、制御端子１７０ａに、バッファ１１３からの
「Ｈ」レベルのデータが入力された場合に「出力オフ」
の状態となる。

【００３５】スキャナ制御板２００において、スリース
テート・バッファ２２０は、スリーステート・バッファ
１１１と同様にして、「Ｈ」レベル、「Ｌ」レベルおよ
び「出力オフ」という三つの出力状態を実現するための
バッファである。スリーステート・バッファ２２０は、
入力端が接地されているとともに、オープンコレクタ
（オープン・ドレイン）・ドライバ２４０を介してシリ
アルバスに接続されている。また、スリーステート・バ
ッファ２２０は、制御端子２２０ａに「Ｈ」レベルのデ
ータが入力された場合に「出力オフ」の状態となる。バ
ッファ２３０は、シリアルバスよりデータを入力するた
めのものである。

【００３６】ＬＤ制御板３００において、書込み専用Ｉ
Ｃ３１０は、図２に示したＬＤ３０１を駆動制御するた
めのものである。スリーステート・バッファ３２０は、
スリーステート・バッファ１１１と同様にして、「Ｈ」
レベル、「Ｌ」レベルおよび「出力オフ」という三つの
出力状態を実現するためのバッファである。スリーステ
ート・バッファ３２０は、入力端が接地されているとと
もに、オープンコレクタ・ドライバ３４０を介してシリ
アルバスに接続されている。また、スリーステート・バ
ッファ３２０は、制御端子３２０ａに「Ｈ」レベルのデ
ータが入力された場合に「出力オフ」の状態となる。バ
ッファ３３０は、シリアルバスよりデータを入力するた
めのものである。

【００３７】Ｉ／Ｏ制御板４００において、Ｉ／Ｏポー
ト専用ＩＣ４１０は、図２に示したＩ／Ｏ制御板４００
に接続されている各部を制御するためのものである。ス
リーステート・バッファ４２０は、スリーステート・バ
ッファ１１１と同様にして、「Ｈ」レベル、「Ｌ」レベ
ルおよび「出力オフ」という三つの出力状態を実現する
ためのバッファである。スリーステート・バッファ４２
０は、入力端が接地されているとともに、オープンコレ
クタ・ドライバ４４０を介してシリアルバスに接続され
ている。また、スリーステート・バッファ４２０は、制
御端子４２０ａに「Ｈ」レベルのデータが入力された場
合に「出力オフ」の状態となる。バッファ４３０は、シ
リアルバスよりデータを入力するためのものである。な
お、上述したスリーステート・バッファ１７０等のバッ
ファは、例えば、ＴＴＬで構成される。

【００３８】ここで、上述したマスタとしてのＣＰＵ１
１０と、スレーブとしてのＰＣＩ／多値圧縮専用ＩＣ１
５０、画像処理専用ＩＣ１６０、ＣＰＵ２０１、書込み
専用ＩＣ３１０およびＩ／Ｏポート専用ＩＣ４１０との
間でシリアルデータ通信を行う場合のシリアルデータの
フォーマットについて、図５（Ａ）を参照して説明す
る。

【００３９】この図において、スタート・ビットＳは、
データフレームの始まりを示すビットである。スレーブ
・アドレスは、スレーブとしてのＰＣＩ／多値圧縮専用
ＩＣ１５０、画像処理専用ＩＣ１６０、ＣＰＵ２０１、
書込み専用ＩＣ３１０およびＩ／Ｏポート専用ＩＣ４１
０を特定するためにそれぞれに付与されたアドレスであ
る。リード／ライト・ビットＲＸＷは、マスタ（ＣＰＵ
１１０）からスレーブ（ＰＣＩ／多値圧縮専用ＩＣ１５
０、・・・、書込み専用ＩＣ３１０またはＩ／Ｏポート専
用ＩＣ４１０）へデータのリードまたはライトを指示す
るためのビットである。具体的には、リード／ライト・
ビットＲＸＷが「０」（「Ｌ」レベル）の場合、ライト
を指示しており、リード／ライト・ビットＲＸＷが
「１」（「Ｈ」レベル）の場合、リードを指示してい
る。

【００４０】応答／否応答ビットＡ／Ａ＊は、スレーブ
（ＰＣＩ／多値圧縮専用ＩＣ１５０等）からマスタ（Ｃ
ＰＵ１１０）への応答状態（応答または否応答）を示す
ビットである。具体的には、応答／否応答ビットＡ／Ａ
＊が「１」（「Ｈ」レベル）の場合、否応答を示してお
り、応答／否応答ビットＡ／Ａ＊が「０」（「Ｌ」レベ
ル）の場合、応答を示している。なお、図５（Ａ）およ
び（Ｂ）では、「Ａ」にバーが付されているが、本明細
書では、上記上付きバーを「＊」と読み替える。データ
は、送信または受信すべきものであり、ｎバイトであ
る。このデータの後には、応答／否応答ビットＡ／Ａ＊
が付加される。ストップ・ビットＰは、データフレーム
の終わりを示すビットである。

【００４１】つぎに、図４に示したマスタ（ＣＰＵ１１
０）とスレーブ（ＰＣＩ／多値圧縮専用ＩＣ１５０、・・
・、Ｉ／Ｏポート専用ＩＣ４１０）との間のデータ通信
時の基本的な動作について説明する。例えば、マスタ
（ＣＰＵ１１０）からスレーブへ「Ｈ」レベルのデータ
を出力する場合、ＣＰＵ１１０は、スリーステート・バ
ッファ１１１の制御端子１１１ａに「Ｈ」レベルのデー
タを供給する。これにより、スリーステート・バッファ
１１１は、「出力オフ」状態とされる。

【００４２】このとき、スリーステート・バッファ１１
１の出力端に接続されている信号線がプルアップ抵抗Ｒ
₁を介してプルアップされているため、ＣＰＵ１１０か
らは、「Ｈ」レベルのデータが出力される。ここで、制
御端子１１１ａに「Ｈ」レベルのデータが供給されてい
る間は、バッファ１１３を経由してスリーステート・バ
ッファ１７０の制御端子１７０ａにも「Ｈ」レベルのデ
ータが供給され、スリーステート・バッファ１７０が
「出力オフ」の状態となる。しかしながら、スリーステ
ート・バッファ１７０の出力端がプルアップ抵抗Ｒ₂を
介してプルアップされているため、スレーブには、
「Ｈ」レベルのデータが入力される。

【００４３】また、マスタ（ＣＰＵ１１０）からスレー
ブへ「Ｌ」レベルのデータを出力する場合、ＣＰＵ１１
０は、スリーステート・バッファ１１１の制御端子１１
１ａに「Ｌ」レベルのデータを供給する。これにより、
スリーステート・バッファ１１１の出力端からは、入力
端が接地レベルに固定されているため、「Ｌ」レベルの
データが出力される。

【００４４】ここで、制御端子１１１ａに「Ｌ」レベル
のデータが供給されている間は、バッファ１１３を経由
してスリーステート・バッファ１７０の制御端子１７０
ａにも「Ｌ」レベルのデータが供給され、スリーステー
ト・バッファ１７０からは、スリーステート・バッファ
１１１からの「Ｌ」レベルのデータがスレーブへ出力さ
れる。なお、ＰＣＩ／多値圧縮専用ＩＣ１５０のスリー
ステート・バッファ１５１および画像処理専用ＩＣ１６
０のスリーステート・バッファ１６１における「Ｌ」レ
ベルのデータおよび「Ｈ」レベルの出力動作は、上述し
たスリーステート・バッファ１１１の場合と同様であ
る。

【００４５】また、スキャナ制御板２００、ＬＤ制御板
３００およびＩ／Ｏ制御板４００のそれぞれにオープン
コレクタ・ドライバ２４０、オープンコレクタ・ドライ
バ３４０およびオープンコレクタ・ドライバ４４０が設
けられているため、ＣＰＵ２０１、書込み専用ＩＣ３１
０、Ｉ／Ｏポート専用ＩＣ４１０のうちいずれかが
「Ｌ」レベルのデータを出力すると、出力シリアルデー
タラインであるすべての信号線が「Ｌ」レベルとなる。

【００４６】ここで、ＣＰＵ２０１から「Ｌ」レベルの
データを出力する場合、ＣＰＵ２０１は、制御端子２２
０ａに「Ｌ」レベルのデータを供給する。これにより、
スリーステート・バッファ２２０の出力端からは、入力
端が接地レベルに固定されているため、「Ｌ」レベルの
データが出力される。同様にして、書込み専用ＩＣ３１
０から「Ｌ」レベルのデータを出力する場合、書込み専
用ＩＣ３１０は、制御端子３２０ａに「Ｌ」レベルのデ
ータを供給する。

【００４７】これにより、スリーステート・バッファ３
２０の出力端からは、「Ｌ」レベルのデータが出力され
る。さらに、Ｉ／Ｏポート専用ＩＣ４１０から「Ｌ」レ
ベルのデータを出力する場合、Ｉ／Ｏポート専用ＩＣ４
１０は、制御端子４２０ａに「Ｌ」レベルのデータを供
給する。これにより、スリーステート・バッファ４２０
の出力端からは、「Ｌ」レベルのデータが出力される。

【００４８】つぎに、マスタ（ＣＰＵ１１０）からスレ
ーブ（スリーステート・バッファ１５１、・・・、Ｉ／Ｏ
ポート専用ＩＣ４１０）へデータをライトする場合の動
作について説明する。このライト動作では、図５（Ｂ）
に示したフォーマットのシリアルデータがマスタとスレ
ーブとの間で授受される。同図に示したシリアルデータ
は、図５（Ａ）に示したデータに対応している。すなわ
ち、図５（Ｂ）に示した接続要求コマンドは、図５
（Ａ）に示したデータの具体例である。この接続要求コ
マンドは、マスタからスレーブに対して接続（アクセ
ス）を要求するためのコマンドである。また、図５
（Ｂ）において網掛け部分のものは、マスタからスレー
ブへ出力され、網掛け以外のものは、スレーブからマス
タへ出力される。

【００４９】例えば、ＣＰＵ１１０（マスタ）からスキ
ャナ制御板２００に実装されているＣＰＵ２０１（スレ
ーブ）へライト用のデータを出力する場合、ＣＰＵ１１
０は、クロック信号Ｃに同期させて、図５（Ｂ）に示し
たスタート・ビットＳ、ＣＰＵ２０１のスレーブ・アド
レスおよびライトを指示するための「０」データ
（「Ｌ」レベルのデータ）を上述した「Ｈ」レベルのデ
ータおよび「Ｌ」レベルのデータの出力動作により、順
次出力する。

【００５０】これにより、スタート・ビットＳおよびス
レーブ・アドレスおよび「０」データは、シリアルバス
介してスレーブに入力される。この場合、ＣＰＵ２０１
は、バッファ２３０により上記スタート・ビットＳおよ
びスレーブ・アドレスを入力し、該スレーブ・アドレス
が自身のアドレスであることおよびライトが指示されて
いることを認識する。

【００５１】これにより、ＣＰＵ２０１（スレーブ）
は、確認応答用の「０」（「Ｌ」レベル）の応答／否応
答ビットＡ／Ａ＊を出力する。そして、上記確認応答用
の応答／否応答ビットＡ／Ａ＊（＝「０」、「Ｌ」レベ
ル）がバッファ１１２により入力されると、ＣＰＵ１１
０は、接続要求コマンド（図５（Ｂ）参照）を出力す
る。この接続要求コマンドがバッファ２３０により入力
されると、ＣＰＵ２０１は、確認応答用の「０」
（「Ｌ」レベル）の応答／否応答ビットＡ／Ａ＊（図５
（Ｂ）参照）を出力する。

【００５２】そして、上記応答／否応答ビットＡ／Ａ＊
（＝「０」、「Ｌ」レベル）がバッファ１１２により入
力されると、ＣＰＵ１１０は、ＣＰＵ２０１（スレー
ブ）がライト動作可能な状態にあるものと判断し、スト
ップ・ビットＰを出力する。以後、シリアルバスの信号
線が「Ｈ」レベルにされることでアイドル状態とされ
る。これにより、ＣＰＵ１１０（マスタ）からＣＰＵ２
０１（スレーブ）に対するライト動作が可能な状態とさ
れ、クロック信号Ｃに同期してマスタからスレーブへの
データのライトが行われる。

【００５３】なお、ＣＰＵ２０１（スレーブ）が存在し
ない場合、またはＣＰＵ２０１への電源がオフ状態にあ
る場合には、図５（Ｂ）に示した接続要求コマンドの前
後の二つの応答／否応答ビットＡ／Ａ＊が共に否応答
（＝「１」、「Ｈ」レベル）となる。この場合、ＣＰＵ
１１０は、ＣＰＵ２０１がライト動作できない状態にあ
るものと判断し、ライト動作に影響が有るときエラー処
理を行い、影響がないとき、当該スレーブ（ＣＰＵ２０
１）が接続されていないものとして、つぎの動作を行
う。

【００５４】また、ＣＰＵ１１０（マスタ）がスレーブ
からデータをリードする場合には、リード／ライト・ビ
ットＲＸＷが「１」（「Ｈ」レベル）とされ、上述した
動作と同様の過程（応答／否応答ビットＡ／Ａ＊の授
受、接続要求コマンドの授受、応答／否応答ビットＡ／
Ａ＊の授受等）を経て、クロック信号Ｃに同期して、Ｃ
ＰＵ１１０（マスタ）が当該スレーブからデータがリー
ドされる。

【００５５】以上説明したように、一実施の形態によれ
ば、図４に示したように、同一のシリアルバスにより複
数のＬＳＩ（ＣＰＵ１１０、・・・、Ｉ／Ｏポート専用Ｉ
Ｃ４１０）間を接続し、ＣＰＵ１１０（マスタ）により
当該スレーブに対して接続要求コマンドが出力され、か
つ当該スレーブからの応答（応答／否応答ビットＡ／Ａ
＊）がある場合にのみデータ通信を行うようにしたの
で、比較的長い通信距離での高速データ通信を行うこと
ができるとともに、信頼性を高めることができる。ま
た、供給電源が異なる制御基板（メイン制御板１００、
・・・、Ｉ／Ｏ制御板４００）間であっても、データ通信
が行え、かつ当該スレーブからの応答／否応答ビットＡ
／Ａ＊により当該スレーブの状態（電源オフ状態等）を
マスタ側で把握することができる。

【００５６】また、一実施の形態によれば、図４に示し
たように、同一のシリアルバスにてＬＳＩ間を接続し、
スレーブからの応答／否応答ビットＡ／Ａ＊に基づいて
データ通信を行うようにしたので、通信対象（ＬＳＩ）
が追加された場合であっても、通信チャネルを増加させ
ることなく、低コストでデータ通信を実現することがで
きる。

【００５７】また、一実施の形態によれば、図４に示し
たように、双方向用のデータライン（シリアルバス）と
は独立的に出力専用のデータライン（バッファ１１３の
出力信号線）を設けて、ＣＰＵ１１０（マスタ）からの
データを出力専用の上記データラインへ出力するように
したので、該ＣＰＵ１１０（マスタ）から出力されるデ
ータを、スレーブからのデータと区別してモニタするこ
とができる。

【００５８】また、一実施の形態によれば、ＴＴＬで構
成されるスリーステート・バッファ１７０をシリアルバ
スに介挿することにより、メイン制御板１００のデータ
入力経路と出力経路とを、安価かつ容易に分離すること
ができる。

【００５９】以上本発明にかかる一実施の形態について
図面を参照して詳述してきたが、具体的な構成例はこの
一実施の形態に限られるものではなく、本発明の要旨を
逸脱しない範囲の設計変更等があっても本発明に含まれ
る。例えば、前述した一実施の形態においては、本発明
をディジタル複写機１０（画像形成装置）に適用した例
について説明したが、これに限られることなく、複数の
ＬＳＩ間の通信であればいかなる用途（電子機器等）で
あっても適用可能である。

【００６０】

【発明の効果】以上説明したように、本発明にかかる画
像形成装置（請求項１）によれば、同一のシリアルバス
により複数の制御手段を接続し、マスタの制御手段の要
求識別手段により当該スレーブに対してデータ通信が要
求され、かつ当該スレーブの応答手段からの応答がある
場合にのみデータ通信を行うようにしたので、比較的長
い通信距離での高速データ通信を行うことができるとと
もに、信頼性を高めることができるという効果を奏す
る。

【００６１】また、本発明にかかる画像形成装置（請求
項１）によれば、同一のシリアルバスにて制御手段間を
接続しているため、通信対象（制御手段）が追加された
場合であっても、通信チャネルを増加させることなく、
低コストでデータ通信を実現することができるという効
果を奏する。

【００６２】また、本発明にかかる画像形成装置（請求
項２）によれば、双方向用のデータラインとは独立的に
出力専用のデータラインを設けて、少なくとも一つの制
御手段からのデータを出力専用のデータラインへ出力す
るようにしたので、該制御手段から出力されるデータ
を、他の制御手段からのデータと区別してモニタするこ
とができるという効果を奏する。

【００６３】また、本発明にかかる画像形成装置（請求
項３）によれば、入力経路と出力経路とをバッファ（例
えば、ＴＴＬ）という極めて安価なものにより容易に分
離することができるという効果を奏する。

【図面の簡単な説明】

【図１】本発明にかかる一実施の形態におけるディジタ
ル複写機１０（画像形成装置）の概略構成を示す図であ
る。

【図２】図１に示したディジタル複写機１０のメカ制御
部の構成を示すブロック図である。

【図３】図２に示したメイン制御板１００、マザーボー
ド５００およびプリンタコントローラ５１０の構成を示
すブロック図である。

【図４】図３に示したメイン制御板１００と、スキャナ
制御板２００、ＬＤ制御板３００およびＩ／Ｏ制御板４
００とのシリアルバス接続構成を示すブロック図であ
る。

【図５】同一実施の形態におけるシリアルデータのフォ
ーマットを説明する図である。

【符号の説明】

１００メイン制御板１１０ＣＰＵ１５０ＰＣＩ／多値圧縮専用ＩＣ１６０画像処理専用ＩＣ２００スキャナ制御板２０１ＣＰＵ３００ＬＤ制御板３１０書込み専用ＩＣ４００Ｉ／Ｏ制御板４１０Ｉ／Ｏポート専用ＩＣ

Claims

【特許請求の範囲】

【請求項１】ユニット毎、あるいは、複数のユニット
単位で制御を司る複数種類の制御基板と、同一制御基板に実装または別々の制御基板に実装され同
一のシリアルバスにより接続され、一つがマスタとして
機能し、該マスタ以外のものが前記マスタにより制御さ
れるスレーブとして機能する複数の制御手段とを備え、前記マスタの制御手段は、複数のスレーブのうちいずれ
かのスレーブに対してデータ通信を要求し、該要求に対
する応答があった場合にのみ当該スレーブとの間でデー
タ通信を実行する要求識別手段を備え、前記スレーブの制御手段のそれぞれは、前記マスタの制
御手段からの要求に対応する前記応答を行う応答手段を
備えていることを特徴とする画像形成装置。
【請求項２】前記シリアルバスは、双方向通信用のデ
ータラインおよび出力専用のデータラインを備え、かつ
オープン・ドレイン出力構成とされており、前記複数の
制御手段のうち少なくとも一つは、前記双方向通信用の
データラインへのデータの出力時に、該データを前記出
力専用のデータラインへ出力することを特徴とする請求
項１に記載の画像形成装置。
【請求項３】別々の制御基板間に亘ってデータ通信を
行う場合に前記シリアルバスに介挿され、或る制御基板
に実装された制御手段と該制御手段以外の外部の制御手
段と間の入力経路と出力経路とを分離するバッファを備
えることを特徴とする請求項１または２に記載の画像形
成装置。