CN1707457A

CN1707457A - 数据传输方法和数据传输装置

Info

Publication number: CN1707457A
Application number: CNA2005100759997A
Authority: CN
Inventors: 山本直宏
Original assignee: Canon Inc
Current assignee: Canon Inc
Priority date: 2004-06-07
Filing date: 2005-06-07
Publication date: 2005-12-14
Anticipated expiration: 2025-06-07
Also published as: JP2005346669A; CN100418078C; US20050273539A1; US7254660B2; US7711879B2; US20070283063A1; KR100769612B1; KR20060048215A; JP4697924B2

Abstract

本发明提供一种数据传输方法，可通过仅一次的一个交易从一个主芯片向多个从芯片传输规定量数据，同时可实现主芯片的端口数减少以及防止连接主芯片和各从芯片的信号线的增加。在一个主芯片和多个从芯片之间传输数据。上述一个主芯片和接受由上述主芯片传输的数据的多个从芯片通过环状路径连接。从上述一个主芯片经上述环状路径向上述多个从芯片传输数据。

Description

数据传输方法和数据传输装置

发明领域

本发明涉及连接IC芯片等电子芯片彼此之间的数据传输方法和数据传输装置。

背景技术

为在一个主芯片与多个从芯片之间进行从芯片的寄存器设定等，为了用于寄存器设定，从主芯片向各从芯片连接写入用数据总线的信号线、读出用数据总线的信号线以及芯片的选择信号的信号线(例如参考特开2001-142735号公报)。

另外，关于复位，也得对每个从芯片分别准备复位插脚，对于这些多个的复位管脚，分别在基板上连接多个复位信号的信号线。

此时，上述总线的信号线和复位信号的信号线必须全部在组装了各从芯片的基板上连接于各从芯片。

因此，上述地址总线、写入用数据总线、读出用数据总线、芯片的选择信号以及复位信号的信号线与连接的从芯片的个数成比例地增加。

另外，各从芯片中，为用于寄存器设定而需要输入输出用的管脚、复位管脚，也产生管脚数的增加。

与从芯片的数据处理中的设定相比，寄存器设定等的从芯片初始设定、数据处理前的各种设定不需要频繁进行设定变更，多为初始设定和数据处理前的各种设定的设定速度为低速就足够了的情况。

因此，在主芯片与多个从芯片之间进行寄存器设定时，寄存器设定用的信号线并非总线的信号线，而是串行数据通信的信号线就可以了的情况居多。

然而，实际上，很多情况是使用总线的信号线连接主芯片与多个从芯片之间，增加了布线，从而变得复杂了。

因此，考虑主芯片与多个从芯片之间的布线性，通过将主芯片与多个从芯片之间的布线数设定得很少，可使得系统整体的布线数减少，并且设计变得容易。

另外，对于从芯片进行复位的情况下，不需要分别对从芯片设置复位信号的信号线。进行复位的控制通常对同一基板上的全部从芯片进行复位，而不会控制成仅对某特定的从芯片进行复位。

另外，用主芯片与多个从芯片以外的其他芯片控制复位信号时，必须在成为各对象的从芯片上分别设置复位信号的信号线，该其他芯片分别控制成为对象的多个从芯片的复位信号。

因此，成为对象的多个从芯片的个数的复位信号的信号线是必要的，导致布线增加并且复杂化。

对于连接主芯片的多个从芯片，通过从主芯片侧控制为仅复位必要芯片，或复位全部的从芯片，可减少复位信号的信号线并且仅复位特定的从芯片。

另外，从主芯片向各从芯片串行传输数据时，必须是主芯片一对一连接各从芯片，进行数据传输。

此时，为进行各从芯片的寄存器的写入、读出，最少需要从主芯片向从芯片方向传输数据的信号线和从从芯片向主芯片方向传输数据的信号线共2根。

用一个主芯片直接向全部从芯片传输数据时，分别需要从芯片的个数的从主芯片向从芯片方向传输数据的信号线和从从芯片向主芯片方向传输数据的信号线，主芯片必须控制对各个从芯片的传输。另外，必须从主芯片向各从芯片连接从芯片个数的用于控制主芯片向哪个从芯片进行数据写入和读出访问的芯片选择的信号线。

即，一个用于传输串行数据的主芯片向多个从芯片传输数据时，为识别成为对象的从芯片，需要另外准备从芯片用选择信号(下面记作芯片选择信号)，在访问作为对象的从芯片时需要声明该芯片选择信号。

而且，芯片选择信号的信号线的数目需要是该从芯片个数，带来信号线增加。

还有，主芯片不能获知从主芯片向各从芯片传输数据的信号线的信号电平的状态，由于基板的状态和信号线的布线状态等，可能在信号线中搭载了噪声，由于该噪声的影响，信号电平改变，传输数据中可能产生错误。

各从芯片接收的数据中由于噪声产生错误时，考虑在各从芯片内对于接收的数据进行奇偶错误的错误处理的情况等。此时，虽然有时可通过奇偶比特的处理方法检测出数据错误，但错误处理的可靠性低。

即，在主芯片与各从芯片之间进行串行数据的通信时，各从芯片通过奇偶校验等判断串行数据的错误状况，但有时不能通过错误的比特位置判断错误。还有，由于奇偶错误产生中断时，频繁发生奇偶错误时，在这些情况下，连接各从芯片的CPU等的控制部分中产生中断，有降低CPU动作性能的危险。

因此，在主芯片与各从芯片之间进行串行通信时，为向主芯片通知产生了错误，有将中断信号从各从芯片输出到主芯片的方法、或原样将从主芯片向各从芯片发送的信号从从芯片返回主芯片的方法。

前者的情况下，为从各个从芯片向主芯片输出中断信号，中断信号线需要为从芯片那么多个，引起信号线、管脚数增加。

另外，后者的情况下，由于从主芯片向从芯片传输数据的信号线的状态与从从芯片向主芯片传输数据的信号线的状态不同，从主芯片向从芯片传输数据时产生错误、从从芯片向主芯片传输数据之际，由于噪声的影响，可能会发生错误重叠。

发明概要

本发明的目的是提供一种数据传输方法、数据传输装置、程序以及存储媒体，可通过仅一次的一个交易从一个主芯片向多个从芯片传输规定量数据，同时可实现主芯片的端口数减少以及防止连接主芯片和各从芯片的信号线的增加。

为达到上述目的，根据本发明的第一形式(方面)，提供一种在一个主芯片和多个从芯片之间传输数据的数据传输方法，包括以下步骤：通过环状路径连接上述一个主芯片和接受由上述主芯片传输的数据的多个从芯片的连接步骤；从上述一个主芯片经上述环状路径向上述多个从芯片传输数据的数据传输步骤。

根据该结构，主芯片与接受由该主芯片传输的数据的多个从芯片环状连接，从而可通过仅一次的一个交易从一个主芯片向多个从芯片传输规定量数据，同时可实现各从芯片的端口数减少以及防止连接各从芯片的信号线的增加。

更好是，上述多个从芯片分别具有寄存器，上述数据传输步骤将上述至少一个寄存器的写入、读出或上述从芯片的至少一个复位信息作为上述数据进行传输。

更好是，上述多个从芯片分别接受由上述主芯片传输的数据，上述数据全部按数比特单位作为一个交易单位处理，并且在各从芯片中，分析接受的交易，或者在内部存在的寄存器中进行写入或读出的内部处理，或者向下一个从芯片传输上述交易，最终通过将上述交易传输给上述主芯片，结束数据的一个交易处理。

更好是，上述数据传输步骤传输的数据是交易，该交易具有至少对于上述从芯片中的一个的写入、读出、配置、复位中的至少一种信息。

再更好是，上述交易包括具有命令信息的命令交易和具有寄存器的数据信息的数据交易，区别为该命令交易和该数据交易来分别传输给上述各从芯片。

更好是，上述命令交易包括：判断是读出交易、写入交易、还是配置交易的第一识别符；判断是上述命令交易还是上述数据交易的第二识别符；判断上述数据交易中数据的数据宽度的第三识别符；写入或读出时的寄存器的地址信息；判断上述多个从芯片的识别信息。

更好是，上述数据交易包括：判断是读出交易、写入交易还是配置交易的第四识别符；判断是上述命令交易还是数据交易的第五识别符；判断上述数据交易中数据的数据宽度的第六识别符；写入或读出时寄存器的数据信息。

更好是，上述各从芯片在接受上述命令交易时，从上述接受的命令交易中读入上述第一识别符、上述第二识别符、上述地址信息和上述识别信息，根据这些读入的第一识别符、上述第二识别符、上述地址信息和上述识别信息仅对应处理交易执行处理。

更好是，在上述各从芯片接受写入交易时，处理上述写入交易的从芯片在其内部存在的寄存器中写入数据，并行地向下一个从芯片传输该写入交易，处理上述写入交易的从芯片以外的从芯片向下一个从芯片或主芯片传输该写入交易，并且在上述各从芯片中依次传输而不中止写入交易。

根据该结构，可提高写入交易的传输率。

更好是，上述主芯片可以在对上述多个从芯片发行的上述写入交易返回到上述主芯片之前发行下一个写入交易。

更好是，上述交易包含从存在于处理该交易的从芯片内部的寄存器读出数据的读出交易，上述多个从芯片分别接受上述读出交易中包含的读出的命令交易，判断该接受的读出的命令交易是否相当于应处理的读出的命令交易，与此并行地向下一个从芯片传输上述读出的命令交易，处理上述接受的读出的命令交易的从芯片从其内部存在的寄存器进行数据读出，将该读出的寄存器的数据作为读出的数据交易传输到下一个从芯片，该传输的读出的命令交易和数据交易最终送到上述主芯片，该主芯片在上述读出的数据交易的接受结束时刻判断为上述读出的交易处理结束。

更好是，上述主芯片在判断为上述读出的交易结束之前一直都不发行下一个读出交易。

更好是，包括上述主芯片分别对上述多个从芯片发行配置交易的发行步骤；通过上述配置交易分别对上述多个从芯片附加序号并将该序号作为上述识别信息附加于上述命令交易中的信息的附加步骤。

更好是，上述主芯片通过发行上述配置交易可以对上述多个从芯片的每一个进行任何次数的配置。

更好是，上述数据传输步骤传输的数据是交易，具有判断步骤，在该步骤中，使该交易的全部具有一定单位的数据宽度，通过以上述数据宽度的单位管理全部交易，判断是否传输有效的交易。

更好是，上述判断步骤在以上述数据宽度单位管理全部交易时，为判断有效交易的开始位置，将有效交易的最初数据的1比特一直设为H(高)状态，在无效交易中，通过将上述数据的1比特保持为L(低)状态，判断各交易单位中有效数据交易的开始位置。

根据该结构，容易判断有效交易的开始位置。

更好是，上述最初数据的1比特是1比特的串行数据。

为达到上述目的，根据本发明第二形式(方面)，提供一种在一个主芯片和第一和第二从芯片之间传输数据和用于传输该数据的同步时钟的数据传输方法，包括以下步骤：通过环状路径连接上述主芯片、根据上述同步时钟接受由上述主芯片传输的数据的第一从芯片、以及根据上述同步时钟接受由上述第一从芯片传输的数据的第二从芯片的连接步骤；从上述主芯片经上述环状路径向上述第一和第二从芯片传输上述数据的数据传输步骤。

根据该结构，可实现与第一形式(方面)相同的效果。

更好是，上述第一和第二从芯片分别具有寄存器，上述数据传输步骤将至少一个从芯片的上述寄存器的写入、读出或上述从芯片的复位信息作为上述数据进行传输。

更好是，上述第一和第二从芯片分别接受由上述主芯片传输的数据，上述数据全部按数比特单位作为一个交易单位处理，并且分析接受的交易，通过或者在内部存在的寄存器中进行写入、读出或复位的内部处理，或者向下一个从芯片传输上述交易，最终通过将上述交易传输给上述主芯片，结束数据的一个交易处理。

更好是，包括在上述第一和第二从芯片内保持从上述主芯片向上述第一和第二从芯片传输的数据的传输状态的保持步骤。

更好是，上述数据的传输状态表示根据数据的传输状态，由搭载于数据的噪声造成的信号性的可靠性。

更好是，包括上述主芯片读出上述第一和第二从芯片内保持的数据的传输状态的读出步骤，该读出方法是从第一方法和第二方法中选择的方法，其中第一方法是与进行上述第一和第二从芯片内存在的寄存器的读出的方法相同的方法，第二方法是使用与连接上述第一和第二从芯片之间的信号线不同的信号线、不经上述主芯片向上述第一和第二从芯片外部输出上述传输状态的信息。

更好是，包括：上述主芯片读出上述第一和第二从芯片内保持的数据的传输状态的读出步骤；在该数据的传输状态差的情况下，通过降低数据的传输速度使数据的传输状态变好的传输速度降低步骤。

更好是，包括上述主芯片读出上述第一和第二从芯片内保持的数据的传输状态的读出步骤，上述数据传输步骤在该数据的传输状态差的情况下，判断为数据传输时的数据可靠性差，再度传输相同的数据。

根据该结构，可提高数据传输的可靠性。

更好是，上述第一和第二从芯片内保持的数据的传输状态根据与传输到上述第一和第二从芯片的数据传输用同步时钟的上升沿同步的数据的状态、和与反转了该数据传输用同步时钟的时钟的上升沿同步的数据的状态来判别。

更好是，包括通过控制用户从上述主芯片的读出来选择上述主芯片是否读出上述第一和第二从芯片内保持的数据的传输状态的选择步骤。

更好是，上述数据传输步骤传输的数据是交易，该交易具有至少对于上述第一和第二从芯片中的一方的写入、读出、配置、复位中的至少一种信息。

更好是，上述交易包括具有命令信息的命令部和具有寄存器的数据信息的数据部，区别为该命令部和该数据部来传输给上述第一和第二从芯片。

更好是，上述命令部包括：判断是读出交易、写入交易、配置交易还是复位交易的第一识别符；判断是交易的命令部还是数据部的第二识别符；判断数据部中数据的数据宽度的第三识别符；写入或读出时的寄存器的地址信息；判断上述第一和第二从芯片的识别信息。

更好是，上述数据部包括：判断是读出交易、写入交易、配置交易还是复位交易的第四识别符；判断是交易的命令部还是数据部的第五识别符；判断上述数据部中数据的数据宽度的第六识别符；写入或读出时寄存器的数据信息。

更更好是，在上述第一和第二从芯片内接受交易的命令部时，上述第一和第二从芯片分别从上述接受的命令交易中读入上述第一识别符、第二识别符、上述地址信息和上述识别信息，根据这些读入的第一识别符、上述第二识别符、上述地址信息和上述识别信息仅对应处理交易执行处理。

更好是，在上述第一和第二从芯片接受写入交易时，处理上述写入交易的从芯片在其内部存在的寄存器中写入数据，并行地向下一个从芯片传输该写入交易，处理上述写入交易的从芯片以外的从芯片向下一个从芯片或主芯片传输该写入交易，在上述第一和第二从芯片中依次传输而不中止写入交易。

根据该结构，可提高写入交易的传输率。

更好是，上述主芯片可以在对上述第一和第二从芯片发行的上述写入交易返回到上述主芯片之前发行下一个写入交易。

更好是，上述交易包含从存在于处理该交易的从芯片内部的寄存器读出数据的读出交易，上述第一和第二从芯片分别接受上述读出交易的命令部，判断该接受的读出交易的命令部是否相当于应处理的读出交易的命令部，与此并行地向下一个从芯片传输上述接受的读出交易的命令部，处理上述接受的读出交易的从芯片从其内部存在的寄存器进行数据读出，将该读出的寄存器的数据作为读出交易的数据部传输到下一个从芯片，该传输的读出交易的命令部和数据部最终送到上述主芯片，该主芯片在结束接受上述读出交易的数据部的时刻判断为上述读出交易的处理结束。

更好是，上述主芯片在判断为上述读出交易结束之前一直都不发行下一个读出交易。

更好是，包括上述主芯片分别对上述第一和第二从芯片发行配置交易的发行步骤；通过上述配置交易分别对上述第一和第二从芯片附加序号并将该序号作为上述识别信息附加在命令部中的信息中的附加步骤。

更更好是，上述主芯片通过发行上述配置交易可以分别对上述第一和第二从芯片进行任何次数的配置。

更更好是，包括：上述主芯片使用通过配置交易附加的识别信息针对上述第一和第二从芯片选择进行复位的从芯片的选择步骤；通过将上述识别信息与识别复位交易的识别符一起附加到上述交易的命令部，仅复位上述复位对象的从芯片的复位步骤。

更好是，上述判断步骤在以上述数据宽度单位管理全部交易时，为判断有效交易的开始位置，将有效交易的最初数据的1比特一直设为H(高)状态，在无效交易中，通过将上述数据的1比特保持为L(低)状态，判断上述各交易单位中有效交易的开始位置。

更好是，上述最初数据的1比特是1比特的串行数据。

为达到上述目的，根据本发明的第三形式(方面)，提供一种数据传输装置，包括：一个主芯片；接受由该主芯片传输的数据的多个从芯片；环状连接上述主芯片和上述多个从芯片的连接路径；和经上述连接路径从上述主芯片向上述多个从芯片传输数据的数据传输单元。

为达到上述目的，根据本发明的第四形式(方面)，提供一种数据传输装置，包括：

一个主芯片；根据由该主芯片传输的同步时钟接受由该主芯片传输的数据的第一从芯片；根据上述同步时钟接受由上述第一从芯片传输的数据的第二从芯片；环状连接上述主芯片、上述第一从芯片和上述第二从芯片的连接路径；和经上述连接路径从上述主芯片向上述第一和第二从芯片传输数据的数据传输单元。

本发明的上述和其他目的、特征和优点，将在下面结合附图进行的具体描述中变得更加明显。

附图说明

图1是表示具有本发明的第一实施形式的数据传输装置的系统结构的框图；

图2是表示适用于图1所示系统的图像输入输出系统的整体结构的框图；

图3是表示图像输入输出系统的读出器部和打印机部的内部结构的侧截面图；

图4是表示图像输入输出系统的读出器图像前处理部的框图；

图5是表示图像输入输出系统的控制单元内部的示意结构的框图；

图6是表示图像输入输出系统的控制单元内部的详细结构的框图；

图7是表示数据传输装置中包含的多个芯片间的串行数据传输结构的图；

图8是表示本发明的第二和第三实施形式的数据传输装置的串行数据交易的数据结构的图；

图9是第二和第三实施形式的数据传输装置的复位动作的说明图；

图10是第二和第三实施形式的数据传输装置的复位动作的说明图。

具体实施方式

现在参考优选实施例的附图来具体说明本发明。附图中，在所有附图中对相同元件和部件都与以相同的参考序号并且省略对其进行重复说明。

下面参考附图说明本发明的数据传输方法、数据传输装置、程序以及存储媒体的实施形式。

首先根据图1到图7说明本发明的第一实施形式。

本实施形式中，为解决上述已有技术具有的问题，采用结构如下：对于一个主芯片，分别用串行数据的信号线和输送同步用时钟线的2根信号线环状连接2个以上的多个从芯片，在该串行数据的信号线上流过要进行传输的寄存器数据信息，串行数据信号线上的串行数据信息顺序在各从芯片之间传输，最后返回主芯片。

传输同步用时钟线也与串行数据的信号线同样，采用如下结构：将从主芯片发送的时钟信号传输到从芯片，顺序在各从芯片之间传输，最后返回主芯片。

主芯片和各从芯片针对上述传输同步用时钟线上的时钟信号进行同步化并发送接收串行数据的在信号线上的数据。

主芯片将传输到各从芯片的串行数据全部按数比特单位作为一个交易单位处理，按该交易单位判断串行数据是否有效。

主芯片按交易单位向各从芯片传输串行数据时，为判别有效交易数据的开始点，将交易单位的最初的仅仅1比特一直设为H(高)状态，无效交易的最初的1比特一直为L(低)状态。由此，判别有效交易的开始点，在传输按交易单位处理的数据的比特数时刻判断为该交易结束传输。

按上述交易单位进行主芯片与各从芯片之间的串行数据的传输中，该交易中产生比特错误、该交易中包含了不适当的数据信息的情况下，各从芯片中进行错误管理，使得该不适当的数据信息不会原样写入从芯片内的寄存器等中。

上述错误管理中，由主芯片向上述交易单位的数据附加奇偶比特，向从芯片进行传输，各从芯片在按上述交易单位接收数据时，按各交易单位进行奇偶检验，通过判别主芯片附加的奇偶比特和从芯片接收的奇偶比特是否一致来检测出错误的交易。

上述错误管理中，各从芯片中不仅进行奇偶比特的确认，还在自从芯片开始传输过环状信号线而返回主芯片的串行数据中，与从芯片同样，按上述交易单位进行奇偶比特的确认。

上述错误管理中，各从芯片检测出错误的交易时，各从芯片识别为该交易中存在不适当的数据信息，关于该交易的数据，不在从芯片内的寄存器等中进行写入和读出，而是原样传输到下一个从芯片或主芯片。

上述错误管理中，主芯片中检测出错误交易的情况下，主芯片识别为该交易中存在不适当的数据信息，进行关于该交易的数据的错误显示，向外部通知该交易传输失败。

将串行数据区分为用于判别传输种类的命令数据和要进行传输的数据，分别设为命令数据的交易(下面记作命令交易或命令部)和数据交易(下面记作数据交易或数据部)。

而且，为了主芯片分别识别多个从芯片，对各个从芯片发行配置交易，通过该配置交易对各从芯片附加惟一的序号，将该序号设为识别从芯片的芯片ID(识别符)。

命令交易中包含识别是数据交易还是命令交易的识别符(下面记作C/D识别符)、识别是写入交易还是读出交易的识别符(下面记作W/R识别符)、识别数据传输宽度的识别符(下面记作Bit Mode)、识别从芯片的芯片ID的识别符(下面记作Chip ID)、读出或写入的地址信息。

数据交易中包含C/D识别符、W/R识别符、Bit Mode、Chip ID和读出或写入的数据信息。

多个从芯片中，对于某特定从芯片，在位于从芯片内的规定寄存器写入数据时，主芯片对该特定的从芯片发行命令交易，继续发行数据交易。

此时，命令交易中包含如下信息：将C/D识别符设定为激活(例如命令交易时C/D识别符为激活、数据交易时为非激活)、将W/R识别符设定为激活(例如写入交易时W/R识别符为激活、读出交易时为非激活)、将Bit Mode设为规定数据宽度信息、将Chip ID设为规定值(成为对象的从芯片的配置值)、设定规定寄存器的地址值。

此时，数据交易中包含设定为非激活的C/D识别符、设定为激活的W/R识别符以及设定为规定数据宽度信息的Bit Mode、Chip ID，另外，包含设定了写入规定寄存器的数据值的信息。

此时，主芯片在该主芯片发行的写入交易未经各从芯片返回主芯片期间连续发行写入交易。

因此，关于写入交易，主芯片不通过写入交易确认数据是否被写入了成为对象的从芯片中。主芯片接收由从芯片送至环状信号线上的交易，仅判断该交易(该交易单位之一)中是否有奇偶错误。

此时，各从芯片接收从主芯片或从芯片传输的各交易，读入该交易中包含的上述各识别符和数据的设定信息，判断该接收的交易是否为应处理交易，响应于应处理交易，在该从芯片内部的寄存器中写入数据。关于该从芯片未处理的交易，依次送到下一个从芯片或主芯片。

由此，主芯片可以对于要进行写入的从芯片的寄存器进行写入。

多个从芯片中，从某特定从芯片读出从芯片内的寄存器的数据时，主芯片对从芯片发行命令交易。

此时，命令交易中包含设定为激活的C/W识别符、设定为非激活的W/R识别符、设定为规定数据宽度信息的Bit Mode、设定为规定值(成为对象的从芯片的配置值)的Chip ID，还包含设定规定寄存器的地址值的信息。

此时，主芯片在该主芯片发行的读出的命令交易经各从芯片后返回主芯片、主芯片结束接收从进行该读出的命令交易处理的从芯片发行的读出的数据交易之前，都不发行下一交易。

关于读出交易处理，主芯片传输到从芯片的读出的命令交易由从芯片接收，从从芯片向下一个从芯片或主芯片传输命令交易，并且从进行该读出的命令交易处理的从芯片发行读出的数据交易。

主芯片中，接收该读出的命令交易后，接收读出的数据交易。主芯片中，结束接收该读出的数据交易之前，为读出的数据交易的接收等待状态，主芯片结束接收读出的数据交易后，主芯片移动到下一交易的传输动作。

此时，各从芯片接收从主芯片或从芯片传输的各交易，读入该交易中包含的上述各识别符和数据的设定信息，判断该接收的交易是否为应处理交易，响应于应处理交易，从该从芯片内部的寄存器读出数据。

处理上述交易的从芯片根据该读出的寄存器数据进行读出的数据交易的传输。

此时，处理上述交易的从芯片向寄存器数据附加发行读出的数据交易所需要的上述识别符和数据的设定信息，设为读出的数据交易。

各从芯片中，传输的读出的命令交易与应处理的读出的命令交易不相当时，不处理读出的命令交易，而是原样依次传输到下一个从芯片或主芯片。

主芯片在向各从芯片发送读出的交易时，经各从芯片后，接收读出的命令交易，之后，接受读出的数据交易。因此，主芯片在接收读出的命令交易时，可从Chip ID确定进行读出的从芯片，从地址信息确定进行读出的寄存器的地址，接收读出的数据交易时，可从数据的设定信息确定进行读出的寄存器的数据值。

由此，主芯片可从要进行读出的从芯片的寄存器读出数据。

下面参考附图具体说明。

图1是表示具有本实施形式的数据传输装置的数据处理系统结构的框图，该图中，100是第一图像输入输出系统，101是第二图像输入输出系统，102是第一数据库服务器，103是数据库客户，104是电子邮件客户，105是第一电子邮件服务器，106是第一WWW服务器，107是DNS服务器，108是路由器，109是LAN(局域网)，110是第二数据库服务器，111是第二WWW服务器，112是第二电子邮件服务器，113是互联网/内联网，114是传真(FAX)，115是PSTN(publicswitched telephone network：公共电话网)或ISDN(integrated servicedigital network：集成服务数字网络)。

第一图像输入输出系统100、第一数据库服务器102、数据库客户103、电子邮件客户104、第一电子邮件服务器105、第一WWW服务器106、DNS服务器107、路由器108连接于LAN109。

另外，第二图像输入输出系统101、第二数据库服务器110、第二WWW服务器111、第二电子邮件服务器112连接于互联网/内联网113。该互联网/内联网113上连接路由器108。

图2是表示图像输入输出系统100、101的结构的框图。如该图所示，图像输入输出系统100、101具有读出器部R、打印机部P、控制单元200、操作部201和记录部(CD-ROM)202。读出器部R、打印机部P、操作部201和记录部202连接于控制单元200。

通过从图1所示的多个服务器102，105，106，107，110，111，112指示打印任务的执行，经LAN109向图像输入输出系统100、101传送打印任务和图像数据，可通过图像输入输出系统100、101的打印机部P打印出来或将读出器部R读入的图像流向LAN109中。

另外，可通过未示出的FAX发送装置将从读出器部R读入的图像发送到PSTN或ISDN115，或者将从PSTN或ISDN115接收的图像通过打印机部P打印出来。

读出器部R光学读取原稿图像，变换为图像数据。读出器部R由具有运送原稿用纸的功能的原稿供送单元(DF单元)203和具有读取原稿功能的扫描仪单元204构成。

打印机部P运送记录纸，在其上作为可视图像印制图像数据，并将纸排出到装置外部。打印机部P由具有将图像数据转录并定影在记录纸上的功能的印制单元205、具有多种记录纸盒的送纸单元206、具有分类并装订印制了的记录纸且输出到设备外的功能的出纸单元207构成。

控制单元200电连接读出器部R和打印机部P，而且连接LAN109、PSTN或ISDN115、互联网/内联网113等的网络。控制单元200具有控制读出器部R，读入原稿的图像数据，控制打印机部P，将打印数据和图像数据输出到记录用纸的拷贝功能；为执行来自LAN109的打印任务而接收来自近距离无线通信接口的控制信号，控制打印机部P，向记录用纸输出打印数据和图像数据的打印功能；将经LAN109接收的码数据变换为图像数据，并输出到打印机部P的打印功能；将从读出器部R读取的图像数据变换为码数据并经LAN109发送到PC(个人计算机)等的扫描功能。

操作部201电连接控制单元200，由液晶触摸屏等构成，提供操作图像输入输出系统100，101的用户接口。

数据录服务器102，110将通过图像输入输出系统100，101读入的2值图像和多值图像作为数据库管理。

图3是表示读出器部R和打印机部P的内部示意结构的侧截面图，该图中，读出器部R的原稿供送单元203从开头开始一次1张地将原稿送到平板玻璃300上，原稿读取动作结束后，排出平板玻璃300上的原稿。原稿运送到平板玻璃300上时，点亮灯301，然后开始光学单元302的移动，曝光并扫描原稿。此时来自原稿的反射光通过镜面303，304，305和透镜306导向CCD图像传感器(下面记作CCD)307。这样，扫描的原稿图像由CCD307读取。

读出器图像处理部308对从CCD307输出的图像数据实施规定处理，输出到库存定200(参考图2)。

打印机图像处理部309将从控制单元200送出的图像信号输出到激光驱动器310。

打印机部P的激光驱动器310驱动激光发光部311，312，313，314，从激光发光部311～314发出对应从打印机图像处理部309输出的图像数据的激光。该激光通过镜面315，316，317，318，319，320，321，322，323，324，325，326照射到感光鼓327，328，329，330，在感光鼓327～330上形成对应激光的潜像。331，332，333，334是分别通过黑色(Bk)、黄色(Y)、蓝绿色(C)、洋红色(M)的色剂显影潜像的显影器，通过各显影器331～334显影的各色的色剂像转录到印制上并且全色打印出来。

按与激光照射开始同步的定时从送纸单元206的用纸盒335，336和手动托盘337之一送纸的用纸经过寄存器辊338被吸附在转录带339上进行运送。然后，将附着在感光鼓327～330上的显影剂转录在记录纸上。转录了显影剂的记录纸运送到定影部340，通过该定影部340的热和压力将显影剂定影在记录纸上。通过了定影部340的记录纸通过排出辊341排出到排出托盘342上。出纸单元207将排出的记录纸捆束进行分割，将分割的记录纸进行装订。

另外，设定两面记录的情况下，将记录纸运送到排出辊341之处后，反转排出辊341的旋转方向，由挡板343将记录纸导向再送纸运送路径344。导向再送纸运送路径344的记录纸按上述定时送纸到转录带339。

图4是表示读出器图像处理部308的详细结构的框图。

读出器图像处理部308中，平板玻璃300上的原稿通过反射光读入CCD307，将反射光变换为电信号(CCD307为彩色传感器的情况下，RGB的彩色滤光片按RGB的顺序呈直线搭载在1行CCD上，在3行CCD中，分别按每个CCD并置R滤光片、G滤光片、B滤光片，滤光片在芯片上或者滤光片在CCD之外构成)。然后，该电信号(模拟图像信号)输入读出器图像处理部308，在箝位&Amp.&S/H&A/D部401采样维持(S/H)，将模拟图像信号的黑电平箝位至基准电位，放大规定量(上述处理顺序不限于所表示的顺序)，进行A/D变换，例如变换为RGB各8比特的数字信号。然后，RGB信号在阴影部402实施阴影校正处理和黑校正处理后输出到控制单元200。

根据图5和图6说明控制单元200的功能。

图5是表示控制单元200内部结构的框图，图6是表示系统控制部500的内部结构的框图。

图5中，P是打印机部，R是读出器部，308是读出器图像处理部，309是打印机图像处理部，500是系统控制部，501是图像处理部，502～505是存储器，506是串行数据接收用端口，507是串行数据接收用的同步用时钟端口，508是串行数据发送用的端口，509是串行数据发送用的同步用时钟端口，510是串行数据用信号线，511是同步用时钟信号线。

系统控制部500是控制单元200的整体控制部，为一个芯片。读出器图像处理部308、打印机图像处理部309和图像处理部501分别在另外的芯片中连接系统控制部500，发送接收图像数据和控制信号，进行数据处理。

读出器图像处理部308、打印机图像处理部309、图像处理部501和系统控制部500分别在寄存器设定用中具有1比特的串行数据发送接收用功能和芯片的端口。

上述芯片的端口分别用作串行数据接收用的端口506、串行数据接收用的同步用时钟端口507、串行数据发送用的端口508和串行数据发送用的同步用时钟端口509。

系统控制部500、打印机图像处理部309、图像处理部501和读出器图像处理部308的各自的串行数据用端口通过信号线环状连接，即串行数据用信号线510和同步用时钟信号线511分别成对，连接上述各芯片彼此之间。

系统控制部500在串行数据传输中是主芯片，打印机图像处理部309、图像处理部501和读出器图像处理部308在串行数据传输中全部对应从芯片。

图6中，600是操作部，601是用户登录码存储部，602是无线通信的接口，200是控制单元，500是系统控制部。

系统控制部500具有操作部接口2006、用户登录码接口2009、无线通信接口2008。

系统控制部500内的主接口2147、从接口2148是与打印机图像处理部309、图像处理部501和读出器图像处理部308进行上述串行数据发送接收的接口。主接口2147经串行数据用信号线510和同步用时钟信号线511连接打印机图像处理部309，也连接系统总线桥2007。

图5的存储器502～505是控制打印机部P的打印机用感光鼓上图像数据的延迟量的存储器，按每个色成分(YMCK)具有存储器，将每个色成分的图像数据保持数页。在此，将SDRAM用作存储器。

图像处理部501是进行打印和读出用的图像处理的图像处理块。

图6的控制单元200连接作为图像输入装置的读出器部R、作为读出器图像处理部308(参考图3)和图像输出设备的打印机部P，另一方面，通过连接LAN2011、公共线路(WAN)2051等的网络，进行图像信息和设备信息的输入输出、PDL数据的图像展开。

CPU2001是控制整个系统的处理器。该CPU2001连接CPU总线2126，而且经CPU总线2126连接系统总线桥2007。

操作部接口2006通过与操作部600的接口对该操作部600输出在操作部600上显示的图像数据。

作为CPU2001存储处理数据的存储器，准备RAM(随机访问存储器)2002、ROM(只读存储器)2003，分别通过RAM控制器2124、ROM控制器2125访问控制。

2004是作为外部存储装置的硬盘驱动器(HDD)，存储系统软件、打印任务的信息、图像数据。对HDD2004的访问经通用总线接口2142，使用PCI总线2143由盘控制器2144进行。

LAN控制器2010经MAC电路2145、PHY/PMD电路2146连接LAN2011(相当于图1的LAN109)，进行信息输入输出。

2127是IO总线，2050是调制解调器(Modem)，2060是取得(rendering)部。

控制单元200中，采用具有如下功能的结构：使用系统控制部500、打印机图像处理部309、图像处理部501、读出其图像处理部308之间环状连接的串行数据用信号线510和同步用时钟信号线511进行串行数据的传输的控制功能。

图7是说明芯片间的串行数据传输结构的图。

图7中，对打印机图像处理部309、图像处理部501和读出器图像处理部308分别设置寄存器710-712。系统控制部500使用串行数据用信号线510和同步用时钟信号线511进行寄存器710-712的读出和写入访问。

从系统控制部500内的主接口2147发送的串行数据通过串行数据用信号线510，按与流向同步用时钟信号线511的同步用时钟信号同步的定时送到打印机图像处理部309内的从接口(1)701，接着由打印机图像处理部309接收后，从打印机图像处理部309内的主接口(1)702通过串行数据用信号线510，按与流向同步用时钟信号线511的同步用时钟信号同步的定时送到图像处理部501的从接口(2)703。

同样，串行数据由图像处理部501的从接口(2)703接收后，从图像处理部501的主接口(2)704通过串行数据用信号线510，按与流向同步用时钟信号线511的同步用时钟信号同步的定时送到读出器图像处理部308内的从接口(3)705。

同样，串行数据由读出器图像处理部308内的从接口(3)705接收后，从读出器图像处理部308内的主接口(3)706通过串行数据用信号线510，按与流向同步用时钟信号线511的同步用时钟信号同步的定时送到系统控制部500内的从接2148。

主接口(1)702、从接口(1)701连接打印机图像处理部309内的内部总线707，在内部总线707展开上述发送接收的串行数据。同样，主接口(2)704、从接口(2)703和图像处理部501内的内部总线708、主接口(3)706、从接口(3)705和读出器图像处理部308内的内部总线709分别连接，在内部总线708，709中展开上述发送接收的串行数据。

内部总线707，708，709分别是寄存器710-712的读出和写入访问用的总线，经该内部总线707～709来进行寄存器710-712的访问。

从系统控制部500内的CPU2001经CPU总线2126向系统总线桥2007发送寄存器的写入动作命令，进行写入的寄存器的地址为打印机图像处理部309、图像处理部501和读出器图像处理部308之一时，写入动作命令从系统总线桥2007送到主接口2147。

主接口2147中，接收写入动作命令，使用与该命令相当的从芯片的Chip ID和地址信息作成写入命令交易，使用写入的数据信息作成数据交易。主接口2147作成的写入命令交易和数据交易从主接口2147经串行数据用信号线510，按与流向同步用时钟信号线511的同步用时钟信号同步的定时送到打印机图像处理部309。

打印机图像处理部309、图像处理部501和读出器图像处理部308各自接收写入命令交易和数据交易。该命令交易的写入地址相当于打印机图像处理部309时，从接口(1)701许可将数据交易中的数据值经内部总线707写入内部寄存器中的访问，写入地址与图像处理部501相当的情况下，从接口(2)703许可将数据交易中的数据值经内部总线708写入内部寄存器的访问，写入地址与读出器图像处理部308相当的情况下，从接口(3)705许可将数据交易中的数据值经内部总线709写入内部寄存器的访问。

同时，打印机图像处理部309、图像处理部501和读出器图像处理部308各自的从芯片内的主接口(1)702、主接口2(704)、主接口(3)706分别在串行数据用信号线510上，按与流向同步用时钟信号线511的同步用时钟信号同步的定时发送从接口(1)701、从接口(2)703、从接口(3)705接收的串行数据。

从接口2148中，接收从读出器图像处理部308内的主接口(3)706发送的串行数据，确认没有奇偶错误，识别为结束写入交易处理。

此时，从接口2148接收的串行数据中有奇偶错误时，不视为交易有错误，通过对CPU2001发行出错代码进行错误处理。

从系统控制部500内的CPU2001经CPU总线2126向系统总线桥2007发送打印机图像处理部309、图像处理部501和读出器图像处理部308之一的芯片内部的寄存器的读出动作命令，进行读出的寄存器的地址为打印机图像处理部309、图像处理部501和读出器图像处理部308之一的情况下，读出动作命令从系统总线桥2007送到主接口2147。

主接口2147中，接收读出动作命令，使用与该命令相当的从芯片的Chip ID和地址信息，作成读出命令交易。主接口2147作成的读出命令交易从主接口2147经串行数据用信号线510，按与流向同步用时钟信号线511的同步用时钟信号同步的定时，作为串行数据发送到打印机图像处理部309。

打印机图像处理部309、图像处理部501和读出器图像处理部308各自的从芯片接收读出命令交易，在该命令交易的读出地址相当于打印机图像处理部309的情况下，从接口(1)701许可经内部总线707对内部寄存器的读出访问，读出地址相当于图像处理部501的情况下，从接口(2)703许可经内部总线708对内部寄存器的读出访问，读出地址相当于读出器图像处理部308的情况下，从接口(3)705许可经内部总线709对内部寄存器的读出访问。

接收读出命令交易，与读出地址相当的从芯片的主接口(1)702、主接口2(704)、主接口(3)706接收来自对应的内部总线707，708，709的读出数据，作成读出数据交易，变换为串行数据后，在串行数据用信号线510上按与流向同步用时钟信号线511的同步用时钟信号同步的定时发送。

从接口2148中，接收作为从读出器图像处理部308内的主接口(3)706发送的串行数据的读出命令交易后，结束读出数据交易。

从接口2148接收上述读出数据交易后，从上述接收的读出数据交易取得必要的寄存器读出数据的信息，经系统总线桥2007、CPU总线2126将寄存器的读出数据送到系统控制部500内的CPU2001。

此时，从接口2148确认上述读出命令交易和数据交易中没有奇偶错误，识别为结束读出交易处理。

如以上说明，根据本实施形式，为在多个芯片间进行串行数据的发送接收，由于环状连接主芯片和接受由该主芯片传输的数据的多个从芯片，可通过一次交易从一个主芯片向多个从芯片传输串行数据。

多个从芯片中，分别接受串行数据，并且在各从芯片中，分析接受的串行数据，或者在内部存在的寄存器中进行写入和读出等内部处理，或者将串行数据传输到下一个从芯片，最终将串行数据传输到主芯片，从而可通过仅一次的一个交易将数比特单位的串行数据从一个主芯片传输到多个从芯片。

另外，用于传输串行数据的主芯片和各从芯片具有的接口的端口仅为串行数据用端口和串行数据传输用的同步时钟信号用端口2个即可，可实现芯片端口数减少。

还有，即便从芯片的芯片数增加的情况下，各芯片具有的端口不变化，由于在环路上连接信号线(510，511)，可防止连接各芯片的信号线增加。

接着根据图8到图10说明本发明的第二实施形式。

本实施形式中，为解决上述已有技术具有的问题，与第一实施形式同样，采用结构如下：使用串行数据信号线和传输同步用时钟线的2根信号线，对一个主芯片环状连接2个以上的多个从芯片，将要进行传输的寄存器数据作为串行数据在该串行数据信号线上流动，该串行数据依次传输过各从芯片之间，最终返回主芯片。

采用结构如下：在传输同步用时钟线中流动的同步用时钟信号也与串行数据信号线的串行数据同样，从主芯片传输到从芯片，顺序在各从芯片之间传输，最终返回主芯片。

主芯片和各从芯片针对上述传输同步用时钟线上流动的同步用时钟信号进行同步化并发送接收串行数据的在信号线上的数据。

通过从上述主芯片向各从芯片传输串行数据，主芯片可以对各从芯片进行寄存器读出、写入的控制。

进行寄存器写入时，通过主芯片发行写入交易，仅向规定从芯片内的寄存器写入数据。

同样，进行寄存器读出时，通过主芯片发行读出交易，仅读入规定从芯片内的寄存器的数据。

另外，传输中的串行数据有错误的情况下，主芯片(主芯片内部的CPU)为把握各从芯片的错误状况，在各从芯片内设置保持串行数据的传输状态的锁存器，各从芯片一直监视传输来的串行数据的状态，由噪声产生错误的情况下，在该锁存器中保存错误状况。

该串行数据的传输状态根据在各从芯片中接收串行数据的初期设置的使串行数据与同步用时钟信号同步的第一触发(以后记作FF)和使串行数据与反转了同步用时钟信号的时钟信号同步的第二FF判别。具体说，串行数据的传输状态根据第一FF中与同步用时钟信号的时钟上升沿同步的串行数据的状态和第二FF中与反转了同步用时钟信号的时钟信号的时钟的上升沿同步的串行数据的状态判别。

取第一FF中与同步用时钟信号同步的串行数据和第二FF中与反转了同步用时钟信号的时钟信号同步的串行数据的XOR(exclusiveOR)，通过上述锁存器将该XOR的输出信息作为错误状态保持。

该错误状态在串行数据中没有噪声影响的情况下和串行数据中反映了噪声影响、但产生半个时钟以下的短噪声的情况下，状态不同。

即，可由上述错误状态判断由于噪声影响在串行数据中发生错误的情况和正常的情况。

主芯片(主芯片内部的CPU)要判断各从芯片的错误状况的情况下，访问保持上述错误状态的寄存器。访问的锁存器的从芯片将上述错误状态信息(下面叫做错误信息)变换为串行数据，作为串行数据向主芯片和其他从芯片进行传输。即，读出错误信息的方法有：与从主芯片对各从芯片进行寄存器读出相同的方法，或者使用用于连接执行错误信息读出的从芯片以外的从芯片的信号线，向执行错误信息读出的从芯片以外输出错误信息的方法。

主芯片(主芯片内部的CPU)采用如下方法：通过规定从芯片读入上述错误信息后，为错误状态的情况下，判断为不能向规定从芯片正常传输串行数据，再次向上述规定从芯片传输串行数据，或降低传输的同步用时钟信号的频率来缓和传输串行数据时的噪声影响，将同步用时钟信号的频率最佳化，使得噪声影响不会在传输的串行数据中产生错误。

下面说明本实施形式的串行数据的传输形式、交易、各交易的动作、传输的串行数据发生错误时的处理。

主芯片按交易单位向各从芯片传输串行数据时，为判别有效交易数据的开始点，将交易单位的最初的仅仅1比特一直设为H状态，无效交易的最初的1比特一直为L状态。由此，判别有效交易的开始点，在传输按交易单位处理的数据的比特数时刻判断为结束该交易传输。

而且，为了主芯片分别识别多个从芯片，主芯片对各个从芯片发行配置交易，通过该配置交易对各从芯片附加惟一的序号，将该序号设为识别从芯片的芯片ID。

命令部中包含识别是数据部还是命令部的识别符(下面记作C/D识别符)、识别是写入交易还是读出交易的识别符(下面记作W/R识别符)、识别数据传输宽度的识别符(下面记作Bit Mode)、识别从芯片的芯片ID的识别符(下面记作Chip ID)、读出或写入的地址信息。

数据部中包含C/D识别符、W/R识别符、Bit Mode、Chip ID和读出或写入的数据信息。

为了对多个从芯片发行各交易，主芯片在系统复位后，首先对各从芯片发行配置交易，对各从芯片分配Chip ID。

在配置交易中仅存在命令部，在该命令部中包含如下信息：设定为激活的C/D识别符(例如命令部时C/D识别符为激活、数据部时为非激活)、Type识别符(例如配置交易时为00)、Chip ID(从从芯片发行时的Chip ID为0)。

主芯片在该主芯片发行的配置交易经各从芯片后返回主芯片、主芯片结束接收之前，都不发行下一交易。

各从芯片在接收配置交易的情况下，在各从芯片内部保持的芯片ID数据用的寄存器中，保持将在配置交易中的Chip ID加上1后的值。

各从芯片进入将上述芯片ID用寄存器中保持的Chip ID的值送到下一个从芯片或主芯片的配置交易。

配置交易经各从芯片最后送到主芯片，主芯片中，观察送来的配置交易的Chip ID的值，判断几个从芯片同样环状连接。Chip ID的值为N，则N个从芯片同样环状连接。

多个从芯片中，对于某特定从芯片，在从芯片内某特定寄存器中写入数据时，主芯片对该从芯片发行命令部，继续发行数据部。

此时，命令部中包含设定为激活的C/D识别符、设定为激活的W/R识别符以及设定为规定数据宽度信息的Bit Mode、设定为规定值(为对象的从芯片的配置值)的Chip ID，另外，包含设定了规定寄存器的地址值的信息。

此时，数据部中包含设定为非激活的C/D识别符、设定为激活的W/R识别符以及设定为规定数据宽度信息的Bit Mode、Chip ID，另外，包含设定了写入规定寄存器的数据值的信息。

因此，关于写入交易，主芯片不通过写入交易确认数据是否被写入了各从芯片中。主芯片接收由各从芯片送至环状串行数据的信号线上的交易，仅判断该交易(该交易单位之一)中是否有奇偶错误。

多个从芯片中，对某特定从芯片读出从芯片内的寄存器的数据时，主芯片对该从芯片仅发行命令部。

此时，命令部中包含设定为激活的C/W识别符、设定为非激活的W/R识别符、设定为规定数据宽度信息的Bit Mode、设定为规定值(成为对象的从芯片的配置值)的Chip ID，还包含设定规定寄存器的地址值的信息。

此时，主芯片在该主芯片发行的读出的命令部经各从芯片后返回主芯片、主芯片结束接收从处理了该读出的命令部的从芯片发行的读出的数据部之前，都不发行下一交易。

关于读出交易动作，主芯片传输到从芯片的读出的命令部由从芯片接收，从从芯片向下一个从芯片或主芯片传输命令部，并且从处理了接收的读出的命令部的从芯片发行读出的数据部。

主芯片中，接收该读出的命令部后，接收读出的数据部。主芯片在结束接收该读出的数据部之前，为读出的数据部的接收等待状态，主芯片结束接收数据部后，主芯片移动到下一交易的传输动作。

处理了上述接收的读出命令部的从芯片从读出的寄存器的数据开始进行读出的数据部的传输。此时，处理了上述读出的命令部的从芯片向寄存器数据附加发行读出的数据部所需要的上述识别符和数据的设定信息，设为读出的数据部。

各从芯片中，传输的读出的命令部与应处理的读出的命令部不相当时，不处理读出的命令部，而是原样依次传输到下一个从芯片或主芯片。

主芯片在向各从芯片发送读出的交易时，经各从芯片后，接收读出的命令部，之后，接受读出的数据部。因此，主芯片在接收读出的命令部时，可从Chip ID确定进行读出的从芯片，从地址信息确定进行读出的寄存器的地址，接收读出的数据部时，可从数据部的信息确定进行读出的寄存器的数据值。

由此，主芯片可从要进行读出的从芯片的寄存器读出数据。

保持上述错误状态的锁存器中，各从芯片检测出错误状态的情况下，各从芯片识别为该交易存在不适当的数据，关于该交易的数据，不对从芯片内的寄存器等进行写入和读出，而是原样传输到下一个从芯片或主芯片。

主芯片(主芯片内部的CPU)定期读出保持上述错误状态的锁存器或在必要时读出，从而判断各从芯片的传输状态。

此时，传输状态为错误状态的情况下，主芯片(主芯片内部的CPU)再度对发生了错误的寄存器进行访问。写入交易的情况下，对于发生了错误的同一寄存器，再度同样地写入数据。读出交易的情况下，对发生了错误的同一寄存器再度进行读出。

或者，主芯片(主芯片内部的CPU)降低串行数据传输中使用的同步用时钟信号的频率，由此降低串行数据传输时受到的噪声影响。传输的同步用时钟信号的频率变低，则噪声产生的串行数据的错误很难产生。

考虑串行数据的传输率，降低同步用时钟信号的频率，读出保持此时各从芯片的错误状态的锁存器，有错误状态的情况下，进一步降低同步用时钟信号的频率。

反复上述处理，决定不受噪声影响的最佳同步用时钟信号的频率。

下面参考图8A到图10具体说明本实施形式。

另外，具有本实施形式的数据传输装置的数据处理系统的结构与上述第一实施形式的图1到图7相同，根据需要沿用这些图来说明。

图8A～8C是表示本实施形式的数据传输装置的交易中使用的串行数据的数据形式的一个例子的图，该图中，801是STUFFED BIT(填充比特)，802是PARITY BIT(奇偶比特)，803是命令部，804是数据部。

另外，图9是本实施形式的数据传输装置的复位动作的说明图，该图中，900是从芯片，901是接口，902是内部电路(1)，903是内部电路(2)，904是内部电路(3)，905是复位信号，906是复位发生器。

而且，图10是本实施形式的数据传输装置的复位动作的说明图，该图中，1001，1002是FF，1003是XOR门，1004是锁存器，1005是输出数据线。

主芯片按交易单位向各从芯片传输串行数据时，为判别有效交易数据的开始点，将作为交易单位的最初的仅仅1比特的STUFFEDBIT801(参考图8B，8C)一直设为H状态，无效交易的最初的1比特一直为L状态。由此，判别有效交易的开始点，在传输按交易单位处理的数据的比特数时刻判断为结束该交易的传输。

在上述交易单位中主芯片通过附加PARITY BIT802(参考图8B)检测出错误交易。

如图8A所示，交易区别为命令部803和数据部804并按命令部803、数据部804的依次传输。

各个首标内装有表示交易动作的识别符，之后，为命令部803的情况下，装入地址数据信息(图8B)，为数据部804的情况下装入寄存器的数据信息(图8C)。

图6中，从系统控制部500内的CPU2001经CPU总线2126向系统总线桥2007发送寄存器的配置动作命令，配置动作命令从系统总线桥2007送到主接口2147。

上述配置动作命令是CPU2001对主接口2147判断按环状连接几个可控制的从芯片的命令组。该配置动作命令中包含对主接口2147发行配置交易的命令和读入将发行的配置交易返回主接口2147的Chip ID值的命令。

该Chip ID的值相当于在同一环状路径中连接主接口2147的从芯片数。

主接口2147中，接收来自CPU2001的配置动作命令，将Chip ID设为0值，作成配置交易。主接口2147作成的配置交易作为串行数据，按与流经同步用时钟信号线511(参考图7)的同步用时钟信号同步的定时，从主接口2147送到打印机图像处理部309。

打印机图像处理部309的从接口(1)701接收上述配置交易，将在接收的Chip ID的值上加上1得到的值作为自身的Chip ID保存。作为对加上上述1得到的值的Chip ID进行更新的配置交易，按与同步用时钟信号同步的定时，作为串行数据的信号从从接口(1)701发送到图像处理部501的从接口(2)703。

同样，这样更新的配置交易通过图像处理部501、读出器图像处理部308的各从芯片，最后送到系统控制部500内的从接口2148。

从接口2148接收上述配置交易后，取得Chip ID的信息，经系统总线桥2007、CPU总线2126将Chip ID的数据送到系统控制部500内的CPU2001。

这样顺序更新的Chip ID的数值为从芯片的各自的序号(ID)，从返回的配置交易得到的最终数值等于从芯片的个数。

此时，打印机图像处理部309的Chip ID为1、图像处理部501的Chip ID为2、读出器图像处理部308的的Chip ID为3。CPU2001识别为连接3个从芯片。

从系统控制部500内的CPU2001经CPU总线2126向系统总线桥2007发送寄存器的写入动作命令，进行写入的寄存器的地址为打印机图像处理部309、图像处理部501、读出器图像处理部308之一时，写入动作命令从系统总线桥2007送到主接口2147。

上述写入动作命令包含CPU2001对可控制的从芯片内的寄存器进行写入的Chip ID信息和地址信息以及写入数据信息。

主接口2147中，接收写入动作命令，使用与该命令相当的从芯片的Chip ID和地址信息作成写入的命令部。由主接口2147作成的写入命令部，作为串行数据，从主接口2147按与同步用的时钟信号线511上流动的同步用时钟信号同步的定时，送到打印机图像处理部309。

(下面英文是命令部的交易→命令部。显然命令部和数据部都是交易)

接着发行写入命令部的交易后，主接口2147使用上述写入数据信息作成写入的数据部的交易。主接口2147作成的写入的数据部的交易作为串行数据，从主接口2147，按与同步用的时钟信号线511上流动的同步用时钟信号同步的定时，送到打印机图像处理部309。

打印机图像处理部309的从接口(1)701接收写入命令部，在写入地址与本身从芯片相当的情况下，将写入数据从数据部的交易写入到内部总线707上。同时经主接口2147，原样并行地将送到从接口(1)701的串行数据按与同步用的时钟信号线511上流动的同步用时钟信号同步的定时，发送到下一图像处理部501。

此时，从接口(1)701接收的串行数据中有奇偶错误时，不视为交易有错误，不在内部总线707上进行写入数据的写入。

同样，图像处理部501、读出器图像处理部308的各从芯片也同样进行数据写入动作。

从接口2148中，接收从读出器图像处理部308内的主接口(3)706发送的串行数据，确认没有奇偶错误，识别为结束写入交易(写入的数据部)的处理。

此时，从接口2148接收的串行数据中有写入错误时，不视为写入交易有错误，通过对CPU2001发行错误代码进行错误处理。

从系统控制部500内的CPU2001经CPU2126向系统总线桥2007发送寄存器的读出动作命令，进行读出的寄存器的地址为打印机图像处理部309、图像处理部501、读出器图像处理部308之一时，读出动作命令从系统总线桥2007送到主接口2147。

主接口2147中，接收读出动作命令，使用与该命令相当的从芯片的Chip ID和地址信息，作成读出命令部。主接口2147作成的读出命令部从主接口2147，按与流向同步用时钟信号线511的同步用时钟信号同步的定时，作为串行数据发送到打印机图像处理部309。

上述读出动作命令从CPU2001向主接口2147发送，包含对于可控制的从芯片内的寄存器进行读出的Chip ID的信息和地址信息。

打印机图像处理部309、图像处理部501和读出器图像处理部308接收读出命令部，在读出地址相当于打印机图像处理部309的情况下，从接口(1)701许可以对内部总线707的读出访问，读出地址相当于图像处理部501的情况下，从接口(2)703许可以对内部总线708的读出访问，读出地址相当于读出器图像处理部308的情况下，从接口(3)705许可以对内部总线709的读出访问。

同时，打印机图像处理部309、图像处理部501和读出器图像处理部308的各从芯片内的主接口(1)702、主接口2(704)、主接口(3)706分别在串行数据用信号线510上，按与流向同步用时钟信号线511的同步用时钟信号同步的定时发送从接口(1)701、从接口(2)703、从接口(3)705接收的串行数据。

接收读出命令部，与读出地址相当的从芯片的主接口(1)702、主接口2(704)、主接口(3)706接收来自对应的内部总线707，708，709的读出数据，作成读出数据部，变换为串行数据后，在串行数据用信号线510上按与流向同步用时钟信号线511的同步用时钟信号同步的定时发送。

从接口2148中，接收从读出器图像处理部308内的主接口(3)706发送的串行数据中的读出命令部的交易后，结束读出数据部的交易。

此时，从接口2148确认上述读出命令部和数据部的交易中没有奇偶错误，识别为结束读出交易。

此时，从接口2148接收的串行数据中有奇偶错误时，不视为读出交易中有错误，通过对CPU2001发行出错代码进行错误处理。

从系统控制部500内的CPU2001对各从芯片发送寄存器的写入动作命令或读出动作命令时，主接口2147对与这些动作命令相当的从芯片传输规定交易。

传输到各从芯片的串行数据送到图9的接口901。在此，图9的接口901相当于从接口(1)701和主接口(1)702的组。从芯片900相当于打印机图像处理部309、图像处理部501或读出器图像处理部308的从芯片。

图9的内部电路(1)902、内部电路(2)903、内部电路(3)904是存在于从芯片900内的内部电路，主接口2147对于该内部电路902～904内的寄存器在串行数据传输中经接口901进行访问。

从芯片900将传输来的串行数据在图10中的初始的FF1001中与同步用时钟信号进行同步化，同时在FF1002上与反转了同步用时钟信号的时钟信号进行同步化。该FF1001，1002的输出数据由XOR门1003进行XOR，其结果的数据保持在锁存器1004中。

主接口2147中，接收来自CPU2001的复位动作命令，使用与该命令相当的从芯片的Chip ID，作成复位交易。主接口2147作成的复位交易作为串行数据，从主接口2147按与流向同步用时钟信号线511的同步用时钟信号同步的定时发送到打印机图像处理部309。

上述复位动作命令是CPU2001对于主接口2147，分别或一次将可控制的从芯片全部进行复位的命令组。该复位动作命令中包含对主接口2147发行复位交易的命令和要进行复位的从芯片的Chip ID的值。

上述Chip ID的值在要复位打印机图像处理部309的情况下的Chip ID为1、在要复位图像处理部501的情况下的Chip ID为2、在要复位读出器图像处理部308的Chip ID为3，在要复位全部从芯片的情况下的Chip ID为0。

图7中，打印机图像处理部309的从接口(1)701接收上述复位交易，在接收的Chip ID的值为0或者与配置时保持的Chip ID的值相同的情况下，进行复位处理。但是，在进行复位处理前，将复位的交易(transaction)作为串行数据，按与同步用时钟信号同步的定时从主芯片(1)702送到图像处理部501的从芯片(2)703。完成从主芯片(1)702发送复位的交易后，执行上述复位处理。

上述复位处理进行对打印机图像处理部309的内部电路的复位以及对从芯片(1)701和主芯片(1)702的复位。后者的复位在结束从主芯片(1)702传输复位交易后执行。前者的复位通过从从芯片(1)701或主芯片(1)702对内部电路输出复位信号实现。

如上所述，图9的接口901与从芯片(1)701和主芯片(1)702的组相当。上述内部电路相当于内部电路(1)902、内部电路(2)903、内部电路(3)904。复位动作时，接口901对于上述内部电路902～904将复位信号905设为激活。复位信号905的激活区间需要在规定时间以上，使用复位发生器906将复位信号905的激活区间延伸必要时间大小，对内部电路(1)902、内部电路(2)903、内部电路(3)904进行复位。同时，接口901本身也移动到复位状态。

同样，复位交易通过图像处理部501、读出器图像处理部308，最后送到系统控制部500内的从接口2148。

由此，可从CPU2001仅对希望的从芯片进行复位动作，几乎不对其他从芯片产生复位影响。

如上所述，根据本实施形式，为在多个芯片间进行串行数据的发送接收，由于环状连接主芯片和接受由该主芯片传输的数据的多个从芯片，可通过一次交易从一个主芯片向多个从芯片传输串行数据。

还有，即便从芯片的芯片数增加的情况下，各芯片具有的端口不变化，由于在环路上连接信号线，可防止连接各芯片的信号线增加。

而且，在想要仅将规定从芯片设为复位或初始状态的情况下，通过从主芯片进行通信，不需要复位其他芯片和系统本身，可容易地仅复位规定从芯片。

接着说明本发明的第三实施形式。

本实施形式中，为解决上述已有技术具有的问题，采用结构如下：使用串行数据信号线和传输同步用时钟线的2根信号线，对一个主芯片环状连接2个以上的多个从芯片，将要进行传输的寄存器数据在该串行数据信号线上流动，该串行数据依次传输过各从芯片之间，最终返回主芯片。

主芯片和各从芯片针对上述传输同步用时钟线上流动的同步用时钟信号进行同步化并发送接收串行数据的在信号线上的串行数据。

通过从上述主芯片向各从芯片传输串行数据，主芯片可以对各从芯片进行复位、寄存器读出、写入的控制。

从主芯片对各从芯片进行复位时，主芯片发行复位交易，发行的交易作为串行数据从主芯片顺序流向环状连接的从芯片。各从芯片接收上述串行数据，仅在本从芯片为对象的情况下复位处理内部，其他情况下将串行数据送到下一个从芯片或主芯片。由此仅进行对象从芯片的复位。

同样进行寄存器写入时，通过主芯片发行写入交易，仅向规定从芯片内的寄存器写入数据。

(参考0033段的记载)

(参考0147段)

发行复位交易的情况下，系统复位后，首先进行配置交易，重新向各从芯片分配Chip ID，开始各交易。

各从芯片在接收配置交易的情况下，在各从芯片内保持的芯片ID数据用的寄存器中，保持将在配置交易中的Chip ID加上1后的值。

配置交易经各从芯片最后送到主芯片，主芯片观察送来的配置交易的Chip ID的值，判断几个从芯片同样环状连接。Chip ID的值为N，则N个从芯片同样环状连接。

因此，关于写入交易，主芯片不通过写入交易确认数据是否被写入了各从芯片中。主芯片接收由从芯片送至环状串行数据的信号线上的交易，仅判断该交易(该交易单位之一)中是否有奇偶错误。

由此，主芯片可以对要进行读出的从芯片的寄存器进行读出。

多个从芯片中，对某特定从芯片进行复位的情况下，主芯片对该从芯片发行复位交易。

复位交易中仅存在命令部，该命令部中包含如下信息：设定为激活的C/D识别符、设定为进行复位的从芯片的规定值(进行复位的从芯片的配置值)的Chip ID。

主芯片在该主芯片发行的复位交易经各从芯片后返回主芯片、该主芯片结束接收该复位交易之前不发行下一交易。

复位交易从主芯片发行后，通过环状连接的串行数据的信号线送到各从芯片。

此时，各从芯片接收从主芯片或从芯片传输的交易，读入该交易中包含的上述各识别符和Chip ID的设定信息，仅在该接收的交易是否为复位交易且Chip ID是否为对象的值的情况下，响应于复位交易，移动到复位处理。接收的复位交易不相当于该从芯片时，不进行复位处理，将复位交易送到下一个从芯片或主芯片。

接收的复位交易相当于该从芯片的情况下，该复位交易也可送到下一个从芯片或主芯片。

接收的复位交易相当于该从芯片、进行复位处理的情况下，进行控制交易的内部电路的复位。该内部电路搭载在从芯片内部，进行各交易的控制。此时，交易送到下一个从芯片或主芯片的块电路在结束将交易送到下一个从芯片或主芯片后控制成进行复位。由此，可发送数据，而在下次发送的交易中没有复位的影响。

复位处理通过从控制复位交易的上述内部电路输出信号来在从芯片内部进行复位处理的方式实现。复位交易执行复位处理的情况下，上述内部电路将复位信号设定为激活状态一个规定时间，进行从芯片内部各电路的复位。之后，进行内部电路的复位，在规定时间后将复位信号设为非激活。

下面具体说明本实施形式。

另外，具有本实施形式的数据传输装置的数据处理系统的结构与上述第一实施形式的图1到图7相同，本实施形式的数据传输装置中交易的串行数据的数据结构与上述第二实施形式的图8相同，而且，本实施形式的数据传输装置的复位动作的说明图与上述第二实施形式的图9相同，根据需要沿用这些图来说明。

图6中，对于从芯片，从系统控制部500内的CPU2001经CPU总线2126向系统总线桥2007发送复位动作命令，进行复位动作的芯片是打印机图像处理部309、图像处理部501、读出器图像处理部308之一时，复位动作命令从系统总线桥2007送到主接口2147。

主接口2147中，接收来自CPU2001的复位动作命令，使用对应于该命令的从芯片的Chip ID作成复位交易。主接口2147作成的复位交易作为串行数据，按与流经同步用时钟信号线511的同步用时钟信号同步的定时，从主接口2147送到打印机图像处理部309。

图7中，打印机图像处理部309的从接口(1)701接收上述复位交易，在接收的Chip ID的值为0或者与配置时保持的Chip ID的值相同的情况下，进行复位处理。其中，进行复位处理前，将复位的交易作为串行数据，按与同步用时钟信号同步的定时从主芯片(1)702送到图像处理部501的从芯片(2)703。完成从主芯片(1)702发送复位交易后，执行上述复位处理。

图9的接口901与从芯片(1)701和主芯片(1)702的组相当。上述内部电路相当于内部电路(1)902、内部电路(2)903、内部电路(3)904。复位动作时，接口901对于上述内部电路902～904将复位信号905设为激活。复位信号905的激活区间需要在规定时间以上，使用复位发生器906将复位信号905的激活区间延伸必要时间大小，对内部电路(1)902、内部电路(2)903、内部电路(3)904进行复位。同时，接口901本身也移动到复位状态。

另外，本实施形式的<芯片间串行数据传输结构>、<串行数据、交易形式>、<使用芯片间串行数据传输的配置动作>、<使用芯片间串行数据传输的写入动作>、<使用芯片间串行数据传输的读出动作>与上述第二实施形式相同，说明从略。

以上说明了本发明的实施形式，但本发明不限定于这些实施形式，只要是可实现权利要求所示的功能或实施形式结构具有的功能的结构，任何结构都可适用。

Claims

1.一种数据传输方法，在一个主芯片和多个从芯片之间传输数据，包括以下步骤：

通过环状路径连接上述一个主芯片和接受由上述主芯片传输的数据的多个从芯片的连接步骤；

从上述一个主芯片经上述环状路径向上述多个从芯片传输数据的数据传输步骤。

2.根据权利要求1所述的数据传输方法，上述多个从芯片分别具有寄存器，

上述数据传输步骤将上述至少一个寄存器的写入、读出或上述从芯片的至少一个复位信息作为上述数据进行传输。

3.根据权利要求1所述的数据传输方法，上述多个从芯片分别接受由上述主芯片传输的数据，上述数据全部按数比特单位作为一个交易单位处理，并且在各从芯片中，分析所接受的交易，或者在内部存在的寄存器中进行写入或读出的内部处理，或者向下一个从芯片传输上述交易，最终通过将上述交易传输到上述主芯片来结束数据的一个交易处理。

4.根据权利要求1所述的数据传输方法，上述数据传输步骤传输的数据是交易，该交易具有至少对于上述从芯片中的一个的写入、读出、配置、复位中的至少一种信息。

5.根据权利要求4所述的数据传输方法，上述交易包括具有命令信息的命令交易和具有寄存器的数据信息的数据交易，区别为该命令交易和该数据交易来分别传输给上述各从芯片。

6.根据权利要求5所述的数据传输方法，上述命令交易包括：判断是读出交易、写入交易、还是配置交易的第一识别符；判断是上述命令交易还是上述数据交易的第二识别符；判断上述数据交易中数据的数据宽度的第三识别符；写入或读出时的寄存器的地址信息；判断上述多个从芯片的识别信息。

7.根据权利要求5所述的数据传输方法，上述数据交易包括：判断是读出交易、写入交易还是配置交易的第四识别符；判断是上述命令交易还是数据交易的第五识别符；判断上述数据交易中数据的数据宽度的第六识别符；写入或读出时寄存器的数据信息。

8.根据权利要求6所述的数据传输方法，上述各从芯片在接受上述命令交易时，从上述接受的命令交易中读入上述第一识别符、上述第二识别符、上述地址信息和上述识别信息，根据这些读入的第一识别符、上述第二识别符、上述地址信息和上述识别信息，仅对应处理交易执行处理。

9.根据权利要求3所述的数据传输方法，在上述各从芯片接受写入交易时，处理上述写入交易的从芯片在其内部存在的寄存器中写入数据，并行地向下一个从芯片传输该写入交易，处理上述写入交易的从芯片以外的从芯片向下一个从芯片或主芯片传输该写入交易，并且在上述各从芯片中依次传输而不中止写入交易。

10.根据权利要求9所述的数据传输方法，上述主芯片可以在对上述多个从芯片发行的上述写入交易返回到上述主芯片之前发行下一个写入交易。

11.根据权利要求3所述的数据传输方法，上述交易包含从存在于处理该交易的从芯片内部的寄存器中读出数据的读出交易，上述多个从芯片分别接受上述读出交易中包含的读出的命令交易，判断该接受的读出的命令交易是否相当于应处理的读出的命令交易，与此并行地向下一个从芯片传输上述读出的命令交易，处理上述接受的读出的命令交易的从芯片从其内部存在的寄存器中进行数据的读出，并将该读出的寄存器的数据作为读出的数据交易来传输到下一个从芯片，该传输的读出的命令交易和数据交易最终被送到上述主芯片，该主芯片在上述读出的数据交易的接受结束的时刻判断为上述读出的交易处理结束。

12.根据权利要求11所述的数据传输方法，上述主芯片在判断为上述读出的交易结束之前一直都不发行下一个读出交易。

13.根据权利要求6所述的数据传输方法，包括上述主芯片分别对上述多个从芯片发行配置交易的发行步骤；通过上述配置交易分别对上述多个从芯片附加序号并将该序号作为上述识别信息附加于上述命令交易中的信息的附加步骤。

14.根据权利要求13所述的数据传输方法，上述主芯片通过发行上述配置交易，可以对上述多个从芯片的每一个进行任何次数的配置。

15.根据权利要求1所述的数据传输方法，上述数据传输步骤传输的数据是交易，具有判断步骤，在该步骤中，使该交易的全部具有一定单位的数据宽度，通过以上述数据宽度的单位管理全部交易来判断是否传输有效的交易。

16.根据权利要求15所述的数据传输方法，上述判断步骤在以上述数据宽度单位管理全部交易时，为判断有效交易的开始位置，将有效交易的最初数据的1比特一直设为H(高)状态，在无效交易中，通过将上述数据的1比特保持为L(低)状态，来判断各交易单位中有效数据交易的开始位置。

17.根据权利要求16所述的数据传输方法，上述最初数据的1比特是1比特的串行数据。

18.一种数据传输方法，在一个主芯片和第一和第二从芯片之间传输数据和用于传输该数据的同步时钟，包括以下步骤：

通过环状路径连接上述主芯片、根据上述同步时钟接受由上述主芯片传输的数据的第一从芯片、以及根据上述同步时钟接受由上述第一从芯片传输的数据的第二从芯片的连接步骤；

从上述主芯片经上述环状路径向上述第一和第二从芯片传输上述数据的数据传输步骤。

19.根据权利要求18所述的数据传输方法，上述第一和第二从芯片分别具有寄存器，上述数据传输步骤至少将一方的上述寄存器的写入、读出或上述从芯片的复位信息作为上述数据进行传输。

20.根据权利要求18所述的数据传输方法，上述第一和第二从芯片分别接受由上述主芯片传输的数据，上述数据全部按数比特单位作为一个交易单位处理，并且分析接受的交易，通过或者在内部存在的寄存器中进行写入、读出或复位的内部处理，或者向下一个从芯片传输上述交易，来通过最终将上述交易传输给上述主芯片，结束数据的一个交易处理。

21.根据权利要求18所述的数据传输方法，包括在上述第一和第二从芯片内保持从上述主芯片向上述第一和第二从芯片传输的数据的传输状态的保持步骤。

22.根据权利要求21所述的数据传输方法，上述数据的传输状态表示根据数据的传输状态，由搭载于数据的噪声造成的信号性的可靠性。

23.根据权利要求21所述的数据传输方法，包括上述主芯片读出上述第一和第二从芯片内保持的数据的传输状态的读出步骤，该读出方法是从第一方法和第二方法中选择的方法，其中第一方法是与进行上述第一和第二从芯片内存在的寄存器的读出的方法相同的方法，第二方法是使用与连接上述第一和第二从芯片之间的信号线不同的信号线，不经上述主芯片而向上述第一和第二从芯片外部输出上述传输状态的信息。

24.根据权利要求21所述的数据传输方法，包括：上述主芯片读出上述第一和第二从芯片内保持的数据的传输状态的读出步骤；在该数据的传输状态差的情况下，通过降低数据的传输速度来使数据的传输状态变好的传输速度降低步骤。

25.根据权利要求24所述的数据传输方法，包括上述主芯片读出上述第一和第二从芯片内保持的数据的传输状态的读出步骤，上述数据传输步骤在该数据的传输状态差的情况下，判断为数据传输时的数据可靠性差，再度传输相同的数据。

26.根据权利要求21所述的数据传输方法，上述第一和第二从芯片内保持的数据的传输状态，根据与传输到上述第一和第二从芯片的数据传输用同步时钟的上升沿同步的数据的状态，和与反转了该数据传输用同步时钟的时钟的上升沿同步的数据的状态来判别。

27.根据权利要求21所述的数据传输方法，包括通过控制用户从上述主芯片的读出来选择上述主芯片是否读出上述第一和第二从芯片内保持的数据的传输状态的选择步骤。

28.根据权利要求18所述的数据传输方法，上述数据传输步骤传输的数据是交易，该交易具有至少对于上述第一和第二从芯片中的一方的写入、读出、配置、复位中的至少一种信息。

29.根据权利要求28所述的数据传输方法，上述交易包括具有命令信息的命令部和具有寄存器的数据信息的数据部，区别为该命令部和该数据部来传输给上述第一和第二从芯片。

30.根据权利要求29所述的数据传输方法，上述命令部包括：判断是读出交易、写入交易、配置交易还是复位交易的第一识别符；判断是交易的命令部还是数据部的第二识别符；判断数据部中数据的数据宽度的第三识别符；写入或读出时的寄存器的地址信息；判断上述第一和第二从芯片的识别信息。

31.根据权利要求29所述的数据传输方法，上述数据部包括：判断是读出交易、写入交易、配置交易还是复位交易的第四识别符；判断是交易的命令部还是数据部的第五识别符；判断上述数据部中数据的数据宽度的第六识别符；写入或读出时寄存器的数据信息。

32.根据权利要求30所述的数据传输方法，在上述第一和第二从芯片内接受交易的命令部时，上述第一和第二从芯片分别从上述接受的命令交易中读入上述第一识别符、第二识别符、上述地址信息和上述识别信息，根据这些读入的第一识别符、上述第二识别符、上述地址信息和上述识别信息来仅对应处理交易执行处理。

33.根据权利要求28所述的数据传输方法，在上述第一和第二从芯片接受写入交易时，处理上述写入交易的从芯片在其内部存在的寄存器中写入数据，并行地向下一个从芯片传输该写入交易，处理上述写入交易的从芯片以外的从芯片向下一个从芯片或主芯片传输该写入交易，在上述第一和第二从芯片中依次传输而不中止写入交易。

34.根据权利要求33所述的数据传输方法，上述主芯片可以在对上述第一和第二从芯片发行的上述写入交易返回到上述主芯片之前发行下一个写入交易。

35.根据权利要求20所述的数据传输方法，上述交易包含从存在于处理该交易的从芯片内部的寄存器读出数据的读出交易，上述第一和第二从芯片分别接受上述读出交易的命令部，判断该接受的读出交易的命令部是否相当于应处理的读出交易的命令部，与此并行地向下一个从芯片传输上述接受的读出交易的命令部，处理上述接受的读出交易的从芯片从其内部存在的寄存器进行数据读出，将该读出的寄存器的数据作为读出交易的数据部传输到下一个从芯片，该传输的读出交易的命令部和数据部最终送到上述主芯片，该主芯片在结束接受上述读出交易的数据部的时刻判断为上述读出交易的处理结束。

36.根据权利要求35所述的数据传输方法，上述主芯片在判断为上述读出交易结束之前一直都不发行下一个读出交易。

37.根据权利要求30所述的数据传输方法，包括上述主芯片分别对上述第一和第二从芯片发行配置交易的发行步骤；通过上述配置交易分别对上述第一和第二从芯片附加序号并将该序号作为上述识别信息附加在命令部中的信息中的附加步骤。

38.根据权利要求37所述的数据传输方法，上述主芯片通过发行上述配置交易，可以分别对上述第一和第二从芯片进行任何次数的配置。

39.根据权利要求30所述的数据传输方法，包括：上述主芯片使用通过配置交易附加的识别信息，针对上述第一和第二从芯片选择进行复位的从芯片的选择步骤；通过将上述识别信息与识别复位交易的识别符一起附加到上述交易的命令部，仅复位上述复位对象的从芯片的复位步骤。

40.根据权利要求18所述的数据传输方法，上述数据传输步骤传输的数据是交易，具有判断步骤，在该步骤中，使该交易的全部具有一定单位的数据宽度，通过以上述数据宽度的单位管理全部交易，来判断是否传输了有效的交易。

41.根据权利要求40所述的数据传输方法，上述判断步骤在以上述数据宽度单位管理全部交易时，为判断有效交易的开始位置，将有效交易的最初数据的1比特一直设为H(高)状态，在无效交易中，通过将上述数据的1比特保持为L(低)状态，来判断上述各交易单位中有效交易的开始位置。

42.根据权利要求41所述的数据传输方法，上述最初数据的1比特是1比特的串行数据。

43.一种数据传输装置，包括：

一个主芯片；

接受由该主芯片传输的数据的多个从芯片；

环状连接上述主芯片和上述多个从芯片的连接路径；和

经上述连接路径从上述主芯片向上述多个从芯片传输数据的数据传输单元。

44.一种数据传输装置，包括：

一个主芯片；

根据由该主芯片传输的同步时钟来接受由该主芯片传输的数据的第一从芯片；

根据上述同步时钟来接受由上述第一从芯片传输的数据的第二从芯片；

环状连接上述主芯片、上述第一从芯片和上述第二从芯片的连接路径；和

经上述连接路径从上述主芯片向上述第一和第二从芯片传输数据的数据传输单元。