JP2003186822A - モジュール間通信方法および装置 - Google Patents

Abstract

(57)【要約】 【課題】 各モジュールをリング状に結合する構成にお
いても複数のリードトランザクションがリング内に同時
に存在し得るようにし、モジュールへのリードが多数存
在する場合にもプロセッサのストール時間を抑え性能を
向上させることを目的とする。 【解決手段】 プロセッサからの指令によりリング上に
トランザクションを起動する１つのマスタモジュールと
複数のスレーブモジュールがリング状に結合され、プロ
セッサはマスタモジュール内の複数のレジスタに読み出
しアドレスを書き込み、マスタモジュールはこのレジス
タライトを検知し、レジスタに書かれたアドレスに基づ
きリング上でリードトランザクションを起動し、その結
果読み出されたデータを該レジスタに書き込むと共に有
効な読み出しデータを保持することを示すフラグをセッ
トする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理装置のＬＳ
Ｉ内部の各モジュール間の通信に関し、より詳細には、
各モジュールをリング上に接続して行う通信に関するも
のである。

【０００２】

【従来の技術】従来、ＬＳＩ内部の複数のモジュール間
において通信を行なうためには、図３に示すような構成
で、システムバスにより各モジュール間を接続する方法
が一般的であった。このシステムバスはバス型やスター
型のトポロジーとることが多い。この構成では、ひとつ
のシステムバスを用いて、プロセッサやＤＭＡ機能を持
つモジュールとシステムメモリとの間のデータ転送、な
らびにプロセッサからの各モジュールのレジスタ設定、
ステータスの取得等の両方を行なう。

【０００３】また、高いデータ転送レートが要求される
システムでは、バスのデータ幅を、６４ｂｉｔ、さらに
は１２８ｂｉｔというように広くする、あるいは画像デ
ータ転送など特定の用途に特化したバスをシステムバス
とは別に設け関連モジュールをそのバスに接続する場合
がある。そのような場合、レジスタアクセスのためだけ
にシステムバスを全てのモジュールに接続することはハ
ードウェアリソースを無駄に消費することになる。

【０００４】このため、図４に示すようなレジスタアク
セス用の専用バスをデータアクセス用のバスとは別に設
けるシステムもある。しかしながら、最近ではＬＳＩの
高集積化に伴い、ＬＳＩに内蔵されるモジュールの数も
増加しているため、それら全てをバスにより接続すると
バスの配線長が長くなり負荷容量が増大し、それがレイ
アウト設計を困難にし、性能にも重大な影響を与えるこ
とがある。

【０００５】ＬＳＩ内部のモジュール間を接続するレジ
スタアクセス用配線のレイアウトを容易にするための手
段としてＬＳＩ内の複数のモジュールをリング状に接続
することが考えられる。そのような構成の一例として、
プロセッサからの指示を受けるマスタモジュールが唯一
存在し、それ以外の複数のスレーブモジュールがリング
で接続される以下のような形態のものが挙げられる。

【０００６】すなわち、すべてのスレーブモジュールは
次に接続されるモジュールヘトランザクションを発行す
るマスタインターフェースと前に接続されているモジュ
ールからトランザクションを受け取るスレーブインター
フェースを持ち、マスタモジュールはリングに接続され
た他のモジュールに対してアクセスを行なうためにマス
タインターフェースからコマンドトランザクションを発
行する手段を持ち、スレーブとなる他のモジュールは、
スレーブインターフェースから受け取ったコマンドトラ
ンザクションを次に接続されたモジュールヘマスタイン
ターフェースからフォワードする手段と、そのコマンド
トランザクションが自分に対するアクセスであるかどう
かを判断するためにトランザクションに含まれるアドレ
スを、トランザクションをフォワードするのと平行して
デコードを行なう手段と、そのコマンドトランザクショ
ンが自分に対するアクセスであると判断したときにはリ
ターントランザクションをマスタインターフェースから
発行する手段を持ち、次に接続されたモジュールがトラ
ンザクションを受け取る準備ができていないときには受
信したトランザクションをフォワードせずに保持してお
くためのバッファを持ち、次に接続されたモジュールが
トランザクションを受け取る準備が出来次第送信する手
段を持ち、マスタモジュール関しては、マスタモジュー
ルのマスタインターフェースを始点とし、すべてのモジ
ュールを順に接続したリングの終点が最終的に接続され
るスレーブインターフェースを持ち、マスタインターフ
ェースから発行したコマンドトランザクションが最終的
に戻ってきて、その後にリターントランザクションを受
信できなかった場合にエラーと判断する機能を持ち、コ
マンドトランザクションを受信してから一定時間リター
ントランザクションが受信できなかった場合にもエラー
と判断する機能を持つ。

【０００７】図５は、そのような構成の従来例を示すブ
ロック図である。図５では、ＬＳＩ内の各モジュールが
システムバス１１０で接続されている。また、それに加
え、各モジュールをリング状に接続するレジスタアクセ
スリング１１１が存在する。

【０００８】１００はプロセッサ、１０１はシステムバ
スブリッジであり、リング内で唯一コマンドトランザク
ションを発行することができるマスタモジュールであ
る。１０２〜１０４はレジスタアクセスされる対象であ
るスレーブモジュール１〜ｎである。ここにｎは３以上
の任意の正数である。マスタモジュールはリングに対し
てコマンドトランザクションを発行する役割と、最終的
に戻ってくるコマンドトランザクションおよびコマンド
トランザクションに対してスレーブモジュールが発行す
るリターントランザクションを受け取る役割を担ってい
る。スレーブモジュールは上位の経路から送られてくる
コマンドトランザクションを下位の経路にフォワードす
ると共に、自分に対するアクセスであればリターントラ
ンザクションを発行する。

【０００９】プロセッサからシステムメモリ１０６にア
クセスする場合には、プロセッサはブリッジに対してメ
モリアクセス要求を出す。ブリッジはそれを受けてシス
テムバスに対してメモリアクセストランザクションを発
行する。メモリコントローラ１０５はそのトランザクシ
ョンを受け、システムメモリにアクセスを行なう。ま
た、ＤＭＡ機能を持ったモジュール１〜ｎはシステムメ
モリにアクセスしたい場合はシステムバスを介してアク
セスを行なう。

【００１０】それに対して、プロセッサが各モジュール
１〜ｎのレジスタに対してアクセスを行う場合は、ブリ
ッジはレジスタアクセスリングに対してレジスタアクセ
スのコマンドトランザクションを発行する。

【００１１】図６には図５のシステムからレジスタアク
セスリングの部分を抽出した図を示す。以下にこの図を
用いて、レジスタアクセスリングに注目して、その通信
方法を詳細に説明する。

【００１２】４００は図５のブリッジのリングアクセス
のインターフェース部分と等価であり、本構成でのレジ
スタアクセスリングのマスクとなるマスタモジュールで
ある。４０１〜４０３は図５のModule１〜ｎ、メモリコ
ントローラなどのリングアクセスインターフェース部分
と等価であり、レジスタアクセスリングのスレーブとな
るスレーブモジュールである。各モジュールはモジュー
ル間で通信するためのマスタインターフェースとスレー
ブインターフェースを持っている。

【００１３】マスタモジュールのマスタインターフェー
スとスレーブモジュール１のスレーブインターフェース
は通信経路１で接続されている。また、スレーブモジュ
ール１のマスタインターフェースとスレーブモジュール
２のスレーブインターフェースは通信経路２で接続され
ており、スレーブモジュール２のマスタインターフェー
スとスレーブモジュール３のスレーブインターフェース
は通信経路３、スレーブモジュールｎのマスタインター
フェースとマスタモジュールのスレーブインターフェー
スは通信経路ｎでそれぞれ接続されている。

【００１４】このように構成されるリングでは、コマン
ド／リターントランザクションが転送される方向は決ま
っており、マスタモジュール→スレーブモジュール１→
スレーブモジュール２→・・・・・・→スレーブモジュールｎ
→マスタモジュールという方向にのみ転送が可能であ
る。

【００１５】各通信経路は以下に示す信号によって構成
されている。 tsp Transaction Start Master I/F >Slave I/F rsp Return Start Master I/F >Slave l/F tbsyp Transaction Busy Master I/F >Slave I/F uaddr#midp[5:0] Upper Address/Master ID Master I/F >Slave I/F laddr#datap[15:0] Lower Address/Data Master I/F >Slave I/F rd#not#wr Read(H)/Write(L) Master I/F >Slave I/F errorp Error Master I/F >Slave I/F srdyp Slave Ready Slave I/F>Master I/F 以下に各信号について説明する。 tsp トランザクションStart Master I/F >Slave I/F マスタインターフェースは通信相手のスレーブインター
フェースからのsrdypがアサートされているのを確認し
て１サイクル間アサートを行ない、コマンドトランザク
ションをスタートする。マスタは次のトランザクション
をtbsypがHighの状態を検出後、開始することができ
る。すなわち、トランザクション聞け少なくとも必ず１
サイクル存在することになる。 rsp Return Start Master I/F >Slave I/F スレーブモジュールからのリターントランザクションを
開始する信号。スレーブモジュールはライトが終了する
か、リードデータの準備ができたら本信号をアサート
し、リターントランザクションを開始する。アサートの
条件はtspと同じ。

【００１６】 tbsyp Transaction Busy Master I/F >Slave I/F コマンド／リターントランザクションが行われている間
アサートされる。トランザクションは３サイクルを要す
るので、常に３サイクル間アサートされる。本信号がデ
ィアサートされている時は通信経路はアイドル状態にあ
る。 uaddr#midp[5:0] Upper Address/Master ID Master I/F>Slave I/F Upper Address とMasterID(MID)のマルチプレックス信
号。

【００１７】1beat目にUpper Address、2beat目にMaster
ID が入る。3beat目はDon't Care。

【００１８】1beat目のUpper Address の際はAddress[2
3:18]が入る。

【００１９】2beat目のMaster ID の際はuaddr#midp[3:
0]にMID[3:0]が入る。上位2bitはDon't Care。

【００２０】MIDはシーケンスにはまったく影響がない。
各スレーブモジュールは単にマスタインターフェースか
ら受け取ったMIDを次ヘフォワードするだけである。

【００２１】 1addr#datap[15:0] Lower Address / Data Master I/F>Slave I/F Lower Address とDataのマルチブレックス信号。

【００２２】1beat目にLower Address、2beat目にDataの
MSB側の16bit、3beat目にDataのLSB側の16bitが入る。

【００２３】1beat目のLower Address の際はAddress[1
7:2]が入る。

【００２４】2beat目のDataの際はData[31:16]が入る。

【００２５】3beat目のDataの際はData[15:0]が入る。

【００２６】 rd#not#wr Read(H)/Write(L) Master I/F >Slave I/F 転送のリード／ライトを示す。

【００２７】tbsypがアサートされている間アサートさ
れる。その期間は変更してはならない。 High : リード Low : ライト errorp Error Master I/F >Slave I/F エラーをマスタモジュールに通知する。エラーが発生し
た場合、スレーブモジュールはリターントランザクショ
ン時にtbsypがアサートされている間本信号をアサート
する。

【００２８】 srdyp Slave Ready Slave I/F>Master I/F トランザクションを受け取る側のスレーブインターフェ
ースがトランザクションを送る側のマスタインターフェ
ースからのトランザクションを受け取る準備ができてい
ることを示す。本信号がアサートされていれば、マスタ
インターフェースはいつでもトランザクションを始める
ことができ、スレーブインターフェースは必ずそのトラ
ンザクションを受け取らなければならない。

【００２９】srdypはトランザクションを受け取ると、
一旦ディアサートされる。スレーブモジュールはコマン
ドトランザクションをデコードし、自分の範囲のアドレ
スにヒットした場合には、srdypをそのままディアサー
トし続け、次のトランザクションの受信を防がなければ
ならない。

【００３０】ヒットしなかった場合で、受け取ったトラ
ンザクションを次のモジュールヘフォワードできた場合
にはsrdypをアサートし、次のトランザクションを受け
取る準備をする。デコードはコマンドトランザクション
中に終えるのが望ましい。ヒットした場合はリターント
ランザクションを発行後、srdypを再びアサートする。

【００３１】以上の信号は通信経路１〜ｎ＋１で共通で
あり、それぞれの通信経路での信号名は、信号名の最後
に０〜ｎの番号が追加され、以下のようになる。

【００３２】通信経路１の信号 tsp0,rsp0,tbsyp0,uaddr#midp0[5:0],1addr-datap0[15:
01,rd-not-wr0,errorp0,srdypo 通信経路２の信号 tsp1,rsp1,tbsyp1,uaddr#midp1[5:0],Iaddr-datap1[15:
01,rd#not-wr1,errorp1,srdyp 1 通信経路３の信号 tsp2,rsp2,tbsyp2,uaddr-midp2[5:0],1addr#datap2[15:
01,rd#not#wr2,errorp2,srdyp2 通信経路４の信号 tsp3,rsp3,tbsyp3,uaddr-midp3[5:0],Iaddr-datap3[15:
0],rd-not-wr3,errorp3,srdyp3 ライト及びリードのコマンドトランザクションはマスタ
モジュールが発行し、各スレーブモジュールはそれを次
のスレーブモジュールにフォワードしていく。スレーブ
モジュールは受け取ったコマンドトランザクションは自
分に対するアクセスであるないに関わらず次のスレーブ
モジュールにフォワードするので、コマンドトランザク
ションは最終的にマスタモジュールに戻ってくる。

【００３３】スレーブモジュールはコマンドトランザク
ションをフォワードするのと同時にアドレスをデコード
し、自分のアドレスにヒットしていればそれ以降のコマ
ンドトランザクションの受信を行わず、自分が管理する
レジスタに対してライトあるいはリード作業を行う。そ
れが終了すると、スレーブモジュールはリターントラン
ザクションを発行する。

【００３４】このリターントランザクションもそれ以降
の各スレーブモジュールによりフォワードされ、最終的
にマスタモジュールに到達する。リターントランザクシ
ョンを発行したスレーブモジュールは一時ストップして
いたコマンドトランザクションの受信を再開する。

【００３５】マスタモジュールはコマンドトランザクシ
ョンを発行すると、必ずそのコマンドトランザクション
と、そのコマンドトランザクションに対するリターント
ランザクションを受け取ることを期待している。複数の
コマンドトランザクションを発行した時にも、マスタモ
ジュールは必ずコマンドトランザクションとリターント
ランザクションを交互に受け取るはずである。

【００３６】コマンドトランザクションのアドレスにエ
ラーがあり、どのスレーブモジュールも反応しなかった
ときには、マスタモジュールにリターントランザクショ
ンが戻ってこない。これにより、マスタモジュールはコ
マンドトランザクションにエラーがあったことを知るこ
とができる。

【００３７】コマンドトランザクションは最初マスタモ
ジュールが発行する。スレーブモジュールはそれを受け
取り即座に後のスレーブモジュールにフォワードする。
コマンドトランザクションの発行はtbsyp＝０、srdyp＝
１の時にのみ可能である。コマンドトランザクションは
最終的にマスタモジュールに到達する。

【００３８】スレーブモジュールはコマンドトランザク
ションをフォワードするのと同時にアドレスをデコード
する。ライト時にはライトデータがデータ信号に送られ
る。リード時には送られない。

【００３９】ライト／リードに関わらず、トランザクシ
ョンは３beatで行われる。１beat目はアドレスの転送、
２beat目はマスタＩＤとデータの転送、３beat目はデー
タの転送である。リード時にはデータ部分はDon't Care
である。

【００４０】スレーブモジュールはコマンドトランザク
ションを受け取り、自分のアドレスにヒットしていれば
それ以降のコマンドトランザクションの受信を一時スト
ップし、自分が管理するレジスタに対してライトあるい
はリード作業を行なう。それが終了すると、スレーブモ
ジュールはリターントランザクションを発行する。これ
はライト時にもリード時にも必ず発行される。

【００４１】リターントランザクションはそれ以降の各
スレーブモジュールにより無条件にフォワードされ、最
終的にマスタモジュールに到達する。リターントランザ
クションのアドレスでコ−ドは行われない。マスタモジ
ュールはこのリターントランザクションを受信すること
によってコマンドが正常に終了したと判断する。

【００４２】リード時のリターントランザクションには
リードデータが送られる。ライト時にはデータは送られ
ないマスタモジュールがエラーを検知しかつ直ちに処理
できない場合、errorpをtbsypと同じタイミングでアサ
ートしだコマンドトランザクションを発行する。errorp
がアサートされているコマンドトランザクションに対し
てはスレーブモジュールは反応してはならない。エラー
はコマンドトランザクションが叫びマスタモジュールに
戻ってきたタイミングで処理される。

【００４３】スレーブモジュールがエラーを検知した場
合、リターントランザクション発行時にerrorpをtbsyp
と同じタイミングでアサートする。アドレスエラーが発
生した場合は、コマンドトランザクションに対してどの
スレーブモジュールも反応しないことになる。よってリ
ターントランザクションは発生しない。これはマスタモ
ジュールが検知をする必要がある。マスタモジュールは
トランザクションの受信において、コマンドトランザク
ションを続けて受信した場合にエラーと判断できる。

【００４４】また、コマンドトランザクションを受信し
てからタイムアウトカウンタによりカウントを行ない、
ある一定時間の間にリターントランザクションを受信し
なかった場合にも同様にエラーと判断することができ
る。

【００４５】次にトランザクションのシーケンスについ
て詳しく説明する。

【００４６】図６にはコマンドトランザクションのシー
ケンスを示す。サイクル１で通信経路がアイドル状態
（tbsyp=Low）でスレーブインターフェースがレディ状
態（srdyp=High）なので、マスタインターフェースはサ
イクル２でtspをHighにアサートしてコマンドトランザ
クションを開始することができる。このコマンドはライ
トであるのでｒd#not#wrをLowにアサートする。スレー
ブインターフェースはtspのアサートによりコマンドト
ランザクションの開始を検出し、サイクル３でsrdypをL
owにディアサートする。

【００４７】srdypのディアサートのタイミングは、続
けてコマンドトランザクションが発行されるのを防ぐた
めなので、トランザクションが終了するまでであればい
つでもかまわない。

【００４８】uaddr#midp[5:0]、laddr#datap[15:0]には
１ビート目から３ビート目までそれぞれ決められたアド
レス、マスタＩＤ、ライトデータが乗せられている。サ
イクル４でコマンドトランザクションは終了し、サイク
ル５でtbsypがLowにディアサートされ、通信経路はアイ
ドル状態に戻っている。

【００４９】サイクル９ではsrdypがHighにアサートさ
れ、スレーブインターフェースが再度レディ状態に戻っ
ている。これを検出してマスタインターフェースはサイ
クル１０でtspをHighにアサートし、リードコマンドト
ランザクションを開始している。ここではリードなの
で、rd#not#wrはHighにアサートされている。また、laddr#
datap[15:0]の２ビート目と３ビート目にはデータが乗
せられていない。

【００５０】図７はマスタモジュールから発行されたラ
イトコマンドトランザクションを、通信経路１から受け
たスレーブモジュール１が、ライトコマンドトランザク
ションを通信経路２にフォワードし、リターントランザ
クションを通信経路２に発行する際のシーケンスを示し
ている。

【００５１】前述した通信経路１でのライトコマンドト
ランザクションのシーケンスは前述したとおりである。
スレーブモジュール１は通信経路１から送られてくるト
ランザクションを通信経路２ヘフォワードする。通信経
路２のsrdyp1がHighにアサートされている場合、トラン
ザクションは１サイクルのディレイで通信経路２ヘフォ
ワードされる。

【００５２】スレーブモジュール１は、srdyp０をディ
アサートして次のトランザクションの受信を防いでいる
間に、アドレスのデコードを行い、自分に対するアクセ
スでなければ、srdyp０をアサートして次のトランザク
ションを受け付ければよい。

【００５３】スレーブモジュール１がトランザクション
を受信することができない場合は通信経路２のsrdyp1が
Lowにディアサートされている。この場合はスレーブモ
ジュール１は受信したトランザクションをフォワードす
ることができないため、内部のバッファにトランザクシ
ョンを格納し、srdyp１がアサートされた時点であらた
めてフォワードすることになる。

【００５４】図８の場合は１サイクルのディレイでコマ
ンドトランザクションがフォワードされている。また、
デコードの結果、自分に対するアクセスであったので、
srdyp０をディアサートしたまま、リターントランザク
ションを通信経路１に発行している。

【００５５】サイクル９で通信経路２がアイドル状態で
スレーブモジュール２がレディ状態なので、スレーブモ
ジュール１はサイクル１０でrspをHighにアサートし、
リターントランザクションを開始する。シーケンスはコ
マンドトランザクションと同じで、tspをアサートする
ところをrspをアサートするというところが異なる。ま
た、ライトコマンドに対するリターントランザクション
ではデータを乗せる部分はDon't Careでよい。

【００５６】このようにして発行されたリターントラン
ザクションはコマンドトランザクションと同様に通信経
路を次々にフォワードされてゆき、最終的にマスタモジ
ュールヘ戻る。各スレーブモジュールはリターントラン
ザクションを受信した場合はアドレスのデコードを行な
わず、ヒットしなかったコマンドトランザクションと同
様に次の通信経路にフォワードされ以上のようにマスタ
モジュールから発行されたコマンドトランザクション
は、ターゲツトとなるスレーブモジュールでリターント
ランザクションが発行され、マスタモジュールに戻って
くる時には必ずコマンドトランザクションの後にリター
ントランザクションも続けて送られてくる。

【００５７】マスタモジュールはコマンドトランザクシ
ョンを発行した後、そのコマンドトランザクションとリ
ターントランザクションが戻ってくる前に、次のコマン
ドトランザクションを発行することが可能である。これ
により、リング内にパイプライン的にトランザクション
を発行することが可能になる。

【００５８】図８はマスタモジュールから発行されたリ
ードコマンドトランザクションを、通信経路１から受け
たスレーブモジュール１が、リードコマンドトランザク
ションを通信経路２にフォワードし、リターントランザ
クションを通信経路２に発行する際のシーケンスを示し
ている。

【００５９】シーケンス的にはライトコマンドトランザ
クションとほとんど同じである。rd#not#wrが反転する
ことと、リードコマンドトランザクションのデータ部が
Don'tCareとなり、リターントランザクションのデータ
部にはリードデータが乗せられるということが異なるだ
けである。

【００６０】

【発明が解決しようとする課題】しかしながら、このよ
うに各モジュール間をリング状に結合する構成では、デ
ータの書き込みについてはマスタモジュールから連続し
て発行できパイプライン的に実行することができるが、
データの読み出しの場合は、一般にプロセッサが読み出
しデータを受け取るまでストールするため、リング内に
同時に存在するリードトランザクションは唯一つのみに
制限されてしまう。このリードトランザクションのレイ
テンシはトランザクションがリングを一周する時間で制
限されるため、ＬＳＩが大規模化し内蔵されるモジュー
ルが多くなる程長くなってしまう。このとき、モジュー
ルに対ずるリードが多数生じた場合、プロセッサがスト
ールする時間が増大レ吐能に影響を与えてしまうという
問題がある。

【００６１】本発明はこのような状況に鑑みなされたも
ので、各モジュール間をリング状に結合する構成におい
ても、ライトトランザクションと同様、複数のリードト
ランザクションがリング内に同時に存在し得るように
し、モジュールヘのリードが多数生じる場合にもプロセ
ッサのストール時間を抑え性能を向上させることを目的
とする。

【００６２】

【課題を解決するための手段】本出願に係る発明は、プ
ロセッサが各モジュール内のデータを読み出す際に、前
記マスタモジュールの書きこみによって読み出しアドレ
スを指示し、その後データを読み出すようにトランザク
ションを分割し、読み出し時のパイプライン動作を可能
にする。

【００６３】

【発明の実施の形態】本発明の実施の形態について図面
を参照して説明する。

【００６４】本発明においては図１に示すが如く前記マ
スタモジュール内に複数のレジスタを設け、プロセッサ
は該レジスタに対し読み出しアドレスを書きこみ、マス
タモジュールはこのレジスタヘの書きこみを検出し、レ
ジスタに格納されたアドレスに基づきデータを読み出す
ためのリードトランザクションをリング上で起動し、そ
の結果読み出されたデータを該レジスタに書きこむ。こ
のときこのレジスタが有効な読み出しデータを保持する
ことを示すフラグをセットする。

【００６５】（実施例）上記した本発明の実施の形態に
ついて更に詳細に説明すべく、本発明の一実施例につい
て、図面を参照して詳細に説明する。

【００６６】図１は本発明の一実施例の形態の構成を説
明する図である。図５との対比のため、同一の構成要素
には番号に'を付けて示している。図１が図５と異なる
点は、マスタモジュール２００'内にレジスタ３００を
備えることである。図１０はレジスタ３００の内容をよ
り詳しく説明するための図である。

【００６７】レジスタ３００は８本のレジスタ４０１〜
４０８から成りその各々に独立したアドレスが付与され
ている。本実施例においては１６進１ｄ００＿００００
番地から１６進１ｄ００＿００１ｃ番地である。同様に
モジュール１〜ｎはそれぞれ１６連１ｄ００＿１００
０，１ｄ００＿２０００，‥‥，１ｄ００＿００００＋
１０００×ｎ番地から始まるアドレス範囲が割り振られ
ている。

【００６８】先ずライトの場合を示す。図１１はプロセ
ッサがモジュール８内の１６進１ｄ００＿８０３０番地
から１６進１ｄ００＿８０３ｃ番地まで連続して４ワー
ドのデータをライトする場合のタイミングチャートであ
る。

【００６９】先ずプロセッサからアドレス１ｄ００＿８
０３０が出力される。マスタモジュールはこのアドレス
をデコードしリング内のモジュールに割り当てられたア
ドレス範囲であることを検知すると、リング上でライト
コマンドトランザクションを起動する。このライトコマ
ンドトランザクションはモジュール１〜７で中継された
後、７クロックサイクルの遅延でモジュール８に到達す
る。モジュール８はコマンドトランザクションのアドレ
スフィールドをデコードし自モジュールに対するコマン
ドであることを検知するとアドレス１ｄ００＿８０３０
番地が割り当てられた自モジュール内のレジスタにライ
トコマンドトランザクションのデータフィールドに格納
されていたデータを書きこむ。この間にもプロセッサは
次のアドレス１ｄ００＿８０３４番地に対するライトを
完了している。

【００７０】マスタモジュールはこのアドレスをデコー
ドし再度リング内のモジュールに割り当てられたアドレ
ス範囲であることを検知すると、リング上でライトコマ
ンドトランザクションを再び起動する。このライトコマ
ンドトランザクションはモジュール１〜７で中継された
後、７クロックサイクルの遅延でモジュール８に到達す
る。

【００７１】モジュール８はコマンドトランザクション
のアドレスフィールドをデコードし自モジュールに対す
るコマンドであることを検知するとアドレス１ｄ００＿
８０３４番地が割り当てられた自モジュール内のレジス
タにライトコマンドトランザクションのデータフィール
ドに格納されていたデータを書きこむ。このようにして
５クロック毎に１つのレジスタにデータを書きこむこと
ができ、かつプロセッサはそれ以上持たされることがな
いため、プロセッサから見ると合計２０クロックサイク
ルで連続する４ワードの書きこみが終了する。

【００７２】次にリードの場合を示す。図１２はプロセ
ッサがモジュール８内の１６連１ｄ００＿８０３０番地
から１６連１ｄ００＿８０３ｃ番地まで連続して４ワー
ドのデータをリードする場合のタイミングチャートであ
る。ライトの場合と異なり、プロセッサは先ずアドレス
１ｄ００＿００００番地に対しデータとして１ｄ００＿
８０３０を書きこむ。マスタモジュールはこのアドレス
をデコードし自モジュール内のレジスタ４０１に割り当
てられたアドレスであることを検知すると、当該レジス
タ４０１にこの値１ｄ００＿８０３０を格納する。

【００７３】次いでこのレジスタの有効フラグ４１１を
クリアし、リング上でアドレス１ｄ００＿８０３０番地
に対するリードコマンドトランザクションを起動する。
このリードコマンドトランザクションはモジュール１〜
７で中継された後、７クロックサイクルの遅延でモジュ
ール８に到達する。モジュール８は該コマンドトランザ
クションのアドレスフィールドをデコードし自モジュー
ルに対するコマンドであることを検知するとアドレス１
ｄ００＿８０３０番地が割り当てられた自モジュール内
のレジスタに保持しているデータをリターントランザク
ションの所定のフィールドにセットしリング上に送出す
る。

【００７４】このリターントランザクションはｎ−７ク
ロックサイクルの遅延後マスタモジュールに連する。マ
スタモジュールはこのリターントランザクションを受け
取ると１ｄ００＿００００番地に割り当てられたレジス
タ４０１にリターントランザクション中の読み出しデー
タを格納し、このレジスタの有効フラグ４１１をセット
する。この間にもプロセッサは続くアドレス１ｄ００＿
８０３４番地〜１ｄ００＿８０３ｃ番地のデータを読み
出すため、それぞれ１ｄ００＿０００４番地〜１ｄ００
＿０００ｃ番地にデータ１ｄ００＿８０３４〜１ｄ００
＿８０３ｃを連続してライトする。

【００７５】マスタモジュールはプロセッサからのそれ
ぞれのライトに対し、自モジュール内の対応するレジス
タ４０２〜４０４に各読み出しアドレスを格納し、リン
グ上でそれぞれのリードコマンドトランザクションを起
動する。そして順次返ってくるリターントランザクショ
ンを受け取り、対応するレジスタにリターントランザク
ション中の読み出しデータを格納し、そのレジスタの有
効フラグをセットする。

【００７６】その後、プロセッサはアドレス１ｄ００＿
００００番地〜１ｄ００＿０００ｃ番地を読み出すこと
により、所望のアドレス１ｄ００＿８０３０番地〜１ｄ
００＿８０３ｃ番地のデータを得ることができる。

【００７７】図１２においては、プロセッサが１ｄ００
＿００００番地をリードしたタイミングではまだリター
ントランザクションは返っておらず従ってこのレジスタ
４０１の有効フラグ４１１はセットされていない。この
ためマスタモジュールはプロセッサに対しレディ信号を
アサートしない。

【００７８】ｘｘクロックサイクル後、リターントラン
ザクションがマスタモジュールに到達し、該レジスタの
有効フラグがセットされると、マスタモジュールはプロ
セッサに対しレディ信号をアサートすると共にリードデ
ータとしてリターントランザクション中の読み出しデー
タを渡す。

【００７９】その後プロセッサが残りのアドレス１ｄ０
０＿０００４番地〜１ｄ００＿０００ｃ番地を読み出す
タイミングの各々では対応するリターントランザクショ
ンがマスタモジュールに到連しており対応する有効フラ
グ４１２〜４１４がセットされているため、マスタモジ
ュールはプロセッサに対し直ちにレディ信号をアサート
するとともに対応するレジスタに格納されている読み出
しデータを渡す。

【００８０】図２は本発明のもう一つの実施例の形態の
構成を説明する図である。図１と同様、図５との対比の
ため、同一の構成要素には番号に"を付けて示してい
る。

【００８１】図２が図５と異なる点は、マスタモジュー
ル２００"内にレジスタ３００'を備えることである。更
に図１に比し有効フラグレジスタ３１０を持つ。図１３
はレジスタ３００'の内容および有効フラグレジスタ３
１０の内容をより詳しく説明するための図である。レジ
スタ３００'は８本のレジスタ５０１〜５０８から成り
その各々に独立したアドレスが付与されている。本実施
例においては１６連１ｄ００＿００００番地から１６連
１ｄ００＿００１ｃ番地である。また有効フラグレジス
タ５２０は有効フラグレジスタ３１０と同一であり本実
施例においてはアドレス１ｄ００＿００２０番地が割り
当てられている。

【００８２】同様にモジュール１〜ｎはそれぞれ１６連
１ｄ００＿１０００，１ｄ００＿２０００，・・・・・・，１
ｄ００＿００００＋１０００×ｎ番地から始まるアドレ
ス範囲が割り振られている。

【００８３】ライトの場合は前述の実施例と同様であ
る。次にリードの場合を示す。

【００８４】図１４はプロセッサがモジュール８内の１
６進１ｄ００＿８０３０番地から１６進１ｄ００＿８０
３ｃ番地まで連続して４ワードのデータをリードする場
合のタイミングチャートである。ライトの場合と異な
り、プロセッサは先ずアドレス１ｄ００＿００００番地
に対しデータとして１ｄ００＿８０３０を書きこむ。マ
スタモジュールはこのアドレスをデコードし自モジュー
ル内のレジスタ５０１に割り当てられたアドレスである
ことを検知すると、当該レジスタ５０１にこの値１ｄ０
０＿８０３０を格納する。

【００８５】次いでこのレジスタの有効フラグ５１１を
クリアし、リング上でアドレス１ｄ００＿８０３０番地
に対するリードコマンドトランザクションを起動する。
このリードコマンドトランザクションはモジュール１〜
７で中継された後、７クロックサイクルの遅延でモジュ
ール８に到達する。モジュール８は該コマンドトランザ
クションのアドレスフィールドをデコードし自モジュー
ルに対するコマンドであることを検知するとアドレス１
ｄ００＿８０３０番地が割り当てられた自モジュール内
のレジスタに保持しているデータをリターントランザク
ションの所定のフィールドにセットしリング上に送出す
る。

【００８６】このリターントランザクションはｎ−７ク
ロックサイクルの遅延後マスタモジュールに連する。マ
スタモジュールはこのリターントランザクションを受け
取ると１ｄ００＿０００番地に割り当てられたレジスタ
５０１にリターントランザクション中の読み出しデータ
を格納し、このレジスタの有効フラグ５１１をセットす
る。この間にもプロセッサは続くアドレス１ｄ００＿８
０３４番地〜１ｄ００＿８０３ｃ番地のデータを読み出
すため、それぞれ１ｄ００＿０００４番地〜１ｄ００＿
０００ｃ番地にデータ１ｄ００＿８０３４〜１ｄ００＿
８０３ｃを連続してライトする。マスタモジュールはプ
ロセッサからのそれぞれのライトに対し、自モジュール
内の対応するレジスタ５０２〜５０４に各読み出しアド
レスを格納し、リング上でそれぞれのリードコマンドト
ランザクションを起動する。

【００８７】そして順次返ってくるリターントランザク
ションを受け取り、対応するレジスタ５０２〜５０４に
リターントランザクション中の読み出しデータを格納
し、そのレジスタの有効フラグ５１２〜５１４をセット
する。

【００８８】プロセッサはアドレス１ｄ００＿００２０
番地を繰り返し読み出し、いづれかの有効フラグがセッ
トされていることが分かった時点で、そのフラグに対応
するレジスタの割り当てられたアドレスをリードするこ
とで、所望のアドレスのデータを得ることができる。

【００８９】図１４においては、プロセッサが１ｄ００
＿０２０番地をリードしたタイミングで既に４つのレジ
スタ５０１〜５０４の有効フラグ５１１〜５１４が全て
セットされている。よって、その後プロセッサはアドレ
ス１ｄ００＿００００番地〜１ｄ００＿０００ｃ番地を
連続して読み出すことでアドレス１ｄ００＿８０３０番
地〜１ｄ００＿８０３ｃ番地のデータを得ることができ
る。

【００９０】以上において、本発明が特定の実施例に関
して図示されかつ説明されたが、さらに他の修正および
改善が可能であることは言うまでも無い。例えば、ここ
に述べた通信経路の信号は、他の名称を持つが同じ基本
的な機能を果すものとすることができる。各信号のヒッ
ト幅、アドレス範囲、および他の値は設計に応じて変え
ることができる。任意の数のスレーブモジュールをリン
グに接続することができる。

【００９１】本実施例においては、プロセッサが読み出
しアドレスを書きこむレジスタと読み出されたデータが
格納されるレジスタが同一のものである場合を説明した
が、もちろんこれらは物理的・論理的に別個のレジスタ
であってもよいし、論理的に記憶できる手段であれば何
でも良く物理的なレジスタである必要も無い。

【００９２】本実施例においてはリング上でのリードト
ランザクションが完了しレジスタに有効な値が格納され
ている状態を有効フラグによって判別しているが、もち
ろんその他どのような手段によって有効・無効の２つの
状態の区別を行っても構わないし、複数のレジスタの状
態をまとめて判別してもよい。

【００９３】本実施例ではコマンドトランザクションと
リターントランザクションが交互にマスタモジュールに
到達することを基本としているが、もちろんリード時の
みリターントランザクションが返るようにしても良い
し、またコマンドトランザクションは目的のモジュール
まで到達すればそれ以降リング上で転送されないような
通信手段を選択したとしても本発明が同様に適用できる
ことは言うまでもない。

【００９４】本実施例では、システム中に１つのプロセ
ッサが存在する場合を説明したが、もちろん複数のプロ
セッサが存在しても本発明が適用できることは言うまで
もない。

【００９５】各モジュールを接続するデータ転送用のシ
ステムバスは１つのバスで各モジュールを接続している
必要はなく、間にバスブリッジを介して階層化されてい
てもよく、また、個別のバスで分離されて接続されてい
てもよい。さらには、接続の形態として、マルチプレッ
クスバス、スター接続、クロスバスイッチ等どのような
形状で接続されていてもかまわない。また、システム内
にマスクが１つしか存在しないような場合、本発明のリ
ング接続をレジスタアクセス用に限らず、システムバス
の代わりとしてすべての通信に利用することも可能であ
る。

【００９６】したがって、本発明は示された特宝の形式
に限定されるものではなく、かつ添付の特許請求の範囲
において本発明の精神および範囲から離れることのない
全ての修正をカバーすることを考えていることが理解さ
れるべきである。

【００９７】

【発明の効果】以上説明したように、本発明によれば、
ＬＳＩ内の複数のモジュールをリング状に接続して通信
を行なう場合において、ライトトランザクションと同様
にリードトランザクションもリング上に複数存在させる
ことができ、それによりリードトランザクションの平均
遅延時間を低減し、プロセッサがリードトランザクショ
ンが完了するまでストールする時間を減少させることに
より性能を向上することができる。

【図面の簡単な説明】

【図１】 本発明の実施の一形態の構成を示すブロック
図

【図２】 本発明の実施の別の一形態の構成を示すブロ
ック図

【図３】 システムバスにより各モジュール間を接続す
る従来例のブロック図

【図４】 データアクセス用のバスとは別にレジスタア
クセス用の専用バスを設ける従来のシステムのブロック
図

【図５】 データアクセス用のバスとは別にレジスタア
クセス用のリング接続を設ける従来のシステムのブロッ
ク図

【図６】 図５のシステムからレジスタアクセスリング
の部分を抽出した図

【図７】 コマンドトランザクションのシーケンス

【図８】 マスタモジュールから発行されたライトコマ
ンドトランザクションを、通信経路１から受けたスレー
ブモジュール１が、ライトコマンドトランザクションを
通信経路２にフォワードし、リターントランザクション
を通信経路２に発行する際のシーケンス

【図９】 マスタモジュールから発行されたリードコマ
ンドトランザクションを、通信経路１から受けたスレー
ブモジュール１が、リードコマンドトランザクションを
通信経路２にフォワードし、リターントランザクション
を通信経路２に発行する際のシーケンス

【図１０】 図１においてマスタモジュール２００'に
内蔵されたレジスタを説明する図

【図１１】 本発明の一実施例におけるライト時のタイ
ミング例を示す図

【図１２】 本発明の一実施例におけるリード時のタイ
ミング例を示す図

【図１３】 図２においてマスタモジュール２００"に
内蔵されたレジスタを説明する図

【図１４】 本発明の別の一実施例におけるリード時の
タイミング例を示す図

【符号の説明】

１００ プロセッサ １０１ システムバスブリッジ １０２ レジスタアクセスされる対象であるスレーブモ
ジュール１ １０３ レジスタアクセスされる対象であるスレーブモ
ジュール２ １０４ レジスタアクセスされる対象であるスレーブモ
ジュールｎ １０５ メモリコントローラ １０６ システムメモリ １１０ ＬＳＩ内の各モジュールを接続するシステムバ
ス １１１ 各モジュールをリング状に接続するレジスタア
クセスリング ２００、２００'、２００" レジスタアクセスリングの
マスクとなるマスタモジュール ２０１、２０１'、２０１" レジスタアクセスリングの
スレーブとなるスレーブモジュール１ ２０２、２０２'、２０２" レジスタアクセスリングの
スレーブとなるスレーブモジュール２ ２０３、２０３'、２０２" レジスタアクセスリングの
スレーブとなるスレーブモジュール ３００ マスタモジュール２００'に内蔵されるレジス
タ ３００' マスタモジュール２００"に内蔵されるレジス
タ ３１０ マスタモジュール２００"に内蔵される有効フ
ラグレジスタ ４０１〜４０８ マスタモジュール２００'に内蔵され
るレジスタ ４１１〜４１８ マスタモジュール２００'に内蔵され
るレジスタの有効フラグ ５０１〜５０８ マスタモジュール２００"に内蔵され
るレジスタ ５１１〜５１８ マスタモジュール２００"に内蔵され
るレジスタの有効フラグ ５２０ マスタモジュール２００"に内蔵される有効フ
ラグレジスタ

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5B060 MB04 5B061 FF01 QQ02 RR03 5K031 AA04 CB07 DA02 DB10

Claims (6)

【特許請求の範囲】
1. 【請求項１】 ＬＳＩ内において複数のモジュールがリ
   ング状に接続され、 リングに接続するマスクインタフェースを持ちプロセッ
   サからの指令により前記リングにおけるトランザクショ
   ンを起動する１つのマスタモジュールと、 リング上で前に接続されているモジュールからトランザ
   クションを受け取るスレーブインターフェースと次に接
   続されるモジュールヘトランザクションを発行するマス
   タインターフェースとを持つ複数のスレーブモジュール
   とが存在し、 前記マスタモジュールは前記スレーブモジュールに対し
   アクセスを行なうため前記マスタインターフェースから
   コマンドトランザクションを発行する手段を持ち、 前記スレーブモジュールは、前記スレーブインターフェ
   ースから受け取った前記コマンドトランザクションに従
   って処理を行なぅモジュール間通信方法および装置にお
   いて、 前記マスタモジュールは前記プロセッサから前記スレー
   ブモジュールに対する読み出しアドレスの指示を受ける
   手段を備え、 前期読み出しアドレスを指示された結果、前記マスタイ
   ンターフェースより前記指示された読み出しアドレスか
   らデータを読み出すことを指示するコマンドトランザク
   ションを発行し、前記データ読み出しトランザクション
   の結果読み出されたデータを保持するレジスタを具備す
   るとともに、データの読み出しの完了を示すフラグを備
   え、 前記プロセッサは前記スレーブモジュールからデータを
   読み出す場合に、先ず前記マスタモジュールに対し読み
   出しアドレスを書き込みによって指示し、その後前記レ
   ジスタからデータを読み出すことを特徴とするモジュー
   ル間通信方法および装置。
2. 【請求項２】 前記プロセッサは以前に前記マスタモジ
   ュールに対して指示したデータ読み出しが完了する前
   に、新たなデータ読み出し指示を出すことができること
   を特徴とする請求項１に記載のモジュール間通信方法お
   よび装置。
3. 【請求項３】 前記プロセッサによる前記マスタモジュ
   ールに対する前記データ読み出し指示は、前記プロセッ
   サが前記マスタモジュールの具備するレジスタに前記読
   み出しアドレス情報を書きこむことによって行われるこ
   とを特徴とする請求項１または２に記載のモジュール間
   通信方法および装置。
4. 【請求項４】 プロセッサが前記マスタモジュールの具
   備するレジスタからデータを読み出す際に、前記データ
   読み出しの完了を示すフラグがセットされていない場
   合、フラグがセットされるまでレジスタの読み出しを遅
   延させることを特徴とする請求項３に記載のモジュール
   間通信方法および装置。
5. 【請求項５】 前記データ読み出しの完了を示すフラグ
   は、前記マスタモジュールの具備する前記アドレス情報
   を書きこむレジスタないし別のレジスタを読み出すこと
   によりプロセッサから参照できることを特徴とする請求
   項３に記載のモジュール間通信方法および装置。
6. 【請求項６】 前記マスタモジュールの具備する前記レ
   ジスタが複数あることを特徴とする請求項１〜５のいず
   れかに記載のモジュール間通信方法および装置。