TWI460736B - 獨立連結與記憶庫選擇 - Google Patents

Description

獨立連結與記憶庫選擇

本發明係關於具有多個連結與多個記憶庫之記憶體系統。

本申請案主張2006年12月22日申請之美國申請案第11/643,850號的權利，此係2005年12月30日申請之名為「多獨立連結串列記憶體(Multiple Independent Link Serial Memory)」的美國專利申請案第11/324,023號的部份接續申請案，該案主張2005年9月30日申請之美國臨時申請案第60/722,368號的權利，上述兩案之全部內容以引用的方式併入本文中。

當前消費型電子裝置使用記憶體裝置。舉例而言，諸如數位相機、攜帶型數位助理、攜帶型音訊/視訊播放機及行動終端機之行動電子裝置不斷需要大量儲存記憶體(較佳為不斷增加容量及速度性能的非揮發性記憶體)。非揮發性記憶體及硬碟機係較佳的，因為資料在不存在電力之情形下得以保持，因此延長電池壽命。

雖然現有記憶體裝置以足以用於許多當前消費型電子裝置之速度操作，但該等記憶體裝置對於用於未來電子裝置及需要高資料速率之其他裝置而言係不足的。舉例而言，記錄高清晰度動態影像之行動多媒體裝置可能需要具有較之使用當前記憶體技術之記憶體模組較大之程式總處理能力的記憶體模組。不幸的是，在此等高頻下存在信號品質問題，此情形對記憶體之操作頻率設定實際限制。記憶體與 使用一組並列輸入/輸出(I/O)插腳之其他組件通信，該組並列輸入/輸出(I/O)插腳之數目係實施例特定的。該等I/O插腳接收命令指令及輸入資料並提供輸出資料。此通常已知為並列介面。高速操作可導致諸如串擾、信號偏斜及信號衰減之通信降級效應，舉例而言，此情形使信號品質降級。

為在系統板上併入較高密度及較快操作，存在兩種設計技術：串列互連組態及並列互連組態，例如，多點。此等設計技術可用於克服密度問題，而密度決定硬碟與記憶體系統之間的記憶體調換的成本及操作效率。然而，多點組態具有相對於串列互連組態的缺點。舉例而言，若多點記憶體系統中之點的數目增加，則由於每一插腳之負載效應，延遲時間亦增加，使得多點記憶體系統之總效能降級。此係歸因於記憶體裝置之線電阻器-電容器負載及插腳電容。諸如記憶體裝置之裝置中的串列連結可利用串列地接收所有位址、命令及資料之單個插腳輸入。該串列連結可提供串列互連組態以經由該組態來有效地控制命令位元、位址位元及資料位元。呈該組態之裝置可為記憶體裝置，例如，動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)及快閃記憶體。

提供用於具有多個記憶庫與多個連結之記憶體系統中之方法及系統。該系統允許自該等連結中之任一連結對該等記憶庫中之任一記憶庫進行讀取及寫入存取，但電路經提供以防止無效存取嘗試。當存在自多個連結對同一記憶庫 之同時或重疊之讀取或寫入存取時，存在無效存取嘗試。當存在自同一連結對多個記憶庫之同時或重疊之讀取或寫入存取時，存在無效存取嘗試。一些實施例之特徵在於共同電路，該電路用於針對每一連結來執行交換，藉此簡化製造。在該等實施例之狀況下，交換電路之每一執行個體經組態以便以反映其在總系統內之位置的特定方式起作用。

根據一廣泛態樣，本發明提供一種記憶體系統，其包含：複數個記憶庫；複數個連結控制器，每一連結控制器具有用於接收控制及資料之至少一輸入且具有用於輸出該資料之至少一輸出；用於每一記憶庫之第一交換邏輯，其用於接收每一連結控制器之該至少一輸出，及用於僅將該等連結控制器中之一者的該至少一輸出傳送至該記憶庫；用於每一連結控制器之第二交換邏輯，其用於接收每一記憶庫之輸出，及用於僅將該等記憶庫中之一者的該輸出傳送至該連結控制器；及交換器控制器邏輯，其用於控制該第一交換邏輯及該第二交換邏輯兩者之操作，以防止多個連結控制器對同一記憶庫之同時或重疊之存取，且用於防止同一連結控制器對多個記憶庫之同時或重疊之存取。

在一些實施例中，該第一交換邏輯包含用於該等連結控制器中之每一連結控制器之對應複數個輸出的複數個交換元件。

在一些實施例中，該第二交換邏輯包含用於接收來自該等記憶庫中之每一記憶庫之串列輸出的單個交換元件。

在一些實施例中，該複數個記憶庫由兩個記憶庫組成， 且該複數個連結控制器由兩個連結控制器組成。

在一些實施例中，該交換器控制器邏輯包含：用於每一記憶庫之各別交換器控制器。

在一些實施例中，該等交換器控制器具有大體相同之電路實施，其中每一交換器控制器包含：連結識別邏輯，其用於接收該交換器控制器應根據該交換器控制器在該系統中之複數個可能位置中的選定之位置來操作的指令。

在一些實施例中，該複數個記憶庫由第一記憶庫及第二記憶庫組成，且該交換器控制器邏輯係由第一連結控制器及第二連結控制器組成，且其中該交換器控制器在該系統中之複數個可能位置包含：一第一位置，其中該交換器控制器控制該第一記憶庫之第一交換邏輯且控制該第一連結控制器之第二交換邏輯；及一第二位置，其中該交換器控制器控制該第二記憶庫之第一交換邏輯且控制該第二連結控制器之第二交換邏輯。

在一些實施例中，該記憶體系統進一步包含：一輸入，其用於選擇單連結操作；其中，一旦經由該輸入而發布單連結操作，則該記憶體系統如同僅存在一連結控制器一樣而操作。

在一些實施例中，該記憶體系統進一步包含：無效檢查邏輯，其用於接收來自該等連結控制器中之每一連結控制器的記憶庫選擇輸出且用於判定是否存在同一連結控制器對多個記憶庫之同時或重疊之存取，且若存在，則產生無效信號。

在一些實施例中，每一交換器控制器進一步包含：一保 持電路，其用於在同一連結控制器對多個記憶庫之同時或重疊之存取之狀況下及在多個連結對同一記憶庫之同時或重疊之存取之狀況下保持先前控制輸出。

在一些實施例中，每一交換器控制器可操作以產生包含以下內容之輸出：連結記憶庫選擇信號，其用於選擇應傳送至該記憶庫的連結輸出；及記憶庫選擇信號，其用於選擇應傳送至該連結控制器的記憶庫輸出。

在一些實施例中，每一連結控制器包含：一輸入緩衝器，其用於接收傳入之命令及資料；串列至並列暫存器，其用於將傳入之命令及資料轉換為並列形式；及命令解譯器控制邏輯，其用於解譯傳入之命令。

在一些實施例中，每一連結控制器可操作以輸出用於該交換器控制器邏輯之記憶庫選擇信號。

根據另一廣泛態樣，本發明提供一種方法，其包含：接收複數個輸入；輸出複數個輸出；選擇性地將該複數個輸入上接收之信號傳送至複數個記憶庫之記憶庫輸入；選擇性地將自記憶庫輸出接收之信號傳送至該複數個輸出；及控制選擇性地將該複數個輸入上接收之信號傳送至記憶庫輸入及選擇性地將自記憶庫輸出接收之信號傳送至該複數個輸出，以防止自多個輸入對同一記憶庫之同時或重疊之存取，且防止自多個記憶庫對同一輸出之同時或重疊之輸出。

在一些實施例中，選擇性地將該複數個輸入上接收之信號傳送至複數個記憶庫之記憶庫輸入包含：針對自該複數個輸入中之給定輸入對該複數個記憶庫中之給定記憶庫的給定存取，連接該給定記憶庫以接收來自該給定輸入之信號。

在一些實施例中，該選擇性地將自記憶庫輸出接收之信號傳送至該複數個輸出之方法包含：針對給定記憶體記憶庫及給定記憶庫，連接給定記憶庫之該輸出以向該給定輸出發送信號。

在一些實施例中，該控制係由複數個相同交換器控制器執行，該方法進一步包含：組態將該複數個相同交換器控制器中之每一交換器控制器，以便以針對其在總記憶體系統中之位置的特定方式起作用。

在一些實施例中，該方法進一步包含：一旦出現無效存取嘗試，無論是自多個輸入對同一記憶庫之同時或重疊之存取還是自多個記憶庫對同一輸出之同時或重疊之輸出均包含，維持先前存取狀態。

在一些實施例中，該方法進一步包含：藉由檢驗形成該複數個輸入中之每一輸入之部分的記憶庫選擇信號來偵測無效存取嘗試。

在一些實施例中，該複數個輸入及該複數個輸出包含用於複數個連結控制器中之每一連結控制器之各別至少一輸入及各別至少一輸出。

多獨立串列連結(MISL)記憶體系統具有一組連結及一組記憶庫，且具有使得能夠自任何連結埠存取任何記憶庫的特徵。參看圖1，其展示兩個MISL記憶體系統之概念方塊圖。第一實例大體指示於30處且描繪雙埠組態。存在兩個連結，Link0 10及Link1 12，且存在兩個記憶庫，Bank0 18及Bank1 20。存在交換邏輯16，其用於互連該等連結10、12與該等記憶庫18、20。於14處指示控制邏輯。交換邏輯16可如24處所指示而將Link0 10與Bank0 18或Bank1 20中之任一者互連。類似地，交換邏輯16可如26處所指示而將Link1 12與Bank0 18或Bank1 20中之任一者互連。於32處指示單埠組態。此大體與雙埠組態30相同，不同之處在於未使用第二連結Link1 12。

為處理上述MISL之雙連結組態的狀況，提供電路，其確保兩個連結埠可存取兩個記憶庫以進行讀取及寫入操作以便防止無效存取情況，例如自兩個連結對一個記憶庫的同時存取。控制信號及資料使用由記憶庫位址及所存取之記憶庫的所存取之連結埠判定的路徑。

在所說明之實例中，存在兩個連結10、12及兩個記憶庫18、20。後續實例亦假設存在兩個記憶庫及兩個連結。然而，就比較一般的情形而言，存在任意複數個連結及任意複數個記憶庫。應瞭解，本文中所揭示之特徵之變更及修改可預期用於採用任一適當數目之連結及任一適當數目之記憶庫的實施例。

下文所述之本發明之實施例支援以下特徵：1.對自多個連結埠對同一記憶庫之同時存取的防止；2.作為可選特徵之單個連結存取；3.自連結控制至記憶庫控制區塊之短交換器路徑；4.用於每一連結控制區塊之相同邏輯實施例；5.當隨後自不同連結埠存取同一記憶庫時維持前一記 憶庫存取；及6.用於連結對記憶庫存取(寫入及控制信號)及記憶庫對連結存取(讀取資料)的獨立邏輯。

然而，應理解，某些實施例可能僅支援此等特徵中之子集。更一般而言，實施例可支援此等特徵中之任一數目之特徵。

圖2展示用對應於圖1之兩個連結、兩個記憶庫實例之若干交換器而進行之在連結與記憶庫之間的連接的實例。在此實例中，兩個記憶庫18、20經由在交換器控制器48、50之控制下的交換器40、42、44、46而連接至兩個獨立連結Link0 10及Link1 12。

圖2中所說明之連接包括以下用於控制之項：作為輸入而自Link0 10連接至交換器控制器48、50的控制輸入Bnk0<1:0>49，其用於充當記憶庫選擇控制；自交換器控制器48至交換器40之Lnk_is_Bnk0_ctrl_enable 53，其使來自Link0之控制、位址及資料能夠被施加至Bank0；自交換器控制器48至交換器40之Lnk_os_Bnk0_ctrl_enable 60，其使來自Link1之控制、位址及資料能夠被施加至Bank0；自交換器控制器48至交換器42之Lnk0_Bnk_slct<1:0>輸出64，此用於在自頁面緩衝器對Link0之連結邏輯區塊執行讀取相關操作時選擇記憶庫；作為輸入而自Link1 12連接至交換器控制器48、50的控 制輸入Bnk1<1:0>51，其用於充當記憶庫選擇控制；自交換器控制器50至交換器44之Lnk_is_Bnk1_ctrl_enable 63，其使來自Link1之控制、位址及資料能夠被施加至Bank1；自交換器控制器50至交換器44之Lnk_os_Bnk1_ctrl_enable 65，其使來自Link0之控制、位址及資料能夠被施加至Bank1；及自交換器控制器50至交換器46之Lnk1_Bnk_slct<1:0>輸出66，其用於在自頁面緩衝器對Link1之連結邏輯區塊執行讀取相關操作時選擇記憶庫；出於本說明書之目的，每一記憶庫具有一"內部"連結及一"外部"連結。對於此實施例而言，給定記憶庫之內部連結為具有相對於記憶庫之對應位置的連結，而外部連結為剩餘連結。因此，Bank0之內部連結為Link0，而Bank0之外部連結為Link1。Bank1之內部連結為Link1，而Bank1之外部連結為Link0。在以上標記機制中，"Lnk_is"指所謂的"內部連結"，而"Lnk_os"指所謂的"外部連結"。

交換器控制器48、50接收控制輸入49、51，且以防止連結/記憶庫存取之受禁組合的方式產生控制輸出Lnk_is_Bnk0_ctrl_enable 53、Lnk_os_Bnk0_ctrl_enable 60、Lnk0_Bnk_slct<1:0> 64、Lnk_is_Bnk1_ctrl_enable 63、Lnk_os_Bnk1_ctrl_enable 65、Lnk1_Bnk_slct<1:0> 66。具體言之，不允許兩個連結在重疊之時間間隔期間存取同一記憶庫，而交換器控制器48、50操作以防止此類存取。

圖2中所說明之資料連接包括以下用於讀取操作之資料路徑：被展示為連接至交換器42、46中之每一者之Bank0輸出60；此輸出可為並列輸出，例如，視特定設計而為4、8或16位元，其並列於在Link區塊中執行的轉換；或者，若Bank0中存在內建並列至串列轉換器以用於讀取存取，則此輸出可為串列輸出；本說明書之剩餘部分假定此輸出為8位元並列輸出；被展示為連接至交換器42、46中之每一者之Bank1輸出62；上述關於輸出60之類似註解適用於此輸出；連接67，其互連交換器42與Link0 10；及連接68，其互連交換器46與Link1 12。

圖2中所說明之連接包括以下用於控制及寫入操作之項：來自Link0 10之複數個輸出70，其各自連接至交換器40之各別交換元件及交換器44之各別交換元件；來自Link1 12之複數個輸出72，其各自連接至交換器40之各別交換元件及交換器44之各別交換元件；來自連接至Bank0 18之交換器40之每一交換元件的各別輸出，該等輸出集體指示於74處；及來自連接至Bank1 20之交換器44之每一交換元件的各別輸出，該等輸出集體指示於76處。

在操作中，在Link0 10及Link1 12處接收命令，且每一命令將與記憶庫中之一者相關聯。對於Link0 10，選定之 記憶庫指示於Bnk0<1：0>49處，且此被傳播至交換器控制器48、50，而對於Link1 12，選定之記憶庫指示於Bnk1<1：0>51處，且此亦被傳播至交換器控制器48、50。該等交換器控制器48、50操作以防止多個連結競爭同一記憶庫。並不導致多個連結競爭同一記憶庫之存取嘗試被稱為有效存取嘗試。以下進一步描述用於防止無效嘗試之詳細電路。

在一些實施例中，為了有效地在兩個記憶庫之間交換兩個連結而不存在因額外邏輯路徑導致之效能降級，資料轉移係在經由每一連結10、12中之指定暫存器之串列資料至並列轉換以產生該等組輸出70、72之後進行。將在下文中參看圖7來描述展示串列至並列轉換之詳細實施例的實例。

參看圖2，現將描述各種存取情形。下文所述之存取情形包括Link0對Bank0存取、Link0對Bank1存取、Link1對Bank1存取及Link1對Bank0存取。

在由Link0 10進行之有效存取嘗試期間，若選擇了Bank0 18，則交換器控制器48將控制交換器40，使得Link0之輸出70傳播至Bank0 18，藉此建立寫入資料路徑及控制路徑。交換器控制器48將控制交換器42，使得來自Bank0 18之輸出60沿輸出67而傳播至Link0 10，藉此建立讀取資料路徑。

在由Link0 10進行之有效存取嘗試期間，若選擇了Bank1 20，則交換器控制器48將控制交換器44，使得 Link0 10之輸出70傳播至Bank1，藉此建立寫入資料路徑及控制路徑。交換器控制器50將控制交換器42，使得來自Bank1 20之輸出62沿輸出67而傳播至Link0 10，藉此建立讀取資料路徑。

在由Link1 12進行之有效存取嘗試期間，若選擇了Bank1 20，則交換器控制器50將控制交換器44，使得Link1 12之輸出72傳播至Bank1 20，藉此建立寫入資料路徑及控制路徑。交換器控制器50將控制交換器46，使得來自Bank1 20之輸出62沿輸出68而傳播至Link1 12，藉此建立讀取資料路徑。

在由Link1 12進行之有效存取嘗試期間，若選擇了Bank0 18，則交換器控制器48將控制交換器40，使得Link1 12之輸出72傳播至Bank0，藉此建立寫入資料路徑及控制路徑。交換器控制器50將控制交換器46，使得來自Bank0 18之輸出60沿輸出68而傳播至Link1 12，藉此建立讀取資料路徑。

上述各種存取情形特定用於圖2中所示之實施例。應注意，若存在額外記憶庫及/或連結，則額外存取情形可為可能的。針對不同實施例，存取情形可不同。圖3至圖6將用於描述替代實施例之各種存取情形。在每一圖式中，展示先前論述之控制信號，即：用於Link0之Lnk0_Bank_slct<0>，用於每一Link0之Lnk0_Bank_slct<1>，用於Link1之Lnk1_Bank_slct<0>， 用於每一Link1之Lnk1_Bank_slct<1>，Lnk_is_Bnk0_ctrl_enable，Lnk_os_Bnk0_ctrl_enable，Lnk_is_Bnk1_ctrl_enable，及Lnk_os_Bnk1_ctrl_enable。

下文描述之各種存取情形包括Link0對Bank0存取、Link0對Bank1存取、Link1對Bank1存取及Link1對Bank0存取。

參看圖3，展示Link0對Bank0存取之另一實例。在Link0與Bank0之間的交換多工器中，僅涉及Link0控制信號。對於此實例，Link0對Bank0存取係內部操作，其不需要來自外部之任何信號。連結選擇Lnk_is_Bnk0_ctrl_enable經啟用以允許來自Link0之資料及控制輸入傳送至Bank0，且Lnk0_Bnk_slct<0>變遷至高位準狀態，藉此選擇Bank0進行讀取操作直至發布新的命令為止。

參看圖4，存在Bank1自Link1至link0之連接的交換，使得Lnk_os_Bnk1_ctrl_enable之高位準變遷在自SIP0(連結0埠)獲得記憶庫資訊後出現。替代Link1連接，Link0控制信號經由置放於Bank1與Link1之間的交換器而轉移至Bank1。Lnk_os_Bnk1_ctrl_enable變遷至高位準以使來自Link0之資料及控制輸入能夠被傳送至Bank1，且Lnk0_Bnk_slct<1>變遷至高位準以選擇Bank1進行讀取存取。

參看圖5，展示Link1對Bank1存取之另一實例。Link1及Bank1之狀況類似於參看圖3而描述之Link0及Bank0實例。 在不存在於Link0(Link1)與Bank1(Bank0)之間交換的控制及資料路徑的狀況下，置放於Bank1與Link1中間的所有交換器傳送資料並控制其至Bank1。Lnk_is_Bnk1_ctrl_enable變遷至高位準以使來自Link1之資料及控制輸入能夠被傳送至Bank1，且Lnk1_Bnk_slct<1>變遷至高位準以選擇Bank1進行讀取存取。

參看圖6，展示Link1對Bank0存取之另一實例。對於此實例，存在Bank0自Link0至link1之連接的交換，使得Lnk_os_Bnk0_ctrl_enable之高位準變遷在自SIP0(連結0埠)獲得記憶庫資訊後出現。替代Link0連接，Link1控制信號經由置放於Bank0與Link0之間的交換器而轉移至Bank0。Lnk_os_Bnk0_ctrl_enable變遷至高位準以使來自Link1之資料及控制輸入能夠被傳送至Bank0，且Lnk1_Bnk_slct<0>變遷至高位準以選擇Bank0進行讀取存取。

對於讀取操作之輸出結果，使用全域資料線<7：0>將資料自頁面緩衝器發送至Link1。Lnk_os_Bnk0_ctrl_enable變遷至高位準以使來自Link1之資料及控制輸入能夠被傳送至Bank0，且Lnk_bnk_slct<0>變遷至高位準以選擇Bank0進行讀取存取。

現參看圖7，將描述圖2之功能性中的一些的詳細實施例的實例。再次展示Link0 10、Link1 12、Bank0 18及Bank1 20。交換器40、44(個別交換元件展示於圖2中)將連結10、12與記憶庫18、20互連，且由交換器控制器48、50控制。Link0 10之輸出70連接至兩個交換器40、44，且Link1之輸 出72連接至兩個交換器40、44。在圖7之實例中，將來自Link0 10之控制輸出92輸入至交換器控制器48，且將來自Link1 12之控制輸出94輸入至交換器控制器50。Link0 10具有：輸入緩衝器80；串列資料俘獲暫存器82，其允許串列至並列轉換；及命令解譯器控制邏輯84。類似地，Link1 12具有輸入緩衝器86、串列資料俘獲暫存器88及命令解譯器控制邏輯90。

為捕獲來自串列輸入埠(SIP)(未圖示)之記憶庫位址並產生上述交換器控制信號，在命令發布之前，首先以裝置號碼(DN)輸入記憶庫位址以選擇哪一裝置(假定為串列互連之記憶體系統)。基於該記憶庫位址，每一連結將資料位元轉移至選定之記憶庫位址位元。在2記憶庫及2連結系統中，交換器邏輯延遲係不可忽視的。然而，歸因於暫存器82處之串列至並列轉換之間的時序裕度，當輸入資料被連續鎖存時，隱藏了延遲。命令解譯器控制邏輯84中之命令解碼係在鎖存記憶庫位址且產生交換器邏輯之相關控制信號之後進行，使得不會出現交換器控制信號與交換器之輸入資料之間的任何競態時序(race timing)問題。交換器邏輯可根據邏輯實施例而不同。在本文中描述之特定電路中，使用2輸入「反及」來執行多工功能。

當無時序差異地使用兩個連結時，不同連結應具有有效不同記憶庫存取。此係藉由圖8中之實例展示，其中在對兩個記憶庫之存取之間不存在時序差異。第一實例大體指示於800處。在此實例中，存在Link0對Bank0與Link1對 Bank1之有效同時存取，繼之以Link1對Bank0與Link0對Bank1之有效同時存取。第二實例大體指示於802處。在此實例中，存在Link1對Bank0與Link0對Bank1之有效同時存取，繼之以Link1對Bank1與Link0對Bank0之有效同時存取。當存在自兩個連結對同一記憶庫之同時存取時，出現另一無效存取狀態。圖9展示此無效存取之實例。在大體指示於900處之實例中，兩個連結同時嘗試存取Bank0。在大體指示於901處之實例中，兩個連結同時嘗試存取Bank1。

記憶庫係以啟動字線及位元線路徑之專用邏輯區塊實體分離。以靈活之連結與記憶庫連接達成獨立操作。根據如圖9中所示之兩個連結處的時序差異來作出有效及無效判定。若在同一記憶庫之連結操作的時序之間存在一些差異(亦即，並非如圖8之實例的狀況一樣為同時的)，則允許第一存取，且後續存取為無效的並被忽略。時序差異可因PVT(處理/電壓/溫度)而不同。在一些實施例中，使用至少2個週期之時序差異以確保來自任何連結輸入埠之第一輸入流的有效操作。時序差異為實施例特定的。

總而言之，當存在自兩個連結對同一記憶庫的連續存取時，第一存取為有效的，且第二存取為無效的。圖9展示此情形之實例，大體指示於902處。存在自Link1對Bank0之第一有效存取，繼之以自Link0對Bank0之稍後無效存取。

在圖10中，大體指示於101處的是交換器40或交換器44 中之單個交換元件的實例。交換元件101具有一第一「反及」閘100，該第一「反及」閘100接收輸入In_A且亦接收連結選擇信號lnk_is_Bnki_ctrl_enable(對於由交換器控制器48控制之交換器而言，i=0，且對於由交換器控制器50控制之交換元件而言，i=1)。交換元件101具有一第二「反及」閘102，該第二「反及」閘102接收來自Link1之輸入In_B且亦接收連結選擇信號Lnk_os_Bnki_ctrl_enable(對於由交換器控制器48控制之交換器而言，i=0，且對於由交換器控制器50控制之交換元件而言，i=1)。對於由交換器控制器48控制之交換元件而言，i=0，因此，In_A為來自Link0之輸入且In_B為來自Link1之輸入。對於由交換器控制器50控制之交換元件而言，i=1，因此，In_A為來自Link1之輸入且In_B為來自Link0之輸入。兩個「反及」閘100、102之輸出輸入至第三「反及」閘104，該第三「反及」閘104將該等輸出組合以產生交換器輸出out0 105。對於由交換器48控制之交換元件而言，out0 105係作為輸入而連接至Bank0。對於由交換器50控制之交換元件而言，out0 105係作為輸入而連接至Bank1。

在圖10中，大體指示於103處的是交換器42或交換器46中之單個交換元件的實例。交換元件103具有一第一「反及」閘110，該第一「反及」閘110接收來自Bank0之輸入Bank0_in且亦接收記憶庫選擇信號Lnk_Bnk_slct<0>。交換元件103具有一第二「反及」閘112，該第二「反及」閘112接收來自Bank1之Bank1_in且亦接收記憶庫選擇信號 Lnk_Bnk_slct<1>。對於由交換器控制器48控制之交換元件而言，Lnk0_Bnk_slct<1:0>與Link0相關。對於由交換器控制器50控制之交換元件而言，Lnk1_Bnk_slct<1:0>與Link1相關。兩個「反及」閘110、112之輸出輸入至第三「反及」閘114，該第三「反及」閘114將該等輸出組合以產生交換器輸出out0 115。對於交換器48而言，out0 115係作為輸入而連接至Link0。對於交換器50而言，out0 115係作為輸入而連接至Link1。

交換元件101、103被展示為具有特定邏輯組件。在其他實施例中，交換元件101、103具有替代邏輯組件，該等邏輯組件以組合形式達成類似功能性。交換元件101、103無需具有任何「反及」閘。其他實施例亦為可能的。

在一些實施例中，該系統具有一額外輸入，例如，一額外輸入插腳，其使得能夠針對用於所有連結之交換器控制邏輯來實施相同交換器控制器電路。此種輸入可用於識別交換器控制邏輯正對之起作用的連結。

出於說明link_id功能性的目的，在圖11A中於400處指示邏輯之概述。再次展示Link0 10、Link1 12、Bank0 18、Bank1 20及交換器42、44、46、48。交換器控制器48具有一連接至VSS之link_id，藉此選擇其以充當Link0 10之交換器控制器。交換器控制器48產生Lnk0_Bnk_slct<1:0>，且產生Lnk_is_Bnk0_ctrl_enable及Lnk_os_Bnk0_ctrl_enable。交換器控制器50具有一連接至VDD之link_id，藉此選擇其以充當Link1 12之交換器控制器。交換器控制器50產生 Lnk1_Bnk_slct<1:0>，且產生Lnk_os_Bnk1_ctrl_enable及Lnk_is_Bnk1_ctrl enable。

在一些實施例中，該系統具有一額外輸入，例如一額外輸入插腳，其允許在單連結組態與多連結組態之間進行選擇。在下文圖12中所包括之特定實例中，實施Single_link輸入。若使用單連結組態，則此插腳為高位準。對於多連結組態(在所說明之實例中為雙連結)而言，該插腳被設定為低位準。

出於說明記憶庫選擇互連的目的，在圖11B中於401處指示邏輯之實例。再次展示Link0 10、Link1 12、Bank0 18、Bank1 20及交換器42、44、46、48。如先前所描述，Link0輸出記憶庫選擇信號Bk0<1:0>49，而Link1輸出記憶庫選擇信號Bk1<1:0>51。每一交換器控制器48、50具有用於接收Bkb<1:0>及Bka<1:0>之輸入。'Bka<1:0>'及'Bkb<1:0>'之字尾'a'及'b'具有兩個不同連結之含義，且<1:0>為記憶庫號碼，其中<0>指代Bank0而<1>指代Bank1。此等輸入至Link0、Link1之記憶庫選擇輸出之連接係根據邏輯系統之位置來完成。具體而言，對於交換器控制器48(link0側)而言，Bka<1:0>=Bk0<1:0>且Bkb<1:0>=Bk1<1:0>。對於交換器控制器50(link1側)而言，顛倒連接，使得Bka<1:0>=Bk1<1:0>且Bkb<1:0>=Bk0<1:0>。

在圖12中展示交換器控制器之例示性實施例的詳圖。應理解，此實施例極其特定，僅用於例示性目的。所說明之特定實例經設計以允許其充當連接至記憶庫中之任一者/ 自記憶庫中之任一者連接之交換器的交換器控制器。大體指示於300處之電路產生四個控制信號lnk_is、lnk_os、bk_slct0及bk_slct1，其用於打開及關閉將連結連接至記憶庫的交換器。可用任何適當邏輯電路(例如，如圖10中所示具有2輸入「反及」閘之電路)來實施此等交換器。

連結識別邏輯305接收link_id輸入。舉例而言，若此邏輯系統包括於Link0區塊中，則為'0'，否則，為'1'。此邏輯允許電路300識別當交換器控制操作開始時包含自身的連結控制區塊。連結識別邏輯具有一反相器402，其經連接以接收link_id輸入。反相器402之輸出輸入至三輸入「反及」閘400中之一個輸入。「反及」閘400之其他輸入包括單個連結輸出slink_b及Bkb<0>。

在操作中，當電路300經組態以作為圖2之交換器控制器48而操作(link_id=0)時，輸出信號lnk_is及lnk_os充當交換器控制器48之Lnk_is_Bnk0_ctrl_enable及lnk_os_Bnk0_ctrl_enable，且另外兩個輸出bk_slct0及bk_slct1為交換器控制器48之Lnk0_Bnk_slct<1：0>信號。當電路300經組態以作為圖2之交換器控制器50而操作(link_id=1)時，兩個輸出信號lnk_is及lnk_os充當交換器控制器50之Lnk_is_Bnk1_ctrl_enable及Lnk_os_Bnk1_ctrl_enable，且另外兩個輸出bk_slct0及bk_slct1為控制器50之Lnk1_Bnk_slct<1：0>信號交換器。

該電路包括一第一無效檢查邏輯301。此邏輯經提供以防止同時經由一個連結進行的兩個記憶庫存取。該電路具 有：一第一「反及」閘370，其具有輸入Bka<0>及Bka<1>；及一第二「反及」閘372，其具有輸入Bkb<0>及Bkb<1>。該兩個「反及」閘370、372之輸出輸入至第三「反及」閘374，該第三「反及」閘374之輸出由一反相器反相以產生一invalid_b輸出。

在操作中，無效檢查邏輯301產生一Invalid_b輸出，若兩個記憶庫由一個連結選定，則該輸出為高位準。具體而言，若Bka<0>及Bka<1>皆為高位準，進而意謂兩個記憶庫由同一連結選定，則Invalid_b輸出為高位準，進而指示無效條件；若Bkb<0>及Bkb<1>皆為高位準，進而意謂兩記憶庫由同一連結選定，則Invalid_b輸出為高位準，進而指示無效條件。

若兩個輸入(Bka<0>及Bka<1>)或(Bkb<0>或Bkb<1>)具有'0'狀態，則此意謂不存在操作，因為並無針對給定連結之記憶庫的選擇。

提供單連結組態電路302以允許進行先前所述之單連結操作的選擇。儘管對於兩記憶庫記憶體系統而言，兩個連結較為有效，但藉由上述電路，單個連結作為記憶體系統之可用組態亦得以支援。若使用單連結組態，則'single_link'成為高位準而'slink_b'將具有低位準狀態。當'slink_b'具有低位準狀態時，根據記憶庫位址'lnk_os'變為低位準且僅'lnk_is'具有有效狀態。對於兩連結組態而言，'single_link'具有低位準狀態，使得兩個輸出'lnk_is'及'lnk_os'皆有效。在所說明之實例中，單連結組態電路302 僅為一反相器403。

電路300具有一第二無效檢查邏輯，其包括於303A及303B處指示之功能性。電路303A具有一「反及」閘350，該「反及」閘350接收Bka<0>及Bkb<0>。「反及」閘350之輸出連接至另一「反及」閘352之輸入，該「反及」閘352亦接收先前涉及之Invalid_b。「反及」閘352之輸出hld0由反相器354反相以產生輸出hld0_b。電路303B具有一「反及」閘356，其接收Bka<1>及Bkb<1>。「反及」閘356之輸出連接至另一「反及」閘358之輸入，該「反及」閘358亦接收先前涉及之Invalid_b。「反及」閘358之輸出hld1由反相器360反相以產生輸出hld1_b。

在操作中，此等電路303A、303B提供一資料保持功能以當兩個連結偶然同時存取同一記憶庫時及當單個連結嘗試同時存取兩個記憶庫(如由Invalid_b所發信)時分別保持lnk_is及lnk_os之先前狀態。對於電路303A而言，若輸入Bka<0>及Bkb<0>兩者皆具有'0'狀態或輸入中之一者具有'0'狀態，則輸出hld0及hld0_b分別具有高位準狀態及低位準狀態。若輸入Bka<0>及Bkb<0>兩者皆具有'1'狀態，則輸出hld0及hld0_b分別具有低位準狀態及高位準狀態。若兩個連結皆試圖存取Bank0，則出現此情形。此為亦會在同一連結嘗試存取兩個記憶庫(如由Invalid_b輸入指示)時出現的保持狀態。如下文中進一步詳細描述，hld0及hld0_b輸出由保持邏輯306A用於將lnk_is保持成一先前值。

在電路303B中，若Bka<1>及Bkb<1>皆具有'0'狀態或輸入中之一者具有'0'狀態，則輸出hld1及hld1_b分別具有高位準狀態及低位準狀態。類似地，若Bka<1>及Bkb<1>皆具有'1'狀態，則輸出hld1及hld1_b分別具有低位準狀態及高位準狀態。若兩個連結皆試圖存取Bank1，則出現此情形。此為亦會在同一連結嘗試存取兩個記憶庫(如由Invalid_b輸入指示)時出現的保持狀態。如下文中進一步詳細描述，hld0及hld0_b輸出由保持邏輯306B用於將lnk_os保持成一先前值。

交換器邏輯304A、304B起作用以根據link_id來控制邏輯。在Link0之狀況下，link_id為'0'，使得反相器402之輸出為高位準且啟用「反及」閘380。當為此狀況時，既而Bka<0>(實際上為BK0<0>)成為lnk_is之輸入源。另一方面，在Link1之狀況下，link_id為高位準且此啟用「反及」閘388，使得Bka<1>(實際上為BK1<1>)成為lnk_is之輸入源。交換邏輯304A、304B之操作可概述如下：˙Link0位置(link_id=0)→「反及」380輸出影響'lnk_is'之結果，「反及」388邏輯上不具有任何影響。結果為自連結0存取記憶庫0→內部連結(304A)。

˙Link1位置(link_id=1)→「反及」388輸出影響"Lnk_is"之結果。「反及」380邏輯上不具有任何影響。結果為自連結1存取記憶庫1→內部連結(304A)。

˙Link0位置(link_id=0)→「反及」400輸出影響'lnk_os'之結果。→Bkl<0>邏輯上作為輸入中之一者而連接 至「反及」392。結果為自連結1存取記憶庫0→外部連結(304B)。

˙Link1位置(link_id=1)→「反及」390輸出影響'lnk_os'之結果。→Bk0<1>邏輯上作為輸入中之一者而連接至「反及」392。結果為自連結0存取記憶庫1→外部連結(304B)。

交換器邏輯304A具有一第一「反及」閘380，其接收Bka<0>及反相之link_id。「反及」閘380之輸出作為輸入而連接至「反及」閘382。「反及」閘382之第二輸入來自如下所述形成交換器邏輯304B之部分的「反及」閘388的輸出。交換器邏輯304A之總輸出被標記為aa0。

交換器邏輯304B具有一第一「反及」閘388，其接收Bka<1>及反相之link_id。「反及」閘388之輸出作為輸入而連接至如上所述形成交換器邏輯304A部分的「反及」閘382。邏輯304B亦包括一第二「反及」閘390，其具有三個輸入：Bkb<1>、slink_b及link_id。「反及」閘390之輸出輸入至一第三「反及」閘392，該第三「反及」閘392具有一自形成連結識別邏輯305之部分的「反及」閘400之輸出接收的第二輸入。交換器邏輯304B之總輸出被標記為aa1。

針對兩個連結操作，交換器邏輯304A、304B根據圖13中之真值表而起作用，且針對單連結操作，交換器邏輯304A、304B根據圖14中之真值表而起作用。在圖13中，表之上半部1300表示針對Link_id=0之行為，而表之下半 部1302表示針對Link_id=1之行為。邏輯304A之輸出被稱為aa0，而邏輯304B之輸出被稱為aa1。輸出為意謂取消選擇之'0'、意謂選擇之'1'，或意謂維持先前輸出之"Hold"。應注意，圖13中未示之邏輯組合係與由無效檢查邏輯防止的無效狀況相關。

保持電路306A起作用以接收交換器邏輯304A之輸出aa0且將此輸出aa0傳送至輸出lnk_is，除非hld0為低位準而hld0_b為高位準，在該狀況下，lnk_is保持其先前狀態。類似地，保持電路306B起作用以接收交換器邏輯304B之輸出aa1且將此輸出aa1傳送至輸出lnk_os，除非hld0為低位準而hld0_b為高位準，在該狀況下，lnk_os保持其先前狀態。

最後，存在用於讀取資料路徑之記憶庫選擇邏輯307A、307B。此邏輯用於選擇現連接至存取之連結控制區塊的記憶庫。邏輯307A具有一「反及」閘404，該「反及」閘404接收Bka<0>及Invalid_b作為輸入。「反及」閘404之輸出由反相器406反相以產生bk_slct0。邏輯307B具有一「反及」閘408，其接收Bka<1>及Invalid_b作為輸入。「反及」閘408之輸出由反相器410反相以產生bk_slct1。

在操作中，除存在由無效檢查邏輯301發信之無效狀態時外，Bka<0>及Bka<1>邏輯值由電路傳送至"bk_slct0"及"bk_slct1"輸出埠。輸出bk_slct0及bk_slct1為交換器控制器48、50中之一者的Lnk_Bnk_slct<1:0>信號。

在上述實施例中，裝置元件及電路係出於簡潔之目的如 圖所示而彼此連接。在本發明之實際應用中，元件、電路等可彼此直接連接。且，若裝置及設備之操作需要，則元件、電路等可經由其他元件、電路等彼此間接連接。因此，在實際組態中，電路元件及電路係彼此直接或間接耦接或連接。

本發明之上述實施例意欲僅為實例。熟習此項技術者可針對特定實施例實施變更、修改及變化而不脫離本發明之範疇，該範疇僅由隨附於本申請案之申請專利範圍限定。

10‧‧‧連結/Link0

12‧‧‧連結/Link1

14‧‧‧控制邏輯

16‧‧‧交換邏輯

18‧‧‧記憶庫/Bank0

20‧‧‧記憶庫/Bank1

30‧‧‧雙埠組態

32‧‧‧單埠組態

40‧‧‧交換器

42‧‧‧交換器

44‧‧‧交換器

46‧‧‧交換器

48‧‧‧交換器控制器

49‧‧‧控制輸入Bnk0<1:0>

50‧‧‧交換器控制器

51‧‧‧控制輸入Bnk0<1:0>

53‧‧‧控制輸出Lnk_is_Bnk0_ctrl_enable

60‧‧‧控制輸出Lnk_os_Bnk0_ctrl_enable

62‧‧‧Bank1輸出

63‧‧‧控制輸出Lnk_is_Bnk1_ctrl_enable

64‧‧‧控制輸出Lnk0_Bnk_slct<1:0>

65‧‧‧控制輸出Lnk_os_Bnk1_ctrl_enable

66‧‧‧控制輸出Lnk1_Bnk_slct<1:0>

67‧‧‧連接

68‧‧‧連接

70‧‧‧Link0 10之輸出

72‧‧‧Link1 12之輸出

74‧‧‧輸出

76‧‧‧輸出

80‧‧‧輸入緩衝器

82‧‧‧串列資料俘獲暫存器

84‧‧‧命令解譯器控制邏輯

86‧‧‧輸入緩衝器

88‧‧‧串列資料俘獲暫存器

90‧‧‧命令解譯器控制邏輯

92‧‧‧來自Link0 10之控制輸出

94‧‧‧來自Link1 12之控制輸出

100‧‧‧第一「反及」閘

101‧‧‧交換元件

102‧‧‧第二「反及」閘

103‧‧‧交換元件

104‧‧‧第三「反及」閘

105‧‧‧交換器輸出out0

110‧‧‧第一「反及」閘

112‧‧‧第二「反及」閘

114‧‧‧第三「反及」閘

115‧‧‧交換器輸出out1

300‧‧‧電路

301‧‧‧第一無效檢查邏輯

302‧‧‧單連結組態電路

303A‧‧‧電路

303B‧‧‧電路

304A‧‧‧交換器邏輯

304B‧‧‧交換器邏輯

305‧‧‧連結識別邏輯

306A‧‧‧保持電路

306B‧‧‧保持電路

307A‧‧‧記憶庫選擇邏輯

307B‧‧‧記憶庫選擇邏輯

350‧‧‧「反及」閘

352‧‧‧「反及」閘

354‧‧‧反相器

356‧‧‧「反及」閘

358‧‧‧「反及」閘

360‧‧‧反相器

370‧‧‧第一「反及」閘

372‧‧‧「反及」閘

374‧‧‧第三「反及」閘

380‧‧‧「反及」閘

382‧‧‧「反及」閘

388‧‧‧「反及」閘

390‧‧‧第二「反及」閘

392‧‧‧第三「反及」閘

400‧‧‧邏輯/「反及」閘

401‧‧‧邏輯

402‧‧‧反相器

403‧‧‧反相器

404‧‧‧「反及」閘

406‧‧‧反相器

408‧‧‧「反及」閘

410‧‧‧反相器

aa0‧‧‧輸出

aa1‧‧‧輸出

Bank0_in‧‧‧輸入

Bank1_in‧‧‧輸入

bk_slct0‧‧‧輸出/控制信號

bk_slct1‧‧‧輸出/控制信號

Bka<0>‧‧‧輸入

Bka<1>‧‧‧輸入

Bkb<0>‧‧‧輸入

Bkb<1>‧‧‧輸入

hld0‧‧‧輸出

hld0_b‧‧‧輸出

hld1‧‧‧輸出

hld1_b‧‧‧輸出

In_A‧‧‧輸入

In_B‧‧‧輸入

invalid_b‧‧‧輸出

link_id‧‧‧輸入

lnk_is‧‧‧控制信號/輸出信號

lnk_os‧‧‧控制信號/輸出信號

slink_b‧‧‧輸出/輸入

圖1為多獨立串列連結記憶體系統之方塊圖；圖2為展示用於多獨立串列連結記憶體系統之控制及資料傳信之詳細方塊圖；圖3至圖6展示用於圖2之系統之各種有效記憶體存取組態；圖7為展示圖2之連結控制器之細節的方塊圖；圖8展示對不同記憶庫之一組同時連結存取，該等連結存取為有效的；圖9展示並不有效之連結之記憶庫存取的兩個實例；圖10展示用於控制及資料以及用於讀取資料之交換元件；圖11A為展示使用link_ID來組態交換器控制器的方塊圖；圖11B為展示連結控制器與交換器控制器之間的記憶庫選擇信號之互連的方塊圖； 圖12為交換器控制器之詳細方塊圖；圖13為圖12之邏輯之部分以兩連結模式操作時的真值表；及圖14為圖12之邏輯之部分以單連結模式操作時的真值表。

10‧‧‧連結/Link0

12‧‧‧連結/Link1

14‧‧‧控制邏輯

16‧‧‧交換邏輯

18‧‧‧記憶庫/Bank0

20‧‧‧記憶庫/Bank1

30‧‧‧雙埠組態

32‧‧‧單埠組態

Claims (20)

1. 一種記憶體系統，其包含：複數個記憶庫；複數個連結控制器，每一連結控制器具有用於接收控制及資料之至少一輸入且具有用於輸出該資料之至少一輸出；用於每一記憶庫之第一交換邏輯，其用於接收每一連結控制器之該至少一輸出，及用於僅將該等連結控制器中之一者的該至少一輸出傳送至該記憶庫；用於每一連結控制器之第二交換邏輯，其用於接收每一記憶庫之一輸出，及用於僅將該等記憶庫中之一者的該輸出傳送至該連結控制器；及交換器控制器邏輯，其用於控制該第一交換邏輯及該第二交換邏輯兩者之操作，以防止多個連結控制器對同一記憶庫之同時或重疊之存取，且用於防止同一連結控制器對多個記憶庫之同時或重疊之存取。
2. 如請求項1之記憶體系統，其中該第一交換邏輯包含用於該等連結控制器中之每一連結控制器之對應複數個輸出的複數個交換元件。
3. 如請求項1及2中任一項之記憶體系統，其中該第二交換邏輯包含一用於接收一來自該等記憶庫中之每一記憶庫的串列輸出的單個交換元件。
4. 如請求項1及2中任一項之記憶體系統，其中該複數個記憶庫由兩個記憶庫組成，且該複數個連結控制器由兩個 連結控制器組成。
5. 如請求項1及2中任一項之記憶體系統，其中該交換器控制器邏輯包含：一用於每一記憶庫之各別交換器控制器。
6. 如請求項5之記憶體系統，其中該等交換器控制器具有大體相同之電路實施，其中每一交換器控制器包含：連結識別邏輯，其用於接收該交換器控制器應根據該交換器控制器在該系統中之複數個可能位置中的一選定之位置而操作的一指令。
7. 如請求項6之記憶體系統，其中該複數個記憶庫由一第一記憶庫及一第二記憶庫組成，且該交換器控制器邏輯由一第一連結控制器及一第二連結控制器組成，且其中該交換器控制器在該系統中之該複數個可能位置包含：一第一位置，其中該交換器控制器控制該第一記憶庫之該第一交換邏輯且控制該第一連結控制器之該第二交換邏輯；及一第二位置，其中該交換器控制器控制該第二記憶庫之該第一交換邏輯且控制該第二連結控制器之該第二交換邏輯。
8. 如請求項1及2中任一項之記憶體系統，其進一步包含：一輸入，其用於選擇單連結操作；其中，一旦經由該輸入而發布一單連結操作，則該記憶體系統如同僅存在一連結控制器一樣而操作。
9. 如請求項1及2中任一項之記憶體系統，其進一步包含： 無效檢查邏輯，其用於接收來自該等連結控制器中之每一連結控制器的記憶庫選擇輸出且用於判定是否存在同一連結控制器對多個記憶庫之同時或重疊存取，且如果存在，則產生一無效信號。
10. 如請求項5之記憶體系統，其中每一交換器控制器進一步包含：一保持電路，其用於在同一連結控制器對多個記憶庫之同時或重疊之存取之狀況下及在多個連結對同一記憶庫之同時或重疊之存取之狀況下保持先前控制輸出。
11. 如請求項5之記憶體系統，其中每一交換器控制器可操作以產生包含以下內容之輸出：連結記憶庫選擇信號，其用於選擇應傳送至該記憶庫之連結輸出；及記憶庫選擇信號，其用於選擇應傳送至該連結控制器之記憶庫輸出。
12. 如請求項1及2中任一項之記憶體系統，其中每一連結控制器包含：一輸入緩衝器，其用於接收傳入之命令及資料；串列至並列暫存器，其用於將傳入之命令及資料轉換為並列形式；及命令解譯器控制邏輯，其用於解譯傳入之命令。
13. 如請求項1及2中任一項之記憶體系統，其中每一連結控制器可操作以輸出用於該交換器控制器邏輯之記憶庫選擇信號。
14. 一種用於獨立記憶庫選擇之方法，其包含：接收複數個輸入；輸出複數個輸出；選擇性地將在該複數個輸入上接收之信號傳送至複數個記憶庫之記憶庫輸入；選擇性地將自記憶庫輸出接收之信號傳送至該複數個輸出；及控制該選擇性地將在該複數個輸入上接收之信號傳送至記憶庫輸入及該選擇性地將自記憶庫輸出接收之信號傳送至該複數個輸出，以防止自多個輸入對同一記憶庫之同時或重疊之存取，且防止自多個記憶庫對同一輸出之同時或重疊之輸出。
15. 如請求項14之方法，其中選擇性地將在該複數個輸入上接收之信號傳送至複數個記憶庫之記憶庫輸入包含：針對一自該複數個輸入中之一給定輸入對該複數個記憶庫中之一給定記憶庫的給定存取，連接該給定記憶庫以接收來自該給定輸入之信號。
16. 如請求項14及15中任一項之方法，選擇性地將自記憶庫輸出接收之信號傳送至該複數個輸出包含：針對一給定記憶體記憶庫及一給定記憶庫，連接給定記憶庫之該輸出以向該給定輸出發送信號。
17. 如請求項14及15中任一項之方法，其中該控制係由複數個相同交換器控制器執行，該方法進一步包含：組態該複數個相同交換器控制器中之每一交換器控制 器，以便以一針對其在一總記憶體系統中之位置的特定方式起作用。
18. 如請求項14及15中任一項之方法，其進一步包含：一旦出現一無效存取嘗試，無論是自多個輸入對同一記憶庫之同時或重疊之存取還是自多個記憶庫對同一輸出之同時或重疊之輸出均包含維持一先前存取狀態。
19. 如請求項18之方法，其進一步包含：藉由檢驗形成該複數個輸入中之每一輸入之部分的記憶庫選擇信號來偵測無效存取嘗試。
20. 如請求項14及15中任一項之方法，其中該複數個輸入及該複數個輸出包含用於複數個連結控制器中之每一連結控制器之一各別至少一輸入及一各別至少一輸出。