KR101287674B1 - 직렬 통신 장치 - Google Patents

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Abstract

본 발명은 클럭 신호에 동기화하여 송신 데이터를 전송하는 마스터, 마스터와 직렬 통신하고, 전송된 송신 데이터에 응답하여 외부로부터 다수 개의 채널에 상응하는 다수 개의 수신 데이터를 전달받고, 전달된 수신 데이터를 마스터로 전송하는 슬레이브를 포함하고, 슬레이브는 다수 개의 채널에 상응하는 다수 개의 수신 데이터를 전송받기 위해 수신 데이터의 수신 시 초기에 한 번 리셋되는 직렬 통신 장치로 슬레이브를 초기에 한 번 리셋하는 것만으로도 다수 개의 채널에 해당하는 다수 개의 데이터를 마스터로 전송할 수 있다.

Description

직렬 통신 장치{SERIAL COMMUNICATION APPARATUS}
본 발명은 직렬 통신 장치에 관한 것으로, 보다 상세하게는 마스터(master)와 슬레이브(slave) 간에 SPI(Serial Pheripheral Interface : 직렬 주변 장치 인터페이스) 통신하는 직렬 통신 장치에 관한 것이다.
일반적으로 SPI(Serial Pheripheral Interface : 직렬 주변 장치 인터페이스) 통신은 마스터인 프로세서(processor)와 슬레이브인 주변 하드웨어 장치 사이의 효율적인 통신을 위해 사용하는 직렬 통신 방식으로서, 통상적으로는 클럭(clock)과 데이터 라인(data line)을 이용하여 통신하는 동기식 직렬 통신을 말한다.
이러한 SPI 통신을 위해서는 마스터에서 4개의 통신 라인(① SCLK(직렬 클럭) : Serial Clock, ② MOSI(마스터 출력 슬레이브 입력) : Master Out Slave In, ③ MISO(마스터 입력 슬레이브 출력) : Master In Slave Out, ④ CS(칩 선택) : Chip Selection)가 필요하다.
종래 기술에 따라 4개의 통신 라인을 이용하여 통신하는 과정을 설명하면, 마스터는 직렬 클럭 신호에 동기하여 명령 신호를 슬레이브로 전송하고, 이때, 마스터는 다수 개의 채널에 상응하는 다수 개의 데이터를 전송받기 위해서 칩 선택 신호를 함께 전송한다.
그러면, 슬레이브에서는 칩 선택 신호와 명령 신호에 응답하여 다수 개의 채널에 상응하는 다수 개의 데이터를 마스터로 전송한다.
그러나, 상술한 종래의 방식에 따르면, 슬레이브에서는 다수 개의 채널에 해당하는 다수 개의 데이터를 순차적으로 인가받아 마스터로 전송하는데, 이때, 하나의 채널에 상응하는 데이터를 획득한 후, 다른 채널의 데이터를 얻기 위해서 마스터에서 전송된 칩 선택 신호에 따라 이전에 획득된 데이터를 초기화하는 과정이 슬레이브에서 매번 선행되어야 한다.
그리고, 이전에 획득된 데이터를 초기화하기 위해 마스터에서는 칩 선택 신호를 매번 초기화시켜 슬레이브로 전송한다.
이와 같이, 다수 개의 채널에 해당하는 다수 개의 데이터를 얻기 위해서는 마스터에서 칩 선택 신호를 다수회 초기화시켜 전송해야 하며, 슬레이브에서는 칩 선택 신호에 따라 초기화 동작을 다수회 수행해야 하기 때문에 통신 시간이 지연되는 문제점이 있었다.
또한, 마스터와 슬레이브 사이에 4개의 통신 라인을 갖기 위해서는 4개의 핀(pin)이 필요하기 때문에 제조 비용이 증가하는 문제점이 있었다.
본 발명의 사상은 슬레이브를 초기에 한 번 리셋(초기화)하는 것만으로도(즉, 슬레이브로 전송되는 칩 선택 신호가 초기에 한 번 리셋되는 것만으로도) 다수 개의 채널에 해당하는 다수 개의 데이터를 전달받아 마스터로 빠르게 전송할 수 있는 직렬 통신 장치를 제공함에 있다.
이를 위해 본 발명의 일실시예에 의한 직렬 통신 장치는 클럭 신호에 동기화하여 송신 데이터를 전송하는 마스터; 상기 마스터와 직렬 통신하고, 상기 전송된 송신 데이터에 응답하여 외부로부터 다수 개의 채널에 상응하는 다수 개의 수신 데이터를 전달받고, 상기 전달된 수신 데이터를 상기 마스터로 전송하는 슬레이브를 포함하고, 상기 슬레이브는 상기 다수 개의 채널에 상응하는 다수 개의 수신 데이터를 전송받기 위해 상기 수신 데이터의 수신 시 초기에 한 번 리셋된다.
여기서, 상기 슬레이브는 상기 슬레이브를 초기화시키는 칩 선택 신호를 전송받고, 상기 전송된 칩 선택 신호에 따라 이전에 저장된 수신 데이터를 리셋시킨다.
그리고, 상기 칩 선택 신호는 초기에 한 번 리셋된다.
또한, 상기 슬레이브는 리셋된 후, 시간을 카운트하는 타이머; 상기 타이머에서 카운트한 시간이 소정 시간이 될 때마다 상기 다수 개의 채널에 해당하는 다수 개의 수신 데이터를 전달받아 저장하는 제어부를 포함한다.
게다가, 상기 제어부는 상기 송신 데이터에 응답하여 상기 저장된 수신 데이터를 상기 마스터로 전송한다.
한편, 본 발명의 일실시예에 의한 직렬 통신 장치는 상기 칩 선택 신호를 초기에 한 번 리셋시키는 리셋부를 포함한다.
이때, 상기 리셋부는 인가되는 전원을 충전하는 커패시터; 상기 커패시터에 입력단이 연결되고, 상기 입력되는 전원 레벨을 반전시켜 출력하는 인버터를 포함한다.
그리고, 상기 직렬 통신 장치는 다출력 전원 장치에 적용된다.
여기서, 상기 마스터는 상기 다수 개의 출력 전원을 요구하는 송신 데이터를 전송하고, 상기 전송된 송신 데이터에 따라 상기 다출력 전원 장치를 제어하는 마이크로 컨트롤러 유닛(MCU : Micro Controller Unit)이고, 상기 슬레이브는 상기 송신 데이터에 응답하여 다수 개의 출력 전원을 전달받아 상기 마스터로 전송하는 아날로그 디지털 컨버터(ADC : Analog to digital converter)이다.
상술한 바와 같이 본 발명의 일실시예에 의한 직렬 통신 장치에 따르면, 슬레이브에서 초기에 한 번 리셋(초기화)되는 것만으로도(즉, 슬레이브로 전송되는 칩 선택 신호가 초기에 한 번 리셋되는 것만으로도) 다수 개의 채널에 해당하는 다수 개의 데이터를 전달받아 마스터로 빠르게 전송할 수 있는 장점이 있다.
다시 말하면, 슬레이브는 하나의 채널에 해당하는 데이터를 획득한 후, 다른 채널에 해당하는 데이터를 얻기 위해서 이전에 저장된 데이터를 초기화시키는 과정이 필요 없기 때문에 통신 속도가 빨라져 많은 양의 데이터를 빠르게 전송할 수 있는 장점이 있다.
또한, 종래의 직렬 통신 장치에 비해 적은 수의 핀을 사용(종래에는 최소 4개의 핀이 필요하나, 본 발명의 일실시예에서는 최소 3개의 핀이 필요함)하기 때문에 제조 비용을 절감할 수 있는 장점이 있다.
도 1은 본 발명의 일실시예에 의한 직렬 통신 장치의 블록 구성도이다.
도 2는 도 1에 도시한 리셋부의 회로 구성도이다.
도 3은 도 1에 도시한 슬레이브의 동작을 나타낸 타이밍도이다.
본 명세서 및 청구범위에 사용된 용어나 단어는 통상적이거나 사전적인 의미로 한정해서 해석되어서는 아니되며, 발명자는 그 자신의 발명을 가장 최선의 방법으로 설명하기 위해 용어의 개념을 적절하게 정의할 수 있다는 원칙에 입각하여 본 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야만 한다.
따라서, 본 명세서에 기재된 실시예와 도면에 도시된 구성은 본 발명의 가장 바람직한 일실시예에 불과할 뿐이고 본 발명의 기술적 사상을 모두 대변하는 것은 아니므로, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형예들이 있을 수 있음을 이해하여야 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명한다.
도 1은 본 발명의 일실시예에 의한 직렬 통신 장치의 블록 구성도를 나타낸다.
도 1에 도시한 바와 같이, 직렬 통신 장치(100)는 마스터(120), 슬레이브(140), 아이솔레이터(160) 및 리셋부(180)를 포함하여 구성된다.
우선, 마스터(master, 120)는 직렬 통신 장치(100)를 전반적으로 제어하는 마이컴으로서, 신호 프로세싱(signal processing) 영역에서는 디지털 신호 프로세서(Digital Signal Processor : DSP), 마이크로 프로세서(micro processor) 또는 마이크로 컨트롤러(micro controller)를 말한다.
마스터(120)는 슬레이브(140)와 동기식 제어 모드로 동작하는데, 동기식 제어 모드란 마스터(120)에서 통신하고자 하는 슬레이브(140)를 선택한 후, 클럭 신호(SCLK)에 동기화하여 명령을 포함하는 송신 데이터(MOSI)를 슬레이브(140)로 전송하는 방식을 말한다.
슬레이브(140)는 마스터(120)에서 전송된 송신 데이터(명령을 포함함)에 따라 동작하는 주변 하드웨어 장치로 구성된다.
이러한 슬레이브(140)는 동기식 제어 모드에 따라 클럭 신호(SCLK)에 동기화하여 송신 데이터(MOSI)에 포함된 명령을 실행하고, 명령(송신 데이터)에 응답하여 수신 데이터(MISO)를 다시 마스터(120)로 전송한다.
만약, 마스터(120)에서 슬레이브(140)로 다수 개의 채널에 해당하는 다수 개의 수신 데이터(MISO)를 전송하도록 요청한다면, 슬레이브(140)는 외부로부터 다수 개의 채널에 해당하는 다수 개의 수신 데이터(MISO : OV, OC)를 전달받아 마스터(120)로 전달한다.
이때, 다수 개의 채널에 해당하는 다수 개의 수신 데이터(MISO : OV, OC)를 전송하기 위해서 슬레이브(120)는 수신 데이터(OV, OC)의 수신 시 초기에 한 번 이전에 저장된 데이터를 초기화시키는 동작을 수행한다.
보다 자세하게 설명하면, 슬레이브(120)는 초기에 한 번 리셋된 칩 선택 신호(CS)를 인가받아 초기에 한 번 리셋함으로써(즉, 이전에 저장된 수신 데이터를 리셋시킴으로써) 다수 개의 채널에 해당하는 다수 개의 수신 데이터(MISO : OV, OC)를 전달받아 마스터(120)로 전송할 수 있다.
상술한 칩 선택 신호(CS)를 초기에 한 번만 리셋시키는 리셋부(180)의 구성에 대해서는 하기에서 보다 자세하게 설명하도록 한다.
아이솔레이터(160)는 마스터(120)와 슬레이브(140) 간에 통신을 수행할 때 신호가 서로 간섭되는 것을 방지하기 위해 송신 데이터 및 수신 데이터를 격리시키는 동작을 수행한다.
지금까지 설명한 마스터(120)와 슬레이브(140)의 동작 과정을 설명하면, 마스터(120)에서 통신하고자 하는 슬레이브(140)를 선택한 후, 클럭 신호(SCLK)에 동기화하여 명령을 포함하는 송신 데이터(MOSI)를 슬레이브(140)로 전송하면, 슬레이브(140)에서는 명령(송신 데이터)에 응답하여 다수 개의 채널에 상응하는 다수 개의 수신 데이터를 다시 마스터(120)로 전송한다.
이때, 슬레이브(140)는 초기에 한 번만 리셋된 칩 선택 신호를 인가받고, 인가된 칩 선택 신호에 따라 초기에 한 번만 리셋됨으로써 다수 개의 채널에 상응하는 다수 개의 수신 데이터를 전달받아 마스터(120)로 전송할 수 있다.
한편, 상술한 직렬 통신 장치(100)는 다출력 전원을 출력하는 다출력 전원 장치(Multi-output Power Supply Unit)에 적용될 수 있는데, 마스터(120)는 다출력 전원 장치에 내장된 마이컴으로 구성되어 다출력 전원 장치를 전반적으로 제어한다.
보다 구체적으로 마스터(120)는 다출력 전원 장치에서 출력되는 다수 개의 출력 전원(전압 또는 전류)를 취합하여 모니터링(monitoring)함으로써 다출력 전원 장치를 제어 및 보호하는 역할을 수행한다.
슬레이브(140)는 다출력 전원 장치에서 단일 또는 멀티-채널 아날로그 대 디지털 컨버터 또는 온-보드(on-board) 필터링을 사용하는 ADC(Analog to digital converter : 아날로그 디지털 컨버터)로 구성되어 다출력 전원 장치에서 출력되는 다수 개의 출력 전원(OV, OC)을 전달받아 마스터(120)로 전달하는 역할을 수행한다.
이때, 다수 개의 출력 전원을 전달받기 위해서 칩 선택 신호에 따라 슬레이브(140)는 이전에 저장된 데이터를 초기화하는 과정이 초기에 한 번만 수행된다.
도 2는 도 1에 도시한 리셋부의 회로 구성도로서, 도 2에 도시한 바와 같이, 슬레이브(140)에는 칩 선택 신호(Chip Selection : CS)를 초기화시키는 리셋부(180)가 연결되어 있다.
이러한 리셋부(180)는 커패시터(182)와 인버터(184)를 포함한다.
커패시터(182)는 인가되는 전원(VDD)을 충전하고, 인버터(184)는 입력단에 커패시터(182)가 연결되어 입력되는 전원 레벨을 반전시킨다.
즉, 커패시터(182)에 전원(VDD)이 인가되면, 커패시터(182)는 전원(VDD)을 충전시키기 때문에 인버터(184)의 입력단으로 인가되는 전원은 로우(Low) 레벨이 되어 인버터(184)는 하이(High) 레벨을 출력한다.
그 다음, 커패시터(182)에 충전이 완료되면, 인버터(184)의 입력단으로 인가되는 전원은 하이(High) 레벨이 되기 때문에 인버터(184)에서는 로우(Low) 레벨이 출력된다.
이러한 리셋부(180)에 의해 칩 선택 신호를 초기에 한 번 리셋시키도록 구성될 수 있으며, 칩 선택 신호를 초기에 한 번 리셋시키는 것으로 슬레이브(140)를 초기에 한 번만 리셋시킬 수 있게 된다.
한편, 본 발명의 일실시예에서는 리셋부(180)가 슬레이브(140)의 외부에 마련된 것으로 설명하였으나, 리셋부(180)는 슬레이브(140) 내부에 마련될 수도 있다.
상기와 같이 칩 선택 신호를 초기에 한 번 리셋시키는 것만으로도 다수 개의 출력 전원을 얻을 수 있기 위해서 슬레이브(140)는 타이머(142), 저장부(144) 및 제어부(146)를 포함하여 구성된다.
타이머(142)는 칩 선택 신호가 리셋 되면, 시간을 카운트하고, 저장부(144)는 타이머(142)에서 카운트한 시간이 소정 시간이 될 때마다 다수 개의 채널에 해당하는 출력 전원(OV, OC)을 전달받아 저장한다.
제어부(146)는 마스터(120)에서 원하는 채널에 해당하는 출력 전원을 요구하는 명령이 인가되면, 저장부(144)에 저장된 원하는 채널에 해당하는 출력 전원을 마스터(120)로 전송한다.
한편, 아이솔레이터(160)는 마이컴인 마스터(120)가 있는 인쇄 회로 기판과 아날로그 디지털 컨버터인 슬레이브(140)가 있는 부분의 접지(GND)가 서로 다르기 때문에 마이컴과 아날로그 디지털 컨버터를 격리시킨다.
지금까지의 동작을 정리해서 설명하면, 마스터(120)에서 다출력 전원 장치를 제어하고 보호 기능을 수행하기 위해 다수 개의 출력 전원을 취합하기 시작한다. 그리고, 이를 위해 마스터(120)에서 슬레이브(140)로 다수 개의 출력 전원을 요구하는 명령을 전송하면, 슬레이브(140)에서는 마스터(120)에 응답하여 다수 개의 출력 전원(OV, OC)을 마스터(120)로 전송한다.
이때, 마스터(120)와 슬레이브(140) 간에는 SPI 통신을 통해 데이터를 전달받는데, 슬레이브(140)는 초기에 한 번만 리셋되는 칩 선택 신호를 인가받고, 인가된 칩 선택 신호에 따라 초기에 한 번만 리셋 되는 것만으로도 다수 개의 출력 전원을 구분하여 전달받을 수 있게 한다.
도 3은 도 1에 도시한 슬레이브의 동작을 나타낸 타이밍도를 나타낸다.
도 3에 도시한 바와 같이, 슬레이브(140)로 인가되는 칩 선택 신호는 초기에 한 번 리셋되는 것을 알 수 있다. 즉, 칩 선택 신호는 초기에 한 번 하이(High)에서 로우(Low) 레벨로 변환 후, 계속 로우(Low) 레벨을 유지한다.
그러면, 슬레이브(140)에서는 제1 시간(t1) 동안 어느 하나의 채널에 해당하는 수신 데이터를 전송받아 저장한 후, 마스터(120)의 명령에 응답하여 제2 시간(t2) 동안 어느 하나의 채널에 해당하는 수신 데이터를 전송한다.
그리고, 제3 시간(t3) 동안 다른 하나의 채널에 해당하는 수신 데이터를 전송받아 저장한 후, 마스터(120)의 또 다른 명령에 응답하여 제4 시간(t4) 동안 다른 하나의 채널에 해당하는 수신 데이터를 전송한다. 이와 같이, 채널이 계속 바뀌면서 다수 개의 출력 전원을 전달받을 수 있는 것이다.
상술한 바와 같이, 마스터(120)가 슬레이브(140)를 초기화하는데 필요한 시간을 줄일 수 있기 때문에 마스터(120)에서는 데이터를 신속하게 받아서 처리할 수 있는 장점이 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예를 들어 도시하고 설명하였으나, 상기한 실시예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
100. 직렬 통신 장치
120. 마스터 140. 슬레이브
142. 타이머 144. 저장부
146. 제어부 160. 아이솔레이터
180. 리셋부

Claims (8)

  1. 클럭 신호에 동기화하여 송신 데이터를 전송하는 마스터;
    상기 마스터와 직렬 통신하고, 상기 전송된 송신 데이터에 응답하여 외부로부터 다수 개의 채널에 상응하는 다수 개의 수신 데이터를 전달받고, 상기 전달된 수신 데이터를 상기 마스터로 전송하는 슬레이브를 포함하고,
    상기 슬레이브는,
    상기 다수 개의 채널에 상응하는 다수 개의 수신 데이터를 전송받기 위해 상기 수신 데이터의 수신 시 초기에 한 번 리셋되는 직렬 통신 장치.
  2. 제 1 항에 있어서,
    상기 슬레이브는,
    상기 슬레이브를 초기화시키는 칩 선택 신호를 전송받고, 상기 전송된 칩 선택 신호에 따라 이전에 저장된 수신 데이터를 리셋시키는 직렬 통신 장치.
  3. 제 1 항에 있어서,
    상기 슬레이브는,
    리셋된 후, 시간을 카운트하는 타이머;
    상기 타이머에서 카운트한 시간이 미리 설정된 시간이 될 때마다 외부로부터 상기 다수 개의 채널에 해당하는 다수 개의 수신 데이터를 인가받아 저장하는 제어부를 포함하는 직렬 통신 장치.
  4. 제 3 항에 있어서,
    상기 제어부는,
    상기 송신 데이터에 응답하여 상기 저장된 수신 데이터를 상기 마스터로 전송하는 직렬 통신 장치.
  5. 제 2 항에 있어서,
    상기 칩 선택 신호를 초기에 한 번 리셋시키는 리셋부를 포함하는 직렬 통신 장치.
  6. 제 5 항에 있어서,
    상기 리셋부는,
    인가되는 전원을 충전하는 커패시터;
    상기 커패시터에 입력단이 연결되고, 입력되는 전원 레벨을 반전시켜 출력하는 인버터를 포함하는 직렬 통신 장치.
  7. 제 1 항에 있어서,
    상기 직렬 통신 장치는,
    다출력 전원 장치에 적용되는 직렬 통신 장치.
  8. 제 7 항에 있어서,
    상기 마스터는,
    다수 개의 출력 전원을 요구하는 송신 데이터를 전송하고, 상기 전송된 송신 데이터에 따라 상기 다출력 전원 장치를 제어하는 마이크로 컨트롤러 유닛(MCU : Micro Controller Unit)이고,
    상기 슬레이브는,
    상기 송신 데이터에 응답하여 다수 개의 출력 전원인 다수 개의 수신 데이터를 인가받아 상기 마스터로 전송하는 아날로그 디지털 컨버터(ADC : Analog to digital converter)인 직렬 통신 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11108256B2 (en) * 2019-08-01 2021-08-31 Monolithic Power Systems, Inc. Multi-port battery charge and discharge system

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054788U (ko) * 1996-12-31 1998-10-07 구자홍 컴퓨터 시리얼 포트의 인터럽트 제어 장치
KR20020049210A (ko) * 2000-12-19 2002-06-26 박종섭 파워 온 리세트 회로
KR20060048215A (ko) * 2004-06-07 2006-05-18 캐논 가부시끼가이샤 데이터 전송방법 및 데이터 전송장치
KR20090080180A (ko) * 2008-01-21 2009-07-24 주식회사 티엘아이 래치업 오동작을 방지하는 상호 통신 시스템 및 그의구동방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980054788U (ko) * 1996-12-31 1998-10-07 구자홍 컴퓨터 시리얼 포트의 인터럽트 제어 장치
KR20020049210A (ko) * 2000-12-19 2002-06-26 박종섭 파워 온 리세트 회로
KR20060048215A (ko) * 2004-06-07 2006-05-18 캐논 가부시끼가이샤 데이터 전송방법 및 데이터 전송장치
KR20090080180A (ko) * 2008-01-21 2009-07-24 주식회사 티엘아이 래치업 오동작을 방지하는 상호 통신 시스템 및 그의구동방법

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