KR100749362B1

KR100749362B1 - 다층 배선 기판 형성에 이용되는 이재질부를 갖는 시트형성 방법 및 이재질부를 갖는 시트

Info

Publication number: KR100749362B1
Application number: KR1020057019530A
Authority: KR
Inventors: 마사유끼 요시다; 지 아오끼; 준이찌 스또오; 겐이찌 와따나베
Original assignee: 티디케이가부시기가이샤
Priority date: 2003-04-15
Filing date: 2004-04-14
Publication date: 2007-08-16
Also published as: CN100576379C; JP4577479B2; KR20050123159A; WO2004093105A1; US20060223331A1; US7611982B2; TW200425807A; TWI236320B; JP2004319691A; CN1791951A

Abstract

본 발명은 적층형 전자 부품에 관한 것으로, 그 고집적화, 소형화, 고신뢰성화 등에 기여할 수 있는 시트의 제조 방법 및 시트의 제공을 목적으로 한다. 상기 목적 달성을 위해 본 발명에 관한 제조 방법에 있어서는, 지지체 상에 포지티브 레지스트로 이루어지는 층을 형성하고, 상기 층에 대해 노광, 현상 및 얻어진 패턴 공간에 대한 원하는 전기 특성을 갖는 물질 부착의 각 처리를 반복하여 실시하고, 그 후 지지체를 제거한다. 상기 수법에 의해, 패턴에 있어서의 종횡비 1 이상의 3 종류 이상의 다른 물성을 갖는 부분으로 이루어지는 시트를 제공한다.

저유전율재 부분, 포지티브 레지스트층, 공간 부분, 도전체 부분, 지지체

Description

다층 배선 기판 형성에 이용되는 이재질부를 갖는 시트 형성 방법 및 이재질부를 갖는 시트 {METHOD OF FORMING SHEET HAVING FOREIGN MATERIAL PORTIONS USED FOR FORMING MULTI-LAYER WIRING BOARD AND SHEET HAVING FOREIGN PORTIONS}

본 발명은 적층 인덕터 및 적층 콘덴서에 대표되는, 수동 부품 등을 내장한 이른바 다층 배선 기판을 예로 하는 적층형 전자 부품에 관한 것이다. 보다 상세하게는, 다층 배선 기판을 제조할 때에 이용되는 이른바 세라믹 그린 시트에 관한 것으로, 다양한 재질로 이루어지는 부분을 포함하는 단일의 세라믹 그린 시트의 제조 방법에 관한 것이다.

최근, 전자 기기의 고성능화, 혹은 휴대 기기의 급속한 보급에 수반하여, 전자 부품은 그 고밀도 실장화와 함께 고주파 특성의 개선도 요구되고 있다. 상기 요구에 응하기 위해, 전자 부품의 생산 공정에 있어서도 소자의 미세화 혹은 고정밀도인 제조를 가능하게 하는 제조 방법의 검토가 행해지고 있다. 이들을 개시하는 문헌으로서, 예를 들어 일본 특허 공개 제2001-85264호 공보, 일본 특허 공개 제2001-110662호 공보, 일본 특허 공개 제2001-76959호 공보, 일본 특허 공개 제2000-331858호 공보, 일본 특허 공개 제2000-331865호 공보, 일본 특허 공개 제2001-111223호 공보, 일본 특허 공개 제2000-183530호 공보 및 일본 특허 공개 평 10-12455호 공보를 들 수 있다.

예를 들어, 전자 부품으로서 이른바 적층 세라믹 인덕터를 예로 취하고, 그 제조 방법에 대해 간단하게 서술한다. 우선, 소정의 전기 특성을 갖는 세라믹 분말과 유기계의 바인더를 혼합하여 얻어지는 슬러리를, PET 필름 등의 지지체 상에 후막 도포한다. 이와 같이 하여 얻어진 절연체층 상에, 또한 금속 분말과 유기계 바인더로 이루어지는 금속 페이스트를 소정 패턴으로 인쇄하여 전극층을 형성한다. 이 전극층은 세라믹 인덕터에 있어서의 인덕터 본체의 일부를 구성한다.

이와 같이 하여 얻어진 절연체 상에 인덕터의 일부가 형성된 시트와, 절연체만으로 이루어지는 시트를 적층한다. 그 때, 각각의 시트에 있어서의 전극층 각각을 절연체 시트 중에 설치한 도전부(포스트)를 거쳐서 전기적으로 접속함으로써, 세라믹 인덕터 본체가 되는 적층체가 형성된다. 상기 적층체를 형성 후, 또한 소성, 단부면 전극의 형성 등의 처리를 실시함으로써 적층 세라믹 인덕터가 얻어진다. 세라믹 인덕터 이외의 적층형 전자 부품 등의 제조 방법에 있어서도, 기본적으로는 전술한 제조 공정에 준거한 공정이 행해진다.

그러나, 전술한 제조 방법에 있어서는 각 층의 형상, 두께, 소성시의 수축율 등의 변동에 기인하여, 보다 고성능을 가진 전자 부품의 제공에는 한계가 발생되어 있었다. 그래서 본 출원인은 전술한 일본 특허 공개 제2001-85264호 공보 혹은 일본 특허 공개 제2001-110662호 공보에 개시한 전자 부품의 제조 방법을 제안하여, 요구되는 전자 부품의 고성능화에 대응하려고 하고 있다.

예를 들어, 일본 특허 공개 제2001-85264호 공보에는 전자 부품 중 하나인 이른바 적층 세라믹 콘덴서의 제조 방법이 개시되어 있다. 상기 제조 방법에 있어서는, 구체적으로는 우선 미리 도전 처리가 이루어진 지지체 표면에 대해 감광성을 갖는 유기계 바인더와 세라믹 분말을 혼합하여 얻어진 감광성 슬러리가 소정 두께 도포된다. 또한, 상기 감광성 슬러리는 전착(電着) 기술에 의해 형성되는 것으로 해도 좋다. 계속해서, 포토마스크를 거쳐서 상기 감광성 슬러리에 대한 자외선에 의한 노광 처리 및 현상액에 의한 현상 처리가 이루어져, 공간부와 세라믹부로 이루어지는 층이 지지체 상에 형성된다.

여기서, 전착 기술에 의해 이 공간부에 대해 Ni 분말과 아크릴계 수지로 이루어지는 공석(共析) 피막을 세라믹부와 거의 동일한 두께가 되도록 석출시킨다. 이와 같이 하여 얻어진 세라믹부와 Ni 분말을 포함하는 공석 피막부로 이루어지는 시트를 일체적인 것으로서 지지체로부터 박리하고, 상기 시트에 대해 적층, 소성, 단부면 전극의 형성 등의 처리를 실시함으로써 적층 세라믹 콘덴서를 얻는 것으로 하고 있다. 또한, 일본 특허 공개 제2001-110662호 공보에는 이른바 적층 세라믹 인덕터의 형성 방법이 개시되어 있고, 상기 제조 방법에 있어서도 지지체 상으로의 세라믹부와 공간부의 형성, 상기 공간부로의 Ag 분말을 갖는 공석 피막의 형성 등이 서술되어 있다.

전술한 일본 특허 공개 제2001-85264호 공보 혹은 일본 특허 공개 제2001-110662호 공보에 관한 전자 부품 등의 제조 방법에 따르면, 지지체 상에 형성된 시트 자체에는 세라믹부와 공석 피막부에 있어서의 막 두께의 차이는 없고, 대략 균일한 두께로 되어 있다. 따라서, 종래의 단순한 세라믹 패턴과 전극 패턴을 적층 하는 방법과 비교하여, 소성 처리 등에 기인하는 전기 특성의 변화가 적어 원하는 전기 특성을 갖는 전자 부품을 재현성 좋게 얻을 수 있게 된다.

현재, 전자 기기 등에 이용되는 신호의 고주파화가 GHz대에까지 미치고 있고, 전술한 전자 부품 등에 있어서도 이에 대응하기 위해 전송 선로의 저용량화, 접합부에서의 저저항화 등 고성능화가 한층 더 요망되고 있다. 동시에, 휴대용 단말로의 제공을 위해 고집적화 및 소형화도 한층 더 요망되고 있다. 전술한 제조 방법에 의해 얻어지는 시트에 관해서도, 예를 들어 그 박막화, 혹은 도전성 페이스트 등의 재질의 최적화와 병행하여 진행시킴으로써 어느 정도의 대응은 가능하다고 생각된다.

그러나, 전술한 제조 방법에 의해 얻어지는 시트는 세라믹부와 공석 피막부의 2 종류의 재료로 구성될 뿐이다. 따라서, 1 시트당 절연체 1 종류와 도전체 1 종류로 이루어진다고 하는 제한이, 전자 부품 제조상 항상 설정되어 있다. 그 결과, 1) 회로 설계에 제한이 생겨 일정 레벨로부터의 고집적화가 저해되고, 2) 예를 들어 인덕터를 포함하는 전자 부품을 형성하고자 한 경우 등에서는 적층하는 층수가 극단적으로 증가하여, 일정 레벨로부터의 소형화가 저해되고, 3) 층수가 증가함으로써 층간 접속부가 증가하여 신뢰성이 저하될 우려가 있는 등의 사태를 초래할 것이라 생각된다.

또한, 감광성 슬러리는 앞에도 서술한 바와 같이 감광성을 갖는 유기계 바인더와 세라믹 분말을 혼합함으로써 얻어져 있다. 이 세라믹 분말은 노광시에 있어서 자외선을 산란시키는 등의 효과를 통상 갖고 있다. 이로 인해, 노광시에 있어 서 패턴 엣지가 드러나는 등의 현상이 생긴다. 그 결과, 종래에 있어서는 형성해야 할 배선 패턴의 두께와 그 폭의 비율을 종횡비(두께 ÷ 폭)로서 취한 경우, 약 0.5 내지 0.67이 그 상한으로 되어 있었다.

일본 특허 공개 제2001-110662호 공보에는, 상기 상황에 대응하기 위해 방법이 개시되어 있다. 구체적으로는, 베이스 상에 형성된 네거티브 레지스트만으로 이루어지는 층을 패터닝하고, 패터닝 후에 형성된 공간에 대해 전착 기술을 이용하여 세라믹 부분을 형성하고, 패터닝된 레지스트층을 제거하고, 제거 후에 형성된 공간부에 대해 전착 기술에 의해 도전성을 가진 부분을 형성하고 있다.

상기 방법에 따르면, 상술한 패턴 엣지의 드러남 등을 발생시키지 않아, 따라서 패턴 정밀도가 높은 시트를 형성하는 것이 가능해진다. 그러나, 상기 방법에 있어서도 상술한 1 시트당 절연체 1 종류와 도전체 1 종류로 이루어진다고 하는 제한은, 역시 항상 설정되어 있다. 따라서, 상술한 1) 내지 3) 등의 사태가 생길 수 있는 개연성은 상기 방법에 있어서도 동일하다고 생각된다.

본 발명은 상기 상황에 비추어 이루어진 것으로, 적층 세라믹 콘덴서, 적층 세라믹 인덕터 등의 이른바 적층형 전자 부품에 관한 것으로, 그 고집적화, 소형화, 고신뢰성화 등에 기여할 수 있는 시트를 제조하는 방법을 제공하는 것을 목적으로 하고 있다.

상기 과제를 해결하기 위해, 본 발명에 관한 시트 형성 방법은 적층형 전자 부품을 형성할 때에 그 각 층으로서 이용되는 시트의 형성 방법이며, 지지체 상에, 노광된 부분이 현상액에 의해 제거되는 감광성 물질을 소정 두께 부착시키는 공정과, 감광성 물질에 대해 소정 패턴을 형성하기 위한 노광 처리를 실시하고, 노광 처리된 패턴을 현상액에 의해 현상 제거하는 처리를 실시하고, 감광성 물질이 제거된 부분에 대해 원하는 전기적 특성을 갖는 물질을 부착하는 처리를 실시하고, 지지체 상에 시트 혹은 시트의 일부를 형성하는 공정과, 시트로부터 지지체를 제거하는 공정을 포함하는 것을 특징으로 한다.

또한, 상기 방법에 있어서는 노광 처리, 현상 처리 및 부착 처리로 이루어지는 공정은 복수회 반복되는 것이 바람직하다. 또한, 상기 방법에 있어서는 노광 처리, 현상 처리 및 부착 처리로 이루어지는 공정에 있어서, 원하는 전기 특성을 갖는 물질 대신에 감광성 물질을 부착하는 처리가 포함되는 것이 바람직하다.

또한, 상기 방법에 있어서는 노광되지 않은 부분이 현상액에 의해 제거되는, 원하는 전기 특성을 갖는 감광성 물질을 부착시키는 공정과, 원하는 전기 특성을 갖는 감광성 물질을 노광 및 현상하여 한층 더 패턴 공간을 형성하는 처리와, 패턴 공간에 원하는 전기 특성을 갖는 물질 혹은 한층 더 감광성 물질을 부착시키는 처리로 이루어지는 공정을 더 포함하는 것이 바람직하다.

또한, 상기 과제를 해결하기 위해 본 발명에 관한 시트는 적층형 전자 부품을 형성할 때에 그 각 층으로서 이용되는 시트이며, 적어도 3 종류의 각각 다른 물성을 갖는 부분을 갖고, 부분을 형성할 때에 노광된 부분이 현상액에 의해 제거되는 감광성 물질의 부착 처리, 상기 감광성 물질의 노광 처리, 상기 감광성 물질의 현상 처리 및 상기 현상 처리에 의해 얻어진 공간부로의 상기 부분 중 적어도 1개의 부착 형성 처리가 행해지고, 부분 중 가장 두께가 두꺼운 부분에 있어서의 두께와 폭의 비율을 종횡비(두께 ÷ 폭)로서 취한 경우, 상기 종횡비의 값이 1 이상인 것을 특징으로 한다.

또한, 상기 시트에 있어서는 시트가 연장되는 평면 방향에 있어서 다른 물성을 갖는 부분이 각각 형성되는 것이 바람직하다. 또한, 상술한 시트에 있어서는 시트의 두께 방향에 있어서 다른 물성을 갖는 부분이 형성되는 것이 바람직하다.

또한, 상기 과제를 해결하기 위해 본 발명에 관한 시트는 적층형 전자 부품을 형성할 때에 그 각 층으로서 이용되는 시트이며, 제1 두께를 갖고 또한 제1 영역에 형성된 도전성의 내부 전극과, 제2 두께를 갖고 또한 제1 영역 상이며 제1 영역보다도 작은 제2 영역에 형성된 도전성 포스트와, 내부 전극 및 포스트를 포함하는 절연성 물질을 갖고, 적어도 포스트는 노광된 부분이 현상액에 의해 제거되는 감광성 물질의 부착 처리, 감광성 물질의 노광 처리, 감광성 물질의 현상 처리 및 현상 처리에 의해 얻어진 공간부로의 도전성 물질의 부착 처리로 이루어지는 공정에 의해 형성되어 있고, 그 내부 전극 및 포스트 중 적어도 한 쪽의 형성 두께와 그 폭의 비율을 종횡비(두께 ÷ 폭)로서 취한 경우, 상기 종횡비의 값이 1 이상인 것을 특징으로 한다.

도1은 본 발명에 관한 시트의 형성 방법을 나타낸 흐름도이다.

도2는 본 발명에 관한 시트의 형성 방법을 나타낸 흐름도이다.

도3은 본 발명에 의해 얻어진 시트를 이용하여 제작한 적층 쪽 인덕터의 단 면 개략을 나타낸 도면이다.

도4a는 도3에 나타낸 인덕터를 선 4A-4A로 절단하여 이를 상면으로부터 본 상태의 개략을 나타낸 도면이다.

도4b는 도3에 나타낸 인덕터를 선 4B-4B로 절단하여 이를 상면으로부터 본 상태의 개략을 나타낸 도면이다.

도5a는 도3에 나타낸 시트(L4)를 형성하는 공정을 나타낸 흐름도이다.

도5b는 도3에 나타낸 시트(L4)를 형성하는 공정을 나타낸 흐름도이다.

도5c는 도3에 나타낸 시트(L4)를 형성하는 공정을 나타낸 흐름도이다.

본 발명의 실시 형태에 관한 시트의 형성 방법을 흐름도로서 도1에 나타내고 있다. 또한, 도1은 각 공정에 있어서의 시트에 대해 이를 그 두께 방향으로 절단한 경우의 단면 구성을 나타내고 있다. 또한, 예시하는 시트는 XY(평면) 방향 및 Z(두께) 방향에 있어서, 각각 다른 재료로 이루어지는 부분을 구획하여 갖는 것으로 하고 있다. 이하, 도면을 참조하여 시트 형성 방법의 상세에 대해 서술한다.

우선, 도전 처리가 실시된 지지체(1)의 표면 상에 포지티브 레지스트로 이루어지는 층(3)을 전착 처리에 의해 소정 두께 형성하여 단계 1의 상태의 시트를 얻는다. 또한, 본 발명에 있어서의 포지티브 레지스트는 빛의 조사에 의해 노광된 부분이 현상액에 의한 현상 처리에 의해 제거되는 감광성 물질을 가리킨다. 계속해서, 도시하지 않은 제1 마스크를 거친 자외선 등에 의한 포지티브 레지스트층(3)의 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해, 포지티브 레지스트층에 있어서 노광된 부분만이 제거되고, 지지체(1) 상에는 미노광 포지티브 레지스트층(3)과 제1 공간 부분(5)이 형성된다(단계 2). 제1 공간 부분(5)에 대해서는 전착 처리에 의해 절연재부를 형성한다. 본 실시예에 있어서는 절연재로서, 예를 들어 저유전율 재료로 이루어지는 부분(7)을 형성한다(단계 3). 또한, 본 실시예에 있어서는 저유전율재 부분(7)의 형성 두께는 포지티브 레지스트층(3)의 두께와 대략 일치시키고 있다.

저유전율재 부분(7) 형성 후, 미노광 포지티브 레지스트층(3)에 대해 도시하지 않은 제2 마스크를 거친 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해 포지티브 레지스트층(3)에 있어서의 노광 부분의 제거가 행해지고, 또한 제2 공간 부분(9)이 형성된다(단계 4). 제2 공간 부분(9)에 대해서는 전착 처리에 의해 새로운 절연재부를 형성한다. 본 실시예에 있어서는, 절연재로서 예를 들어 고투자율 재료로 이루어지는 부분(11)을 형성한다(단계 5). 또한, 본 실시예에 있어서는 고투자율재 부분(11)의 형성 두께도 포지티브 레지스트층(3)의 두께와 대략 일치시키고 있다.

계속해서, 잔존하는 미노광 포지티브 레지스트층(3)에 대해 또한 도시하지 않은 제3 마스크를 거친 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해 포지티브 레지스트층(3)에 있어서의 노광 부분의 제거가 행해지고, 또한 제3 공간 부분(13)이 형성된다(단계 6). 제3 공간 부분(13)에 대해서는 전착 처리에 의해 제1 도전체로 이루어지는 부분(15)을 형성한다. 또한, 본 실시예에 있어서는 제1 도전체 부분(15)의 형성시에 있어서 그 형성 두께는 포지티브 레지스 트층(3)의 두께보다 얇게 하는 것으로 하여, 제3 공간부(13)를 제1 도전체 부분(15)의 상부에 잔존시키고 있다(단계 7).

이 제3 공간 부분(13)의 잔존 부분에 대해 전착 처리에 의해 다시 포지티브 레지스트로 이루어지는 제2 층(17)을 형성한다(단계 8). 그 때, 제2 포지티브 레지스트층(17)은 그 최표면이 포지티브 레지스트층(3), 저유전율재 부분(7) 등의 표면과 대략 일치할 때까지 형성되는 것이 바람직하다. 제2 포지티브 레지스트층(17)에 대해서는 도시하지 않은 제4 마스크를 거친 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해 제2 포지티브 레지스트층(17)에 있어서의 노광 부분의 제거가 행해지고 제4 공간 부분(19)이 형성된다(단계 9).

제4 공간 부분(19)에 대해서는, 전착 처리에 의해 한층 더 절연재부를 형성한다. 본 실시예에 있어서는, 상기 절연재로서 예를 들어 저투자율 재료로 이루어지는 부분(21)을 형성한다(단계 10). 또한, 본 실시예에 있어서는 저투자율재 부분(21)은 그 최표면이 포지티브 레지스트층(3), 저유전율재 부분(7) 등의 표면과 대략 일치할 때까지 형성된다. 그 후, 잔존하는 제2 포지티브 레지스트층(17)에 대한 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해 잔존하는 제2 포지티브 레지스트층(17)의 제거가 행해지고, 제5 공간 부분(23)이 형성된다(단계 11).

제5 공간 부분(23)에 대해서는, 전착 처리에 의해 제2 도전체로 이루어지는 부분(25)을 형성한다. 또한 본 실시예에 있어서는, 제2 도전체 부분(25)은 그 최표면이 포지티브 레지스트층(3), 저유전율재 부분(7) 등의 표면과 대략 일치할 때 까지 형성된다. 또한, 본 실시예에 있어서는 제1 도전체 부분(15)을 구성하는 재료와, 제2 도전체 부분(25)을 구성하는 재료는 동일로 하고 있다. 이상의 공정을 거쳐 얻어진 시트로부터 지지체(1)를 박리함으로써 실제로 전자 부품을 형성할 때의 소재가 되는 시트를 얻을 수 있다.

(변형예)

계속해서, 본 발명에 관한 시트 형성 방법을 그 내부에 회로 패턴(이른바, 패턴) 및 층간 접속재(이른바, 포스트)를 갖는 시트에 대해 이용한 경우를 설명한다. 도2에 상기 시트의 형성 방법을 흐름도로서 나타낸다. 또한, 도면 중 각 단계에 나타내는 도면은 도1과 마찬가지로 각 공정에 있어서의 시트의 단면을 나타내는 것이다.

우선, 도전 처리가 실시된 지지체(1)의 표면 상에 포지티브 레지스트로 이루어지는 층(3)을 전착 처리에 의해 형성하고, 단계 1의 상태의 시트를 얻는다. 계속해서, 도시하지 않은 제1 마스크를 거친 자외선 등에 의한 포지티브 레지스트층(3)의 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해, 포지티브 레지스트층에 있어서 노광된 부분만이 제거되고, 지지체(1) 상에는 미노광 포지티브 레지스트층(3)과 제1 공간 부분(5)이 형성된다(단계 2). 제1 공간부(5)에 대해서는 전착 처리에 의해 절연재부를 형성한다. 본 실시예에 있어서는, 절연재로서 예를 들어 저유전율 재료로 이루어지는 부분(7)을 형성한다(단계 3). 또한, 본 실시예에 있어서는 저유전율재 부분(7)의 형성 두께는 포지티브 레지스트층(3)의 두께와 대략 일치시키고 있다.

계속해서, 잔존하는 미노광 포지티브 레지스트층(3)에 대해 또한 도시하지 않은 제3 마스크를 거친 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해 포지티브 레지스트층(3)에 있어서의 노광 부분의 제거가 행해지고, 또한 제3 공간 부분(13)이 형성된다(단계 6). 제3 공간 부분(13)에 대해서는, 전착 처리에 의해 제1 도전체로 이루어지는 부분(15)을 형성한다. 제1 도전체 부분(15)은 상기 시트에 있어서의 패턴으로서의 기능을 갖는다. 또한, 본 실시예에 있어서는 제1 도전체 부분(15)의 형성시에 있어서 그 형성 두께는 포지티브 레지스트층(3)의 두께보다 얇게 하는 것으로 하여 제3 공간부(13)를 제1 도전체 부분(15)의 상부에 잔존시키고 있다(단계 7).

이 제3 공간 부분(13)의 잔존 부분에 대해 전착 처리에 의해 다시 포지티브 레지스트로 이루어지는 제2 층(17)을 형성한다(단계 8). 그 때, 제2 포지티브 레지스트층(17)은 그 최표면이 포지티브 레지스트층(3), 저유전율재 부분(7) 등의 표 면과 대략 일치할 때까지 형성되는 것이 바람직하다. 제2 포지티브 레지스트층(17)에 대해서는, 도시하지 않은 제4 마스크를 거친 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해, 제2 포지티브 레지스트층(17)에 있어서의 노광 부분의 제거가 행해지고 제4 공간 부분(19)이 형성된다(단계 9).

제4 공간 부분(19)에 대해서는 전착 처리에 의해 한층 더 절연재부를 형성한다. 본 실시예에 있어서는, 상기 절연재로서 예를 들어 저투자율 재료로 이루어지는 부분(21)을 형성한다(단계 10). 또한, 본 실시예에 있어서는 저투자율재 부분(21)은 그 최표면이 포지티브 레지스트층(3), 저유전율재 부분(7) 등의 표면과 대략 일치할 때까지 형성된다. 그 후, 잔존하는 제2 포지티브 레지스트층(17)에 대한 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해 잔존하는 제2 포지티브 레지스트층(17)의 제거가 행해지고, 제5 공간 부분(23)이 형성된다(단계 11).

제5 공간 부분(23)에 대해서는 전착 처리에 의해 제2 도전체로 이루어지는 부분(25)을 형성한다(단계 12). 제2 도전체 부분(25)은 상기 시트에 있어서 포스트로서의 기능을 갖는다. 또한, 본 실시예에 있어서는 제2 도전체 부분(25)은 그 최표면이 포지티브 레지스트층(3), 저유전율재 부분(7) 등의 표면과 대략 일치할 때까지 형성된다. 또한, 본 실시예에 있어서는 제1 도전체 부분(15)을 구성하는 재료와, 제2 도전체 부분(25)을 구성하는 재료는 동일로 하고 있다. 이상의 공정을 거쳐 얻어진 시트로부터 지지체(1)를 박리함으로써 그 내부에 패턴 및 포스트를 갖는 시트를 얻을 수 있다.

상술한 바와 같이, 본 발명의 실시에 의해 저유전율 재료, 저투자율 재료, 고투자율 재료, 도전체 등 복수 종류(이 경우에는 3 종류 이상)의 재료를, XY(평면) 방향 및 Z(두께) 방향으로 구획하여 갖는 시트, 혹은 그 내부에 패턴과 포스트를 갖는 시트를 형성하는 것이 가능해진다. 또한, 본 발명에 있어서는 빛 등을 산란시키는 요소를 갖지 않는 포지티브 레지스트 단일 부재로 이루어지는 층에 대해 노광 및 현상 처리를 실시하고, 그 결과 얻어진 패턴을 이용하여 각 재료로 이루어지는 부분의 형성을 행하고 있다.

따라서, 패턴 정밀도가 높고 또한 패턴 엣지에 있어서의 드러남 등이 전혀 존재하지 않는 양호한 구획 상태를 가진 시트를 얻는 것이 가능해진다. 또한, 포지티브 레지스트 단일 부재로 이루어지는 층을 이용하므로, 노광 처리에 의한 노광 가능한 층 두께는 포지티브 레지스트의 특성에만 기인하고 있다.

구체적으로는, 이상의 방법을 이용함으로써 종래 기술에 의해서는 불가능이라고 되어 있던, 다른 물성으로 이루어지는 3 종류 이상의 부분을 갖고, 또한 이들 각 부분 중 가장 두꺼운 부분에 있어서의 두께와 그 폭의 비율을 종횡비(두께 ÷ 폭)로서 취한 경우, 상기 종횡비의 값이 1 이상이 되는 시트를 제공하는 것이 가능해진다. 또한, 패턴과 포스트를 포함하는 시트인 경우에는 형성 두께와 그 폭의 비가 1 이상이 되는 포스트를 포함하는 시트의 형성이 가능해진다.

또한, 본 실시예에 있어서는 각 부분을 구성하는 재료, 즉 원하는 전기적 특성을 갖는 물질로서 저유전율 재료, 저투자율 재료, 고투자율 재료, 도전체를 이용하고 있지만 본 발명은 이들 재료에 한정되지 않으며, 얻고자 하는 시트의 구성 등 에 따라서 적절하게 변경되는 것이 바람직하다. 즉, 복수 종류, 적어도 3 종류의 각각 다른 물성을 갖는 부분을, 평면 방향 혹은 두께 방향에 형성하는 것이 가능하다. 따라서, 노광, 현상 및 전착의 각 처리를 반복하는 횟수는 시트 구성에 따라서 본 실시예보다 감소시키거나 혹은 증가시키는 것이 바람직하다.

또한, 전착 처리시에 전술한 포지티브 레지스트, 혹은 원하는 전기 특성을 갖는 분체를 함유하는 포지티브 혹은 네거티브의 특성을 갖는 레지스트(감광성 물질)를 전착하는 것으로 해도 좋다. 이 경우, 다음 공정 등에 있어서 이들 레지스트에 대해 노광, 현상 등의 처리가 더 실시되게 된다. 또한, 여기서 서술한 네거티브 레지스트라 함은 빛의 조사에 의해 노광된 부분 이외의 부분이 현상액에 의해 현상되는 감광성 물질을 가리킨다.

구체적으로는, 예를 들어 저투자율을 특성으로서 갖는 절연분과 네거티브 레지스트를 혼성하여 얻어지는 네거티브 재료를, 도1 중 단계 7에 있어서의 제3 공간 부분(13)에 전착 형성하는 것으로 해도 좋다. 상기 네거티브 재료에 노광 및 현상을 실시함으로써, 저투자율재 부분(21) 및 제5 공간 부분(23)(단계 11 참조)을 한 번에 형성할 수 있다. 앞에도 서술한 바와 같이, 분체를 포함한 네거티브 레지스트는 패턴 정밀도 등에 관하여 상대적으로 포지티브 레지스트에 열화된다고 생각된다. 그러나, 패턴 정밀도의 허용치 등을 고려하여 본 발명에 관한 제조 방법에 있어서 부분적으로 네거티브 레지스트로 이루어지는 재료를 이용함으로써 공정의 단축이 가능해진다.

또한, 전착 처리에 의한 각 부분의 형성 두께도 본 실시예와 같이 포지티브 레지스트층(3)의 두께에 의해 규정하지 않고, 얻고자 하는 시트의 구성 등에 따라서 적절하게 정하는 것도 가능하다. 예를 들어, 적층-압착 공정을 경유할 때에 적층되는 시트 사이에 있어서의 도전체 부분의 접속 상태를 양호한 것으로 하기 위해, 추가된 도전체 부분을 세라믹 부분(3)의 상면으로부터 쌓아 올리는 구성으로 하는 등, 각 부분의 형성 상태를 개변해도 좋다.

또한, 제1 및 제2 도전체 부분은 동일 재료로 하고 있지만 이를 다른 재료로 이루어지는 것으로 해도 좋다. 또한, 이들 도전체 부분의 형성에 전착 처리를 이용하지 않고 도금법 등, 본 실시예와는 다른 수법에 의해 이들을 형성하는 것으로 해도 좋다. 또한, 도전체 부분을 형성할 때에 포지티브 레지스트의 전착, 노광, 현상, 도전체의 전착의 각 처리를 다시 반복하는 것으로 하여, Z(두께) 방향에 있어서 구성을 한층 더 부가하는 것으로 해도 좋다.

(본 발명에 의해 얻어진 시트를 이용하여 제작한 전자 부품의 구체예)

이상 서술한 본 발명에 관한 방법에 대해, 적절하게 변경을 가함으로써 얻어진 복수 종류의 시트를 적층하여 이루어지는 세라믹 인덕터의 일예를 도3에 나타낸다. 도3은 세라믹 인덕터를 그 적층 방향으로 절단한 단면의 구성을 모식적으로 나타낸 것이다. 상기 인덕터는 시트(L1 내지 L8)를 적층하여 구성되어 있다. 각각의 시트에는 도전체 부분[A(A1, A2)], 저유전율 재료로 이루어지는 제1 절연체부분(B), 고투자율 재료로 이루어지는 제2 절연체 부분[C(C1, C2)], 제2 절연체 부분(C)보다 낮은 투자율을 갖는 재료로 이루어지는 제3 절연체부(D)가 임의로 포함되어 있다. 각각의 시트 구성에 대해, 이하 간단히 시트(L4)를 예로서 설명한다.

도3 중 평면 4A-4A로 시트(L4)를 절단하고, 이를 도면 중 화살표 방향으로부터 본 도면을 도4a에, 평면 4B-4B로 시트(L4)를 절단하고 이를 도면 중 화살표 방향으로부터 본 도면을 도4b에 각각 나타낸다. 도4a에 나타낸 바와 같이, 상기 시트 하부에 있어서 중앙부의 고투자율재 부분(C1)은 인덕터에 있어서의 코어재로서 작용한다. 도전체 부분(A1)은 고투자율재 부분(C1)의 대략 둘레 절반을 둘러싸도록 형성되어 있고, 인덕터 회로의 일부를 형성하고 있다.

고투자율재 부분(C1)의 나머지 주위에는 저투자율재 부분(D)이 형성되어 있다. 상기 절연체 부분(D)은 시트 적층시에 상하 방향에서 포개지는 도전체 부분(A1) 사이를 절연하기 위한 절연부로서 작용한다. 이들 도전체 부분(A1) 및 저투자율 부분(D)의 주위에는 고투자율재 부분(C2)이 배치되어 있고, 상기 부분은 고투자율재 부분(C1)과 함께 자속량을 증가시키는 효과를 갖는 절연체 부분으로서 작용한다. 또한 그 주위에는, 저유전율 재료인 제1 절연체 부분(B)이 보호층을 형성하고 있다.

도4b에 나타낸 바와 같이, 시트(L4) 상부에 있어서는 저투자율재 부분(D)으로 이루어지는 절연체 부분이 코어재인 고투자율재 부분(C1)의 거의 전체 둘레를 둘러싸도록 형성되어 있다. 이 저투자율재 부분(D)은 시트 적층시에 상하 방향에서 포개지는 도전체 부분(A1) 사이를 절연하기 위한 절연부로서 작용한다. 또한, 코어재의 주위의 일부에만 도전체 부분(A2)이 형성되어 있다. 상기 도전체 부분(A2)은 각각의 시트에 형성된 인덕터에 있어서의 회로의 일부를 각각 접속하기 위한 접속용 도전체 부분, 이른바 포스트로서 작용한다.

이상 서술한 바와 같이, 시트(L4)는 그 내부에 코어재, 코어재의 대략 둘레 절반에 권취된 인덕터에 있어서의 회로의 일부, 이 회로의 일부를 다른 시트에 있어서의 회로의 일부와 접속하기 위한 포스트, 각 시트에 있어서의 회로부 각각의 사이의 절연을 하는 절연체, 코어재와 함께 자속량을 증가시키는 인덕터 주위에 배치된 절연체 및 그 주위의 보호재 부분을 갖고 있다. 상기 구성을 갖는 시트를 미리 복수매 제작하고, 각각의 시트에 있어서의 회로부의 단부와 포스트의 단부가 각각 연속적으로 접속되도록 적층함으로써, 도3에 나타낸 인덕터 본체가 형성된다.

(전자 부품 제조용 시트 형성 방법 구체예)

다음에, 본 발명을 이용하여 도4a 및 도4b에 나타낸 시트(L4)를 실제로 형성할 때의 공정에 대해, 도5a 내지 도5c에 나타낸 흐름도를 참조하여 설명한다. 또한, 흐름도로 나타낸 각 도면은 도1 혹은 도2에 나타낸 바와 같이 각 공정에 있어서의 시트의 단면을 나타내고 있다. 즉, 도4a 및 도4b에 있어서의 선 I-I에 따라 시트(L4)를 절단하였을 때의 단면에 대해서는 도5a에, 선 II-II에 있어서의 단면에 대해서는 도5b에, 또한 선 III-III에 있어서의 단면에 대해서는 도5c에 각각의 형상의 변화를 각각 나타내고 있다. 또한, 전술한 도1 혹은 도2에 있어서 나타낸 실시예에 있어서의 구성과 동일한 구성에 대해서는 동일한 참조 부호를 이용하는 것으로 한다.

우선, 도전 처리가 실시된 지지체(1)의 표면 상에 포지티브 레지스트로 이루어지는 층(3)을 전착 처리에 의해 형성하여, 단계 101의 상태의 시트를 얻는다. 계속해서, 도시하지 않은 제1 마스크를 거친 자외선 등에 의한 포지티브 레지스트 층(3)의 노광 처리 및 현상액에 의한 현상 처리를 행한다. 제1 마스크는 도4a 및 도4b에 있어서의 저유전율재 부분(B)에 대응하는 영역을 노광하는 형상을 갖고 있다.

상기 처리에 의해 포지티브 레지스트층에 있어서 노광된 부분만이 제거되고, 지지체(1) 상에는 미노광 포지티브 레지스트층(3)과 제1 공간 부분(5)이 형성된다(단계 102). 제1 공간부(5)에 대해서는, 전착 처리에 의해 저유전율 재료로 이루어지는 부분(7)을 형성한다(단계 103). 또한, 저유전율재 부분(7)의 형성 두께는 포지티브 레지스트층(3)의 두께와 대략 일치시키고 있다. 상기 저유전율재 부분(7)은 시트(L4)에 있어서의 저유전율재 부분(B)에 대응한다.

저유전율재 부분(7) 형성 후, 미노광 포지티브 레지스트층(3)에 대해 도시하지 않은 제2 마스크를 거친 노광 처리 및 현상액에 의한 현상 처리를 행한다. 제2 마스크는 도4a 및 도4b에 있어서의 고투자율재 부분(C1 및 C2)에 대응하는 영역을 노광하는 형상을 갖고 있다. 상기 처리에 의해, 포지티브 레지스트층(3)에 있어서의 노광 부분의 제거가 행해지고, 또한 제2 공간 부분(9)이 형성된다(단계 104).

제2 공간 부분(9)에 대해서는, 전착 처리에 의해 고투자율 재료로 이루어지는 부분(11)을 형성한다(단계 105). 또한, 고투자율재 부분(11)의 형성 두께도 포지티브 레지스트층(3)의 두께와 대략 일치시키고 있다. 단면 II-II에 있어서의 중앙부의 고투자율 부분(11)은 시트(L4)에 있어서의 코어재가 되는 부분(C1)에 대응하고, 그 밖의 고투자율재 부분(11)은 시트(L4)에 있어서의 인덕터 등의 외주 부분(C2)에 대응한다.

계속해서, 잔존하는 미노광 포지티브 레지스트층(3)에 대해 또한 도시하지 않은 제2' 마스크를 거친 노광 처리 및 현상액에 의한 현상 처리를 행한다. 제2' 마스크는 도4a에 있어서의 저투자율재 부분(D)에 대응하는 영역을 노광하는 형상을 갖고 있다. 상기 처리에 의해 포지티브 레지스트층(3)에 있어서의 노광 부분의 제거가 행해지고, 또한 제2' 공간 부분(12)이 형성된다(단계 106). 제2' 공간 부분(12)에 대해서는 전착 처리에 의해 저투자율재 부분(14)을 형성한다(단계 107). 또한, 저투자율재 부분(14)의 형성 두께도 포지티브 레지스트층(3)의 두께와 대략 일치시키고 있다. 저투자율재 부분(14)은, 시트(L4)에 있어서 도4a에 있어서의 저투자율재 부분(D) 및 그 상면에 위치하는 도4b에 있어서의 저투자율재 부분(D)에 대응한다.

또한, 잔존하는 미노광 포지티브 레지스트층(3)에 대해 또한 도시하지 않은 제3 마스크를 거친 노광 처리 및 현상액에 의한 현상 처리를 행한다. 제3 마스크는 도4a에 있어서의 도전체 부분(A1)에 대응하는 영역을 노광하는 형상을 갖고 있다. 상기 처리에 의해 포지티브 레지스트층(3)에 있어서의 노광 부분의 제거가 행해지고, 또한 제3 공간 부분(13)이 형성된다(단계 108).

제3 공간 부분(13)에 대해서는, 전착 처리에 의해 제1 도전체로 이루어지는 부분(15)을 형성한다. 또한, 본 실시예에 있어서는 제1 도전체 부분(15)의 형성시에 있어서 그 형성 두께는 포지티브 레지스트층(3)의 두께보다 얇게 하는 것으로 하여, 제3 공간부(13)를 제1 도전체 부분(15)의 상부에 잔존시키고 있다(단계 109). 제1 도전체 부분은 시트(L4)에 있어서의 도전체 부분(A1)에 대응한다.

이 제3 공간 부분(13)의 잔존 부분에 대해, 전착 처리에 의해 다시 포지티브 레지스트로 이루어지는 제2 층(17)을 형성한다(단계 110). 그 때, 제2 포지티브 레지스트층(17)은 그 최표면이 포지티브 레지스트층(3), 저유전율재 부분(7) 등의 표면과 대략 일치할 때까지 형성되는 것이 바람직하다. 제2 포지티브 레지스트층(17)에 대해서는, 도시하지 않은 제4 마스크를 거친 노광 처리 및 현상액에 의한 현상 처리를 행한다. 제4 마스크는 도4b에 있어서의 저투자율재 부분(D)에 대응하는 영역을 노광하는 형상을 갖고 있다. 상기 처리에 의해, 제2 포지티브 레지스트층(17)에 있어서의 노광 부분의 제거가 행해지고, 제4 공간 부분(19)이 형성된다(단계 111).

제4 공간 부분(19)에 대해서는, 전착 처리에 의해 저투자율 재료로 이루어지는 부분(21)을 형성한다(단계 112). 또한, 본 실시예에 있어서는 저투자율재 부분(21)은 그 최표면이 포지티브 레지스트층(3), 저유전율재 부분(7) 등의 표면과 약일치할 때까지 형성된다. 저투자율재 부분(21)은, 시트(L4)에 있어서 도4b에 있어서의 저투자율재 부분(D)에 대응한다. 그 후, 잔존하는 제2 포지티브 레지스트층(17)에 대한 노광 처리 및 현상액에 의한 현상 처리를 행한다. 상기 처리에 의해, 잔존하는 제2 포지티브 레지스트층(17)의 제거가 행해지고, 제5 공간 부분(23)이 형성된다(단계 113).

제5 공간 부분(23)에 대해서는, 전착 처리에 의해 제2 도전체로 이루어지는 부분(25)을 형성한다. 또한, 본 실시예에 있어서는 제2 도전체 부분(25)은 그 최표면이 포지티브 레지스트층(3), 저유전율재 부분(7) 등의 표면과 대략 일치할 때 까지 형성된다. 또한, 본 실시예에 있어서는 제1 도전체 부분(15)을 구성하는 재료와, 제2 도전체 부분(25)을 구성하는 재료는 동일로 하고 있다. 이상의 공정을 거쳐서 얻어진 시트로부터 지지체(1)를 박리 및 잔존하는 포지티브 레지스트층(3)의 제거를 행함으로써, 실제로 전자 부품을 형성할 때의 소재가 되는 시트(L4)를 얻을 수 있다. 이상의 구성을 얻음으로써, 종래부터의 적층 세라믹 인덕터보다 더욱 우수한 특성을 갖는 인덕터를 제공하는 것이 가능해진다.

본 발명에 따르면, 다른 여러 재료를 동일 시트 내에 형성하는 것이 가능하다. 따라서, 도3에 나타낸 인덕터를 구성하는 것이 가능하고, 부유 용량, 크로스 토크 등을 보다 저하시켜 더욱 소형화 또한 고집적화를 달성한 적층형 전자 부품의 제조가 가능해진다. 또한, 도면 중 명시되어 있지 않지만 본 발명에 관한 시트를 이용함으로써 인덕터 본체 단부를 외부 단자에 접속하는 배선 등의 배치를, 인덕터 형성시에 임의의 배치로 배열하는 것도 가능해진다.

따라서, 이들 배선부의 배치의 적정화를 도모하는 것도 용이해진다. 즉, 본 발명에 관한 구성의 시트를 이용함으로써 a) 회로 설계의 자유도가 향상되어 보다 고집적화가 가능해지고, b) 복합 회로 부품 형성시에 있어서도, 동등한 특성을 갖는 전자 부품을 제조한 경우라도 적층 층수를 오히려 감소시켜 전자 부품으로서의 소형화를 도모하는 것이 가능하고, 또한 c) 층수의 감소에 수반하여 층간에서의 배선의 접속이 감소하여 신뢰성이 향상되고, 게다가 전자 부품이 완성에 이르기까지의 공정수의 단축을 기대할 수 있는 등의 효과를 얻을 수 있다.

또한, 본 발명에 관한 시트에 관하여 그 형성 방법에 대해 전술하였지만, 여 기서 서술된 지지체 등 각종 재료에 관해서는 특별히 한정되지 않는다. 지지체로서는 스테인레스계의 박판, 도전 처리가 표면에 이루어진 PET 필름, 도전 처리가 표면에 이루어진 글래스 기판 등 여러 재료가 사용 가능하다. 또한, 지지체 표면에 이형용 처리를 실시하는 경우가 있지만, 상기 처리로서는 Ni-PTFE, 스테인레스 분말과 테프론 수지 또는 실리콘 수지 등과의 혼합 복합 피막의 표면 형성 등이 있다.

또한, 도전체부를 형성하는 전착 공정에 있어서 이용하는 금속 분말로서는 Ag, Cu, Ni 등의 분체가 사용 가능하다. 포지티브 레지스트에 관해서는 본 실시예에 있어서 특별히 규정하고 있지 않지만 그 점도, 감광성 등을 감안하여 도전체, 절연쌍 등의 재료의 선택도 포함하여 다양한 재료로부터 적절하게 선택되는 것이 바람직하다. 또한, 상술한 시트 형성 방법에 있어서는 도전체 부분의 형성에 대해서도 전착 형성하는 것으로 하고 있다. 그러나, 가일층의 재료 형성의 필요가 없는 경우에는 이 도전체 부분을 전착 기술 중 하나인 도금에 의해 형성하는 것으로 하고, 도전체 부분이 거의 금속으로만 구성되는 것으로 해도 좋다.

또한, 본 발명에 관한 시트에 있어서의 각 부분 및 포지티브 레지스트는 각각 전착 기술을 이용하여 그 형성 공정이 이루어져 있다. 그러나, 본 발명은 이에 한정되지 않고, 페이스트의 도포 등 통상의 막 형성에 이용되는 여러 방법을 이용하는 것이 가능하다. 그러나, 상술한 바와 같이 도전체 부분의 형성에 관해서는 도전성을 보다 높이는 관점으로부터 도금 등의 기술에 의한 것이 바람직한 경우도 생각되고, 도전체부의 형성을 도금 등에 의해 행할 수 있도록 그 제조 공정을 구축 하는 것이 바람직하다고 생각된다.

또한, 본 발명에 관한 시트 형성 방법은 포지티브 레지스트를 이용함으로써 상술한 여러 효과를 얻고 있는 것이지만, 본 발명의 내용은 상술한 실시예에 한정되지 않는다. 예를 들어, 소자 형성에 있어서 패턴 정밀도 등이 그만큼 요구되지 않는 부분에 대해서는, 종래 기술과 동일한 네거티브 레지스트를 이용한 패턴 형성을 부분적으로 이용하는 등, 포지티브 레지스트와 네거티브 레지스트를 병용하는 것으로 해도 좋다.

본 발명에 관한 시트 형성 방법, 즉 포지티브 레지스트층에 대해 노광, 현상 및 현상에 의해 얻어진 패턴 공간에 대한 원하는 재료를 전착 형성하는 각 처리를 반복하여 실시하는 수법에 의해 XY 방향에 있어서 3 종류 이상의, 또한 Z 방향에 있어서 복수 종류의 이재질로 이루어지는 부분이 그 내부에 고정밀도로 배치된 시트를 얻는 것이 가능해진다. 또한, 포지티브 레지스트 단일 부재로 이루어지는 층에 대해 노광 및 현상의 처리를 실시하여 패턴 공간을 형성함으로써 패턴의 두께와 그 폭의 비, 이른바 종횡비에 있어서 1 이상, 1.0 내지 1.5, 즉 종래와 비교하여 약 1.5 내지 3.0배의 패턴을 얻을 수 있게 된다.

또한, 본 발명에 따르면 각종 패턴을 고정밀도 및 높은 위치 정밀도 등으로 형성하는 것이 가능해지므로, a) 회로 설계의 자유도가 향상되어 보다 고집적화하는 것이 가능해지고, b) 시트 1층에 대한 회로의 고집적화에 의해 적층 총수의 저감이 가능해져 전자 부품으로서의 소형화가 가능해지고, c) 적층수의 현상에 수반하여 각 층간에 있어서의 접속 부위가 감소하여, 신뢰성의 향상 혹은 공정의 단축 화가 가능해지고, d) 각종 재료를 보다 적당한 위치에 형성하는 것이 가능해져 적층형 전자 부품으로서의 성능 향상이 가능해지고, 및 e) 이들 효과의 겹침에 의해 전자 부품의 제조 공정에 있어서의 코스트 퍼포먼스를 향상시키는 것이 가능해지는 등의 효과를 얻을 수 있다.

또한, 치수 정밀도 등이 높은 시트를 얻을 수 있으므로, f) 각 시트에 있어서의 층간 접속 부재간의 위치 정밀도도 향상하여 접속 신뢰성이 향상되고, g) 층간 접속 부재의 형상을 보다 작은 것으로 최적화하는 것이 가능해 보다 고집적화가 가능하고, 및 h) 층간 접속 부재를, 두께를 갖는 시트에 내재시키는 것이 가능해져, 층간 접속 부재에 관한 부분의 강도를 고려한 종래의 설계 등과 비교하여 그 자유도가 향상하고, 게다가 핸들링이 안정됨으로써 적층 정밀도를 더욱 향상시키는 것이 가능해지는 등의 효과도 얻을 수 있다.

또한, 전착 등의 처리에 의해 필요 부분에만 층 형성이 이루어지므로, 재료의 낭비가 없어 제조 비용의 저감을 도모할 수 있다. 또한, 각종 시트를 형성 후 이들을 적층하여 전자 부품을 얻으므로, 전자 부품에 요구되는 특성에 따라서 적층하는 시트의 종류 혹은 적층 형식 등을 변경하는 것이 가능하다. 따라서, 본 발명에 관한 시트를 이용함으로써 다품종 소량 생산에도 대응 가능한 전자 부품의 제조 공정의 구축이 용이하다.

또한, 원하는 전기 특성을 갖는 분말과 유기계 바인더로 이루어지는, 이른바 네거티브 레지스트로 이루어지는 슬러리를 이용하여 이 패터닝과 전착 처리를 행하는 종래 기술은, 얻어지는 패턴 정밀도가 본 발명과 비교하여 크게 열화되어 있다. 그러나 제품의 요구 정밀도, 예를 들어 전기 특성의 변동의 허용치에 따라서 본 발명에 관한 포지티브 레지스트를 이용한 공정을 부분적으로 이용함으로써 상술한 효과를 부분적으로 얻는 것도 가능하다.

Claims

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적층형 전자 부품을 형성할 때에 그 각 층으로서 이용되는 시트의 형성 방법이며,

지지체 상에, 노광된 부분이 현상액에 의해 제거되는 감광성 물질을 소정 두께 부착시키는 공정과,

상기 감광성 물질에 대해 소정의 패턴을 형성하기 위한 노광 처리를 실시하고, 상기 노광 처리된 패턴을 상기 현상액에 의해 현상 제거하는 처리를 실시하고, 상기 감광성 물질이 제거된 부분에 대해 원하는 전기적 특성을 갖는 물질을 부착하는 처리를 실시하고, 상기 지지체 상에 상기 시트 혹은 상기 시트의 일부를 형성하는 공정과,

상기 시트로부터 상기 지지체를 제거하는 공정을 포함하고,

상기 노광 처리, 현상 처리 및 부착 처리로 이루어지는 공정에 있어서, 상기 부착 처리를 도중에서 정지하여 상기 감광성 물질이 제거된 부분을 일부 잔존시키고, 상기 잔존 부분에 상기 원하는 전기 특성을 갖는 물질 대신에 상기 감광성 물질을 부착하는 처리가 포함되는 것을 특징으로 하는 시트 형성 방법.
적층형 전자 부품을 형성할 때에 그 각 층으로서 이용되는 시트의 형성 방법이며,

지지체 상에, 노광된 부분이 현상액에 의해 제거되는 감광성 물질을 소정 두께 부착시키는 공정과,

상기 감광성 물질에 대해 소정의 패턴을 형성하기 위한 노광 처리를 실시하고, 상기 노광 처리된 패턴을 상기 현상액에 의해 현상 제거하는 처리를 실시하고, 상기 감광성 물질이 제거된 부분에 대해 원하는 전기적 특성을 갖는 물질을, 상기 감광성 물질이 제거된 부분이 일부 잔존하도록 부착되는 처리를 실시하고, 상기 잔존 부분에 대해 노광되지 않은 부분이 현상액에 의해 제거되는 원하는 전기 특성을 갖는 감광성 물질을 부착시키고, 상기 원하는 전기 특성을 갖는 감광성 물질을 노광 및 현상하여 한층 더 패턴 공간을 형성하고, 상기 패턴 공간에 원하는 전기 특성을 갖는 물질 혹은 한층 더 감광성의 물질을 부착시킴으로써 상기 지지체 상에 상기 시트 혹은 상기 시트의 일부를 형성하는 공정과,

상기 시트로부터 상기 지지체를 제거하는 공정을 포함하는 것을 특징으로 하는 시트 형성 방법.
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제3항 또는 제4항에 있어서, 상기 노광 처리, 현상 처리 및 부착 처리로 이루어지는 공정은 복수회 반복되는 것을 특징으로 하는 시트 형성 방법.
제3항 또는 제4항에 있어서, 상기 노광 처리, 현상 처리 및 부착 처리로 이루어지는 공정에 있어서,

상기 원하는 전기 특성을 갖는 물질 대신에 상기 감광성 물질을 부착하는 처리가 포함되는 것을 특징으로 하는 시트 형성 방법.
제3항 또는 제4항에 있어서, 노광되지 않은 부분이 현상액에 의해 제거되는, 원하는 전기 특성을 갖는 감광성 물질을 부착시키는 공정과,

상기 원하는 전기 특성을 갖는 감광성 물질을 노광 및 현상하여 또한 패턴 공간을 형성하는 처리와, 상기 패턴 공간에 원하는 전기 특성을 갖는 물질 혹은 한층 더 감광성 물질을 부착시키는 처리로 이루어지는 공정을 더 포함하는 것을 특징으로 하는 시트 형성 방법.