JP2003504895A - 一体化受動部品を含む回路およびその製造方法 - Google Patents

一体化受動部品を含む回路およびその製造方法

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Abstract

(57)【要約】 【課題】 論理集積回路、メモリ集積回路などの能動部品を高密度配置するために基板の平らな表面を最大限に利用するプロセスを利用して、キャパシタ、抵抗器、インダクタ、変圧器、フィルタ、共振器などの受動電気部品を電気回路に組み込むこと。 【解決手段】 これらの受動部品は、フォトイメージング可能な誘電材料（２０）を利用して従来の回路ボードに組み込まれる。この誘電層（２０）をフォトイメージングし、エッチングして、受動デバイスのための１つまたは複数のくぼみまたは開口（２６）、および集積回路ボードの入力と出力を相互接続するフォトバイアを提供する。フォトイメージングされた誘電層（２０）に組み込まれた少なくとも１つの受動デバイスを含む電子構造およびその製造方法を記載した。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に、抵抗器、キャパシタ、変圧器、インダクタなどの埋込みまた
は一体化受動部品を含む高密度サーフェス・ラミナー・サーキトリ（surface la
minar circuitry）に関する。
【０００２】
【従来の技術】
Surface Laminar Circuitry（商標）（ＳＬＣ）技術は、高密度電子パッケー
ジングを可能にするという重大な利点を有する。この利点は、異なる配線層間の
高密度相互接続を可能にするマイクロバイア（microvia）に基づく。マイクロバ
イアを使用すると、回路配線のための空き領域が大きくなる。これは、この領域
が、穿設された大径のＰＴＨ（プレーテッド・スルー・ホール：plated through
hole）、ならびにそれに関連した大径の領域および余裕領域によって消費され
ないためである。
【０００３】 電子パッケージングでは、数百ないし数千のさまざまなデバイスを相互接続す
る必要がある。主デバイスすなわち能動デバイスは、集積回路（すなわち論理ま
たはメモリ集積回路）から成る。それぞれの能動デバイスが適正に機能するため
には、集積回路へ／からの信号を適正に修正する受動デバイス（抵抗器、キャパ
シタ、変圧器およびインダクタ）の追加が必要である。今日の電子パッケージ中
の受動デバイスは、表面リアル・エステートの大きな部分を消費し、これらがな
ければこの部分を、回路をより高密度化するために使用することができる。
【０００４】 回路ボードの表面への個別部品のはんだ付けでは、これらの部品を配置するた
めの潜在的な配線リアル・エステートの多くの部分が使用される。受動部品の一
体化によって、高密度配線向けにより多くのリアル・エステートが提供され、さ
らに、受動デバイスが集積回路のより近くにあることによって性能が向上する。
これまではこの問題を、受動部品を個別部品としてパッケージング（ピン・イン
・ホール（pin in hole）または表面実装）し、回路ボード上へそれらをはんだ
付けすることによって解決してきた。
【０００５】
【発明が解決しようとする課題】
本発明は、Surface Laminar Circuitry（商標）技術の高密度配線能力をフル
に利用することができる電子パッケージを提供する。
【０００６】 本発明はさらに、回路密度を高め、信号ルーティングを単純化し、プレーテッ
ド・スルーホール／はんだ接合の数を減らし、組立てコストを引き下げ、電気性
能を向上させる。
【０００７】
【課題を解決するための手段】
本明細書に開示する一体化受動部品を含むSurface Laminar Circuitry（商標
）構造および該構造を製造する方法は、この能力を提供する。
【０００８】 高密度電子パッケージは、導電層、好ましくは銅箔の導電層と、前記導電層上
にあって、概ね平らな少なくとも１つの表面を提供するイメージング可能な誘電
材料とを有する基板を備える。前記誘電材料の誘電率は約５．０以下であること
が好ましい。前記誘電材料は一般に、その中に組み込まれたイメージング可能な
物質を含むエポキシ樹脂を含む。前記概ね平らな表面に、集積回路を含む少なく
とも１つの能動デバイスが取り付けられる。１つまたは複数の抵抗器、キャパシ
タ、変圧器、インダクタおよびこれらの組合せからなるグループから選択された
少なくとも１つの受動デバイスが、前記誘電材料に組み込まれ、前記少なくとも
１つの能動デバイスと電気的に連絡する。
【０００９】 本発明の他の態様では、高密度電子パッケージを製造する方法が記述される。
前記パッケージは、少なくとも１つの平らな表面を有するイメージング可能な誘
電材料、前記表面に取り付けられた少なくとも１つの能動デバイス、および前記
誘電材料の前記表面に組み込まれ、前記能動デバイスに電気的に結合された少な
くとも１つの受動デバイスから成る。前記方法は、イメージング可能な誘電材料
の薄層を回路パターンの上に適用する段階と、前記受動デバイスのためのパター
ンを前記誘電材料の前記表面にイメージングして、前記誘電材料の前記表面に少
なくとも１つのくぼみを形成する段階と、前記受動デバイスの必要な特性を有す
る材料を前記くぼみに充てんする段階を含む。イメージング可能な誘電材料とは
、光、レーザ、プラズマまたは他の同様の手段によってイメージングすることが
できる材料である。同じ特性および容量または異なる特性および容量を有する少
なくとも１つ、好ましくは複数の受動デバイスを、前記誘電材料に組み込むこと
ができる。受動デバイスには、減結合またはインサーキット・キャパシタ、抵抗
器、変圧器およびインダクタが含まれる。
【００１０】 本発明は、銅箔、銅電着物などの適当な第１の金属導電層と、前記第１の導電
層の上のフォトイメージングされた誘電材料層と、前記誘電層の上の銅などの第
２の金属導電層とを含む基板を含む回路構造に関する。前記誘電層は少なくとも
１つの受動デバイス、および前記２つの導電層を電気的に結合する複数のフォト
バイアを含む。前記受動デバイスは、キャパシタ、抵抗器、インダクタおよび変
圧器から成るグループから選択される。前記受動デバイスがキャパシタ・デバイ
スであるとき、前記第１の導電金属層は、その中に画定された回路パターンを含
み、前記第２の導電金属層中に画定された回路パターンに前記フォトバイアを介
して電気的に結合される。前記第１の導電層の第２の部分は、下部キャパシタの
パターンにイメージングされ、１つまたは複数のフォトバイアを介して、上部キ
ャパシタのパターンにイメージングされた前記第２の銅層の第２の部分に電気的
に結合される。前記受動デバイスが抵抗器であるとき、前記受動デバイスは、前
記誘電材料中のフォトイメージングされた開口の中に配置された電気抵抗材料か
ら成る。前記抵抗器は、前記誘電層と共面関係にあるか、または前記誘電層に対
して垂直である。前記受動デバイスがインダクタまたは変圧器であるとき、前記
第１および第２の導電金属層はそれぞれ、複数の平行線を含み、前記フォトイメ
ージングされた誘電層は前記平行線を覆い、前記第１の導電層の前記平行線の端
部を前記第２の導電層の前記平行線の端部と結合する複数のフォトバイアを含む
。前記誘電層は、前記線の端と端の間の部分の上にフォトイメージングされた開
口またはチャネルを含み、前記開口は、インダクタを形成する高透磁率材料を含
む。あるいは、前記第１および第２の導電層が、前記フォトバイアを介して互い
に電気的に結合されて変圧器の１次巻線を形成する第１の平行線列と、同様の方
法で電気的に結合されて２次巻線を形成する第２の平行線列を含む。前記誘電層
のフォトイメージングされた前記開口の中の前記高透磁率材料は、前記１次およ
び２次巻線と協力して変圧器を形成するフェライト・コアを含む。
【００１１】 本発明はさらに、イメージング可能な誘電材料のイメージングされた表面に組
み込まれたインダクタ、キャパシタ、抵抗器、変圧器などの１つまたは複数の受
動デバイスを含む電子構造に関する。前記表面をイメージングして、それぞれの
前記受動デバイスを受け取るよう形作られた１つまたは複数のくぼみまたは開口
を形成する。
【００１２】 次に、本発明の好ましい実施形態を添付図面を参照して例示的に説明する。
【００１３】
【発明の実施の形態】
本発明の好ましい実施形態のSurface Laminar Circuitry（商標）パッケージ
は、まずベースのSurface Laminar Circuitry（商標）技術の高密度配線／相互
接続能力を提供し、次いで受動電子部品機能をパッケージに組み込むことによっ
て、超高密度電子パッケージングを提供する。受動部品機能の一体化では、Surf
ace Laminar Circuitry（商標）処理技法を利用して、高精密受動部品を提供す
る。一体化受動部品（抵抗器、キャパシタ、変圧器およびインダクタ）を別々に
説明するが、当業者には明白なとおり、これらのそれぞれのデバイスを、単一の
多層Surface Laminar Circuitry（商標）電子パッケージに組み込むことができ
る。
【００１４】 Surface Laminar Circuitry（商標）技術は、従来のＦＲ４（ガラス−エポキ
シ）型サブコンポジット回路ボードから成る。サブコンポジットは、信号または
電力構成中に１つまたは複数の回路面を含むことができる。サブコンポジットは
さらに、さまざまな配線層を相互接続するプレーテッド・スルー・ホールを含む
ことができる。プレーテッド・スルー・ホール（ＰＴＨ）は、最終的なSurface
Laminar Circuitry（商標）アセンブリの一部として追加することができる。
【００１５】 サブコンポジットの外表面に回路を画定する。次いでこれらの回路層の上に、
フォトイメージング可能な誘電層を配置し、この誘電層中に相互接続バイアをイ
メージングし、現像する。次に、全面銅めっき＋エッチング、またはパターンめ
っきによって、このフォトイメージング可能誘電層の上に追加の回路層を画定し
、これによってこの追加回路を、めっきされたフォトバイアを通してその下の回
路と相互接続する。
【００１６】 誘電層および回路層を追加する以上の手順を所望の回路が完成するまで順番に
繰り返す。
【００１７】 本明細書では、一体化受動部品技術をフォトイメージング可能な誘電材料に関
して説明するが、レーザまたはプラズマによって画定したバイアなど、他のSurf
ace Laminar Circuitry（商標）技術を用いた一体化受動部品も全く同様に有効
である。したがって、本発明の好ましい実施形態の目的上、「フォトイメージン
グ」などの表現はこれらの他の技術をも包含する。
【００１８】 一体化受動部品は、以下の方法で回路構造に組み込む。
【００１９】 減結合またはバイパス・キャパシタは、電力スイッチング中に発生する高周波
雑音を低減させる目的で回路に導入される。このタイプのキャパシタは、これら
をサブコンポジット構造に組み込む当業界で周知の任意の技法を使用して、Surf
ace Laminar Circuitry（商標）構造中に最適に組み込まれる。この場合、サブ
コンポジットは、電源面と接地面とが、間に薄い誘電層を挟んで互いに近接して
平行に配置された少なくとも１つの電源−接地面サンドイッチを含む。誘電材料
は標準の薄いＦＲ４材料とすることができ、またはより高い誘電率を達成する改
質された材料とすることができる。
【００２０】 インサーキット・キャパシタは、薄い誘電層を有する平行電極型キャパシタと
して画定される。このキャパシタは、Surface Laminar Circuitry（商標）構造
中に以下のように製造する。
【００２１】 ａ）厚さ１．５ミル（０．０４ｍｍ）から２．５ミル（０．０６ｍｍ）の銅箔
層またはその他の層を有するサブコンポジット構造を画定する（通常のＳＩ単位
系による近似は１ミル＝０．０２５４ｍｍである）。次いで、フォトレジストを
銅の外面に塗布し、これを下部キャパシタのパターンにイメージングし、露光お
よび現像の後、キャパシタのフィーチャを除く表面全体からレジストを除去する
。
【００２２】 ｂ）次いでこのサブコンポジットを、Fluid Head（商標）または他の均一エッ
チダウン技法を使用して、キャパシタ部分が元の厚さのままエッチングされずに
残り、残りの銅が、約０.５ミル（０．０１３ｍｍ）から約１ミル（０．０２５
ｍｍ）の厚さにエッチングされるようにエッチングする。次いでフォトレジスト
材料をパネルから除去する。
【００２３】 ｃ）エッチングした銅表面に第２のフォトレジストを塗布し、先にエッチング
した銅をエッチングすることによって回路パターンを画定する。このエッチング
段階の間、キャパシタはフォトレジストによって保護する。
【００２４】 ｄ）エッチングしたサブコンポジットの表面に、厚さ２ミル（０．０５ｍｍ）
から３ミル（０．０８ｍｍ）のフォトイメージング可能な誘電材料を適用する。
インサーキット・キャパシタの第１の実施形態では、フォトイメージング可能な
誘電層を有するサブコンポジット構造を十分な温度および圧力でプレスしてフォ
トイメージング可能誘電層を平坦化し、回路上の厚さが１．５ミル（０．０４ｍ
ｍ）から２．５ミル（０．０６ｍｍ）、より厚いキャパシタ上の厚さが０．２ミ
ル（０．００５ｍｍ）から１ミル（０．０２５ｍｍ）の均一な誘電層を有する構
造を得る。次いで、露光および現像によって誘電材料中にフォトバイアを画定し
、次いで誘電材料を硬化させる。次いで、硬化させたフォトイメージング可能誘
電層の上に、標準Surface Laminar Circuitry（商標）プロセスを使用して第２
の銅回路層および上部キャパシタを画定する。
【００２５】 インサーキット・キャパシタの第２の実施形態では、フォトイメージング可能
誘電層がイメージングされ現像されたバイアである。バイアのイメージングに加
えて、下部キャパシタの周囲のウィンドウも現像して除き、下部キャパシタ電極
を露出させる。この実施形態では次いで、スクリーン印刷、ステンシル印刷、押
出し射出または他の適当な技法を使用して、下部キャパシタ電極の上に第２の誘
電材料を直接に適用する。この第２の誘電材料は、標準の熱硬化性樹脂または熱
可塑性樹脂とすることができるが、より高い誘電率を得るために改質することが
好ましい。好ましい改質は、チタン酸バリウムなどの微粒子充てん材の樹脂への
添加である。次いで、この第２の誘電層を必要に応じて、硬化の前または後に平
らにプレスし、または高くなった領域を研磨することによって平坦化する。次い
で、下部キャパシタおよび硬化した誘電材料の上に、第２の銅回路層および上部
キャパシタを標準ＳＬＣプロセスを使用して画定する。
【００２６】 本発明の好ましい実施形態によれば、約１オームから１００メガオームの精密
抵抗器は以下の方法を使用してSurface Laminar Circuitry（商標）構造中に画
定される。
【００２７】 サブコンポジット銅層を所定の回路パターンにエッチングする。
【００２８】 エッチングしたパターンの上にフォトイメージング可能な誘電層を適用し、こ
れにフォトバイアおよび抵抗器パターンをイメージングする。抵抗器パターンは
、誘電層中の単純な正方形または長方形の開口とすることができ、あるいはより
複雑なＳ字形とすることができる。この形状は、目標とする抵抗値によって決ま
る。この誘電層を処理し硬化させて、正確な長さ、幅および厚さを有する抵抗器
開口を画定する。
【００２９】 次いでこの抵抗器開口中に抵抗器材料を付着させる。この適用は、スクリーン
印刷、ステンシル印刷、押出し射出または他の適当な技法によって実施する。抵
抗器材料は、Ｉ．Ｅ．デュポン（I.E. Dupont）、ＥＭＣＡ−リメックス（EMCA-
Remex）、Ｗ．Ｒ．グレース（W.R. Grace）、ローム・アンド・ハース（Rohm an
d Haas）などの供給会社から市販されている、一般にポリマー・シック・フィル
ム・レジスタ（ＰＴＦＲ）材料と呼ばれる材料のうちの１つである。これらの材
料は一般に、炭素微粒子材料が充てんされた熱硬化性樹脂である。充てん材の量
、タイプおよび形状は、面積固有抵抗、すなわち特定の厚さでの単位長および単
位幅あたりの抵抗を決定する。幅広い抵抗値を画定するため、異なる開口には異
なる抵抗器材料を付着させる。さまざまな材料をさまざまな抵抗器形状とともに
使用することによって、幅広い抵抗値を画定することができる。フォトイメージ
ング可能誘電層の開口の長さ、幅および厚さを正確に制御することによって、精
密抵抗器を製造することができる。
【００３０】 抵抗器材料の硬化に続いて、フォトイメージング可能な誘電材料よりも上方に
延びている過剰の抵抗器材料を研磨し、抵抗器表面を誘電層表面と同じ高さにす
る。
【００３１】 次いで、硬化したフォトイメージング可能誘電層および抵抗器材料の上に、標
準Surface Laminar Circuitry（商標）プロセスを使用して第２の銅回路層およ
び抵抗器端子を画定する。銅抵抗器端子は、銅が、抵抗器材料の両端と部分的に
重なり合って接触し、抵抗器材料の本体の上では銅が分離されるように画定する
。代替物実施形態では、銅端子を下位（サブコンポジット）銅層に画定すること
、Ｎｉ／Ａｕでめっきした端子を両方の銅層に画定すること、またはどちらかの
銅層に画定することができる。
【００３２】 別の実施形態では、特に低抵抗値の抵抗器とすることをねらって、第１の端子
をサブコンポジット回路上に、第２の端子をSurface Laminar Circuitry（商標
）銅層上に配置することによって抵抗器を縦向きに配置する。この抵抗器の実施
形態ではさらに、サブコンポジット銅エッチダウン技法を利用して抵抗器の長さ
を正確に制御することができる。
【００３３】 一体化インダクタは以下の方法によって製造する。
【００３４】 サブコンポジット銅層に一連の平行線をエッチングして、インダクタ巻線の半
分とする。銅層の上にフォトイメージング可能な誘電層を適用し、先の平行回路
線の両端が誘電層によって覆われるように誘電層をパターニングする。さらに、
回路線のそれぞれの端部の近くにフォトバイアを形成する。
【００３５】 低インダクタンス値インダクタの第１の実施形態では、硬化した誘電層の上に
第２の銅層を適用し、この銅層に、第２の平行線セットを画定する。この第２の
平行線セットは、第２の平行線セットがフォトバイアを通して第１の銅線セット
に接続し、これによってフォトバイアを通してフォトイメージング可能誘電層の
周囲に連続した巻線が形成されるように配置される。
【００３６】 第２のインダクタ実施形態では、第１の実施形態のフォトバイア開口に加え、
フォトイメージング可能誘電層がさらに、銅線の中央部分の上に開口を含む。次
いでこの開口に、スクリーン印刷、ステンシル印刷、押出し射出または他の適当
な技法によって高透磁率材料を充てんする。高透磁率材料は、粉末鉄微粒子を大
量に充てんした熱硬化性樹脂であることが好ましい。例えば、３０％から９５％
の間、好ましくは約７５％の鉄粉を充てんしたエポキシ樹脂を使用することがで
きる。次いで、第１の実施形態と同様に、この高透磁率材料の上に第２の平行銅
線セットを画定する。ただしこの場合は、連続した巻線が高透磁率材料のまわり
に形成される。第２の銅層は、永久フォトレジスト材料を使用して銅回路線をめ
っきしてこれらの線間を絶縁することによって画定することが好ましい。この実
施形態で使用する高透磁率コア材料のため、達成可能なインダクタンス値は、第
１の実施形態のそれよりもかなり大きくなる。
【００３７】 インダクタンス値をいっそう大きくするため、本発明の第３の実施形態は、ギ
ャップを有するコアを使用して実施される。この実施形態は第２の実施形態に非
常によく似ているが、高透磁率材料の開口にイメージング可能な誘電材料の細い
ストリップが残され、そのため構造中に、イメージング可能誘電層によって画定
された、形成された組込みギャップがある点が異なる。
【００３８】 前述の手順によって構築したSurface Laminar Circuitry（商標）パッケージ
は、その外面に取り付けられた１つまたは複数の集積回路デバイスを含むことが
好ましい。高密度パッケージング向けには、集積回路（ＩＣ）を、フリップ・チ
ップＣ４ボンディングを介して取り付けることが好ましい。低密度パッケージン
グでは、バック・ボンディング、ワイヤ・ボンディングまたはプラスチック・パ
ッケージングされたＩＣも許容される。
【００３９】 ＩＣのＩ／Ｏは、Surface Laminar Circuitry（商標）回路ワイヤによって、
ベース・サブコンポジットの１つまたは複数の層および１つまたは複数の表面の
他のＩＣおよび一体化受動デバイスに相互接続される。同種の受動デバイスの並
列または直列接続、あるいは異種の受動デバイスの並列または直列接続を含む、
任意の組合せの受動部品を回路に接続することができる。
【００４０】 次に図面を参照する。図１ないし図７に、本発明の好ましい実施形態に基づく
インサーキット・キャパシタを形成する連続段階を示す。図１に示す最初の段階
は、基板１４の平らな表面の上に厚さ１．５ミル（０．０４ｍｍ）から２．５ミ
ル（０．０６ｍｍ）の銅層１２を積層したサブコンポジット積層板１０を形成す
ることを含む。次いで、銅層の上に第１のフォトレジスト１６を塗布し［図２参
照］、これを、第１のキャパシタまたは下部キャパシタ１８のパターンにイメー
ジングする。次いで、キャパシタ部分を除く銅表面からフォトレジストを除去す
る。次いで、Fluid Head（商標）または他の適当なエッチダウン技法を使用して
エッチングする。エッチングした銅層の厚さは約０．５ミル（０．０１３ｍｍ）
から約１．０ミル（０．０２５ｍｍ）であることが好ましく、一方、キャパシタ
電極１８の厚さは約１．５ミル（０．０４ｍｍ）から２．５ミル（０．０６ｍｍ
）のままである［図３参照］。次いで、図４に示すように銅の表面全体に第２の
フォトレジスト１７を塗布し、薄い部分の銅の表面に回路パターンをエッチング
する。エッチングの間、下部キャパシタ電極１８はフォトレジスト１７によって
保護する。次いで、エッチングしたサブコンポジットの表面に、フォトイメージ
ング可能誘電層２０を約２ミル（０．０５ｍｍ）から約３ミル（０．０８ｍｍ）
の厚さに適用する。
【００４１】 第１の実施形態では、サブコンポジットをプレスしてフォトイメージング可能
誘電層を平坦化し、これによって回路パターンの上で厚さ１．５ミル（０．０４
ｍｍ）から２．５ミル（０．０６ｍｍ）、キャパシタ電極の上で厚さ０．２ミル
（０．００５ｍｍ）から１ミル（０．０２５ｍｍ）の誘電層を形成する。次いで
、誘電層を露光、現像することによって誘電材料中にフォトバイアを製作する。
次いで、硬化させたフォトイメージング可能誘電層の上に第２の銅回路層および
上部キャパシタ電極を画定する。
【００４２】 図５に示す第２の実施形態では、フォトバイアをイメージング／現像するとき
に、下部キャパシタ１８の周囲にウィンドウ２６を形成する。図６に示すように
、従来の手段によって下部キャパシタ１８の上に適用した第２の誘電層２２でウ
ィンドウ２６を埋める。第２の誘電層２２は、第１の誘電層の誘電率よりも高い
誘電率を有するように改質し、硬化の前または後に平らにプレスし、または研磨
することによって平坦化する。先と同様に第２の銅回路層２４を適用する［図７
参照］。
【００４３】 次に図８ないし図１０を参照すると、一体化抵抗器と導体とを接続する３つの
異なる配置が示されている。図８に示す第１の配置では、サブコンポジット積層
板６０が、基板６４上に第１の銅導体６２および第２の銅導体７４を備える。こ
の銅を、所定の回路パターンにエッチングする。エッチングした表面の上にフォ
トイメージング可能な誘電層７０を適用し、これに、フォトバイアおよび抵抗器
パターンをイメージングする。この誘電層を処理し硬化させて、抵抗器に対して
正確な寸法を有する抵抗器開口を得る。誘電層の開口の幅は、２つの導体６２と
７４の間隔よりも広く、これによって両側にステップ７８が形成される。ニッケ
ル／金合金などの材料８０をステップ７８にめっきし、または他の方法で適用し
て、特にポリマー・シック・フィルム・レジスタ（ＰＴＦＲ）を使用するときに
、抵抗器７６の端に沿った界面を安定化することができる。次いで、先に説明し
たように抵抗器材料を抵抗器開口に充てんし硬化させて、抵抗器７６を形成する
。硬化の前または後に過剰な抵抗器材料を除去する。ニッケル／金合金は、抵抗
器と導体６２および７４との間の電気接触を良好にする。
【００４４】 図９では、基板６４の上にフォトイメージング可能な誘電層７０を適用し、こ
れをフォトイメージングして、抵抗器材料のための画定された開口を形成する。
この開口に、前述のとおり抵抗器材料を充てんし硬化させて、抵抗器７６を形成
する。誘電層７０の上に、抵抗器７６と部分的に重なってこれと電気的に接触し
た導体６２および７４を積層する。
【００４５】 図１０に他の配置を示す。この配置では、第１の導体６２が基板６４と抵抗器
７６の間に挟まれ、この導体の一端が抵抗器と電気的に接触している。この抵抗
器は、フォトイメージング可能誘電層７０中に光学的に画定された開口に抵抗器
材料を充てんすることによって形成する。抵抗器７６および誘電層７０の上に第
２の導体７４を、その一端を抵抗器と接触させて積層する。
【００４６】 図１１は、高密度回路構造中に組み込まれたインダクタを示す図１６の縦断面
図である。この構造を製造する段階を図１２から図１５に順番に示す。
【００４７】 図１２は、基板の上の導電銅層１１２の表面にエッチングされた下部回路を形
成する平行な導電ワイヤ１１０のパターンを示す。図１３は、図１２に示したワ
イヤ１１０と連絡した複数のバイア・ホール１２８が製作されるように適当にイ
メージングされたイメージング可能誘電層１２０を示す。誘電層１２０にコア・
ギャップ１３０を形成して、デバイスのインダクタンスを増大させることができ
る。誘電層中に、下部回路まで延びるチャネル１３２をイメージングによって形
成する。次いで、チャネル１３２に適当な強誘電材料を充てんして、図１４に示
す強誘電コア１３４を形成する。エッチングされた平行な複数の導電ワイヤ１２
４を有する回路化銅層１３６を誘電層の上に配置して、上部回路とする。ワイヤ
１２４の端部１２６は、下層のワイヤと電気接続を形成するフォトバイア（図１
３および図１６の１２８）の上にある。
【００４８】 次に図１７を参照すると、受動デバイスが誘電層に組み込まれた変圧器を含む
一構成が示されている。このデバイスは、一体化インダクタを製造するのと同様
の方法で準備されたものである。平行な導電ワイヤ１６０のパターンが基板（図
示せず）上の銅表面にエッチングされている。銅層上のエッチングされたワイヤ
は、デバイスの下部回路を形成する。下部回路の上に誘電層が付着され、誘電層
はコア・チャネルを含む。このコア・チャネルの中にはフェライト・コア１８４
が配置されている。この変圧器はコア１８４の周囲に、第１の２次巻線セット１
６４および第２の２次巻線セット１７４を備える。このコアは、鉄粉／エポキシ
混合物ではなく、エポキシまたは他の熱硬化性樹脂結合材中の粉末フェライト材
料からできている。誘電層およびコアの上に、エッチングされた平行な導電ワイ
ヤ１７４を有する回路化銅層があり、ワイヤの両端はフォトバイア１７８の上に
あり、巻線１６４、１７４と下層のワイヤ１６０との間に２組の電気接続を形成
する。
【００４９】 本発明の好ましい実施形態の教示とともに使用するのに適したフォトイメージ
ング可能な誘電材料は、ＩＢＭ社（IBM Corporation）のAdvanced Solder Mask
、モートン（Morton）社のDynaVia 2000（商標）、チバ・ガイギー社（Ciba Gei
gy Corporation）のProbelec（商標）、デュポン社（E. I. DuPont de Nemours
& Co.）のViaLux 81（商標）およびVacrel（商標）である。誘電材料は、従来の
技法に基づくスクリーン印刷、浸漬、刷毛塗り、吹付け塗り、ドライ・フィルム
材料の真空またはホット・ロール・ラミネーションなどの適当なプロセスによっ
て適用する。フォトイメージング可能誘電層は、選択したコーティング領域に入
射する光をブロックする予め形成しておいたマスクまたは格子を通して紫外光な
どの適当な放射源で露光し、これによって画定されたパターンを形成する。次い
で、ブチロラクトン、炭酸プロピレンなどの現像剤を用いてコーティングを現像
して、露光しなかった材料をコーティングから除去し、受動部品のための空隙を
形成する。
【００５０】 次いで、誘電層の上に銅箔層を積層する。積層プロセス中の流れ出しを防ぐた
め、誘電層は、１２５℃、約３０分の加熱によって途中まで硬化させておくこと
が好ましい。積層は、ホット・ローリングおよびそれに続く１８５℃から２００
℃、２時間の硬化ベークによって、または積層プレス中での加熱によって達成さ
れる。あるいは、完全に硬化させたイメージング可能誘電層の表面に銅を無電解
めっきまたは電気めっきすることもできる。銅めっきは、パネル全体をめっきし
、その後にサブトラクティブ回路化してもよいし、または上部回路層の形態に直
接にパターンめっきしてもよい。
【００５１】 銅導電材料は、従来のフォトレジストまたはサブトラクティブ・エッチング・
プロセスを使用して画定された回路パターンを形成することによって回路化する
。
【００５２】 本発明の好ましい実施形態のこの独特の相互接続能力は、ＩＣへ／からの信号
の正確な調整を提供する。さらに、全ての受動部品がＩＣの近くにあることによ
って、全体的な回路性能が大幅に向上する。他の利点としては、はんだ接合、ド
リル穴および部品数の低減、ならびに組立ての全体コストの低減が含まれる。
【００５３】 一体化受動部品を、Surface Laminar Circuitry（商標）層の一部として形成
すると先に説明したが、同じ一体化受動部品技法、または他の一体化受動部品技
法を、サブコンポジット構造の層に使用することもできる。すなわち完成したSu
rface Laminar Circuitry（商標）構造は一体化受動部品を、サブコンポジット
回路層またはSurface Laminar Circuitry（商標）層、あるいはその両方の一部
として有することができる。
【００５４】 さらに、本発明の好ましい実施形態の範囲に適合するためには、Surface Lami
nar Circuitry（商標）パッケージが、サブコンポジット層またはSurface Lamin
ar Circuitry（商標）層の一部として、一体化受動部品を１つだけ、または１種
類の一体化受動部品だけを含めばよい。少なくとも１つの集積受動部品を含む先
に説明したSurface Laminar Circuitry（商標）パッケージはさらに、その表面
またはプレーテッド・スルー・ホール中にはんだ付けした少なくとも１つの個別
受動部品を含むことができる。パッケージは、集積回路の共振器またはフィルタ
として機能するように配置された受動部品を含むことができる。
【００５５】 フォトイメージングによってイメージングされた誘電層の代わりに、レーザ・
ビームまたはプラズマ技術によってイメージングすることができる他の適当な誘
電層を使用することもできる。必要な電気値を有し、高い精度でイメージングす
ることができる任意の誘電層を、本発明の好ましい実施形態の教示で使用するこ
とができる。
【図面の簡単な説明】
【図１】 集積回路のサブコンポーネント構造にキャパシタを組み込むための連続段階を
示す図である。
【図２】 集積回路のサブコンポーネント構造にキャパシタを組み込むための連続段階を
示す図である。
【図３】 集積回路のサブコンポーネント構造にキャパシタを組み込むための連続段階を
示す図である。
【図４】 集積回路のサブコンポーネント構造にキャパシタを組み込むための連続段階を
示す図である。
【図５】 集積回路のサブコンポーネント構造にキャパシタを組み込むための連続段階を
示す図である。
【図６】 集積回路のサブコンポーネント構造にキャパシタを組み込むための連続段階を
示す図である。
【図７】 集積回路のサブコンポーネント構造にキャパシタを組み込むための連続段階を
示す図である。
【図８】 サブコンポーネント構造に抵抗器を組み込むためのさまざまな実施形態を示す
図である。
【図９】 サブコンポーネント構造に抵抗器を組み込むためのさまざまな実施形態を示す
図である。
【図１０】 サブコンポーネント構造に抵抗器を組み込むためのさまざまな実施形態を示す
図である。
【図１１】 インダクタが組み込まれたサブコンポーネント構造の縦断面図である。
【図１２】 サブコンポーネント・アセンブリにインダクタを組み込むための連続段階を示
す図である。
【図１３】 サブコンポーネント・アセンブリにインダクタを組み込むための連続段階を示
す図である。
【図１４】 サブコンポーネント・アセンブリにインダクタを組み込むための連続段階を示
す図である。
【図１５】 サブコンポーネント・アセンブリにインダクタを組み込むための連続段階を示
す図である。
【図１６】 インダクタを含むサブコンポーネント・アセンブリの上面図である。
【図１７】 変圧器を含むサブコンポーネント・アセンブリの上面図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＭＺ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ ，ＺＷ)，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ， ＲＵ，ＴＪ，ＴＭ)，ＡＥ，ＡＧ，ＡＬ，ＡＭ，ＡＴ， ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＢＺ，Ｃ Ａ，ＣＨ，ＣＮ，ＣＲ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ ，ＤＺ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＤ，ＧＥ，ＧＨ， ＧＭ，ＨＲ，ＨＵ，ＩＤ，ＩＬ，ＩＮ，ＩＳ，ＪＰ，Ｋ Ｅ，ＫＧ，ＫＰ，ＫＲ，ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ ，ＬＴ，ＬＵ，ＬＶ，ＭＡ，ＭＤ，ＭＧ，ＭＫ，ＭＮ， ＭＷ，ＭＸ，ＭＺ，ＮＯ，ＮＺ，ＰＬ，ＰＴ，ＲＯ，Ｒ Ｕ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ，ＳＬ，ＴＪ，ＴＭ ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ，ＵＺ，ＶＮ，ＹＵ， ＺＡ，ＺＷ (72)発明者 ラッセル、デビッド アメリカ合衆国13732 ニューヨーク州ア パラチン リトル・ヒル・ロード 1913 【要約の続き】

Claims (43)

    【特許請求の範囲】
  1. 【請求項１】 導電層を含む基板と、 前記基板の前記導電層上に概ね平らな少なくとも１つの表面を提供するイメー
    ジング可能な誘電材料と、 前記概ね平らな表面に取り付けられた集積回路を含む少なくとも１つの能動デ
    バイスと、 前記誘電材料中に組み込まれ、前記少なくとも１つの能動デバイスと電気的に
    連絡した抵抗器、キャパシタ、インダクタ、変圧器およびこれらの組合せから成
    るグループから選択された少なくとも１つの受動デバイスと を備える高密度電子パッケージ。
  2. 【請求項２】 前記イメージング可能誘電材料が、フォトイメージング可能な物質を含むエポ
    キシ樹脂複合材であり、約５．０以下の誘電率を有する請求項１に記載のパッケ
    ージ。
  3. 【請求項３】 前記少なくとも１つの受動デバイスが電気的に抵抗性の材料を含み、前記イメ
    ージング可能材料層が開口を有し、前記開口が前記抵抗性材料を含む請求項１に
    記載のパッケージ。
  4. 【請求項４】 前記イメージング可能誘電層の上に、前記抵抗性材料と部分的に重なり合い、
    これによって前記抵抗性材料と電気的に接触した導電金属層をさらに含む請求項
    ３に記載のパッケージ。
  5. 【請求項５】 前記抵抗性材料が、約１オームから約１００メガオームの間の抵抗値を有する
    抵抗器を形成した請求項４に記載のパッケージ。
  6. 【請求項６】 前記少なくとも１つの受動デバイスが、減結合キャパシタまたはインサーキッ
    ト・キャパシタとして機能するキャパシタを含む請求項１に記載のパッケージ。
  7. 【請求項７】 前記少なくとも１つの受動デバイスが、一体化インダクタまたは変圧器を含む
    請求項１に記載のパッケージ。
  8. 【請求項８】 概ね平らな少なくとも１つの表面を有するイメージング可能な誘電材料と、前
    記平らな表面に取り付けられた少なくとも１つの能動デバイスと、前記誘電材料
    中に一体化され、前記少なくとも１つの能動デバイスと電気的に結合された少な
    くとも１つの受動デバイスとから成る高密度電子パッケージを製造する方法であ
    って、 ａ）回路パターンの上にイメージング可能な誘電材料の層を適用するステップ
    と、 ｂ）前記誘電材料の表面に、前記少なくとも１つの受動デバイスのためのパタ
    ーンをイメージングして、前記誘電材料の前記表面に少なくとも１つのくぼみを
    形成するステップと、 ｃ）前記少なくとも１つのくぼみに、前記受動デバイスの必要な特性を有する
    材料を充てんするステップと を含む方法。
  9. 【請求項９】 前記少なくとも１つのくぼみに充てんした後に、前記誘電材料のイメージング
    された前記表面に、前記少なくとも１つのくぼみの中の材料と電気的に接触した
    導電材料の層を適用する追加のステップを含む請求項８に記載の方法。
  10. 【請求項１０】 前記少なくとも１つの受動デバイスが、減結合キャパシタまたはインサーキッ
    ト・キャパシタとして機能する少なくとも１つのキャパシタを含む請求項８に記
    載の方法。
  11. 【請求項１１】 前記キャパシタがインサーキット・キャパシタであり、前記キャパシタが、約
    １．５ミル（０．０４ｍｍ）から約２．５ミル（０．０６ｍｍ）の間の初期厚を
    有する銅層の上にフォトレジストを塗布し、前記フォトレジストを第１のキャパ
    シタのパターンに露光、現像し、前記キャパシタ部分を除く前記銅層の表面全体
    から前記フォトレジストを除去し、前記銅層を約１ミル（０．０２５ｍｍ）以下
    の厚さにエッチングし、前記銅層の上に第２のフォトレジストを適用し、前記銅
    層中に回路パターンを画定、エッチングし、前記第２のフォトレジストを除去し
    、前記銅層のエッチングされた表面の上に前記イメージング可能誘電層を、約２
    ミル（０．０５ｍｍ）から約３ミル（０．０８ｍｍ）の間の厚さに適用してサブ
    コンポジットを形成することによって、準備される請求項１０に記載の方法。
  12. 【請求項１２】 前記誘電層の厚さを、前記回路パターン上で約１．５ミル（０．０４ｍｍ）か
    ら約２．５ミル（０．０６ｍｍ）の間の値、前記キャパシタ上で約０．２ミル（
    ０．００５ｍｍ）から１．０ミル（０．０２５ｍｍ）の間の値に低減させるのに
    十分な温度および圧力で、前記サブコンポジットをプレスし、前記イメージング
    可能誘電層中にフォトバイアを現像し、前記イメージング可能誘電層の表面の上
    に第２の銅層を適用し、第２のキャパシタを形成する請求項１１に記載の方法。
  13. 【請求項１３】 前記イメージング可能誘電層をイメージングし、現像して、１つまたは複数の
    バイアおよび前記第１のキャパシタの上面を露出させるウィンドウを形成し、前
    記イメージング可能誘電層の誘電率よりも高い誘電率を有する第２の誘電材料を
    、前記第１のキャパシタ電極の前記露出面の上の前記ウィンドウに適用し、これ
    を硬化させ、次いで前記硬化したイメージング可能誘電層の上に第２の銅層を、
    上部キャパシタ電極として適用する請求項１１に記載の方法。
  14. 【請求項１４】 前記第２の誘電材料が樹脂であり、その誘電率が、硬化前の前記樹脂に微粒子
    充てん材を添加することによって前記イメージング可能誘電層の誘電率よりも高
    くされた請求項１３に記載の方法。
  15. 【請求項１５】 前記少なくとも１つの受動デバイスが抵抗器であり、銅の導電層をエッチング
    して、所定の第１の回路パターンを製作し、前記所定の第１の回路パターンの上
    に前記イメージング可能誘電層を適用し、前記イメージング可能誘電層を抵抗器
    パターンを用いてイメージングして、前記イメージング可能誘電層に、前記抵抗
    器の正確な寸法を画定する開口を製作し、前記開口に抵抗器材料を充てんし、次
    いで、前記抵抗器材料を硬化させ、もしあれば前記開口から過剰な前記抵抗器材
    料を除去する請求項８に記載の方法。
  16. 【請求項１６】 前記イメージング可能誘電層および硬化後の前記抵抗器の上に所定の第２の回
    路パターンを適用する請求項１５に記載の方法。
  17. 【請求項１７】 前記少なくとも１つの受動デバイスが一体化インダクタであり、前記方法が、
    第１の銅層の表面に第１の平行線セットをエッチングして、前記インダクタの巻
    線の半分を形成するステップと、前記第１の平行線セットの上に前記イメージン
    グ可能誘電材料を適用するステップと、前記誘電材料にパターンを現像して、そ
    れぞれの端部の近くにフォトバイアを形成するステップと、第２の銅層の表面に
    第２の平行線セットをエッチングするステップと、前記第２の平行線セットを前
    記フォトバイアを介して前記第１の平行線セットに接続するステップを含む請求
    項８に記載の方法。
  18. 【請求項１８】 前記フォトイメージング可能誘電材料をパターニングして、前記第１の平行線
    セットの２つの端部と端部の間の前記銅線の一部分の上に開口を形成し、前記開
    口に高透磁率材料を充てんし、前記第２の銅層中の前記第２の平行線セットを前
    記フォトバイアを介して前記第１のセットに接続する請求項１７に記載の方法。
  19. 【請求項１９】 前記高透磁率材料中に前記イメージング可能誘電層の小さなストリップを残す
    ことによって、前記高透磁率材料にギャップを形成する請求項１８に記載の方法
    。
  20. 【請求項２０】 フォトイメージング、レーザ・イメージングおよびプラズマ・イメージングか
    ら成るグループから選択した手順によって、前記イメージング可能誘電材料をイ
    メージングする請求項８に記載の方法。
  21. 【請求項２１】 前記少なくとも１つの受動デバイスが一体化変圧器であり、前記方法が、互い
    に離隔した第１および第２の平行線列を第１の銅層にエッチングするステップと
    、前記第１の平行線セットの上に前記誘電材料を適用するステップと、前記誘電
    材料中にパターンを生成し、現像して、前記平行線のそれぞれの端部の近くにフ
    ォトバイアを形成し、前記誘電材料にくぼみを形成するステップと、互いに離隔
    した第１および第２の平行線列を第２の銅層にエッチングするステップと、前記
    第１の銅層中の前記第１の線列を前記フォトバイアを介して前記第２の銅層中の
    前記第１の線列に接続して第１の２次巻線を形成するステップと、前記第１の銅
    層中の前記第２の線列を追加のフォトバイアを介して前記第２の銅層中の前記第
    ２の線列に接続して第２の２次巻線を形成するステップと、前記第１の巻線と前
    記第２の巻線の間の前記くぼみの中に変圧器コアを導入するステップを含む請求
    項８に記載の方法。
  22. 【請求項２２】 第１の導電金属層を含む基板と、 前記第１の導電金属層の上にフォトイメージングされた誘電材料の層と、 前記誘電材料層の上の第２の導電金属層 を備え、 前記誘電材料層が、少なくとも１つの受動電気デバイスと、前記第１の導電層
    を前記第２の導電層に電気的に結合する複数のフォトバイアとを含む 回路構造。
  23. 【請求項２３】 前記第１の導電層および前記第２の導電層中の前記金属が銅を含む請求項２２
    に記載の回路構造。
  24. 【請求項２４】 キャパシタ・デバイスを含み、前記第１の銅層の第１の部分が、その中に画定
    された回路パターンを含み、前記第１の銅層の前記第１の部分が、前記第２の銅
    層中に画定された回路パターンに１つまたは複数のフォトバイアを介して電気的
    に結合され、前記第１の銅層の第２の部分が、下部キャパシタのパターンにイメ
    ージングされ、前記第１の銅層の前記第２の部分が、フォトイメージングされた
    前記誘電材料層を貫く１つまたは複数のフォトバイアを介して、上部キャパシタ
    のパターンにイメージングされた前記第２の銅層の第２の部分に電気的に結合さ
    れた請求項２３に記載の回路構造。
  25. 【請求項２５】 前記下部キャパシタの上の前記誘電層の誘電率が、フォトイメージングされた
    前記誘電層の残りの部分の誘電率よりも高く、前記上部キャパシタが、前記より
    高い誘電率を有する前記誘電材料の部分の直上に位置する請求項２４に記載の回
    路構造。
  26. 【請求項２６】 前記より高い誘電率を有する前記誘電材料にチタン酸バリウム粒子が含まれる
    請求項２５に記載の回路構造。
  27. 【請求項２７】 フォトイメージングされた前記誘電材料層がその中に開口を含み、ある量の電
    気抵抗器材料が前記開口の中に配置された抵抗器構造を含む請求項２３に記載の
    回路構造。
  28. 【請求項２８】 前記第２の銅層が、前記開口中の前記抵抗器材料と電気的に接触した請求項２
    ７に記載の回路構造。
  29. 【請求項２９】 前記開口中の前記抵抗器材料が、約１オームから約１００メガオームの抵抗を
    有する精密抵抗器を含む請求項２８に記載の回路構造。
  30. 【請求項３０】 前記抵抗器が、前記誘電層と共面関係にある請求項２７に記載の回路構造。
  31. 【請求項３１】 前記抵抗器の向きが、前記誘電層の平面に対して概ね直角である請求項２７に
    記載の回路構造。
  32. 【請求項３２】 前記第１の銅層が複数の平行線を含み、フォトイメージングされた前記誘電層
    が前記平行線を覆い、複数のフォトバイアを含み、前記第２の銅層が、それぞれ
    の端部が前記第１の銅層の前記平行線の対応する端部にフォトバイアを介して接
    続された複数の平行線を含む請求項２３に記載の回路構造。
  33. 【請求項３３】 前記平行線が前記銅層の表面にエッチングされた請求項３２に記載の回路構造
    。
  34. 【請求項３４】 前記誘電層が、前記銅線の端部と端部の間の部分にフォトイメージングされた
    開口を含み、前記開口が高透磁率材料を含み、それによってインダクタを形成す
    る請求項３３に記載の回路構造。
  35. 【請求項３５】 前記第１の銅層が、互いに離隔した第１および第２の平行線列を含み、前記第
    ２の銅層が、互いに離隔した第１および第２の平行線列を含み、前記第１の銅層
    中の前記第１の線列が、フォトバイアを介して前記第２の銅層中の前記第１の線
    列に接続されて第１の２次巻線を形成し、前記第１の銅層中の前記第２の線列が
    、追加のフォトバイアを介して前記第２の銅層中の前記第２の線列に接続されて
    第２の２次巻線を形成し、前記第１の巻線と前記第２の巻線の間の変圧器コアが
    これによって変圧器を形成する請求項３２に記載の回路構造。
  36. 【請求項３６】 前記変圧器コアがフェライト・コアを含む請求項３５に記載の回路構造。
  37. 【請求項３７】 イメージング可能な誘電材料のイメージングされた表面に組み込まれたインダ
    クタ、キャパシタ、抵抗器および変圧器から成るグループから選択された少なく
    とも１つの受動デバイスを含む電子構造。
  38. 【請求項３８】 前記誘電材料の前記表面が、前記少なくとも１つの受動デバイスを受け取るイ
    メージングされたくぼみを含む請求項３７に記載の電子構造。
  39. 【請求項３９】 前記少なくとも１つの受動デバイスがインダクタである請求項３７に記載の電
    子構造。
  40. 【請求項４０】 前記少なくとも１つの受動デバイスがキャパシタである請求項３７に記載の電
    子構造。
  41. 【請求項４１】 前記少なくとも１つの受動デバイスが抵抗器である請求項３７に記載の電子構
    造。
  42. 【請求項４２】 前記抵抗器が、約１オームから約１００メガオームの間の抵抗を有する請求項
    ４１に記載の電子構造。
  43. 【請求項４３】 前記少なくとも１つの受動デバイスが変圧器である請求項３７に記載の電子構
    造。
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