KR100743342B1 - 반도체 장치의 제조 방법 - Google Patents

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기꾸찌히로시
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Abstract

Au 범프(9)의 피치가 좁은 실리콘 칩(6A)을 모듈 기판(2)에 실장할 때, 실리콘 칩(6A)과 모듈 기판(2)의 열팽창 계수 차를 고려하여, 사전에 실리콘 칩(6A)의 전극 패드(4a)의 토탈 피치를 Au 범프(9)의 토탈 피치보다 좁게 해 둠으로써, 가열 처리 시에 있어서의 Au 범프(9)와 전극 패드(4a)의 위치 어긋남을 방지하여, 양자의 접촉 면적을 확보한다.
모듈 기판, 배선, 전극 패드, 땝납 범프, 실리콘 칩, 열팽창 계수

Description

반도체 장치의 제조 방법{A METHOD OF MANUFACTURING A SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일 실시예인 반도체 장치의 평면도.
도 2a는 도 1의 A-A선에 따른 단면도, 도 2b는 도 1의 B-B선에 따른 단면도.
도 3은 도 2a의 주요부 확대 단면도.
도 4a는 MPU가 형성된 실리콘 칩의 주면의 평면도, 도 4b는 도 4a의 C-C 선에 따른 단면도.
도 5a는 버퍼 메모리가 형성된 실리콘 칩의 주면의 평면도, 도 5b는 도 5a의 D-D선에 따른 단면도.
도 6은 MPU가 형성된 실리콘 칩의 한 변을 따라 배치된 Au 범프와, 그에 대응하는 모듈 기판의 전극 패드의 상대적인 위치 관계를 나타내는 도면.
도 7은 버퍼 메모리가 형성된 실리콘 칩에 배치된 Au 범프와, 그에 대응하는 모듈 기판의 전극 패드의 상대적인 위치 관계를 나타내는 도면.
도 8은 전극 패드의 레이아웃을 나타내는 모듈 기판의 주면의 평면도.
도 9는 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 단면도.
도 10은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 단면도.
도 11은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 단면도.
도 12는 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 단면도.
도 13은 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 단면도.
도 14는 본 발명의 일 실시예인 반도체 장치의 제조 방법을 나타내는 단면도.
도 15는 본 발명의 다른 실시예인 반도체 장치의 주요부 단면도.
도 16은 본 발명의 다른 실시예인 반도체 장치의 주요부 단면도.
도 17은 본 발명의 다른 실시예에서의 실리콘 칩의 주면의 평면도.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 멀티칩 모듈
2 : 모듈 기판
3 : 배선
4, 4a, 4b, 5 : 전극 패드
6A∼6E : 실리콘 칩
7 : 수동 소자
8, 14 : 땜납 범프
9 : Au 범프
10 : 이방성 도전성 수지
10a, 10b : 이방성 도전막
11 : 금속 입자
12, 15 : 배선 기판
13 : 언더필 수지(밀봉 수지)
본 발명은, 반도체 장치의 제조 기술에 관한 것으로, 특히, 범프 전극을 통해 반도체 칩을 배선 기판에 플립 칩 실장하는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
특개평 11-297759호 공보에는, 칩의 범프 전극과 기판의 전극 단자 사이에서 위치 어긋남이 발생된 경우에도, 상기 범프 전극과 전극 단자의 중첩 면적을 확보하기 위해 상기 범프 전극 및 전극 단자를 지그재그형으로 배치하고, 각각의 면적을 크게 하는 기술이 개시되어 있다.
본 발명자 등은, 프린트 배선 기판 상에 다수의 LSI 칩을 실장한 멀티칩 모듈의 개발을 진행시키고 있다. 이 멀티칩 모듈은, LSI 칩의 고밀도 실장을 실현하기 위해, 칩의 주면에 형성한 Au(금)의 범프 전극(이하, 간단히 Au 범프라고 함)을 배선 기판의 전극 패드(접속 단자)에 접속하는 플립 칩 실장 방식을 채용하고 있다. 또, 저가격으로 높은 신뢰성을 실현하기 위해, 에폭시 수지로 이루어지는 절 연막 중에 Ni(니켈) 등의 금속 입자를 분산시킨, 소위 이방성 도전막(Anisotropic Conductive Film: ACF)을 칩과 배선 기판의 간극에 개재시키고, Au 범프-전극 패드 사이의 전기적 접속, 열 응력의 완화 및 접속 부분의 보호를 동시에 행하고 있다.
이방성 도전막을 통해 칩을 배선 기판 상에 실장하기 위해서는, 칩과 대체로 동일 사이즈로 재단한 이방성 도전막을 배선 기판의 전극 패드 상에 접착하고, 사전에 와이어 본더를 사용하여 Au 범프를 형성해 둔 칩을 이방성 도전막 상에 실장한다. 다음에, 칩에 상측으로부터 압력을 가한 상태에서 배선 기판을 가열하여, 이방성 도전막을 용융·경화시킴으로써, 막 내의 금속 입자를 통해 칩의 Au 범프와 배선 기판의 전극 패드를 전기적으로 접속함과 함께, 칩과 배선 기판의 간극을 경화 수지로 밀봉한다.
그런데, 이방성 도전막을 용융·경화시키기 위한 열 처리를 행하면, 배선 기판과 칩의 열팽창 계수[실리콘 칩은 3ppm, 유리 섬유 함침(glass fiber-impregnated) 에폭시 기판은 약 14ppm]의 차에 의해, Au 범프와 전극 패드 사이에 위치 어긋남이 생긴다.
이 경우, 전극 패드의 피치가 비교적 넓으면, 그 폭을 넓힘으로써 Au 범프와 전극 패드 사이에 위치 어긋남이 생기더라도 양자의 접촉 면적을 확보할 수 있다. 그러나, 칩의 다단자화·협피치화에 따라 전극 패드의 피치가 좁게 되면, 전극 패드의 폭을 넓힐 수 없게 되기 때문에, Au 범프와 전극 패드 사이에 위치 어긋남이 생기면 양자의 접촉 면적이 작아져, 접속 신뢰성이 저하한다.
그 대책으로서, 수지에 비해 열팽창 계수가 작은 세라믹을 사용하여 프린트 배선 기판을 제작하여, 칩과의 열팽창 계수 차를 작게 하는 것도 고려되지만, 기판의 제조 비용이 증가된다고 하는 문제가 있다.
본 발명의 목적은, 범프 전극을 통해 칩을 배선 기판에 플립 칩 실장하는 반도체 장치에 있어서, 칩과 배선 기판과의 접속 신뢰성을 향상시키는 기술을 제공하는 것이다.
본 발명의 목적은, 범프 전극을 통해 칩을 배선 기판에 플립 칩 실장하는 반도체 장치에 있어서, 칩과 배선 기판을 높은 위치 결정 정밀도로 접속하는 기술을 제공하는 것이다.
본 발명의 다른 목적은, 제조 비용의 증가를 초래하지 않고, 상기 목적을 달성할 수 있는 기술을 제공하는 것이다.
본 명세서에 따라 개시되는 각각의 발명의 상기 또는 그 밖의 목적과 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본 명세서에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명의 반도체 장치의 제조 방법은, 이하의 공정을 포함한다.
(a) 주면에 복수의 범프 전극이 형성된 반도체 칩을 제공하는 공정,
(b) 주면에 복수의 전극 패드가 형성되고, 상기 복수의 전극 패드끼리의 피치 중 적어도 일부가, 상기 반도체 칩의 주면에 형성된 상기 복수의 범프 전극끼리의 피치와는 다른 배선 기판을 제공하는 공정,
(c) 상기 복수의 범프 전극 각각과 상기 복수의 전극 패드 각각이 전기적으로 접속되도록, 상기 반도체 칩을 상기 배선 기판의 주면 상에 플립 칩 실장하는 공정.
본 발명의 반도체 장치의 제조 방법은, 상기 (b) 공정에서 제공하는 상기 배선 기판의 주면에 형성된 상기 복수의 전극 패드 열의 한쪽 끝으로부터 다른쪽 끝까지의 거리를, 상기 (a) 공정에서 제공하는 상기 반도체 칩의 주면에 형성된 상기 복수의 범프 전극 열의 한쪽 끝으로부터 다른쪽 끝까지의 거리보다 작게 하는 것이다.
본 발명의 반도체 장치의 제조 방법은, 이하의 공정을 포함한다.
(a) 주면에 복수의 범프 전극이 형성된 제1 및 제2 반도체 칩을 제공하는 공정,
(b) 주면에 복수의 전극 패드가 형성되고, 상기 복수의 전극 패드끼리의 피치 중 적어도 일부가, 상기 제1 또는 제2 반도체 칩의 주면에 형성된 상기 복수의 범프 전극끼리의 피치와는 다른 배선 기판을 제공하는 공정,
(c) 상기 복수의 범프 전극 각각과 상기 복수의 전극 패드 각각이 전기적으로 접속되도록, 상기 제1 및 제2 반도체 칩을 상기 배선 기판의 주면 상에 플립칩 실장하는 공정.
이하, 본 발명의 실시예를 도면에 기초하여 상세히 설명한다. 또, 실시예를 설명하기 위한 모든 도면에 있어서, 동일한 부재에는 동일한 부호를 부여하여, 그 반복되는 설명은 생략한다.
도 1은 실시예 1의 반도체 장치의 평면도, 도 2a는 도 1의 A-A선에 따른 단면도, 도 2b는 도 1의 B-B선에 따른 단면도이다.
본 실시예의 반도체 장치는, 고속 마이크로 프로세서(MPU: 초소형 연산 처리 장치), 메인 메모리, 버퍼 메모리 등의 LSI를 탑재한 멀티칩 모듈(Multi Chip Module: MCM)이다.
이 멀티칩 모듈(1)의 모듈 기판(2)은 유리 섬유 함침 에폭시(통칭 유리 에폭시) 수지에 의해 구성되며, 그 내부에는 신호 배선, 전원 배선 및 접지 배선 등을 구성하는 복수층의 배선(3)이 형성되어 있다. 또한, 모듈 기판(2)의 주면(상면) 및 하면에는, 상기 배선(3)에 전기적으로 접속된 여러개의 전극 패드(4, 5)가 형성되어 있다. 배선(3) 및 전극 패드(4, 5)는 Cu(구리)로 이루어지며, 전극 패드(4, 5)의 표면에는 Ni(니켈) 및 Au(금)의 도금이 실시되어 있다.
모듈 기판(2)의 주면 상에는, MPU가 형성된 1개의 실리콘 칩(6A), 메인 메모리(DRAM)가 형성된 여러개의 실리콘 칩(6B), 버퍼 메모리가 형성된 여러개의 실리콘 칩(6C), 여러개의 수동 소자(7: 컨덴서, 저항 소자) 등이 실장되어 있다. 모듈 기판(2)의 하면의 전극 패드(5)에는, 이 모듈 기판(2)을 마더 보드 등에 실장하기 위한 외부 접속 단자를 구성하는 땜납 범프(8)가 접속되어 있다.
상기 실리콘 칩(6A, 6B, 6C) 각각은, 플립 칩 방식에 의해 모듈 기판(2)의 주면 상에 실장되어 있다. 즉, 실리콘 칩(6A, 6B, 6C) 각각은, 그 주면(소자 형성면)에 형성된 여러개의 Au 범프(9)를 통해 모듈 기판(2)의 전극 패드(4)에 전기적 으로 접속되어 있다. 한편, 수동 소자(7)는 모듈 기판(2)의 주면 상에 땜납 실장되어 있다.
실리콘 칩(6A, 6B, 6C) 각각은, 그 주면에 형성된 LSI의 종류에 따라, Au 범프(9)의 수 및 피치가 다르다. 예를 들면, 도 2a에 도시한 MPU가 형성된 실리콘 칩(6A)은 단자(9: Au 범프)의 수가 많고 (예를 들면 248 핀), 상호 인접하는 Au 범프(9)의 피치가 좁게 되어 있다 (예를 들면 40㎛ 내지 50㎛). 또한 이에 따라, 실리콘 칩(6A)의 Au 범프(9)가 접속되는 모듈 기판(2)의 전극 패드(4)는, 그 폭 및 인접하는 전극 패드(4)와의 피치가 좁게 되어 있다.
이에 대하여, DRAM이 형성된 실리콘 칩(6B)은 단자(Au 범프: 9)의 수가, 예를 들면 74핀으로 적지만, 단자가 칩 중앙에 일렬로 배치되어 있기 때문에, 상호 인접하는 Au 범프(9)의 피치가 좁게 되어 있다 (예를 들면 40㎛ 내지 50㎛). 또한 이에 따라, 실리콘 칩(6B)의 Au 범프(9)가 접속되는 모듈 기판(2)의 전극 패드(4)는, 그 폭 및 인접하는 전극 패드(4)와의 피치가 좁게 되어 있다.
이것에 대하여, 도 2b에 도시한 버퍼가 형성된 실리콘 칩(6C)의 단자의 수는, 예를 들면 70핀이고, 이들이 주면의 네 변을 따라 주위에 배치되어 있으므로, 상호 인접하는 Au 범프(9)의 피치가 넓게 되어 있다 (예를 들면 100㎛ 내지 110㎛). 또한 이에 따라, 실리콘 칩(6C)의 Au 범프(9)가 접속되는 모듈 기판(2)의 전극 패드(4)는, 그 폭 및 인접하는 전극 패드(4)와의 피치가 넓게 되어 있다.
실리콘 칩(6A, 6B, 6C) 각각과 모듈 기판(2) 사이에는, 이방성 도전성 수지(10)가 충전되어 있다. 이방성 도전성 수지(10)는, 에폭시계의 열 경화성 수 지 중에 Ni(니켈) 등의 금속 입자를 분산시킨 것이며, 도 3에 확대하여 도시한 바와 같이, 실리콘 칩(6A, 6B, 6C) 각각의 주면에 형성된 Au 범프(9)와 모듈 기판(2)의 대응 전극 패드(4)는, 이 이방성 도전성 수지(10) 중의 금속 입자(11)를 통해 전기적으로 접속되어 있다. 또한, 실리콘 칩(6A, 6B, 6C)과 모듈 기판(2) 사이에 이방성 도전성 수지(10)를 채움으로써, Au 범프(9)와 전극 패드(4)의 전기적 접속과 함께 접속 부분의 보호 및 열 응력의 완화가 도모되도록 되어 있다.
상기한 바와 같이 구성된 멀티칩 모듈(1)을 조립하기 위해서는, 우선 모듈 기판(2)과 그 주면에 실장하는 능동 소자(실리콘 칩: 6A, 6B, 6C 등) 및 수동 소자(7: 컨덴서, 저항 소자)를 제공한다.
실리콘 칩(6A, 6B, 6C)에는, Au 와이어를 사용한 공지의 와이어 본딩법에 의해, 사전에 Au 범프(9)를 형성해 둔다. 도 4a는, 실리콘 칩(6A)의 주면의 평면도, 도 4b는 도 4a의 C-C선에 따른 단면도이다. 또한, 도 5a는 실리콘 칩(6C)의 주면의 평면도, 도 5b는 도 5a의 D-D선에 따른 단면도이다.
Au 범프(9)는 실리콘 칩(6A, 6C)의 주면의 주변부, 즉 소자 형성 영역의 외측에 형성된 도시하지 않은 본딩 패드 상에 접속되며, 칩(6A, 6C)의 각 변에 따라 일렬로, 또한 상호 같은 피치로 배치된다. Au 범프(9)의 직경은, 예를 들면 50㎛내지 55㎛ 정도이다. 또한 상술한 바와 같이, 실리콘 칩(6A)의 Au 범프(9)는 40㎛내지 50㎛ 정도의 좁은 피치로 배치되고, 실리콘 칩(6C)의 Au 범프(9)는 100㎛ 내지 110㎛ 정도의 넓은 피치로 배치된다. 도시는 생략하지만, 메인 메모리(DRAM)가 형성된 실리콘 칩(6B)의 주면에도 상기와 마찬가지의 방법으로 Au 범프(9)가 형성 된다. 실리콘 칩(6B)의 Au 범프(9)는 실리콘 칩(6A)의 Au 범프(9)와 거의 동일한 40㎛ 내지 50㎛ 정도의 좁은 피치로, 칩 주면의 중앙부에 거의 일렬로 배치된다. Au 범프의 수는 실제에 비해 생략하여 도시되어 있다.
여기서, 실리콘 칩(6A, 6B, 6C)에 형성되는 Au 범프(9)의 피치와, 모듈 기판(2)에 형성되는 전극 패드(4)의 피치와의 관계에 대하여 설명한다. 도 6은, MPU가 형성된 실리콘 칩(6A)의 한 변을 따라 일렬로 배치된 Au 범프(9)와, 그에 대응하는 모듈 기판(2)의 전극 패드(4a)와의 상대적인 위치 관계를 나타내는 도면이다.
도시하는 바와 같이, 실리콘 칩(6A)의 1변의 한쪽 끝(좌단)에 배치된 Au 범프(9)와 다른쪽 끝(우단)에 배치된 Au 범프(9)의 피치(이하, 이 피치를 토탈 피치라고 함) A는, 상온 또는 반도체 장치를 동작시킬 때의 온도 범위에 있어서, 이들 2개의 Au 범프(9, 9) 각각에 대응하는 2개의 전극 패드(4a, 4a)의 토탈 피치 B보다 넓다 (A> B). 또한, 실리콘 칩(6A) 각각의 인접하는 Au 범프(9)와의 피치가 모듈 기판(2)의 대응하는 전극 패드(4a)의 피치에 비하여 크게 되어 있다.
따라서, Au 범프(9)와 그에 대응하는 전극 패드(4a)와의 편차량 (a)는, 실리콘 칩(6A)의 한 변의 중앙부에 위치하는 Au 범프(9)와 그에 대응하는 전극 패드(4a)와의 편차량을 0으로 하였을 때, 이 전극 패드(4a)로부터 벗어난 위치에 있는 전극 패드(4a)만큼 커진다 (O<a1<a2<a3<a4<a 5 및 O<a'1<a'2<a'3<a'4<a'5 ). 도시는 생략하지만, 실리콘 칩(6A)의 다른 세 변에 배치된 Au 범프(9)와 그에 대응하는 전극 패드(4a)와의 위치 관계도, 상기와 마찬가지로 되어 있다.
한편, 도 7은, 버퍼가 형성된 실리콘 칩(6C)의 한 변을 따라 일렬로 배치된 Au 범프(9)와, 그에 대응하는 모듈 기판(2)의 전극 패드(4c)와의 상대적인 위치 관계를 나타내는 도면이다.
도시하는 바와 같이, 실리콘 칩(6C)의 한 변의 한쪽 끝(좌단)에 배치된 Au 범프(9)와 다른쪽 끝(우단)에 배치된 Au 범프(9)와의 토탈 칩 C는, 이들 2개의 Au 범프(9, 9) 각각에 대응하는 2개의 전극 패드(4c, 4c)의 토탈 칩 D와 동일하다 (C=D).
또한, 실리콘 칩(6C)의 Au 범프(9)는 인접하는 Au 범프(9)와의 피치가 전부 같게 되도록 배치되어 있으며, 또한 이들 Au 범프(9)가 접속되는 전극 패드(4c)도 인접하는 전극 패드(4c)의 피치가 전부 같게 되도록 배치되어 있다. 따라서, 임의의 Au 범프(9)와 그에 대응하는 전극 패드(4c)와의 편차량을 0으로 하였을 때, 다른 Au 범프(9)와 그에 대응하는 전극 패드(4c)와의 편차량은 전부 0으로 된다.
또한, 실리콘 칩(6C)의 Au 범프(9)가 접속되는 전극 패드(4c)는, 그 폭이 상기 실리콘 칩(6A)의 Au 범프(9)가 접속되는 전극 패드(4a)의 폭보다 넓다. 예를 들면 전극 패드(4a, 4b)의 폭을 20㎛ 내지 25㎛로 하였을 때, 전극 패드(4c)의 폭은 50㎛ 내지 55㎛이다. 또, 실리콘 칩(6C)의 다른 세 변에 배치된 Au 범프(9)와 그에 대응하는 전극 패드(4c)와의 위치 관계도, 상기와 마찬가지로 되어 있다.
도시는 생략하지만, DRAM이 형성된 실리콘 칩(6B)의 Au 범프(9)와 그에 대응하는 전극 패드(4b)와의 상대적 위치 관계는, 상기 도 6에 도시한 실리콘 칩(6A)의 그것과 동일하다. 즉, 실리콘 칩(6B)의 각 변을 따라 일렬로 배치된 Au 범프(9)의 토탈 피치는, 대응하는 전극 패드(4b)의 토탈 피치보다 넓다. 또한, 실리콘 칩(6B) 각각의 인접 Au 범프(9)의 피치가 모듈 기판(2)의 대응 전극 패드(4b)의 피치에 비해 크게 되어 있다.
구체적으로는, 모듈 기판(2)의 중심부에 가장 가까운 위치에 있는 전극 패드(4b)를 기점으로 하여, 상기 기점에 있는 전극 패드(4b)로부터 벗어난 위치에 있는 전극 패드(4b), 즉 모듈 기판(2)의 주변부에 가까운 위치에 있는 전극 패드(4b)일수록, Au 범프(9)에 대한 위치 어긋남이 크다.
이와 같이, 본 실시예에서는, Au 범프(9)의 피치가 좁은 실리콘 칩(6A, 6B)을 모듈 기판(2)에 실장할 때, 대응하는 전극 패드(4)의 토탈 피치를 Au 범프(9)의 토탈 피치보다 좁게 한다. 이 경우, 전극 패드(4)의 토탈 피치는, 칩을 구성하는 실리콘과 모듈 기판(2)을 구성하는 수지 재료(본 실시예에서는 에폭시 수지)와의 열팽창 계수 차, Au 범프(9)의 토탈 피치, 모듈 기판(2) 상에 있어서의 전극 패드(4)의 위치, 후술하는 칩 실장 시의 열 처리 온도 등의 파라미터에 기초하여 산출한다.
도 8은, 상기 실리콘 칩(6A, 6B, 6C)의 Au 범프(9)가 접속되는 전극 패드{4 (4a, 4b, 4c)}의 레이아웃을 나타내는 모듈 기판(2)의 주면의 평면도이다. 또, 수동 소자가 접속되는 전극 패드(4) 및 전극 패드(4)끼리 접속시키는 배선(3)의 도시는 생략하고 있다.
도시하는 바와 같이, 실리콘 칩(6C)의 Au 범프(9)가 접속되는 전극 패드(4c) 는, Au 범프(9)의 피치가 넓기 때문에, 폭 및 피치가 함께 넓게 되어 있다. 이에 대하여, 실리콘 칩(6A, 6B)의 Au 범프(9)가 접속되는 전극 패드(4a, 4b)는, Au 범프(9)의 피치가 좁기 때문에, 폭 및 피치가 함께 좁게 되어 있다.
다음에, 실리콘 칩(6A, 6B, 6C)을 모듈 기판(2)에 실장하는 공정을 설명한다.
Au 범프(9)의 피치가 좁은 실리콘 칩(6A)을 모듈 기판(2)에 실장하기 위해서는, 우선 도 9에 도시한 바와 같이, 모듈 기판(2)의 전극 패드(4a) 상에 이방성 도전막(10a)을 접착한다. 이방성 도전막(10a)은 Ni(니켈) 등의 금속 입자를 분산시킨 미경화의 에폭시계 수지를 막 형태로 가공한 것으로, 이것을 실리콘 칩(6A)과 동일 정도의 사이즈로 재단하여, 접착제 등을 사용하여 전극 패드(4a) 상에 접착한다.
다음에, 도 10에 도시한 바와 같이, 이방성 도전막(10a)의 상면에 실리콘 칩(6A)을 실장한다. 이 때, 도 10에 도시한 실리콘 칩(6A)의 한 변의 중앙부에 위치하는 Au 범프(9)와 그에 대응하는 전극 패드(4a)의 도 10의 단면 방향의 편차량이 거의 0이 되도록 위치 정렬을 행한다.
다음에, 상측으로부터 가압 툴(도시하지 않음)을 고정시킴으로써 실리콘 칩(6A)의 상면에 10 내지 20kg/㎠ 정도의 압력을 가하고, 이 상태에서 모듈 기판(2)을 180℃ 정도로 가열함으로써, 이방성 도전막(10a)을 일단 용융시킨 후, 경화시킨다. 이에 따라, 도 11에 도시한 바와 같이, 실리콘 칩(6A)과 모듈 기판(2)의 간극이 이방성 도전성 수지(10)에 의해 충전됨과 함께, 수지 중의 금속 입자를 통해 Au 범프(9)와 전극 패드(4a)가 전기적으로 접속된다.
또한, 상기한 가열 처리를 행하면, 실리콘 칩(6A) 및 모듈 기판(2)이 각각 열팽창한다. 그 때문에, 실리콘 칩(6A)의 한 변의 양단에 배치된 2개의 Au 범프(9, 9)의 토탈 피치 A'가 넓게 됨(A'>A)과 동시에, 이들 2개의 Au 범프(9, 9) 각각에 대응하는 2개의 전극 패드(4a, 4a)의 토탈 피치 B'도 넓게 된다 (B'>B).
이 경우, 실리콘 칩(6A)의 열팽창 계수는 3ppm, 에폭시 수지를 주성분으로 하는 모듈 기판(2)의 열팽창 계수는 14ppm 정도이기 때문에, 모듈 기판(2)은 실리콘 칩(6A)에 비해 치수의 변동량이 크다. 즉, 가열 처리 시에 있어서의 토탈 피치와 가열 처리 전에 있어서의 토탈 피치와의 차(A'-A, B'-B)는, 실리콘 칩(6A)보다 모듈 기판(2) 쪽이 크다 [(A'-A)<(B'-B)]. 그 때문에, 상기한 가열 처리를 행하면, 전극 패드(4a) 열의 양단부에 가까운 전극 패드(4a)일수록, 가열 처리 전에 비해 Au 범프(9)와의 상대적인 편차량이 커진다.
그러나, 상기 도 6에 도시한 바와 같이, 본 실시예에서는 사전에 전극 패드(4a)의 토탈 피치 B를 Au 범프(9)의 토탈 피치 A보다 좁게 하고, 전극 패드(4a) 열의 양단부에 가까운 전극 패드(4a)일수록 Au 범프(9)와의 편차량을 크게 해 두기 때문에, 상기한 가열 처리를 행하면, 온도의 상승에 따라 Au 범프(9)와 대응 전극 패드(4a)가 접근하여, 이방성 도전막(10a)이 용융·경화되는 온도에 도달하면 양자의 편차량이 모든 전극 패드(4a)에서 거의 0으로 된다.
또한, 상기한 가열 처리를 행하여 이방성 도전막(10a)을 용융·경화시키고, 실리콘 칩(6A)과 모듈 기판(2)의 간극에 이방성 도전성 수지(10)를 채운 후에는, Au 범프(9) 및 전극 패드(4a)가 이방성 도전성 수지(10)에 밀봉되기 때문에, 실리콘 칩(6A) 및 모듈 기판(2)이 실온으로 되돌아가는 과정에서 수축했을 때, Au 범프(9)와 전극 패드(4a)의 위치 어긋남이 다시 일어나는 경우는 없다.
이에 대하여, 사전에 전극 패드(4a)의 토탈 피치 B를 Au 범프(9)의 토탈 피치 A와 일치시키고, 가열 처리에 앞서 Au 범프(9)와 그에 대응하는 전극 패드(4a)와의 편차량을 모든 전극 패드(4a)에서 0으로 해 놓은 경우에는, 도 12에 도시한 바와 같이, 상기한 가열 처리를 행한 때, 전극 패드(4a) 열의 양단부에 가까운 전극 패드(4a)일수록 Au 범프(9)와의 편차량이 커져, 양자의 접촉 면적을 확보할 수 없게 된다.
한편, Au 범프(9)의 피치가 넓은 실리콘 칩(6C)을 모듈 기판(2)에 실장하기 위해서는, 우선 도 13에 도시한 바와 같이, 모듈 기판(2)의 전극 패드(4c) 상에 이방성 도전막(10b)을 접착한 후, 그 상면에 실리콘 칩(6C)을 실장하고, 모든 Au 범프(9)와 그에 대응하는 전극 패드(4c)의 편차량이 거의 0이 되도록 위치 정렬을 행한다.
다음에, 상측으로부터 가압 툴(도시하지 않음)을 고정시킴으로써 실리콘 칩(6C)의 상면에 10 내지 20㎏/㎠ 정도의 압력을 가하고, 이 상태에서 모듈 기판(2)을 180℃ 정도로 가열함으로써, 이방성 도전막(10b)을 용융·경화시킨다. 이에 따라, 도 14에 도시한 바와 같이, 실리콘 칩(6C)과 모듈 기판(2)의 간극이 이방성 도전성 수지(10)에 의해 충전됨과 함께, 수지 중의 금속 입자를 통해 Au 범프(9)와 전극 패드(4c)가 전기적으로 접속된다.
상기한 가열 처리를 행하면, 모듈 기판(2) 및 실리콘 칩(6C)이 열팽창하여, 실리콘 칩(6C)의 한 변의 양단에 배치된 2개의 Au 범프(9, 9)의 토탈 피치 C'가 넓게 됨(C'>C)과 함께, 이들 2개의 Au 범프(9, 9) 각각에 대응하는 2개의 전극 패드(4c, 4c)의 토탈 피치 D'도 넓게 된다 (D'>D). 이 때, 열팽창 계수가 큰 모듈 기판(2)이 실리콘 칩(6C)에 비해 보다 많이 열팽창하기 때문에, 전극 패드(4c) 열의 양단부에 가까운 전극 패드(4c)일수록, 인접하는 전극 패드(4c)의 피치가 넓게 되어, 가열 처리 전에 비해 Au 범프(9)와의 편차량이 커진다.
그러나, 본 실시예에서는 사전에 전극 패드(4c)의 폭을 넓게 해 놓기 때문에, 상기한 가열 처리에 의해 전극 패드(4c)와 Au 범프(9)가 위치 어긋남을 야기하더라도, 양자의 접촉 면적은 충분히 확보된다.
또, 본 실시예의 멀티칩 모듈(1)은, 4개의 실리콘 칩(6B)을 모듈 기판(2)에 실장하므로(도 1 참조), 실제의 제조 공정에서는, 모듈 기판(2)의 전극 패드(4b) 상에 이방성 도전막(10b)을 접착한 후, 그 상면에 4개의 실리콘 칩(6B)을 실장하여, 이들 실리콘 칩(6B)에 상측으로부터 동시에 가압 툴을 고정시켜 모듈 기판(2)을 가열한다. 이 경우, 이방성 도전막(10b)은 4개의 실리콘 칩(6B)의 실장 영역 전체를 덮는 사이즈로 재단한 것을 사용할 수도 있다.
또한, 실리콘 칩(6B)의 두께가 실리콘 칩(6A)의 두께와 동일한 경우에는, 이들 실리콘 칩(6A, 6B)을 동시에 일괄하여 실장하여도 좋다. 실리콘 칩(6A, 6B)의 두께가 다른 경우에는, 얇은 칩(즉 실장 높이가 낮은 칩)으로부터 순서대로 실장함으로써, 칩에 가압 툴을 고정시킬 때, 먼저 실장한 칩에 가압 툴이 접촉하는 문제 점을 회피할 수 있다.
도시는 생략하지만, 실리콘 칩(6B)은, 상기 실리콘 칩(6A)을 모듈 기판(2)에 실장한 방법과 동일한 방법으로 모듈 기판(2)에 실장한다. 상술한 바와 같이, Au 범프(9)의 피치가 좁은 실리콘 칩(6B)은, 상기 실리콘 칩(6A)과 마찬가지로, 사전에 전극 패드(4b)의 토탈 피치를 Au 범프(9)의 토탈 피치보다 좁게 해 두기 때문에, 모듈 기판(2)의 간극에 이방성 도전성 수지(10)를 충전하기 위한 가열 처리를 행했을 때, Au 범프(9)와 전극 패드(4b)의 편차량이 모든 전극 패드(4b)에서 거의 0으로 된다.
상기한 방법으로 실리콘 칩(6A, 6B, 6C)을 순차 또는 일괄하여 모듈 기판(2) 상에 실장하고, 그 후 또는 그 전에 공지의 땜납 리플로우법으로 수동 소자(7)를 모듈 기판(2)의 주면 상에 실장함으로써, 상기 도 1에 도시한 멀티칩 모듈(1)이 완성된다. 또, 실리콘 칩(6A, 6B, 6C)과 모듈 기판(2)의 간극에 이방성 도전성 수지(10)를 채우기 위한 가열 처리 온도가 땜납의 리플로우 온도보다 높은 경우에는, 실리콘 칩(6A, 6B, 6C)을 실장한 후에 수동 소자(7)를 실장함으로써, 실리콘 칩(6A, 6B, 6C)의 실장 공정에서 땜납이 재용융되는 문제점을 방지할 수 있다.
이와 같이, 본 실시예에서는, Au 범프(9)의 피치가 좁은 실리콘 칩(6A, 6B)을 모듈 기판(2)에 실장할 때, 실리콘 칩(6A, 6B)과 모듈 기판(2)의 열팽창 계수 차를 고려하여, 사전에 전극 패드(4)의 토탈 피치를 Au 범프(9)의 토탈 피치보다 좁게 해 둔다. 이에 따라, 가열 처리 시에 있어서의 Au 범프(9)와 전극 패드(4)의 위치 어긋남을 방지하여, 양자의 접촉 면적을 확보할 수 있기 때문에, 고가의 세라 믹 기판을 사용하지 않더라도, 실리콘 칩(6A, 6B)과 모듈 기판(2)의 접속 신뢰성을 향상시킬 수 있어, 고밀도 실장에 적합한 멀티칩 모듈(1)을 염가로 제공할 수 있다.
상기 실시예 1에서는, 이방성 도전성 수지를 통해 실리콘 칩을 모듈 기판 상에 실장하는 멀티칩 모듈의 제조 방법에 적용한 경우에 대하여 설명하였지만, 본 발명은 이것에 한정되는 것이 아니라, 실리콘 칩을 배선 기판 상에 플립 칩 실장하는 공정에서 고온 열 처리를 행하는 반도체 장치에도 널리 적용할 수 있다.
예를 들면, 실시예 2로서, 도 15는, 실리콘 칩(6D)의 주면(소자 형성면)에 형성된 여러개의 Au 범프(9)를 배선 기판(12)의 전극 패드(4)에 전기적으로 접속하고, 실리콘 칩(6D)과 배선 기판(12)의 간극에 언더필 수지(밀봉 수지: 13)를 충전시킨 반도체 장치이다. 언더필 수지(13)는, 예를 들면 실리카 필러가 함유된 에폭시계의 열 경화성 수지에 의해 구성되며, 배선 기판(12)은 예를 들면 유리 섬유 함침 에폭시 수지에 의해 구성된다.
실리콘 칩(6D)과 배선 기판(12)의 간극에 언더필 수지(13)를 충전하기 위해서는, 우선 실리콘 칩(6D)의 Au 범프(9)를 배선 기판(12)의 전극 패드(4)에 전기적으로 접속하고, 계속해서 디스펜서 등을 사용하여 액형의 언더필 수지(13)를 실리콘 칩(6D)의 외주에 공급한 후, 언더필 수지(13)의 유동성을 높이기 위해 배선 기판(12)을 70℃ 정도로 가온한다. 이에 따라, 언더필 수지(13)가 모세관 현상에 의해 실리콘 칩(6D)과 배선 기판(12)의 간극에 채워진다. 그 후, 배선 기판(12)을 150℃ 정도로 열 처리하여, 언더필 수지(13)를 경화시킨다.
실리콘 칩(6D)과 배선 기판(12)의 간극에 채워지는 언더필 수지(13)는, 액형의 것으로 대신하여, 미경화의 에폭시계 수지를막형으로 가공한 것을 사용할 수도 있다. 이 경우에는, 상기 실시예 1과 마찬가지로, 실리콘 칩(6D)과 동일 정도의 사이즈로 재단한 막을 Au 범프(9)와 전극 패드(4) 사이에 개재시키고, 이 상태에서 배선 기판(12)을 150℃ 정도로 가열함으로써 막을 용융·경화시킨다.
상기한 바와 같은 반도체 장치에서도, 실리콘 칩(6D)에 형성되는 Au 범프(9)의 피치가 좁고, 이에 따라 배선 기판(12)의 전극 패드(4)의 피치 및 폭이 좁게 되는 경우에는, 실리콘 칩(6D)과 배선 기판(12)의 열팽창 계수 차를 고려하여, 사전에 전극 패드(4)의 토탈 피치를 Au 범프(9)의 토탈 피치보다 좁게 해 둔다. 이에 따라, 가열 처리 시에 있어서의 Au 범프(9)와 전극 패드(4)의 위치 어긋남을 방지하여, 양자의 접촉 면적을 확보할 수 있으므로, 고가의 세라믹 기판을 사용하지 않더라도, 실리콘 칩(6D)와 배선 기판(12)의 접속 신뢰성을 향상시킬 수 있다.
또한, 도 16은, 실리콘 칩(6E)의 주면(소자 형성면)에 형성된 여러개의 땜납범프(14)를 배선 기판(15)의 전극 패드(4)에 전기적으로 접속한 반도체 장치이다. 도 17에 도시한 바와 같이, 땜납 범프(14)는, 예를 들면 3중량%의 Ag을 포함하는 Sn-Ag 합금(융점 221℃) 등, 비교적 저융점의 땜납 재료에 의해 구성된다. 또한, 배선 기판(13)은, 예를 들면 유리 섬유 함침 에폭시 수지에 의해 구성된다.
상기한 바와 같은 반도체 장치에서도, 땜납 범프(14)를 리플로우시키는 공정에서 고온 열 처리를 행하기 때문에, 실리콘 칩(6E)에 형성되는 땜납 범프(14)의 피치가 좁고, 이에 따라 배선 기판(15)의 전극 패드(4)의 피치 및 폭이 좁게 되는 경우에는, 실리콘 칩(6E)과 배선 기판(15)의 열팽창 계수 차를 고려하여, 사전에 전극 패드(4)의 토탈 피치를 땜납 범프(14)의 토탈 피치보다 좁게 해 둔다. 이에 따라, 가열 처리 시에 있어서의 땜납 범프(14)와 전극 패드(4)의 위치 어긋남을 방지하여, 양자의 접촉 면적을 확보할 수 있으므로, 고가의 세라믹 기판을 사용하지 않더라도, 실리콘 칩(6E)과 배선 기판(15)의 접속 신뢰성을 향상시킬 수 있다. 또한, 상기 가열 처리의 후에, 반도체 장치의 냉각에 따른 땜납 범프(14)의 왜곡이나 파손을 방지하기 위해서는, 실리콘 칩(6E)과 배선 기판(15)의 간극에 언더필 수지(밀봉 수지)를 채워 고정시키는 것이 좋다. 이 때, 땜납 범프(14)에 생기는 왜곡이나 내부 응력을 작게 하기 위해서는, 상온보다 높은 온도, 보다 바람직하게는 상기 리플로우 공정에서의 열 처리 온도에 가까운 온도로 상기 배선 기판(15)이나 반도체 칩(6E)을 가열한 상태에서 언더필 수지를 경화시켜 실리콘 칩(6E)과 배선 기판(15)을 고정시키는 것이 바람직하다. 구체적으로는, 언더필 수지의 경화 공정으로서, 반도체 소자의 동작 시의 온도보다 고온에서, 또한 땜납 범프의 융점보다 저온에서, 열 경화성 또는 열가소성 수지를, 상기 실리콘 칩(6E)과 배선 기판(15)의 간극에서 경화시키는 것이 바람직하다.
이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
본 발명은, 이방성 도전성 수지를 통해 Au 범프가 전극 패드에 접속된 납과, Au 범프 또는 땜납 범프가 전극 패드에 직접 접속된 칩이 동일 배선 기판 상에 혼 재되어 실장된 멀티칩 모듈에 적용할 수도 있다. 또한, 상기 어느 하나의 방법으로 배선 기판 상에 단일의 칩을 실장하는 패키지에 적용시킬 수도 있다.
본 발명은, 범프 전극의 피치가 좁은 칩을 배선 기판에 플립 칩 실장하는 경우뿐만 아니라, 대면적의 칩을 배선 기판에 플립 칩 실장하는 경우 등에도 적용할 수 있다. 대면적의 칩은, 범프 전극의 토탈 피치 및 배선 기판측의 전극 패드의 토탈 피치가 넓기 때문에, 범프 전극의 피치가 비교적 넓은 경우라도, 칩의 실장 공정에서 행해지는 열 처리 시에 범프 전극과 전극 패드의 편차량이 커진다. 따라서, 본 발명을 적용함으로써, 범프 전극과 전극 패드의 접속 신뢰성을 향상시킬 수 있다.
본 명세서에 개시되는 발명 중, 대표적으로 얻어지는 효과를 간단히 설명하면, 이하와 같다.
본 발명에 따르면, 범프 전극의 피치가 좁은 칩을 배선 기판에 실장할 때, 칩과 배선 기판의 열팽창 계수 차를 고려하여, 사전에 전극 패드의 토탈 피치를 범프 전극의 토탈 피치보다 좁게 해 둠으로써, 칩과 배선 기판의 열팽창 계수 차에 기인한 범프 전극과 전극 패드의 위치 어긋남을 방지하여, 양자의 접촉 면적을 확보할 수 있다.

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  27. (a) 복수의 범프 전극들이 형성되는 주면을 가지는 반도체 칩을 제공하는 단계와,
    (b) 복수의 전극들이 형성되는 주면을 가지는 배선 기판을 제공하는 단계와,
    (c) 상기 반도체 칩의 상기 복수의 범프 전극들과 상기 배선 기판의 상기 복수의 전극들이 서로 간에 마주보는 관계로 개별적으로 접속되도록 상기 반도체 칩을 상기 배선 기판의 상기 주면 상에 배열하고, 상기 배선 기판의 주면과 상기 반도체 칩의 주면 사이에 열처리에 의하여 수지를 경화하여 상기 배선 기판과 상기 반도체 칩을 상기 경화된 수지로 고정하는 단계를 포함하고,
    상기 배선 기판은 상기 반도체 칩의 열팽창 계수보다 큰 열팽창 계수를 가지며, 상기 단계 (c) 이전의 상기 단계 (b)에서, 상기 반도체 칩의 상기 복수의 범프 전극들은 상기 열처리 온도보다 낮은 온도에서 상기 배선 기판의 상기 복수의 전극들의 대응 피치들보다 넓은 피치들을 가지는 반도체 장치의 제조 방법.
  28. 제27항에 있어서,
    상기 반도체 칩의 상기 주면 상에 형성되는 상기 복수의 범프 전극들은 Au로 제조되는 반도체 장치의 제조 방법.
  29. 제27항에 있어서,
    상기 복수의 범프 전극들은 상기 반도체 칩의 상기 주면의 주변에 배열되는 반도체 장치의 제조 방법.
  30. 제27항에 있어서,
    상기 단계 (c)에서, 가압 툴에 의해서 상기 반도체 칩에 압축 압력을 가하는 단계를 포함하는 반도체 장치의 제조 방법.
  31. (a) 복수의 범프 전극들이 형성되는 주면을 가지는 반도체 칩을 제공하는 단계와,
    (b) 복수의 전극들이 형성되는 주면을 가지는 배선 기판을 제공하는 단계와,
    (c) 상기 반도체 칩의 복수의 범프 전극들과 상기 배선 기판의 복수의 전극들이 서로 간에 마주보는 관계로 개별적으로 접속되도록 상기 반도체 칩을 상기 배선 기판의 상기 주면 상에 배열하고, 상기 배선 기판의 주면과 상기 반도체 칩의 주면 사이에 열처리에 의하여 수지를 경화하여 상기 배선 기판과 상기 반도체 칩을 상기 경화된 수지로 고정하는 단계를 포함하고,
    상기 배선 기판은 상기 반도체 칩의 열팽창 계수보다 큰 열팽창 계수를 가지며, 상기 단계 (b)에서 제공되는 상기 배선 기판의 상기 주면 상에 형성되는 상기 복수의 전극들의 배열의 한 단부에서 다른 단부까지의 거리는 상기 단계 (a)에서 제공되는 상기 반도체 칩의 상기 주면 상에 형성되는 상기 복수의 범프 전극들의 배열의 한 단부에서 다른 단부까지의 거리보다 작은 반도체 장치의 제조 방법.
  32. 제31항에 있어서,
    상기 반도체 칩의 상기 주면 상에 형성되는 상기 복수의 범프 전극들은 Au로 제조되는 반도체 장치의 제조 방법.
  33. 제31항에 있어서,
    상기 복수의 범프 전극들은 상기 반도체 칩의 상기 주면의 주변에 배열되는 반도체 장치의 제조 방법.
  34. 제31항에 있어서,
    상기 단계 (c)에서, 가압 툴에 의해서 상기 반도체 칩에 압축 압력을 가하는 단계를 포함하는 반도체 장치의 제조 방법.
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