KR100714582B1 - 전자부품의 도전성 페이스트 도포장치 및 방법 - Google Patents

Abstract

초소형 칩 부품과 같은 전자부품의 전극으로 형성되는 도전성 페이스트 도포장치 및 방법이 제공된다.

상기 전자부품의 도전성 페이스트 도포장치는, 도전성 페이스트가 충진되면서 압출핀이 통과하는 페이스트 충진공을 구비하는 제 1 지그수단 및, 상기 제 1 지그수단의 페이스트 충진공에 삽입되어 도전성 페이스트의 전자부품 도포를 가능하게 하는 압출핀을 구비하고, 이동되는 제 2 지그수단을 포함하고, 상기 칩 부품은 제 1 지그수단을 향하여 로딩 또는 언로딩되면서 도전성 페이스트를 도포토록 구성되어 있다.

본 발명에 의하면, 초소형 칩 부품과 같은 전자부품에 도전성 페이스트를 정밀하게 도포하는 것을 가능하게 함은 물론, 도포량의 조절도 용이하며 전극으로의 형성시 번짐이나 도포불량이 방지되어 전체적인 페이스트의 도포 품질을 향상시키는 한편, 도전성 페이스트의 도포를 위한 지그수단들을 장시간 사용하는 것이 가능하고, 장치의 유지비용을 절감시키며, 특히 많은 부품들에 다양한 형태의 전극을 형성하는 것을 용이하게 하는 보다 개선된 효과를 얻을 수 있다.

전자부품, 칩 부품, 전극, 외부단자, 도전성 페이스트

Description

전자부품의 도전성 페이스트 도포장치 및 방법{An Apparatus and A Method for Plastering Conductive Paste onto Electronic Component}

도 1은 종래 칩 부품을 도시한 사시도

도 2는 종래의 다른 고밀도 칩 부품을 도시한 사시도

도 3은 종래 칩 부품의 도전성 페이스트 도포작업을 도시한 구성도

도 4는 종래 칩 부품의 다른 형태의 도전성 페이스트 도포작업을 도시한 구성도

도 5는 본 발명에 따른 전자부품의 도전성 페이스트 도포장치를 도시한 구성도

도 6은 본 발명인 도전성 페이스트 도포장치의 상하 배치를 도시한 것으로서,

(a)는 하측에 부품을 배치하는 하향 배치를 도시한 배치도

(b)는 상측에 부품을 배치하는 상향 배치를 도시한 배치도

도 7은 본 발명인 도전성 페이스트 도포장치의 횡향 배치를 도시한 것으로서,

(a)는 중앙에 부품을 배치하고 양측에 도포장치를 배치하는 양측 횡향 배치를 도시한 배치도

(b)는 도 7a에서 일측에만 도포장치를 배치하는 단측회향 배치를 도시한 배치도

도 8의 (a)-(g)는 본 발명인 도전성 페이스트 도포장치를 이용한 전자부품의 도전성 페이스트 도포단계를 도시한 모식도

도 9는 본 발명의 장치를 이용한 변형된 전극 형성 상태를 도시한 것으로서

(a)는 원형 부품에 대한 도전성 페이스트의 도포상태도

(b)는 원형 부품에 대응하는 변형된 도전성 페이스트 도포장치를 도시한 구조도

도 10은 본 발명인 도전성 페이스트 도포장치를 이용하여 여러 형태의 전극형상을 도시한 것으로서,

(a)는 원형 전극을 도시한 개략도

(b)는 원형 및 별의 혼합 형태 전극을 도시한 개략도

(c)는 다양한 형태의 전극을 도시한 개략도

도 11은 본 발명의 장치를 3단 이상의 다단 지그수단들을 이용하여 구성한 다른 변형예를 도시한 구조도

* 도면의 주요부분에 대한 부호의 설명 *

1,1',1".... 도포장치 10,10'.... 제 1 지그수단

12,12'.... 페이스트 충진공 30,30'.... 제 2 지그수단

32,32'.... 압출핀 50.... 전자부품(칩 부품 소자)

52,52'.... 부품 전극 70.... 제 3 지그수단

72.... 충진부

본 발명은 전자부품 특히, (초소형) 칩 부품의 전극 형성을 위한 도전성 페이스트(paste)의 도포장치 및 방법에 관한 것이며, 보다 상세히는 칩 부품과 같은 전자부품에 도전성 페이스트를 정밀하게 도포하는 것을 가능하게 함은 물론, 도포량의 조절도 용이하며 전극으로의 형성시 번짐이나 도포불량이 방지되어 전체적인 페이스트의 도포 품질을 향상시키는 한편, 도전성 페이스트의 도포를 위한 지그수단들을 장시간 사용하는 것이 가능하고, 장치의 유지비용을 절감시키며, 특히 많은 부품들에 다양한 형태의 전극을 형성하는 것을 용이하게 하는 전자부품의 도전성 페이스트 도포장치 및 방법에 관한 것이다.

전자부품 예를 들어, 칩형 적층 세라믹 커패시터(MLCC) 등과 같은 초소형 칩 부품의 제조공정에 있어서, 칩 부품에 외부전극을 형성하는 경우, 전자부품 소자에 외부전극 형성용의 도전성 페이스트(Conductive Paste)를 도포해서 베이킹함으로써, 외부전극을 형성하는 방법은 알려져 있다.

그런데, 이와 같은 외부전극으로 제공되도록 초소형 칩 부품 등의 전자부품 에 도전성 페이스트를 도포하는 경우, 근래에는 전자부품 예를 들어, 칩 부품이 매우 소형화되는 추세이므로 도전성 페이스트의 도포시 그 도포 정밀성이 문제가 되고 있는 실정이다.

예를 들어, 도 1에서는 종래 칩 부품을 도시하고 있고, 도 2에서는 고밀도화된 칩 부품을 도시하고 있다.

즉, 도 2의 고밀도로 제작된 칩 부품(110)은 여러개의 외부 전극(112)이 하나의 칩 부품에 형성되는 고밀도화된 어레이 형태(ARRAY TYPE)로서, 이와 같은 칩 부품(110)은 여러개를 하나의 칩으로 합진 고밀도 칩 부품이다.

그런데, 이와 같은 칩 부품의 기판내실장 요구에 따라 점차 그 량과 성능의 개선, 나아가서 좀더 작은 사이즈로의 발전이 불가피하며, 도 1의 일반형태의 칩 부품(100)과 비교해 보았을때 그 차이는 명확한데, 예를 들어 도 2에서 칩 부품(110) 하나에는 4개의 회로(미도시)가 구현되어 있고, 전체적으로는 초소형인 8개의 (외부)전극(112)이 형성되게 된다.

그러나, 도 1의 고밀도화 되지 않는 일반적인 칩 부품(100)에 있어서는, 소자에 하나의 회로가 있으므로 양쪽에 2개의 (외부)전극(102)를 형성시킨다.

따라서, 칩 부품의 고밀도화에 있어서 중요한 해결과제중 하나가 초소형 칩 부품(소자)에 증가하는 전극을 어떻게 정밀하게 형성하는 가에 있고, 결국 이 전극형성은 도전성 페이스트의 도포 정밀성과 같은 맥락인 것이다.

예를 들어, 현재 초소형 칩 부품의 주종을 이루는 2012 부품(2mm * 1.2mm 부품)까지는 도전성 페이스트의 도포시 정밀도를 유지하는 데에 현재의 도포형태로도 큰 문제는 없지만, 1608(1.6mm*0.8mm) 부품 이후 1005(1.0mm*0.5mm)부품 부터는 지금까지 행하던 페이스트 도포방법으로는 실질적으로 정밀한 도포가 불가능하고 따라서, 실질적인 초소형의 고밀도 칩 부품의 생산시 문제를 발생시킬 우려가 있는 것이다.

한편, 도 3 및 도 4에서는 지금까지 알려진 종래의 도전성 페이스트를 칩 부품에 도포하는 형태를 도시하고 있다.

예들 들어, 도 3에서는 휠(wheel) 도포(전사) 방식을 도시한 것으로, 고무 또는 우레탄등으로 제작한 휠(120)을 이용하여 도전성 페이스트를 도포하는 방식이다.

즉, 도 3에서 도시한 바와 같이, 전자부품 예를 들어, 칩 부품(110)(소자)을 캐리어 테이프(미도시)에 삽입하고 도전성 페이스트(122)들이 충진된 홈(124)을 갖는 휠(120)이 회전하면서 연속적으로 전자부품과 접촉함으로써, 도전성 페이스트의 부품 도포가 이루어 지고, 부품의 양산화를 가능하게 하였다.

또한, 종래의 다른 방법으로는 도 4에서 도시한 바와 같이, 우레탄 또는 고무 등으로 된 평판 도포방식이 있다.

즉, 도 4에서 도시한 바와 같이, 고무 또는 우레탄 평판(130)에 도전성 페이스트(132)가 충진되는 홈(134)을 만들고 이 홈(134)을 이용하여 도전성 페이스트를 전자부품의 초소형 칩 부품(110)에 도포하는 방식이다.

따라서, 이와 같은 종래의 다른 형태로서 평판을 이용하는 방식은 평판을 크게 하고 부품을 잡아주는 캐리어 플레이트 예를 들어, 지그(jig)를 크게 함으로서, 수백개의 부품을 동시에 도포(전사)하는 것을 가능하게 한다.

그러나, 이와 같은 종래의 도전성 페이스트 도포형태에 있어서서는 여러 문제들을 발생시키는데, 예를 들어 도 3 및 도 4에서 도시한 바와 같이, 휠(120) 또는 평판(130)이 고무 또는 우레탄으로 되어 있기 때문에, 도포시 압력을 가할 때 휠 및 평판에 손쉽게 변형이 발생되기 때문에, 도전성 페이스트의 정밀한 도포작업을 어렵게 하는 것이다.

또한, 실질적으로 휠과 평판에는 도전성 페이스트를 도포시키는 데에 한계가 있어 1608부품 이하의 초소형 부품 생산에 적용하는 것은 사실상 불가능하다.

그리고, 고무 또는 우레탄의 표면 장력으로 인하여 도전성 페이스트의 도포량에는 한계가 있는데, 예를 들어 휠과 평판 홈에 충진된 대략 50% 정도의 페이스트만이 실질적으로 칩 소자에 도포될 수 있기 때문에, 잔여 페이스트에 따른 청소 등의 문제가 발생되게 되고, 이 경우 휠과 평판을 새것으로 교체 사용할 수 밖에 없다.

마지막으로, 압력에 의해 고무 또는 우레탄 등으로 된 휠과 플레이트가 손쉽게 마모되어 그 수명이 매우 짧다는 것이다.

한편, 이와 같은 문제를 해결하는 종래의 다른 기술이 일본공개특허 1997-148723호에서 개시되고 있는데, 예를 들어 용접볼이 형성되는 패드를 구비하는 기판과 상기 기판 패드에 공급되는 용접볼이 실려지는 원판과 탄성체가 삽입되는 구멍이 형성된 전사 마스크 및, 상기 전사마스크의 구멍에 삽입되어 용접볼을 기판측으로 밀어내는 돌기를 갖추고 상기 전사 마스크의 하부에서 이동하는 판을 포함하 는 용접볼 전사 지그가 개시되고 있다.

그러나, 상기 전사지그는 도전성 페이스트가 전사 마스크에 충진되지 않기 때문에, 도전성 페이스트를 전사지그상에 충진하는 방식의 도포형태에서는 사용할 수 없으며, 별도의 원판과 탄성체를 사용하는 복잡한 전사지그를 사용해야 하는 등의 문제점들이 있었다.

이에 따라서, 도전성 페이스트의 전자부품(칩 부품) 도포(전사)를 보다 정밀하게 하면서 사용기간도 긴 다중 지그수단을 이용하면 바람직할 것인데, 특히 비 접촉식으로 도전성 페이스트를 초소형 칩 부품 소자에 도포시키도록 하면 지그의 재질을 금속으로 하여도 가능하기 때문에, 지그 사용수명이나 도포 정밀성을 보다 향상시킬 수 있어 바람직 할 것이다.

본 발명은 상기와 같은 종래 문제점들을 개선시키기 위하여 안출된 것으로서 그 목적은, 초소형 칩 부품의 전극 형성을 위한 도전성 페이스트를 칩 부품(소자)에 보다 정밀하게 도포하는 것은 물론, 그 도포량의 조절도 정밀하고, 도포후 외부 전극의 부품 형성시, 번짐이나 도포불량을방지하여 전체적인 도포 품질을 향상시키는 전자부품의 도전성 페이스트 도포장치 및 방법을 제공하는 데에 있다.

또한, 본 발명의 다른 목적은, 도전성 페이스트의 부품 도포를 위한 지그수단들을 교환이나 세척없이 장시간 사용하는 것을 가능하게 하면서, 반 영구적인 수 명을 갖기 때문에, 도포장치의 유지비용을 절감시키고, 특히 다양한 형태로의 전극 형성도 용이하게 하는 전자부품의 도전성 페이스트 도포장치 및 방법을 제공하는 데에 있다.

상기와 같은 목적을 달성하기 위한 기술적인 측면으로서 본 발명은, 도전성 페이스트가 충진되면서 압출핀이 통과하는 페이스트 충진공을 구비하는 제 1 지그수단; 및,

상기 제 1 지그수단의 페이스트 충진공에 삽입되어 도전성 페이스트의 전자부품 도포를 가능하게 하는 압출핀을 구비하고 이동 가능하게 구성된 제 2 지그수단;

을 포함하여 구성된 전자부품의 도전성 페이스트 도포장치를 제공한다.

이때, 상기 제 1 지그수단의 칩 부품 접촉면과 페이스트 충진공의 내부에 삽입되는 제 2 지그수단의 압출핀간의 간격은 도전성 페이스트의 전자부품 도포량에 대응 구성되는 것이 바람직하다.

또한, 바람직하게는 상기 전자부품은 구 형상이고, 상기 제 1 지그수단은 상기 전자부품이 로딩되기 위한 구면을 구비하며, 상기 페이스트 충진공은 구면에 따라 직선에서 꺽여진 절곡형태로 구성된다.

이때, 상기 전자부품은 상기 제 1 지그수단의 상,하측 또는 횡방향측으로 배치되어 로딩 또는 언로딩된다.

그리고, 상기 제 1 지그수단의 페이스트 충진공에 삽입되고, 상기 제 2 지그의 압출핀이 삽입되면서 페이스트가 충진되는 충진부를 구비한 제 3 지그수단을 추가로 구비하여 다단으로 구성될 수 있다.

이때, 상기 지그수단들은 금속,비철금속, 고강도 플라스틱 중 하나로 구성될 수 있다.

다음, 기술적인 다른 측면으로서 본 발명은, 제 1 지그수단의 페이스트 충진공에 도전성 페이스트를 충진시키는 단계;

상기 제 1 지그수단에 전자부품을 로딩시키는 단계;

상기 제 1 지그수단의 페이스트 충진공에 이동형의 제 2 지그수단의 압출핀을 진입 이동시키어 도전성 페이스트를 상기 전자부품에 도포하는 단계; 및,

상기 페이스트가 도포된 전자부품을 제 1 지그수단에서 언로딩시키는 단계;

를 포함하여 구성된 전자부품의 도전성 페이스트 도포방법을 제공한다.

이때, 상기 전자부품은 상기 제 1 지그수단의 상,하측 또는 횡방향측으로 배치되어 로딩 또는 언로딩될 수 있다.

그리고, 상기 제 1 지그수단과 제 2 지그수단의 페이스트 충진공과 압출핀은 동일한 형상으로 형성되는 동시에, 원형, 사각형, 다각형, 별 , 직선 등 전자부품상에 다양한 전극을 형성시키는 것이 가능하다.

이하, 첨부된 도면에 따라 본 발명을 상세하게 설명한다.

도 5는 본 발명에 따른 전자부품의 도전성 페이스트 도포장치를 도시한 구성 도이고, 도 6은 본 발명인 도전성 페이스트 도포장치의 상하 배치를 도시한 도면이며, 도 7은 본 발명인 도전성 페이스트 도포장치의 회향 배치를 도시한 도면이고, 도 8의 (a)-(g)는 본 발명인 도전성 페이스트 도포장치를 이용한 전자부품의 전극 형성단계를 도시한 모식도이며, 도 9는 본 발명의 장치를 이용한 변형된 전극 형성 상태를 도시한 도면이고, 도 10은 본 발명인 도전성 페이스트 도포장치를 이용하여 여러 형태의 전극형상을 도시한 도면이며, 도 11은 본 발명의 장치를 3단 이상의 다단 지그수단들을 이용하여 구성한 다른 변형예를 도시한 구조도이다.

먼저,도 5에서는 본 발명인 전자부품의 도전성 페이스트 도포장치(1)의 일 실시예를 도시하고 있다

즉, 도 5에서 도시한 바와 같이, 본 발명의 전자부품의 도전성 페이스트 도포장치(1)는, 크게 제 1 지그수단(10) 및 제 2 지그수단(30)으로 구성된다.

이때, 상기 제 1 지그수단(10)은 도전성 페이스트(도 8의 P)가 충진되면서 압출핀이 통과하는 페이스트 충진공(12)을 구비한다.

동시에, 상기 제 2 지그수단(30)은 상기 제 1 지그수단(10)의 페이스트 충진공(12)에 삽입되어 도전성 페이스트의 전자부품(도 6의50) 도포를 가능하게 하는 압출핀(32)을 구비한다.

따라서, 전자부품(50) 즉, 초소형 칩 부품의 소자가 제 1 지그수단(10)에 인접하여 로딩 또는 언로딩되면서 상기 제 2 지그수단(30)의 이동시 적정량의 도전성 페이스트(P)가 전자부품(50)상에 도포되고, 이 도전성 페이스트(P)는 전자부품의(외부)전극으로 제공된다.

이때, 본 발명의 도포장치는 도 5에서 도시한 바와 같은 제 1 지그수단(10)은 고정형 지그이고, 제 2 지그수단(30)은 이동형 지그로서 충진공(12)과 압출핀(32)의 수는 전자부품(도 8의 50)의 전극(도 8의 52)수와 같이 된다.

이때, 도면에서는 도시하지 않았지만, 실제로는 제 1 지그수단(10)의 충진공(12)과 제 2 지그수단(30)의 압출핀(32)을 무수히 많이 구비시키고, 단지 로딩되어 도전성 페이스트(P)가 도포 형성되는 전자부품의 로딩 위치만을 조정하면 하나의 지그수단들을 통하여 동시에 여러개의 전자부품들의 도전성 페이스트 도포를 가능하게 할 것이다.

한편, 도 5에서 도시한 바와 같이, 상기 제 1 지그수단(10)의 칩 부품 접촉면과 페이스트 충진공(12)의 내부에 삽입되는 제 2 지그수단(30)의 압출핀(32)의 끝단 사이의 간격 'G' 는 도전성 페이스트(P)의 칩 부품 도포량에 따라 대응 형성되게 된다.

따라서, 이동형 지그인 상기 제 2 지그수단(30)의 압출핀(32)의 길이(L)와 제 1 지그수단(10)의 페이시트 충진공(12)의 깊이(D)간의 차이인 간격(G)이 도전성 페이스트(P)의 실제 도포량을 결정하게 된다.

이때, 전자부품(50)이 제 1 지그수단(10)에 밀착되는 접촉식 로딩이나 또는 밀착되지 않는 비접촉식 로딩 상태에 따라 도전성 페이스트의 도포량이 가감되는 것은 물론이다.

즉, 동일한 지그 구조에서도 전자부품의 로딩상태를 조정함에 따라 도포량을 조정할 수 있고, 이는 지그의 제작을 그 만큼 줄이는 것을 가능하게 하여 비용절감 을 가능하게 한다.

또한, 상기 이동되는 제 2 지그수단(30)은 도면에서는 상세하게 도시하지 않았지만 서보모터를 이용하여 그 이동량을 정밀하게 조정할 수 있다.

그리고, 도 5에서 도시한 바와 같이, 본 발명의 도포장치(1)에서 상기 제 1 지그수단(10) 및 제 2 지그수단(30)은 금속,비철금속, 고강도(엔지니어링) 플라스틱 중 하나로 구성될 수 있고, 이는 기존의 휠과 평판 방식의 도 2 및 도 3의 종래에 비하여, 우레탄이나 고무만을 사용하는 것에 비하여 그 사용수명을 연장시키고, 가공 정밀성도 높고, 사용시 변형도 발생되지 않는다.

이때, 다음에 도 11에서 설명하는 제 3 지그수단(70)의 경우에도 동일한 재질을 사용하면 된다.

그리고, 제 1 지그수단(10)의 충진공(12)과 이에 삽입 이동하는 제 2 지그수단(30)의 압출핀(32)사이에는 압출핀의 이동을 원활하게 할 정도의 공차를 갖도록 된다.

다음, 도 6 및 도 7에서는 본 발명인 도포장치(1)를 이용한 전자부품(50)의 여러 배치형태를 도시하고 있다.

즉, 상기 전자부품(50)은 도 6a 및 도 6b에서 도시한 바와 같이, 본 발명인 도포장치의 제 1 지그수단(10)의 상측 또는 하측으로 상하 방향으로 배치되어 로딩 또는 언로딩되면서 도전성 페이스트(P)가 도포되는 것이 가능하다.

또는, 도 7에서 도시한 바와 같이, 횡방향으로 작동되는 배치도 가능한데, 예를 들어 도 7a에서 도시한 바와 같이, 가운데에 전자부품(50)을 두고 양측으로 도포장치(1)를 배포하여 한번에 전자부품의 양측에 페이스트를 도포하는 것을 가능하게 하거나, 전자부품의 일측으로만 횡방향으로 지그의 이동을 가능하게 하는 횡방향 작동도 가능하다.

따라서, 본 발명의 도포장치(1)는 사용시 조건에 따라 여러 형태로 운용할 수 있어 바람직한 것이다.

다음, 도 8에서는 이와 같은 본 발명의 전자부품의 도전성 페이스트 도포장치를 이용한 전자부품의 도전성 페이스트 도포계를 단계적으로 도시하고 있다.

즉, 도 8a에서 도시한 바와 같이, 본 발명인 전자부품의 도전성 페이스트 도포장치(1)의 고정형 지그인 제 1 지그수단(10)의 페이스트 충진공(12)의 상부로 도전성 페이스트(P)를 도포한다.

다음, 도 8b에서 도시한 바와 같이, 깔개(P')등의 이동기구를 이용하여 도전성 페이스트(P)를 제 1 지그수단(10)의 충진공(12)내에 긴밀하게 충진시킨다.

이때, 상기 충진공내의 도전성 페이스트 충진이 긴밀하지 않고 미세한 공간이 발생되면 실질적인 도포량의 불균형을 초래하므로 상기 충진은 긴밀하게 이루어 지도록 한다.

이때, 상기 제 1 지그수단(10)에 인접하여 전자부품(50)을 로딩시키면서 도 8c에서 도시한 바와 같이, 제 1 지그수단(10)에 접촉되지 않는 비접촉상태로 로딩시키거나 또는 전자부품(50)을 제 1 지그수단(10)상에 밀착시키는 접촉식 로딩을 한다.

물론, 이와 같은 비접촉식 또는 접촉식 로딩 형태는 도전성 페이스트의 도포 량에 따라 사전에 정해진다.

다음, 도 8d에서 도시한 바와 같이, 상기 제 1 지그(10)의 페이스트 충진공(12)에 이동형의 제 2 지그수단(30)의 압출핀(32)을 진입 전진 이동시키어 압출핀(32)의 충진공(12) 진입후 잔여간격(도 5의 G)만큼의 도전성 페이스트(P)가 제 1 지그(10)에 로딩된 전자부품(50)에 도포되도록 한다.

다음, 도 8e에서 도시한 바와 같이, 일측에 도전성 페이스트(P)가 도포되어 전극(52)이 형성된 부품을 언로딩하고, 도 8f 및 도 8g에서 도시한 바와 같이, 앞에서 설명한 순서로 일측으로 도전성 페이스트가 도포된 전자부품의 반대측을 상기 단계들을 통하여 도전성 페이스트가 도포되도록 하여 전자부품의 전극 형성작업을 완료한다.

다음, 도 9에서는 본 발명인 전자부품의 도전성 페이스트 도포장치(1')의 다른 변형예를 도시하고 있다.

즉, 도 9a에서 도시한 바와 같이, 전자부품이 구형으로 형성된 경우, 제 1 지그수단(10')은 상기 구형 전자부품(50')이 로딩되기 위한 구면(14')을 구비하며, 상기 페이스트 충진공(12')은 구면에 따라 다르게 분포되는데, 예를 들어 도 9b에서 도시한 바와 같이, 중앙에서 양측으로 갈수록 꺽여진 절곡형태로 형성된다.

그리고, 제 2 지그수단(30')의 압출핀(32')도 상기 제 1 지그수단(10')의 충진공(12')의 형태에 맞추어 그 길이가 중앙에서 양측으로 갈수록 길어진다.

따라서, 본 발명의 제 1,2 지그수단(10')(30')을 이용하는 경우 전자부품의 형상이 도포하기 가장 어려운 구형인 경우에도 어렵지 않고 정밀하게 도전성 페이 스트를 전자부품(50')상에 도포할 수 있는 것이다.

다음, 도 10에서는 본 발명인 도포장치를 이용하는 경우, 도전성 페이스트의 여러 도포형태를 도시하고 있다.

즉, 도 10a에서 도시한 바와 같이, 제 1 지그수단(10)과 제 2 지그수단(30)의 페이스트 충진공(12)과 압출핀(32)은 동일한 형상으로 형성되는 동시에, 원형,사각형, 다각형, 별, 직선 등의 전자부품상에 다양한 전극형태로 형성시키는 것을 가능하게 한다.

이는, 본 발명인 도포장치(1)의 제 1 지그수단(10)과 제 2 지그수단(30)의 충진공(12)과 압출핀(32)의 형태만을 일정하게 맞추면 어떠한 형태의 도전성 페이스트를 도포하는 갓도 가능하게 한다.

따라서, 전자부품의 전극형태의 다양성을 통하여 전자부품의 기판 실장 설계등을 보다 다양하게 하는 것을 가능하게 할 것이다.

다음, 도 11 에서는 본 발명의 또 다른 변형예인 전자부품의 도전성 페이스트 도포장치(1")를 도시하고 있다.

즉, 도 11에서 도시한 바와 같이, 상기 제 1 지그(10)의 페이스트 충진공(12)에는 상기 제 2 지그(30)의 압출핀(32)이 삽입되고 실질적으로 페이스트가 충진되는 충진부(72)를 구비한 제 3 지그(70)가 삽입 작동되는 다단 즉, 3단의 지그수단들로 본 발명의 도포장치(1)를 구성하는 것이 가능하다.

따라서, 이경우 제 3 지그(70)의 충진부(72)에 실질적으로 도전성 페이스트(P)가 충진되기 때문에, 도 5의 고정형 제 1 지그(10)만을 사용하는 것에 비하여, 제 3 지그수단(70)을 사용하는 경우, 이동하는 제 3 지그수단(70)의 충진부(72)를 보다 편리하게 청소하여 잔류되고 고착되는 페이스트에 의한 문제발생을 예방하게 한다.

또한, 도포 정밀성도 높일 수 있다.

이에 따라서, 본 발명인 전자부품의 도전성 페이스트 도포장치(1)(1')(1")에 의하면, 전자부품 예를 들어, 초소형 칩 부품의 전극 형성을 위한 도전성 페이스트의 도포작업을 원활하게 함은 물론, 특히 그 도포 정밀성을 향상시키어 초소형 칩 부품에의 적용에도 용이하면서 정밀한 조업을 가능하게 하는 것이다.

이와 같이 본 발명인 전자부품의 도전성 페이스트 도포장치에 의하면, 초소형 전자(칩)부품의 전극 형성을 위한 도전성 페이스트의 부품 도포를 보다 정밀하게 하는 것은 물론, 그 도포량의 조절도 용이하고, 외부 전극 형성시 번짐이나 도포불량을 방지하여 전체적인 도포 품질을 향상시키는 이점을 제공한다.

또한, 도전성 페이스트 도포를 위한 지그수단들을 교환이나 세척없이 장시간 사용하는 것이 가능하고, 반 영구적인 수명을 갖기 때문에, 장치 유지비용을 절감시키게 하는 다른 효과가 있다.

특히, 다양한 형태로의 전극 형성도 극히 용이하게 하는 다른 우수한 효과를 제공하는 것이다.

본 발명은 지금까지 특정한 실시예에 관련하여 도시하고 설명하였지만, 이하의 특허청구범위에 의해 마련되는 본 발명의 정신이나 분야를 벗어나지 않는 한도내에서 본 발명이 다양하게 개조 및 변화될수 있다는 것을 당업계에서 통상의 지식을 가진자는 용이하게 알수 있음을 밝혀두고자 한다.

Claims (9)

1. 도전성 페이스트가 충진되면서 압출핀이 통과하는 페이스트 충진공을 구비하는 제 1 지그수단; 및,

   상기 제 1 지그수단의 페이스트 충진공에 삽입되어 도전성 페이스트의 전자부품 도포를 가능하게 하는 압출핀을 구비하고 이동 가능하게 구성된 제 2 지그수단;

   을 포함하여 구성된 전자부품의 도전성 페이스트 도포장치.
2. 제 1항에 있어서, 상기 제 1 지그수단의 칩 부품 접촉면과 페이스트 충진공의 내부에 삽입되는 제 2 지그수단의 압출핀간의 간격은 도전성 페이스트의 전자부품 도포량에 대응 구성되는 것을 특징으로 하는 전자부품의 도전성 페이스트 도포장치.
3. 제 1항에 있어서, 상기 전자부품은 구 형상이고, 상기 제 1 지그수단은 상기 전자부품이 로딩되기 위한 구면을 구비하며, 상기 페이스트 충진공은 구면에 따라 직선에서 꺽여진 절곡형태로 구성된 것을 특징으로 하는 전자부품의 도전성 페이스트 도포장치.
4. 제 1항에 있어서, 상기 전자부품은 상기 제 1 지그수단의 상,하측 또는 횡방향측으로 배치되어 로딩 또는 언로딩되는 것을 특징으로 하는 전자부품의 도전성 페이스트 도포장치.
5. 제 1항에 있어서, 상기 제 1 지그수단의 페이스트 충진공에 삽입되고, 상기 제 2 지그의 압출핀이 삽입되면서 페이스트가 충진되는 충진부를 구비한 제 3 지그수단을 추가로 구비하여 다단으로 구성된 것을 특징으로 하는 전자부품의 도전성 페이스트 도포장치.
6. 제 5항에 있어서, 상기 지그수단들은 금속,비철금속, 고강도 플라스틱 중 하나로 구성된 것을 특징으로 하는 전자부품의 도전성 페이스트 도포장치.
7. 제 1 지그수단의 페이스트 충진공에 도전성 페이스트를 충진시키는 단계;

   상기 제 1 지그수단에 전자부품을 로딩시키는 단계;

   상기 제 1 지그수단의 페이스트 충진공에 이동형의 제 2 지그수단의 압출핀을 진입 이동시키어 도전성 페이스트를 상기 전자부품에 도포하는 단계; 및,

   상기 페이스트가 도포된 전자부품을 제 1 지그수단에서 언로딩시키는 단계;

   를 포함하여 구성된 전자부품의 도전성 페이스트 도포방법.
8. 제 7항에 있어서, 상기 전자부품은 상기 제 1 지그수단의 상,하측 또는 횡방향으로 배치되어 로딩 또는 언로딩되는 것을 특징으로 하는 전자부품의 도전성 페이스트 도포방법.
9. 제 7항에 있어서, 상기 제 1 지그수단과 제 2 지그수단의 페이스트 충진공과 압출핀은 동일한 형상으로 형성되는 동시에, 원형, 사각형, 다각형, 별, 직선 등 전자부품상에 다양한 전극을 형성시키는 것을 특징으로 하는 전자부품의 도전성 페이스트 도포방법.

Images