KR100596189B1 - 전계 방사형 전자원 및 그 제조방법 및 상기 전자원을이용한디스플레이 - Google Patents

전계 방사형 전자원 및 그 제조방법 및 상기 전자원을이용한디스플레이 Download PDF

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콘도유키히로
코시다노부요시
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Abstract

전계 방사형 전자원(1O)으로는, n형 실리콘 기판(1)과, n형 실리콘 기판(1) 위에 직접 또는 도핑되지 않은 다결정 실리콘층(3)을 통해 형성된 강전계 드리프트층(6)과, 강전계 드리프트층(6) 위에 형성된 금 박막인 도전성 박막(7)이 설치된다. 또한, n형 실리콘 기판(1)의 이면에는, 오믹 전극(2)이 설치된다. 여기서, n 형 실리콘 기판(1)으로부터 강전계 드리프트층(6)에 주입된 전자는, 강전계 드리프트층(6)내를 표면을 향하여 드리프트하고, 도전성 박막(7)을 통과하여 방출된다. 강전계 드리프트층(6)은, n형 실리콘 기판(1)의 위에 형성된 다결정 실리콘(3)을, 양극산화 처리에 의해 다공질화 하고, 더욱이 희초산 등으로 산화함으로써 형성된다.
전계 방사형 전자원, 디스플레이

Description

전계 방사형 전자원 및 그 제조방법 및 상기 전자원을 이용한 디스플레이{Field emission-type electron source and manufacturing method thereof and display using the electron source}
도 1a는 도전성 기판이 n형 실리콘 기판인 본 발명에 따른 전계 방사형 전자원의 입면 단면도
도 lb는 도전성 기판이 유리 기판상에 도전성 필름을 형성한 기판인 본 발명에 따른 전계 방사형 전자원의 입면 단면도
도 2a 내지 2d는 도 la에 나타낸 전계 방사형 전자원의 제조 공정의 주요 공정에 있어서의 중간체 또는 제품의 입면 단면도
도 3은 다공질 실리콘의 전기 화학 산화 과정의 개요를 나타내는 모식도
도 4는 도 la에 나타낸 전계 방사형 전자원에 있어서의 전자 방출 기구의 원리 설명도
도 5는 도 la에 나타낸 전계 방사형 전자원의 전자 방출 동작을 설명하는 설명도
도 6a는 도전성 기판이 n형 실리콘 기판인 본 발명에 따른 별도의 전계 방사형 전자원의 입면 단면도
도 6b는 도전성 기판이 유리 기판상에 도전성 필름을 형성한 기판인 본 발명 에 따른 별도의 전계 방사형 전자원의 입면 단면도
도 7a 내지 7d는 도 6a에 나타낸 전계 방사형 전자원의 제조 공정의 주요 공정에 있어서의 중간체 또는 제품의 입면 단면도
도 8은 도 6a에 나타낸 전계 방사형 전자원의 동작 특성의 측정 원리를 설명하는 설명도
도 9는 본 발명에 관련한 전계 방사형 전자원 및 비교예의 전계 방사형 전자원에 있어서의 전압과 전류 밀도와의 관계(전압·전류특성)를 나타내는 그래프
도 10a 내지 10b는 각각 미결정 실리콘층의 산화 상태를 도시한 설명도
도 11은 본 발명에 관련한 n형 실리콘 기판을 사용한 전계 방사형 전자원을 이용한 디스플레이의 개략 사시도
도 l2는 본 발명에 관련한 유리 기판을 이용한 전계 방사형 전자원을 이용한 디스플레이의 입면 단면도
도 13은 실시 형태 14 중 구체예 3에 관련한 전계 방사형 전자원의 동작 특성을 나타내는 그래프
도 14는 본 발명 구체예 4에 따른 전계 방사형 전자원의 동작 특성을 나타내는 그래프
도 15는 본 발명 구체예 5에 따른 전계 방사형 전자원의 동작 특성을 나타내는 그래프
도면의 주요 부분에 대한 부호의 설명
1 : n형 실리콘 기판 2 : 오믹 전극
3,61 : 다결정 실리콘층 4 : 다공질 다결정 실리콘층
6 : 강전계 드리프트층 7 : 도전성 박막
11 : 절연성 기판 12 : 도전성 필름
31 : 콜렉터 전극 32 : 형광체층
33,43 : 유리 기판 41 : 공간부
42 : 아닐린 염료전극 44 : 부착 유리
45 : 스페이서 62,62 : 실리콘 산화막
63 : 미결정 실리콘층 P1,P2 : 디스플레이
본 발명은 전계 방사에 의해 전자선을 방사하는 전계 방사형 전자원 및 그 제조 방법과 상기 전계 방사형 전자원을 이용한 디스플레이에 관한 것이다.
전계 방사형 전자원(field emission-type electron source)으로서는, 예를 들어 미국 특허 제3,665,241호 등에 개시되어 있다, 이른바 스핀트형 전극(Spindt-type electrode)이 알려지고 있다. 스핀트형 전극에는 미세한 삼각추형의 이미터칩이 다수 배치된 기판과, 이미터칩(emitter chip)의 선단부를 노출시키는 방사구멍과, 이미터칩에 대하여 절연된 상태로 배치된 게이트층이 설치된다. 그리고, 이 스핀트형 전극은, 진공속에서, 이미터칩을 게이트층에 대하여 음극으로 하고, 이들에 고전압을 인가함으로써 이미터칩의 선단으로부터 방사구멍을 통해서 전자선을 방사한다.
이와 같은 종래의 전계 방사형 전자원에 있어서는 다음과 같은 문제점이 있었다.
즉, 스핀트형 전극으로는, 그 제조 방법이 복잡하며, 또한 다수의 삼각추형의 이미터칩을 정밀도 좋게 형성하는 것이 어렵기 때문에, 예를 들어 평면 발광 장치나 디스플레이 등에 응용하는 경우에는, 대면적화가 어렵다고 하는 문제가 있다.
또한, 스핀트형 전극으로는, 전계가 이미터칩의 선단에 집중하기 때문에, 이미터칩의 선단주위의 진공도가 낮아져 잔류 가스가 존재하는 경우는, 방사된 전자에 의해 잔류 가스가 플러스 이온으로 이온화되고, 이 플러스 이온이 이미터칩의 선단에 충돌한다. 이 때문에, 이미터칩의 선단이 데미지(예를 들어, 이온 충격에 의한 손상)를 받아 방사되는 전자의 전류 밀도나 효율 등이 불안정해지거나, 이미터칩의 수명이 줄어드는 문제가 생긴다.
따라서, 스핀트형 전극은, 이러한 문제의 발생을 방지하기 위해서, 고 진공(약 1O-5Pa∼1O-6Pa)에서 이용될 필요가 있다. 이 때문에, 그 비용이 높아지고, 또한 그 취급이 번거롭다고 하는 문제점이 있었다.
이러한 문제점을 개선하기 위해, MIM (Metal Insu1ator Metal)방식이나 MOS (Metal 0xide Semiconductor)방식의 전계 방사형 전자원이 제안되었다. 전자(前者)는 금속一절연막一금속의 적층 구조, 후자(後者)는 금속-산화막-반도체의 적층 구조를 가지는 평면형의 전계 방사형 전자원이다. 이 종류의 전계 방사형 전자원에 있어서, 전자의 방사 효율을 높이기 위해서(즉, 많은 전자를 방사시키기 위해서는), 절연 필름이나 산화막의 두께를 얇게 하는 것이 필요하다. 그러나, 절연 필름이나 산화막의 두께를 지나치게 얇게 하면, 적층 구조의 상하의 전극 사이에 전압이 인가될 경우에, 절연 파괴가 발생할 우려가 있기 때문에, 절연 필름이나 산화막의 막 두께의 박막화에는 제약(制約)이 있다. 이와 같은 절연 파괴를 방지해야 하므로, 전자의 방출 효율을 별로 높게 할 수 없다고 하는 문제점이 있다.
또한, 최근 특개평 8-250766호 공보에 개시되어 있는 바와 같이, 전자의 방출 효율을 높이기 위해, 실리콘 기판 등의 단결정 반도체 기판의 하나의 표면을 양극산화함에 의해 다공질 반도체층(다공질 실리콘층)을 형성하고, 이 다공질 반도체층상에 금속 박막을 형성하며, 반도체 기판과 금속 박막과의 사이에 전압을 인가함으로써 전자를 방사하도록 되어 있는 전계 방사형 전자원(반도체 냉전자 방출 소자)이 제안되고 있다.
그렇지만, 특개평 8-250766호 공보에 개시된 전계 방사형 전자원에서는, 기판이 반도체 기판으로 한정되기 때문에, 대면적화 및 비용 삭감을 꾀하는 것이 어렵다고 하는 문제가 있다. 또한, 이 전계 방사형 전자원에서는, 전자 방출 시에 이른바 팝핑 현상이 생기기 쉽고, 방출 전자량이 일정하지 않게 되기 쉽다. 이 때문에, 이것을 평면 발광 장치나 디스플레이 등에 응용하면, 발광 얼룩이 생기는 문제가 있다.
그래서, 본원 발명자들은 특원평 10-272340호, 특원평 10-272342호, 특원평 10-271876호 등에 있어서, 다공질 다결정 실리콘층을, 급속 열산화법(Rapid Thermal Oxidation: RTO)으로 산화함으로써, 도전성 기판과 금속 박막과의 사이에, 도전성 기판으로부터 주입된 전자를 드리프트 시키어 강전계 드리프트층을 형성한 전계 방사형 전자원을 제안하고 있다.
여기서, 다공질 다결정 실리콘층은, 도전성 기판상의 다결정 실리콘층을 양극 산화로 다공질화 함으로써 형성한다. 또한, 급속 열산화법에 의한 다공질 다결정 실리콘층의 산화는, 램프 어닐링 장치를 사용하여 건조 산소내에서 행해진다. 이 경우, 산화 온도는 800∼900℃이고, 산화 시간은 30∼120분이다(특원평 10-271876호). 또한, 금속 박막은, 강전계 드리프트층의 표면에 도달한 전자(이 전자는, 핫 일렉트론으로 생각된다)를 해당 금속 박막내에서 산란시키지 않고서 통과시켜 진공 중에서 방출할 필요가 있으므로, 막 두께가 1Onm 정도인 금 박막 등으로 형성한다. 이 전계 방사형 전자원에서는, 전자 방출 특성의 진공도 의존성이 작고, 또한 전자 방출 시에 팝핑 현상이 발생하지 않기 때문에, 안정되게 전자를 방출할 수 있다. 또한, 도전성 기판으로서, 단결정 실리콘 기판 등의 반도체 기판 이외에, 유리 기판 등의 표면에 도전성 필름(예를 들어, ITO 필름)을 형성한 기판 등을 사용할 수도 있다. 이 때문에, 반도체 기판을 다공질화한 다공질 반도체층을 이용하는 종래의 전자원 혹은 스핀트형 전극에 비교해서, 전계 방사형 전자원의 대면적화 및 비용의 삭감을 꾀할 수 있다. 또, 이 종류의 전계 방사형 전자원을 사용하여 디스플레이를 구성하는 경우는, 금속 박막을 소정 형상으로 패터닝해야 한다.
그렇지만, 특원평 10-272340호, 특원평 10-272342호 또는 특원평 10-271876호에 기재된 전계 방사형 전자원에서는, 급속 열산화의 산화 온도를 도전성 기판의 내열 온도보다 높게 할 수 없다. 이 때문에, 기판의 재료나 ITO 필름의 재료가 제약되고, 기판의 대면적화가 제약된다고 하는 문제가 있다.
그런데, 특원평 10-272340호, 특원평 10-272342호, 또는 특원평 10-27l876호에 기재된 전계 방사형 전자원에서는, 다결정 실리콘층을 양극 산화 처리로 산화함으로써 형성된 다공질 다결정 실리콘층을, 급속 열산화법에 의해 산화한다. 여기서, 양극산화 처리에 사용되는 전해액으로서는, 불화 수소 수용액과 에탄올이 거의 1:1로 혼합된 액을 사용한다.
이 경우, 양극 산화 처리에 의해 형성된 다공질 반도체층(다공질 다결정 실리콘층 또는 다공질 단결정 실리콘층)에 있어서는, 실리콘 원자가 수소 원자에 의해서 종단된다. 이 때문에, 특원평 10-272340호, 특원평 10-272342호 또는 특원평 10-271876호에 기재되어 있는 바와 같이, 양극 산화처리로 형성된 다공질 반도체층에 있어서, 급속 열산화에 의해 산화막을 성장시키면, 산화막내에 수소 원자가 남거나, Si-OH 결합이 생기거나 한다. 그 결과, SiO2 구조를 갖는 치밀한 산화막을 형성하기가 어렵고, 절연 내압이 낮아진다는 문제가 있다.
또한, 강전계 드리프트층내 수소의 함유량이 비교적 많아지므로, 강전계 드리프트층내의 수소 분포가 시간에 따라 변화한다(예를 들어, 수소 원자가 강전계 드리프트층의 표면으로부터 이탈한다). 이 때문에, 전자 방출 효율의 시간에 따른 안정성이 나빠질 우려가 있다.
또, 특원평 10-272340호, 특원평 10-272342호 또는 특원평 10-271876호에 기재된 전계 방사형 전자원에서는, 특개평 8-250766호 공보에 기재된 전계 방사형 전 자 원에 비해, 저 비용화가 가능하고 또한 전자를 안정하게 고효율로 방출할 수 있긴 하지만, 한층 더 개선된 전자의 방출 효율이 요구되고 있다.
본 발명은 이와 같은 문제점을 해결하기 위하여 안출한 것으로, 대면적화 및 비용 삭감이 용이한 전계 방사형 전자원 및 그 제조방법 및 상기 전자원을 이용한 디스플레이를 제공하는데 그 목적이 있다.
또한, 본 발명은 상기와 같은 문제점을 해결하기 위한 것으로, 전자 방출 효율의 시간에 따른 변화가 적고, 절연 내압이 높은 전계 방사형 전자원 및 그 제조방법을 제공하는데 또 다른 목적이 있다.
또한, 본 발명은 상기와 같은 문제점을 해결하기 위하여, 전자를 안정하게 고효율로 방출할 수 있는 저 비용의 전계 방사형 전자원의 제조방법을 제공하는데 또 다른 목적이 있다.
상기한 목적을 달성하기 위해 이루어진 본 발명 제 1 실시예에 따르면, 도전성 기판과, 도전성 기판의 하나의 표면에 형성된 강전계 드리프트층과, 강전계 드리프트층 위에 형성된 도전성 박막을 포함하고 있고, 도전성 박막과 도전성 기판과의 사이에, 도전성 박막이 도전성 기판에 대해 양극이 되도록 전압을 인가함으로써, 도전성 기판에 주입된 전자가 강전계 드리프트층을 드리프트하여, 도전성 박막을 통해 방출되도록 되어 있는 전계 방사형 전자원으로서, 강전계 드리프트층이, 다공질 반도체층을 비교적 저온으로 산화하는 산화 공정을 포함하는 과정에 의해 형성되어 있는 전계 방사형 전자원을 제공함에 그 특징이 있다.
상기 전계 방사형 전자원에 있어서는, 강전계 드리프트층은, 다공질 반도체층을 액상 중에서 산화하는 산화 공정을 포함하는 과정에 의해 형성되어 있는 것이 바람직하다. 또한, 다공질 반도체층은, 반도체층에 양극 산화 처리를 시행함으로써 형성되어 있는 것이 바람직하다.
상기 전계 방사형 전자원에 있어서는, 급속 열산화법을 사용하여 다공질 반도체층을 산화함에 의해 강전계 드리프트층이 형성된 종래의 전계 방사형 전자원에 비해, 공정 온도가 낮다. 이 때문에, 도전성 기판의 재료의 제약이 적어지고, 전계 방사형 전자원의 대면적화 및 비용삭감이 용이하다.
본 발명의 제 2 실시예에 따르면, 도전성 기판과, 도전성 기판의 하나의 표면에 형성된 강전계 드리프트층과, 강전계 드리프트층상에 형성된 도전성 박막을 함유하고 있어, 도전성 박막과 도전성 기판과의 사이에, 도전성 박막이 도전성 기판에 대하여 양극이 되도록 전압을 인가함으로써, 도전성 기판에 주입된 전자가 강전계 드리프트층을 드리프트하여, 도전성 박막을 통해 방출되게 되어 있는 전계 방사형 전자원의 제조방법으로서, 다공질 반도체층을 비교적 저온으로 산화함에 의해 강전계 드리프트층을 형성하는 주 산화 처리 공정을 포함하는 전계 방사형 전자원의 제조방법을 제공한다.
상기 주산화 처리 공정에서는, 다공질 반도체층은, 전해질 용액 중에서의 전기 화학적 반응을 이용하여 산화되어도 된다. 전해질 용액으로서는, 예를 들어 산이 이용될 수 있다. 이 경우, 다공질 반도체층을 급속 열산화법에 의해 산화함에 의해 강전계 드리프트층을 형성하는 종래의 제조 방법에 비교해서, 공정 온도가 낮 다. 이 때문에, 도전성 기판의 재료의 제약이 적어지고, 저 비용으로 대면적의 전계 방사형 전자원을 제조할 수 있다. 더구나, 다공질 반도체층이 습식(wet)으로 산화되기 때문에, 종래의 제조 방법에 비교해서 제조공정이 간략화 된다. 주산화 처리공정의 전 또는 후의 적어도 한 시점에서, 가열법(바람직하게는 급속 가열법, 단순한 가열법을 포함하나 이하에서는 급속 가열법이라고 한다)에 의한 보조 산화 공정이 실행되어도 좋다.
또한, 주산화 처리공정 전 혹은 주산화 공정 및 보조산화 공정 전에, 산화성용액에 의해 다공질 반도체층을 산화하는 전(前)산화 처리 공정이 실행되더라도 좋다. 이 경우, 예를 들어 양극 산화 처리에 의해 형성된 다공질 반도체층의 표면의 원자를 종단하고 있는 수소 원자가, 산화성 용액에 의해 산소 원자로 치환된다. 이 때문에, 강전계 드리프트층에 포함되는 수소의 량이 적어진다. 그 결과, 강전계 드리프트층내의 수소 분포의 시간에 따른 변화가 적어지고, 전계 방사형 전자원의 시간에 따른 안정성이 향상된다.
또한, 주산화 처리 공정에서는, 산소 및 오존의 적어도 한쪽을 포함하는 가스 분위기 속에서 다공질 반도체층에 자외광을 조사하는 처리, 산소 및 오존의 적어도 한쪽을 포함하는 가스 분위기 속에서 다공질 반도체층을 플라즈마에 쬐는 처리, 오존을 함유하는 가스 분위기 속에서 다공질 반도체층을 가열하는 처리, 다공질 반도체층에 자외광을 조사하고 또한 다공질 반도체층을 가열하는 처리, 산소 및 오존의 적어도 한쪽을 포함하는 가스 분위기 속에서 다공질 반도체층에 자외광을 조사하고 또한 다공질 반도체층을 가열하는 처리 중의 적어도 하나에 의해, 다공질 반도체층을 산화시켜도 좋다. 이 경우, 급속 열 산화법을 이용하여 다공질 반도체층을 산화함으로써 강전계 드리프트층을 형성하는 종래의 제조방법에 비교해, 전자 방출 효율을 높일 수 있다. 더구나, 공정 온도가 낮기 때문에, 도전성 기판의 재료의 제약이 적어지고, 저 비용으로 대면적의 전계 방사형 전자원을 제조할 수 있다. 또한, 주산화 처리 공정을 도전성 박막 형성 후에 행하도록 하면, 해당 공정 이전의 유기물 등에 의한 오염을 제거할 수 있어, 전자 방출 특성이 향상되는 효과도 있다.
여기서, 주산화 처리 공정의 전 및 후의 적어도 한 시점에서, 급속 가열법에 의해 다공질 반도체층을 산화하는 보조 산화 처리 공정, 또는 산에 의해 다공질 반도체층을 산화하는 보조 산화 처리 공정, 혹은 더욱이 이들 양쪽의 보조 산화 공정이 실행되어도 좋다. 이 경우, 전자 방출 효율을 더욱 높일 수 있다.
또, 주산화 처리 공정의 전(보조산화 처리공정이 없는 경우), 또는 주산화 처리 공정 및 보조 산화 처리 공정의 전에, 산화성 용액에 의해 다공질 반도체층을 산화하는 전(前)산화 처리 공정이 실행되어도 좋다. 이 경우, 상기한 대로, 다공질 반도체층 표면의 원자를 종단(終端)하고 있는 수소 원자가 산화성 용액에 의해 산소 원자로 치환되기 때문에, 강전계 드리프트층에 포함되는 수소의 량이 적어져, 전계 방사형 전자원의 시간에 따른 안정성이 향상된다. 또한, 전산화 처리공정을 급속 가열에 의한 산화 공정 전에 행해도 된다.
상기한 각 제조 방법에 있어서, 다공질 반도체층은, 다공질 단결정 실리콘 또는 다공질 다결정 실리콘이어도 좋다. 도전성 기판은, n형 실리콘 기판이어도 좋 다. 또한, 도전성 기판은, 절연성 기판, 예를 들어 유리 기판, 세라믹 기판 등의 하나의 표면에, 도전성 필름이 형성된 기판만이어도 좋다. 다공질 반도체층은, 반도체층에 양극 산화 처리를 행함에 의해 형성되어도 좋다.
상기한 각 제조 방법에 있어서, 주산화 처리 공정 또는 보조 산화 처리 공정으로 사용되는 산은, 희초산, 희황산 또는 왕수(王水)로 하는 것이 바람직하다. 또한, 전처리 공정에서 사용되는 산화성 용액은, 농초산, 농황산, 염산 및 과산화 수소 중 어느 l종, 또는 2종 이상의 혼합물인 것이 바람직하다. 또, 산화성 용액은, 산화 처리의 처리 시간을 단축하여 쓰루 풋(through-put)의 향상을 꾀하기 위해, 가열하여 사용되는 것이 바람직하다.
본 발명의 제 3 실시예에 의하면, 상기한 각 전계 방사형 전자원 중 어느 하나와, 전계 방사형 전자원에 대향하여 배치된 콜렉터 전극과, 콜렉터 전극의 전계 방사형 전자원측의 표면상에 배치된 형광체와, 콜렉터 전극과, 전계 방사형 전자원의 도전성 박막과의 사이에 전압을 인가할 수 있는 전압 인가부를 함유하고 있어, 콜렉터 전극과 도전성 박막의 사이에 전압이 인가될 때에, 전계 방사형 전자원으로부터 방출되는 전자를 형광체에 충돌시킴으로써, 형광체를 발광시켜 화상을 표시하게 되어 있는 디스플레이를 제공한다.
이하, 본 발명의 적합한 실시 형태를 구체적으로 설명하면 다음과 같다.
(실시 형태 1)
도 1a는 도전성 기판이 n형 실리콘 기판인 전계 방사형 전자원의 입면 단면도이다. 또, n형 실리콘 기판은, 저항율이 거의 0.1Ωcm인 (100)기판이다. 도 1a에 나타낸 것처럼, 전계 방사형 전자원(10)에는, n형 실리콘 기판(1)과, n형 실리콘 기판(1)의 표면에 형성된 도핑되지 않은 다결정 실리콘층(3)과, 상기 다결정 실리콘층(3)위에 형성된 강전계 드리프트층(6)과, 강전계 드리프트층(6)위에 형성된 금 박막인 도전성 박막(7)이 설치된다. 또한, n형 실리콘 기판(1)의 이면에는 오믹 전극(ohmic electrode)(2)이 설치된다.
그런데, 상기 전계 방사형 전자원(1O)에서는, 도전성 기판으로 n형 실리콘 기판(1)이 사용되고 있다. 여기서, 도전성 기판은, 전계 방사형 전자원(10)의 양극을 구성함과 동시에, 진공 중에 있어서 강전계 드리프트층(6)을 지지하여 또한 강전계 드리프트층(6)에 전자를 주입한다. 따라서, 도전성 기판은, 전계 방사형 전자원(10)의 양극을 구성할 수 있고, 또한 강전계 드리프트층(6)을 지지할 수 있으며, n형 실리콘 기판으로 한정되는 것은 아니다. 예를 들어, 도전성 기판은 크롬 등의 금속기판이어도 좋다.
또한, 도 lb에 도시한 바와 같이, 도전성 기판은, 유리(혹은, 세라믹) 등의 절연성 기판(11)의 표면에 도전성 필름(12)(예를 들어, ITO 필름)이 형성된 것이라도 좋다. 이 경우, 반도체 기판을 사용하는 경우에 비해, 전계 방사형 전자원의 대면적화 및 저 비용화가 가능하다.
상기 강전계 드리프트층(6)은, 다공질 다결정 실리콘을 산으로 산화함에 의해 형성되는데, 도전성 기판과 도전성 박막(금속박막)과의 사이에 전압이 인가된 때 전자가 주입되는 층이다. 강전계 드리프트층(6)은, 다수의 그레인(grain)으로 이루어진 다결정체이다. 각 그레인의 표면에는 산화막을 갖는 나노 미터(nano meter) 단위의 구조(이하,「나노 구조」라고 칭한다)가 존재한다. 강전계 드리프트층(6)에 주입된 전자가, 나노(nano)구조에 충돌하지 않고(즉, 전자 산란하지 않고) 강전계 드리프트층(6)의 표면에 도달하기 위해서는, 나노 구조의 크기는, 단결정 실리콘 중의 전자의 평균 자유 행정인 약50nm보다도 작은 것이 필요하다. 나노 구조의 크기는, 구체적으로는 10nm보다 작은 것이 바람직하고, 5nm보다 작은 것이 보다 바람직하다.
실시 형태 1에 있어서는, 도전성 박막(7)(금속박막)으로서 금 박막이 사용되고 있다. 도전성 박막(7)은 전계 방사형 전자원(10)의 양극을 구성하는 것이며, 강전계 드리프트층(6)에 전계를 인가한다. 이 전계의 인가에 의해 강전계 드리프트층(6)의 표면에 도달한 전자는, 터널링(tunneling) 효과에 의해 도전성 박막(7)의 표면으로부터 방출된다. 여기서, 도전성 기판과 도전성 박막(7)과의 사이에 인가되는 직류 전압에 의해서 얻어지는 전자의 에너지로부터 도전성 박막(7)의 일 함수를 뺀 에너지가 방출되는 전자의 이상적인 에너지가 된다. 따라서, 도전성 박막(7)의 일 함수는 작을수록 바람직하다 .
실시 형태 1에서는, 도전성 박막(7)의 재료로서 금이 사용하고 있지만, 이 재료는 금에 한정되는 것이 아니라, 일 함수가 작은 금속이면 무엇이든지 좋다. 예를 들어, 알루미늄, 크롬, 텅스텐, 니켈, 백금 등을 사용해도 좋다. 또, 이들 금속의 일 함수는 다음과 같다.
금 : 5.10eV 알루미늄 : 4.28eV
크롬 : 4.50eV 텅스텐 : 4.55eV
니켈 : 5.15eV 백금 : 5.65eV
이하, 전계 방사형 전자원(10)의 제조 방법을, 도 2a 내지 2d를 참조하여 설명하면 다음과 같다.
이 제조 과정에 있어서는, 우선, n형 실리콘 기판(1)의 이면에 오믹 전극(2)을 형성한 후, n형 실리콘 기판(1)의 표면에, 막 두께가 거의 1.5㎛인 도핑되지 않은 다결정 실리콘층(3)을 형성하여, 도 2a에 나타낸 바와 같은 구조를 얻을 수 있다. 다결정 실리콘층(3)의 성막은 LPCVD 법에 의해 행해진다. 이 성막에서 진공도는 20Pa이고, 기판 온도는 640℃이며, 모노실란 가스의 유량은 600 sccm이다
또, 도전성 기판이 반도체 기판인 경우, 다결정 실리콘층(3)의 성막은 LPCVD 법이나 스퍼터 법에 의해 수행되도 좋다. 혹은, 플라즈마 CVD 법에 의해 비정질 실리콘(amorphous silicon)을 성막한 후, 어닐링 처리를 행하여 결정화시킴으로써 수행하여도 좋다.
도전성 기판이 유리 기판상에 도전성 필름이 형성된 기판인 경우는, CVD 법에 의해 도전성 필름상에 비정질 실리콘을 성막한 후, 엑시머 레이저로 어닐링처리하여 다결정 실리콘층을 형성하여도 좋다. 도전성 필름상에 다결정 실리콘층(3)을 형성하는 방법은, CVD법에 한정되는 것이 아니라, 예를 들어 CGS(Continuous Grain Si1icon)법이나 촉매 CVD 법 등을 사용하여도 좋다.
도핑되지 않은 다결정 실리콘층(3)을 형성한 후, 55wt%의 불화 수소 수용액과 에탄올이 거의 1:1로 혼합된 혼합물로 이루어진 전해액이 들어있는 양극 산화 처리조를 사용하여, 백금 전극(도시하지 않음)을 양극으로 하여, n형 실리콘 기판(1)(오믹 전극2)을 양극으로서, 다결정 실리콘층(3)에 광 조사를 행하면서 양전류로 양극 산화 처리를 행하는 함에 따라, 다공질 다결정 실리콘층(4)을 형성하여 도 2b에 나타난 구조를 얻을 수 있다. 또, 양극 산화 처리에 있어서, 전류 밀도는 일정값(10mA/cm2)이며, 양극 산화 시간은 30초이다. 또한, 양극산화중에, 500W의 텅스텐 램프를 사용하여 다결정 실리콘층(3)의 표면에 광 조사가 행해진다. 그 결과, 막 두께가 거의 1㎛인 다공질 다결정 실리콘층(4)이 형성된다. 또, 다결정 실리콘층(3)의 일부가 다공질화 되어 있지만, 다결정 실리콘층(3)의 전부가 다공질화 되어도 좋다.
양극 산화 처리를 종료한 후, 양극 산화 처리조로부터 전해액을 제거하고, 양극산화 처리조에 새롭게 거의 10%의 희초산을 투입시킨다. 이어, 희초산이 들어있는 양극산화 처리조를 사용하여, 백금 전극(도시하지 않음)을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하여 이것들의 사이에 정전류를 흘림에 따라, 다공질 다결정 실리콘층(4)을 산화하여 도 2c에 나타난 구조를 얻을 수 있다.
도 2c에서, 번호 6은, 다공질 다결정 실리콘층(4)을 산(여기서는, 희초산)으로 산화함에 의해 형성된 강전계 드리프트층(6)을 나타내고 있다.
여기서, 다공질 다결정 실리콘층(4)이 희초산에 의해 산화될 때는, 정공을 h+로 하여, 전자를 e-이라고 하면, 다음 반응식 1, 2로 나타내는 반응이 일어나 있는 것으로 생각된다.
음극측 : HNO3+ 3H+→ NO + 2H2O + 3h+
양극측 : 3h++ Si + 2H2O → SiO2+ 4H++ e-
도 3에 모식적으로 표시된 바와 같이, 이러한 반응에 의해, 다공질 다결정 실리콘층(4)의 세공(細孔)의 표면에 산화 실리콘(SiO2)이 형성된다.
또, 희초산의 비율이나 전류치(일정값)는 산화하고자 하는 다공질 다결정 실리콘층(4)의 두께나 필름질 등에 따라서 적당히 변화시키면 좋다. 또한, 종료시의 전위(potential) 전압도, 예를 들어 수V ∼ 수십V의 범위로 최적의 전압을 선택하도록 하면 좋다. 더욱이, 광 조사나 온도도 적절히 선택하면 좋다.
그런데, 강전계 드리프트층(6)에 있어서는 양극 산화 처리에 의해 형성된 나노 구조로 이루어진 실리콘 미결정의 표면이 희초산에 의해서 산화되어 있는 것으로 생각된다.
도 4에 도시한 바와 같이, 강전계 드리프트층(6)은 적어도, 기둥 모양의 다결정 실리콘(61)(그레인)과, 다결정 실리콘(61)의 표면에 형성된 얇은 실리콘 산화막(62)과, 다결정 실리콘(61)사이에 존재하는 미결정 실리콘층(63)과, 미결정 실리콘층(63)의 표면에 형성된 실리콘 산화막(64)을 함유하고 있다고 생각된다.
실시 형태 1에서는, 다공질 다결정 실리콘층(4)의 산화가 희초산을 사용하여 행해지기 때문에, 다공질 다결정 실리콘층을 급속 열 산화(RTO)법에 의해 산화하여 강전계 드리프트층을 형성하는 종래의 방법(본원 발명자들에 의해 특원평 10-272340호, 특원평 10-272342호 또는 특원평 10-271876호 내에 개시되어 있다)에 비교해서, 공정 온도가 낮다. 이 때문에, 도전성 기판의 재료의 제약이 작아지고, 대면적화 및 저 비용화가 가능한 전계 방사형 전자원을 얻을 수 있다. 더욱이, 양극산화 처리에 잇따라 습식 처리로 다공질 다결정 실리콘층(4)을 산화시키기 때문에, 양극 산화 처리 후에 급속 열 산화에 의해 산화하는 경우에 비해서, 과정이 간략화된다.
강전계 드리프트층(6)이 형성된 후, 강전계 드리프트층(6)위에, 금 박막인 도전성 박막(7)이, 예를 들어 증착에 의해 형성되고, 도 2d(도 la)에 나타내는 구조의 전계 방사형 전자원(10)을 얻을 수 있다.
실시 형태 1에서는, 도전성 박막(7)의 막 두께는 거의 1Onm이지만, 막 두께는 이에 한정되는 것이 아니다. 또, 전계 방사형 전자원(10)에서는, 도전성 박막(7)을 양극(애노드)으로 하고, 오믹 전극(2)을 음극(캐소드)으로 하는 다이오드가 형성된다.
또한, 실시 형태 1에서는, 도전성 박막(7)(금 박막)은 증착에 의해 형성되지만, 도전성 박막(7)의 형성 방법은 증착에 한정되는 것이 아니다. 예를 들어, 스퍼터링 법을 사용해도 좋다.
실시 형태 1의 전계 방사형 전자원(10)에서는, 다음과 같은 모델로 전자 방출이 발생한다고 생각된다.
즉, 도 5에 표시된 바와 같이, 도전성 박막(7)과 대향하는 위치에 콜렉터 전극(21)이 배치되고, 도전성 박막(7)과 오믹 전극(2)과의 사이에 직류 전압(Vps)이 인가됨과 동시에, 콜렉터 전극(21)과 도전성 박막(7)과의 사이에 직류 전압(Vc)이 인가된 경우, 도전성 박막(7)에, 이것이 n형 실리콘 기판(1)에 대해 양극이 되도록 인가된 직류 전압이 소정치(임계치)에 달하면, n형 실리콘 기판(1)측으로부터 강전계 드리프트층(6)에 열적 여기(勵起)에 의해 전자 e-가 주입된다 한편, 강전계 드리프트층(6)에 인가된 전계는 대개 실리콘 산화막(64)에 걸리기 때문에, 주입된 실리콘 산화막(64)에 걸려 있는 강한 전계에 의해 가속된다. 그리고, 전자는 강전계 드리프트층(6)내에서 다결정 실리콘(61)사이의 공간을 표면을 향해, 도 4의 중앙 화살표 A의 방향으로 드리프트하고, 강전계 드리프트층(6)의 최상 표면의 산화층을 경유하여, 도전성 박막(7)을 통과해 진공 중에 방출된다.
상기한 제조 방법으로 제조된 전계 방사형 전자원(10)에 있어서는, 본원 발명자 등이 특원평 10-272340호, 특원평 10-272342호 또는 특원평 10-271876호 중에서 제안하고 있는 전계 방사형 전자원과 같이, 전자 방출 특성의 진공도 의존성이 작아지고, 또한 전자 방출시에 팝핑 현상이 발생하지 않기 때문에, 전자가 안정되게 방출된다. 또한, 도전성기판으로서, 단결정 실리콘 기판 등의 반도체기판 외에, 유리 기판 등에 도전성막(예를 들어, ITO 필름)이 형성된 기판 등을 사용할 수 있으므로, 스핀트형 전극에 비해 전자원의 대면적화 및 저비용화가 가능하다.
또, 실시 형태 1에서는, 양극 산화 처리와, 양극 산화 처리후의 산에 의한 산화 처리가 같은 양극 산화조에서 행해지고 있지만, 따로 따로의 양극 산화조에서 행해지더라도 좋은 것은 물론이다,
(실시 형태 2)
이하, 본 발명의 실시 형태 2를 설명하면 다음과 같다. 또, 실시 형태 2에 관한 전계 방사형 전자원의 기본 구성 및 제조방법은 실시 형태 1의 경우와 거의 동일하고, 다음과 같은 차이점이 있다.
즉, 실시 형태 2에서는, 양극산화 처리를 종료한 후, 양극산화 처리조로부터 전해액을 제거하고, 해당 양극 산화조에 새롭게 거의 l0%의 희황산을 투입시킨다. 이후, 희황산이 들어있는 양극 산화조를 사용하여, 백금 전극(도시하지 않음)을 음극으로 하여, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하여 정전류를 흘림에 따라 다공질 다결정 실리콘층(4)이 산화된다. 결국, 실시 형태 2에서는, 양극산화 처리에 의해 형성된 나노 구조로 이루어지는 실리콘 미결정의 표면이, 희황산에 의해서 산화된다.
여기서, 다공질 다결정 실리콘층(4)이 희황산에 의해서 산화될 때는, 정공을 h+로 하고, 전자를 e-로 하면, 다음 반응식 3,4로 나타내는 반응이 일어나 있는 것으로 생각된다.
음극측 : H2SO4 + 2H+ →SO2 + 2H2O + 2h+
양극측 : 2h+ + Si + 2H2O →SiO2 + 4H+ + 2e-
또, 희황산의 비율이나 전류치는, 산화하고자 하는 다공질 다결정 실리콘층(4)의 두께나 필름질 등에 따라서 적절히 변화시키면 좋다. 또한, 종료시의 전위(potential)전압도, 예를 들어 수V∼수십V의 범위에서 최적의 전압을 선택하도록 하면 좋다. 더욱이 광 조사나 온도도 적절히 선택하면 좋다.
(실시 형태 3)
이하, 본 발명의 실시 형태 3을 설명하면 다음과 같다. 또, 실시 형태 3에 이러한 전계 방사형 전자원의 기본구성 및 제조방법은 실시 형태 1의 경우와 거의 동일하고, 다음과 같은 차이점이 있다.
즉, 실시 형태 3에서는, 양극산화 처리를 종료한 후, 양극산화 처리조로부터 전해액을 제거하고, 해당 양극산화 처리조에 새롭게 왕수(농염산: 농초산 = 3:1)를 투입시키어, 다공질 다결정 실리콘층(4)을 왕수에 의해 산화한다. 실리콘은 왕수내에서는 서서히 산화되기 때문에, 실시 형태 3에서는, 다공질 다결정 실리콘층(4)의 구멍에 침투한 왕수에 의해 실리콘 미결정의 표면이 산화된다.
또, 실시 형태 1∼3에서는, 양극산화 처리시의 전류밀도를 일정하게 함에 따라, 다공질 다결정 실리콘층(4)의 다공도(多孔度)가 그 두께 방향으로 거의 균일하게 되어 있다. 그렇지만, 양극산화 처리시에 전류밀도를 변화시키는 것에 의해, 다공도가 높은 다공질 다결정 실리콘층과 다공도가 낮은 다공질 다결정 실리콘층이 교대로 적층된 구조를 얻도록 하더라도, 혹은 다공도가 두께 방향에 연속적으로 변 화하는 구조를 얻도록 해도 좋다.
또한, 실시 형태 1∼3에서는, 다공질 다결정 실리콘층을 산으로 산화함에 의해, 강전계 드리프트층(6)이 형성된다. 그렇지만, 단결정 실리콘을 양극산화 처리로 다공질화한 다공질 단결정 실리콘을, 산으로 산화함에 의해 강전계 드리프트층을 형성하여도 좋다.
(실시 형태 4)
이하, 본 발명의 실시 형태4를 설명하면 다음과 같다. 실시 형태 1∼3에 관한 전계 방사형 전자원(10)에서는, 어느 것이나 양극산화 처리로 형성된 다공질 반도체층(다공질 다결정 실리콘층(4) 또는 다공질 단결정 실리콘층)을 산으로 산화함에 의해, 강전계 드리프트층(6)이 형성된다. 그리고, 양극산화 처리에 있어서, 전해액으로서 불화 수소 수용액과 에탄올과의 혼합액을 사용하기 때문에, 다공질 반도체층의 실리콘 원자는 수소 원자에 의해서 종단된다. 이 때문에, 강전계 드리프트층(6)내의 수소 함유량이 비교적 많아지기 때문에, 수소원자의 분포가 시간에 따라 변화하여, 전자 방출 효율의 시간에 따른 안정성이 나빠질 우려가 있다.
예를 들어, 도전성 박막(7)(금 박막)이 강전계 드리프트층(6)의 위에 패터닝되어 있는 경우, 강전계 드리프트층(6)내에서 수소 원자가 빠져서 시간에 따른 안정성이 나빠질 우려가 있다. 또한, 다공질 반도체층의 실리콘 원자가 수소 원자에 의해서 종단되기 때문에, SiO2와 같은 치밀한 산화막이 형성되기 어렵다.
한편, 실시 형태 4에서는, 양극산화 처리로 형성된 다공질 반도체층(다공질 다결정 실리콘층(4) 또는 다공질 단결정 실리콘층)을 산(예를 들어, 희초산, 희황 산, 왕수 중의 어느 것)으로 산화하기 전에(즉, 전기화학적으로 실리콘 산화막을 형성하기 전에), 다공질 반도체층을 그 극 표면이 산화하는 정도의 시간만 산화성 용액에 담금으로써, 실리콘 원자를 종단하고 있는 수소 원자를 산소 원자로 치환시킨다. 여기서, 산화성 용액으로서는, 초산(HNO3), 황산(H2SO4), 염산(HCl), 과산화 수소물(H2O2)로 이루어지는 그룹으로부터 선택되는 1종 또는 2종 이상의 산화제를 이용하는 것이 바람직하다.
이렇게 하여, 실시 형태 4에서는, 도 6a에 도시한 바와 같이, 강전계 드리프트층(6)은, 극 표면을 산화성 용액으로 산화시킨 다공질 반도체층을 더욱이 산으로 산화함으로써 형성한다. 이 때문에, 다공질 반도체층을 양극산화 처리에 의해 형성할 때에, 다공질 반도체층의 표면의 원자를 종단하고 있는 수소 원자가, 산화성 용액에 의해 산소 원자로 치환된다. 그 결과, 강전계 드리프트층(6)내의 수소 원자 함유량이 작아지고, 강전계 드리프트층(6)내의 수소 원자 분포의 시간에 따른 변화가 작아져, 시간에 따른 안정성을 향상한다.
더구나, 실시 형태 4에서는, 다공질 반도체층을 산으로 산화하여 얻을 수 있는 산화막이, SiO2 구조 또는 SiO2 구조에 가까운 구조가 되기 쉽기 때문에, 산화막의 치밀성 및 필름질이 향상되고, 전자 방출 효율이 향상함과 동시에 절연 내압이 높아진다. 여기서, 강전계 드리프트층(6)의 기능은 실시 형태 1의 강전계 드리프트층(6)의 경우와 동일하다.
여기서, 산화성 용액을 가열함에 의해, 산화성 용액에 의한 산화 처리의 처 리시간을 짧게 할 수 있어, 스루 풋(through put)을 향상시킬 수 있다.
또, 도 6b에 도시한 바와 같이, 도전성 기판은, 유리 혹은 세라믹 등의 절연성 기판(11)의 표면에 도전성 필름(12)(예를 들어, ITO 필름)을 형성한 것이라도 좋다. 이 경우, 반도체 기판을 사용하는 경우와 비교해서, 전계 방사형 전자원의 대면적화 및 저비용화가 가능하다.
다음에, 실시 형태에 관한 전계 방사형 전자원의 제조방법의 일례를, 도 7a 내지 도 7d를 참조하여 설명하면 다음과 같다.
그렇지만, 이 제조방법은, 실시 형태 l에서 설명된 제조방법(도 2a 내지 도 2d)와 거의 동일하기 때문에, 실시 형태 1과 같은 구성 요소에는 동일한 번호를 첨부하고, 그 설명을 생략한다. 또한, 실시 형태 1과 같은 공정에 있어서는, 그 설명은 간략화 또는 생략한다.
실시 형태에 관한 제조방법으로는, 실시 형태 1과 마찬가지로, n형 실리콘 기판(1)의 이면에 오믹 전극(2)을 형성한 후, n형 실리콘 기판(1)의 표면에 막 두께가 1.5㎛인 도핑되지 않은 다결정 실리콘층(3)을 LPCVD 법에 의해 형성하고, 도 7a에 나타난 구조를 얻을 수 있다. 또, 실시 형태 4에서는, 도전성 기판으로서 저항율이 0.01∼0.02 Ωcm, 두께가 525㎛인 n형 실리콘 기판(1)((100)기판)을 사용한다.
이어, 55wt%의 불화 수소 수용액과 에탄올이 거의 1:1로 혼합된 혼합물로 이루어진 전해액이 들어있는 양극산화 처리조를 사용하여, 백금 전극(도시하지 않음)을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극(+)으로 하여, 다결정 실리콘층(3)에 광 조사를 행하면서 정전류로 양극산화 처리를 행함에 따라, 다공질 다결정 실리콘층(4)을 형성하여 도 7b에 나타난 구조를 얻을 수 있다. 이 양극산화 처리에 있어서는, 전류 밀도는 일정값 30mA/㎠이며, 양극산화 처리시간은 10초이다. 또한, 양극산화 중에, 500W의 텅스텐 램프(tungsten lamp)를 사용하여 다결정 실리콘층(3)의 표면에 광 조사가 행해진다. 또, 실시 형태 4에서는, 다결정 실리콘층(3)의 표면 중, 직경 10mm의 영역만이 전해액에 접촉하고, 다른 부분은 전해액에 접촉하지 않도록 봉한 상태로 양극산화 처리가 행해진다. 또한, 실시 형태 4에서는, 다결정 실리콘층(3)의 전부가 다공질화 된다.
다음에, 다공질 실리콘층(3)의 극 표면을 산화성 용액에 의해 산화시킨다. 또, 실시 형태 4에서는, 산화성 용액으로서, 농도가 거의 70%이며 115℃에 가열된 초산을 사용한다. 이때 산화시간은 10분간이다.
이어, 양극산화 처리조에 새롭게 농도가 거의 10%인 희초산을 투입시킨다. 그리고, 희초산이 들어있는 양극산화 처리조를 사용하여, 백금전극을 음극으로 하고, n형 실리콘 기판(1)을 양극으로 하여, 정전류를 흘려서 다공질 다결정 실리콘층(4)을 산화함에 의해, 도 7c에 나타낸 구조를 얻을 수 있다. 도 7c에서, 번호 6은, 극 표면을 산화성의 용액으로 산화시킨 다공질 다결정 실리콘층(4)을 산(실시 형태 4에서는, 희초산을 사용하고 있지만, 희황산이나 왕수를 사용하여도 좋다)으로 산화함에 의해 형성된 강전계 드리프트층을 나타내고 있다.
강전계 드리프트층(6)을 형성한 후, 강전계 드리프트층(6)위에 금 박막인 도전성 박막(7)을 형성하여 도 7d에 나타난 구조를 갖는 전계 방사형 전자원(10)을 얻을 수 있다. 또, 실시 형태 4에서는, 도전성 박막(7)의 막 두께는 15nm이지만, 막 두께는 이것에 한정되는 것은 아니다.
(실시 형태 5)
이하, 본 발명의 실시 형태5를 설명하면 다음과 같다. 그렇지만, 실시 형태 5에 관한 전계 방사형 전자원의 기본구성 및 제조방법은 실시 형태 4(나아가서는, 실시 형태 1)의 경우의 거의 동일하기 때문에, 실시 형태 4와 같은 구성요소 및 제조공정에 있어서는, 그 설명은 간략화 또는 생략하고, 주로 실시 형태4 와 다른 점을 설명한다. 또, 실시 형태 5는, 도 6a 내지 6b와, 도 7a 내지 7d와, 도 8과, 도 9를 참조하면서 설명한다. 또, 실시 형태 5에서는, 도전성 기판으로서 저항율이 도체의 저항율에 비교적 가까운 단결정의 n형 실리콘 기판(1)(예를 들어, 저항율이 대략 0.1Ωcm인(1OO)기판)을 사용한다.
도 6a에 표시된 실시 형태 5에 관한 전계 방사형 전자원(10)에서도, 실시 형태 4의 경우와 같이, n형 실리콘 기판(1)으로부터 주입된 전자를 강전계 드리프트층(6)을 드리프트하여, 표면 전극(7)을 통해 방출시킨다. 이 전계 방사형 전자원(10)은, 강전계 드리프트층(6)을, 종래와 비교해서, 수소의 혼입(混入)이 적고 치밀한 산화막을 가지는 점에 특징이 있다. 여기서, 산화막은, SiO2 구조 또는 SiO2 구조에 가까운 구조의 치밀한 필름으로 되어있다. 이 전계 방사형 전자원(10)에서는, 강전계 드리프트층(6)에의 수소의 혼입이 적기 때문에, 종래 같은 수소 분포의 시간에 따른 변화에 의한 전자 방출 효율의 저하가 적다. 또한, 산화막이 종 래에 비해 치밀하기 때문에 절연 내압이 높다.
또한, 실시 형태 5에서는, 강전계 드리프트층(6)을 산화시킨 다공질 다결정 실리콘층으로 구성되어 있지만, 강전계 드리프트층(6)은, 산화된 다공질 단결정 실리콘으로 구성되어도 좋다.
다음에, 실시 형태 5에 관한 전계 방사형 전자원의 제조방법의 일례를, 도 7a 내지 도 7d를 참조하면서 설명하면 다음과 같다.
또, 이 제조방법은, 실시 형태4에서 설명한 제조방법(도 7a 내지 도 7d)과 거의 동일하기 때문에, 실시 형태 4와 같은 구성 요소에는 동일한 번호를 첨부하고, 그 설명은 간략화 또는 생략한다. 또한, 실시 형태 4와 같은 공정에 관해서도, 그 설명은 간략화 또는 생략한다.
실시 형태 5에 관한 제조방법에서는, 실시 형태 4 와 같이, n형 실리콘 기판(l)의 이면에 오믹 전극(2)을 형성한 후, n형 실리콘 기판(1)의 표면에 소정의 막 두께(예를 들어, 1.5㎛)의 반도체층인 도핑되지 않은 다결정 실리콘층(3)을 형성(성막)하여 도 7a에 나타난 구조를 얻을 수 있다. 또한, 실시 형태 4의 경우와 같이, 도전성 기판이 반도체 기판인 경우는, 다결정 실리콘층(3)의 성막은, LPCVD법, 스퍼터법 등에 의해 형성할 수 있다. 또, 도전성 기판이 유리 기판에 도전성 필름을 형성한 기판인 경우에도, 실시 형태 4의 경우와 같은 방법으로 다결정 실리콘층(3)의 성막을 형성할 수 있다.
도핑되지 않은 다결정 실리콘층(3)을 형성한 후, 실시 형태 4의 경우와 같이, 양극산화 처리를 행함에 따라, 다공질 다결정 실리콘층(4)을 형성하여 도 7b에 나타난 구조를 얻을 수 있다. 실시 형태 5에 있어서의 양극산화 처리에서는, 양극산화 처리의 기간, 다결정 실리콘층(3)의 표면에 조사하는 광 강도 및 전류밀도는 일정하지만, 이들은 적정 변경하여도 좋다(예를 들어, 전류밀도를 변화시키어도 좋다).
양극산화 처리를 종료한 후, 다공질 다결정 실리콘층(4)의 극 표면을 산화성용액으로 산화하고, 더욱이 급속 열산화법을 사용하여 산화함에 의해, 강전계 드리프트층(6)을 형성하여 도 7c에 나타난 구조를 얻을 수 있다. 요컨대, 실시 형태 5에서는, 양극산화 처리에 의해 형성된 다공질 다결정 실리콘층(4)의 실리콘 원자를 종단하고 있는 수소 원자를, 산화성 용액에 의해 산소원자로 치환한다. 여기서, 산화성 용액으로서는, 초산(HNO3), 황산(H2SO4), 염산(HCl), 과산화 수소물(H 2O2)로 이루어진 그룹에서 선택되는 1종 또는 2종이상의 산화제를 사용한다.
강전계 드리프트층(6)을 형성한 후, 강전계 드리프트층(6) 위에 금 박막인 도전성 박막(7)을, 예를 들어 증착에 의해 형성하여 도7d에 나타난 구조의 전계 방사형 전자원(10)을 얻을 수 있다. 또, 도전성 박막(7)의 막 두께는, 특히 한정되는 것이 아니고, 강전계 드리프트층(6)을 통과한 전자가 통과할 수 있는 두께로 형성하면 좋다. 또한, 실시 형태 5에서는, 도전성 박막(7)은 증착에 의해 형성하지만, 도전성 박막(7)의 형성방법은 증착에 한정되는 것이 아니라, 예를 들어 스퍼터법을 사용해도 좋다.
이렇게 함으로서, 상기한 제조방법에 의하면, 양극산화 처리에 의해 형성된 다공질 다결정 실리콘층(4)의 극 표면층에 대하여, 산화성 용액에 의한 산화 후에 급속 열산화(열산화 처리)를 실시하기 때문에, 강전계 드리프트층(6)에 포함한 수소의 량이 적어져, SiO2 구조 또는 SiO2 구조에 가까운 치밀한 산화막이 형성된다. 그 결과, 전자 방출 효율의 시간에 따른 변화가 적고, 또한 절연 내압이 높은 전계 방사형 전자원을 얻을 수 있다.
또, 상기한 제조방법으로 제조된 전계 방사형 전자원(10)에서는, 실시 형태 4에 관한 전계 방사형 전자원(10)과 같이, 전자 방출 특성의 진공도 의존성이 작아지고, 또한 전자 방출시에 팝핑 현상이 발생하지 않기 때문에, 전자가 안정하게 방출된다. 또한, 도전성 기판으로서, 단결정 실리콘 기판 등의 반도체 기판 외에, 유리 기판 등에 도전성 필름(예를 들어, ITO 필름)을 형성한 기판 등을 사용할 수 있기 때문에, 스핀트형 전극에 비교해서, 전계 방사형 전자원의 대면적화 및 저비용화가 가능하다.
(구체예 1)
이하, 실시 형태 5에 관한 제조방법에 의해, 이하의 조건으로 제조된 전계 방사형 전자원(10)의 구체예 1을 설명하면 다음과 같다. 이 구체예 1에서는, n형 실리콘 기판(1)으로서, 저항율이 0.01∼0.O2Ωcm 이며, 두께가 525㎛인 (100)기판을 사용하였다. 폴리 실리콘층(3) (도 7a 참조)의 성막은, LPCVD 법에 의해 형성하였다. 이 성막으로서는, 진공도가 20Pa이며, 기판 온도가 640℃이며, 모노실란 가스의 유량은 600sccm 등을 사용하였다.
양극산화에 있어서는, 55wt%의 불화 수소 수용액과 에탄올이 거의 1:1로 혼합된 전해액을 사용하였다. 이 양극산화에서는 폴리 실리콘층(3)의 표면중 직경1Omm의 영역만이 전해액에 접촉하고, 그 밖의 부분은 전해액에 접촉하지 않도록 봉합을 시켰다. 그리고, 전해액중에 백금 전극을 침지(沈漬)시키고, 이 다음 500W의 텅스텐 램프를 사용하여 폴리 실리콘층(3)에 일정한 광파워로 광 조사를 행하면서, 백금전극을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하여, 이들 사이에 소정의 전류를 흘려주었다. 여기서, 전류밀도는 일정값 30mA/㎠이며, 양극 산화 시간은 10초이다.
산화성 용액으로서는, 115℃에 가열된 초산(농도 70%)을 사용하였다. 또, 산화성 용액을 가열하면, 산화 속도가 빨라지기 때문에 산화성 용액에 의한 처리시간을 단축할 수 있다.
다공질 다결정 실리콘층(4)의 급속 열산화에 있어서는, 산소 가스의 유량은 300sccm이고, 산화 온도는 900℃이며, 산화시간은 1시간이다. 또한, 도전성 박막(7)(금 박막(7))은 증착법에 의해 형성되고, 그 두께는 15nm이다.
이 전계 방사형 전자원(10)을, 진공 챔버(도시하지 않음)내에 도입시키고, 더욱이, 도 8에 도시한 바와 같이, 도전성 박막(7)과 대향하는 위치에 콜렉터 전극(21)(방사 전자 수집 전극)을 배치하였다. 그리고, 진공 챔버내의 진공도가 5 ×10-5Pa로 설정시키고, 도전성 박막(7)(양극)과 오믹 전극(2)(음극)의 사이에 직류(DC)전압 Vps를 인가하고, 콜렉터 전극(21)과 도전성 박막(7)의 사이에 100V의 직류(DC)전압 Vc를 인가시켰다. 이리 하여, 도전성 박막(7)과 오믹 전극(2)의 사이를 흐르는 다이오드 전류 Ips와, 전계 방사형 전자원(10)으로부터 도전성 박막(7) 을 통해서 방사되는 전자 e- (또한, 도 8에서 일점 쇄선은 방사 전자류를 나타낸다)에 의해 콜렉터 전극(21)과 도전성 박막(7)의 사이를 흐르는 방출 전자 전류 Ie이 측정되었다.
도 9에, 그 측정 결과를 표시하였다. 도 9에 있어서, 횡축은 직류(DC) 전압 Vps의 값을 나타내고, 종축은 전류 밀도를 나타내고 있다. 또한, 도 9에서, ○ (①) 및 ●(②)은, 각각, 구체예 1에 있어서의 다이오드 전류 Ips 및 방출 전자 전류 Ie를 나타내고 있다.
더구나, 도 9에는, 비교 예로서, 급속 열산화 전에 산화성의 용액에 의한 처리는 행하지 않지만, 그 밖의 조건은 모두 구체예 1과 같이 제조된 전계 방사형 전자원에 관해, 상기와 같은 측정을 행한 결과도 나타내고 있다. 도 9에서, □(③) 및 ■(④)은, 각각, 비교 예에 있어서의 다이오드 전류 Ips 및 방출 전자 전류 Ie를 나타내고 있다.
도 9에서 분명히 알 수 있듯이, 구체예 1과 비교예를 비교하면, 양자의 방출 전자 전류 Ie는 거의 동일하지만, 구체예 1에 있어서의 다이오드 전류 Ips는 비교예보다도 낮다. 전자 방출 효율은, 다이오드 전류 Ips에 대한 방출 전자 전류 Ie의 비 Ie/Ips로 나타내기 때문에, 구체예 1에 이러한 전계 방사형 전자원(10)의 전자 방출 효율은, 비교예보다도 높음을 알 수 있다. 또한, 비교예에서는, 직류(DC) 전압 Vps가 22V의 시점에서 절연파괴가 생기고 있지만, 구체예 1에서는, 직류(DC) 전압 Vps가 28V까지 상승하더라도 절연파괴는 생기고 있지 않다. 요컨대, 구체예 l의 절연 내압은, 비교예보다도 높다.
(실시 형태 6)
이하, 본 발명의 실시 형태6을 설명하면 다음과 같다. 그렇지만, 실시 형태 6에 이러한 전계 방사형 전자원의 기본구성 및 그 제조방법은, 실시 형태 5의 경우와 거의 동일하기 때문에, 실시 형태5와 같은 구성요소 및 제조공정에 관해서는, 그 설명은 간략화 또는 생략하고, 주로 실시 형태 5와 다른 점을 설명한다. 또, 실시 형태 6은, 도 6a 내지 6b와, 도 7a 내지 7d와, 도 8과, 도 10a 내지 10b를 참조하면서 설명한다.
그런데, 상기한 대로, 도 4에 나타내고 있는 전계 방사형 전자원(10)에 있어서는, 강전계 드리프트층(6)에, 적어도 기둥 모양의 다결정 실리콘(그레인)(61)과, 다결정 실리콘(61)의 표면에 형성된 얇은 실리콘 산화막(62)과, 다결정 실리콘(61) 사이에 존재하는 나노 미터 오더(nano meter order)의 미결정 실리콘층(63)과, 미결정 실리콘층(63)의 표면에 형성되고 상기 미결정 실리콘층(63)의 결정립 지름보다도 작은 막 두께의 절연 필름인 실리콘 산화막(64)이 형성된다.
이러한 전계 방사형 전자원(10)의 강전계 드리프트층(6)에 있어서는, 각 그레인의 표면은 다공질화 되고, 각 그레인의 중심 부분에서는 결정상태가 유지되어 있다고 생각된다. 따라서, 강전계 드리프트층(6)에 인가된 전계는 거의 실리콘 산화막(64)에 걸린다. 이리 하여, 주입된 전자는, 실리콘 산화막(64)에 걸려 있는 강전계에 의해 가속되고, 다결정 실리콘(61) 사이를 표면을 향해 도 4의 화살표 A의 방향으로 드리프트 하기 때문에, 전자 방출 효율의 향상이 도모된다.
그래서, 본원 발명자들은, 실리콘 산화막(64)에 착안하여 실시 형태 6∼14에 관한 발명을 행했다.
바꾸어 말하면, 본원 발명자들은, 미결정 실리콘층(63)의 표면이 완전히 산화된 상태에서는, 도 10a에 나타낸 바와 같이, 미결정 실리콘층(63)의 표면의 전체면이 산소 원자(65)에 의해 덮여져 있는 데 대하여, 급속 가열법에 의해 산화된 경우는, 도 10b에 도시한 바와 같이, 미결정 실리콘층(63)의 표면이 산소 원자(65)에 의해 완전히 덮여있지 않을 것이다(즉, 산소 원자(65)에 의한 미결정 실리콘층(63)의 피복이 불충분 할 것이다)라 생각되고, 실시 형태 6∼14에 관련한 본 발명을 수행했다. 또, 실시 형태6에서는, 도전성 기판으로서 저항율이 도체의 저항율에 비교적 가까운 단결정의 n형 실리콘 기판(1)(예를 들어, 저항율이 대략 O.1Ωcm인(100)기판)이 사용된다.
도 6a에 나타낸 실시 형태 6에 관한 전계 방사형 전자원(10)에서도 실시 형태 5의 경우와 같은 공정으로, 도전성 기판인 n형 실리콘 기판(1)으로부터 주입된 전자가, 강전계 드리프트층(6)을 드리프트 하여 도전성 박막(7)을 통해 방출된다. 또, 도전성 박막(7)의 재료는, 금에 한정되는 것이 아니고, 일 함수가 작은 재료(예를 들어, 알루미늄, 크롬, 텅스텐, 니켈, 백금 등)이면 좋다.
또한, 실시 형태 6에서는, 도전성 박막(7)은 단층이지만, 두께 방향으로 적층된 적어도 2층의 박막 전극층으로 구성해도 좋다. 도전성 박막(7)을 2층의 박막 전극층으로 구성한 경우는, 상층의 박막 전극층의 재료로서는, 예를 들어 금 등을 사용할 수 있다. 또한, 하층의 박막 전극층(강전계 드리프트층(6)측의 박막 전극층)의 재료로서는, 예를 들어, 크롬, 니켈, 백금, 티탄, 이리듐 등을 사용할 수 있 다.
다음에, 실시 형태 6에 관한 전계 방사형 전자원의 제조방법의 일례를, 도 7a 내지 7d를 참조하여 설명하면 다음과 같다.
또, 이 제조방법은, 실시 형태 4 또는 5에서 설명된 제조방법(도 7a 내지 도 7d)과 거의 동일하기 때문에, 실시 형태 4 또는 5와 같은 구성요소에서는 동일한 번호를 첨부하고, 그 설명은 간략화 또는 생략한다. 또한, 실시 형태 4 또는 5와 같은 공정에 관해서도, 그 설명은 간략화 또는 생략한다.
실시 형태 6에 관한 제조방법에서는, 실시 형태 4 또는 5와 같이, n형 실리콘 기판(1)의 이면에 오믹 전극(2)을 형성한 후, n형 실리콘 기판(1)의 표면에 소정의 막 두께(예를 들어, 1.5㎛)의 반도체층인 도핑되지 않은 다결정 실리콘층(3)을 형성(성막)하여 도 7a에 나타낸 구조를 얻을 수 있다. 또, 다결정 실리콘층(3)의 성막 방법은, 실시 형태 4 또는 5의 경우와 동일하다.
도핑되지 않은 다결정 실리콘층(3)을 형성한 후, 실시 형태 4 또는 5의 경우와 같이, 양극산화 처리를 행함에 따라, 다공질 다결정 실리콘층(4)을 형성하여 도 7b에 나타난 구조를 얻을 수 있다. 또, 실시 형태 6에 있어서의 양극산화 처리에서는, 전류밀도가 일정하다. 또한, 양극산화 처리중에 500W의 텅스텐에 의해 다결정 실리콘층(3)의 표면에 광 조사를 행하여, 다결정 실리콘층(3)의 전부를 다공질화시킨다. 그렇지만 다결정 실리콘층(3)의 일부가 다공질화 되도록 해도 좋다.
다음에, 다공질 다결정 실리콘층(4)을 산화함에 의해 강전계 드리프트층(6)을 형성하여 도 7c에 나타난 구조를 얻을 수 있다. 여기서, 다공질 다결정 실리콘 층(4)의 산화과정에서는, 산소(O2) 및 오존(O3)중에 적어도 한쪽을 함유한 가스 분위기 속에서, 자외광을 조사함에 의해 다공질 다결정 실리콘층(4)을 산화시킨다(주산화 처리과정). 또, 자외광의 광원에서는, 자외광 램프(예를 들어, 주 파장 성분이 185nm 또는 256nm의 저압 수은램프나, 주 파장 성분이 172nm인 엑시머 레이저 등을 사용할 수 있다. 또한, 자외광의 조사시간은, 수분 내지 수 시간의 사이에서 적절히 설정할 수 있다.
강전계 드리프트층(6)을 형성한 후, 강전계 드리프트층(6)의 위에 도전성 박막(7)을 예를 들어 증착법에 의해 형성하여 도 7d에 나타낸 구조의 전계 방사형 전자원(10)을 얻을 수 있다. 또, 실시 형태 6에서는, 도전성 박막(7)을 증착법에 의해 형성했지만, 도전성 박막(7)의 형성방법은 증착법에 한정되는 것이 아니다. 예를 들어, 스퍼터법 등을 사용해도 좋다.
그런데, 특원평 10-272340호 또는 특원평 10-272342호에 기재되어 있는 제조방법에 있어서는, 다공질 다결정 실리콘층(4)을 급속 가열법으로 산화함에 의해, 강전계 드리프트층(6)을 형성한다. 이 경우, 산화 온도가 비교적 고온(800∼900℃)이기 때문에, 도전성 기판으로서는, 비싼 석영 유리에 도전성 필름을 형성한 것, 혹은 단결정 실리콘 기판 등을 사용하지 않을 수 없다. 이 때문에, 도전성 기판의 대면적화가 제약되어, 예를 들어 대면적의 디스플레이의 실현이 어렵다고 하는 문제가 있다.
이것에 대하여, 실시 형태 6에 이러한 전계 방사형 전자원의 제조방법에 있어서는, 다공질 다결정 실리콘층(4)의 산화과정으로, 산소 및 오존 중에 적어도 한 쪽을 함유한 가스 분위기 속에서, 자외광을 조사하여 다공질 다결정 실리콘층(4)을 산화시키기 때문에, 다공질 다결정 실리콘층(4)을 급속 가열법에 의해 산화하여 강전계 드리프트층을 형성하는 방법에 비해, 전자의 방출 효율(이하,「전자 방출 효율」이라 한다)이 높아진다. 또, 전자 방출 효율은, 다이오드 전류 Ips 및 방출 전자 전류 Ie에 따라서, 식(Ie/Ips) ×100으로 구해지는 값)이다. 이와 같이 전자 방출 효율이 높은 것은, 예를 들어, 오존 분위기 속에서 자외광이 조사된 경우, 자외광(UV광)에 의해 도 10b에 나타난 미결정 실리콘층(63)의 최상(最上) 표면의 실리콘 본드를 절단하고, 활성 오존으로부터 Si-0결합이 생성되어, 산소 원자(65)에 의한 미결정 실리콘층(63) 표면의 피복율이 향상하기(즉, 도 10a에 나타낸 것 같은 이상적인 상태에 가깝다) 때문이라 생각된다. 또, 자외광의 조사에 의해 가스의 분해가 촉진되는 것은 물론 이다.
이리 하여, 실시 형태 6에 이러한 제조방법에 의하면, 다공질 다결정 실리콘층(4)의 산화과정으로, 산소 및 오존 중에 적어도 한쪽을 함유한 가스 분위기 속에서, 자외광을 조사함에 의해 다공질 다결정 실리콘층(4)이 산화되기 때문에, 전자 방출 효율이 높아진다. 또한, 가열을 행하는 일없이 다공질 다결정 실리콘층(4)을 산화함에 의해 강전계 드리프트층(6)이 형성되기 때문에, 다공질 다결정 실리콘층을 급속 가열법에 의해 산화하여 강전계 드리프트층을 형성하는 경우(이 경우, 800℃∼900℃에 가열해야 한다)에 비교해서, 저온으로 강전계 드리프트층(6)을 형성할 수 있다. 따라서, 공정 온도가 낮아지기 때문에, 도전성 기판의 제약이 적어지고, 대면적화 및 저비용화가 용이하다.
(실시 형태 7)
이하, 본 발명의 실시 형태 7을 설명하면 다음과 같다. 그렇지만, 실시 형태 7에 관한 전계 방사형 전자원의 제조방법은, 다공질 다결정 실리콘층(4)의 산화 공정이 서로 다른 점을 제외하면, 실시 형태 6의 경우와 거의 동일하다. 따라서, 실시 형태 6과 같은 구성요소 및 제조공정에 있어서는, 그 설명은 간략화 또는 생략하고, 주로 실시 형태 6과 다른 점을 설명한다.
실시 형태 7에서는, 다공질 다결정 실리콘층(4)의 산화과정으로, 산소 및 오존 중의 적어도 한쪽을 함유한 가스 분위기 속에서 플라즈마에 쬐임으로써, 다공질 다결정 실리콘층(4)을 산화한다(주산화 처리과정). 여기서, 플라즈마의 생성에는, 예를 들어, 13.56MHz의 고주파를 사용할 수 있다. 13.56MHz의 고주파를 사용하는 경우, RF 파워는, 예를 들어 수10W∼수백 W이면 된다. 또한, 다공질 다결정 실리콘층(4)을 플라즈마에 쬐이는 시간은, 수분∼수시간 사이에서 적절히 설정하면 좋다. 또, 상기 가스 분위기 속에서 방전을 일으킴에 따라 플라즈마를 생성하더라도 좋다. 또한, 별도의 가스(예를 들어, 불활성 가스로 플라즈마를 생성하더라도 좋다.
이리 하여, 실시 형태에 이러한 제조방법에 의하면, 실시 형태 6의 경우와 같이, 급속 가열법에 의해 강전계 드리프트층을 형성하는 종래의 경우에 비해, 전자 방출 효율이 높아진다. 또한, 실시 형태 6의 경우와 같이, 전계 방사형 전자원(10)의 대면적화 및 저비용화가 용이하여 진다.
(실시 형태 8)
이하, 본 발명의 실시 형태8을 설명하면 다음과 같다. 그렇지만, 실시 형태 8에 관한 전계 방사형 전자원의 제조방법은, 다공질 다결정 실리콘층(4)의 산화 공정이 서로 다른 점을 제외하면, 실시 형태 6의 경우와 거의 동일하다. 따라서, 실시 형태 6과 같은 구성요소 및 제조공정에 있어서는, 그 설명은 간략화 또는 생략하고, 주로 실시 형태 6과 다른 점을 설명한다.
실시 형태 8에서는, 다공질 다결정 실리콘층(4)의 산화 과정으로, 적어도 오존을 함유하는 가스 분위기 속에서 가열을 행함에 따라, 다공질 다결정 실리콘층을 산화한다(주산화 처리과정). 여기서, 가열온도는 100℃∼600℃로 설정하고, 가열시간은 수분∼수시간 사이에서 적절히 설정하면 좋다. 또, 가열온도는 600℃보다 고온이라도 좋다. 그렇지만, 도전성 기판의 제약을 적게 한다(예를 들어, 도전성 기판으로서, 비싼 석영 유리 기판에 비교해서 저렴한 유리 기판에 도전성 필름 등을 형성한 기판을 사용한다)고 하는 점에서 보면, 100℃ 내지 600℃ 사이에서 적절히 설정하는 것이 바람직하다.
이리 하여, 실시 형태 8에 관련한 제조방법에 의하면, 실시 형태 6의 경우와 같이, 급속 가열법에 의해 강전계 드리프트층을 형성하는 종래의 경우에 비해, 전자 방출 효율이 높아진다. 또한, 실시 형태 6의 경우와 같이, 전계 방사형 전자원(10)의 대면적화 및 저비용화가 용이해 진다.
(실시 형태 9)
이하, 본 발명의 실시 형태9를 설명하면 다음과 같다. 그렇지만, 실시 형태 9에 관한 전계 방사형 전자원의 제조방법은, 다공질 다결정 실리콘층(4)의 산화 공정이 서로 다른 점을 제외하면, 실시 형태 6의 경우와 거의 동일하다. 따라서, 실 시 형태 6과 같은 구성요소 및 제조공정에 있어서는, 그 설명은 간략화 또는 생략하고, 주로 실시 형태 6과 다른 점을 설명한다.
실시 형태 9에서는, 다공질 다결정 실리콘층(4)의 산화과정으로, 자외광을 조사함과 동시에 가열을 행함에 따라, 다공질 다결정 실리콘층(4)을 산화한다(주산화 처리과정). 여기서, 가열온도는 100℃∼600℃로 설정하고, 가열시간은 수분∼수시간 사이로 적절히 설정하면 좋다. 또, 가열온도는 600℃보다 고온이라도 좋지만, 실시 형태 8의 경우와 같은 이유에 의해, 100℃∼600℃ 사이에서 적절히 설정하는 것이 바람직하다.
이리 하여, 실시 형태 9에 관한 제조방법에 의하면, 실시 형태 6의 경우와 같이, 급속 가열법에 의해 강전계 드리프트층을 형성하는 종래의 경우에 비해서, 전자 방출 효율이 높아진다. 또한, 실시 형태6의 경우와 같이, 전계 방사형 전자원(10)의 대면적화 및 저비용화가 용이하여 진다.
(실시 형태 10)
이하, 본 발명의 실시 형태 10을 설명하면 다음과 같다. 그렇지만, 실시 형태 10에 관한 전계 방사형 전자원의 제조방법은, 다공질 다결정 실리콘층(4)의 산화공정이 서로 다른 점을 제외하면, 실시 형태 6의 경우와 거의 동일하다. 따라서, 실시 형태 6과 같은 구성요소 및 제조공정에 있어서는, 그 설명은 간략화 또는 생략하고, 주로 실시 형태 6과 다른 점을 설명한다.
실시 형태 10에서는, 다공질 다결정 실리콘층(4)의 산화과정으로, 산소 및 오존 중의 적어도 한쪽을 함유한 가스 분위기 속에서 자외광을 조사함과 동시에 가 열을 행함에 따라, 다공질 다결정 실리콘층(4)을 산화한다(주산화 처리과정). 여기서, 가열온도는 100℃∼600℃로 설정하고, 가열시간은 수분∼수시간 사이에서 적절히 설정하면 좋다. 또, 가열온도는 600℃보다 고온이라도 좋지만, 실시 형태 8의 경우와 같은 이유에 의해, 100℃∼600℃의 사이에서 적절히 설정하는 것이 바람직하다.
이리 하여, 실시 형태 10에 관한 제조방법에 의하면, 실시 형태 6의 경우와 같이, 급속 가열법에 의해 강전계 드리프트층을 형성하는 종래의 경우에 비해, 전자 방출 효율이 높아진다. 또한, 실시 형태 6의 경우와 같이 전계 방사형 전자원(10)의 대면적화 및 저비용화가 용이하여 진다.
(실시 형태 11)
이하, 본 발명의 실시 형태 11을 설명하면 다음과 같다. 실시 형태 11에 관한 전계 방사형 전자원의 제조방법은, 실시 형태 6∼10중 어느 하나에 관한 제조방법과 거의 동일하다. 그렇지만, 실시 형태 6∼10중 어느 하나에 있어서의 주산화 처리과정의 전 및 후의 적어도 한쪽에, 급속 가열법에 의해 다공질 다결정 실리콘층(4)의 산화를 행하는 보조 산화 처리 과정을 갖추고 있는 점에 특징이 있다. 또, 급속 가열법에 의한 보조 산화 처리 과정에 있어서는, 예를 들어, 램프 어닐링 장치를 사용하고, 해당처리는, 건조 산소내에서 산화온도를 600℃∼900℃로 설정하고, 산화시간을 30분∼120분으로 설정하여 행해진다.
이리 하여, 실시 형태 11에 관한 제조방법에 의하면, 종래의 급속 가열법에 의한 산화 처리의 산화 부족을 보충할 수 있고, 전자 방출 효율을 더욱이 높일 수 있다.
(실시 형태 12)
이하, 본 발명의 실시 형태 12를 설명하면 다음과 같다. 실시 형태 12에 관한 전계 방사형 전자원의 제조방법은, 실시 형태 6∼11중 어느 하나에 관한 제조방법과 거의 동일하다. 그렇지만, 실시 형태 6∼11중 어느 하나에 있어서의 주산화 처리과정의 전 및 후의 적어도 한쪽에, 산에 의해 다공질 다결정 실리콘층(4)의 산화을 행하는 보조 산화 처리 과정을 갖추고 있는 점에 특징이 있다. 즉, 실시 형태 12에 관한 제조방법에 있어서는, 다공질 다결정 실리콘층(4)에 대하여, 예를 들어, 다음과 같은 처리 (1)∼(10)중 어느 하나를 시행함으로써, 강전계 드리프트층(6)을 형성한다. 또, 하기 처리에 있어서, [A]는 산에 의한 보조 산화 처리 과정이며, [M]은 주산화 처리과정이며, [H]는 급속 가열법에 의한 보조 산화 처리 과정이다.
(1) [A] →[M]
(2) [M] →[A]
(3) [H] →[M]
(4) [M] →[H]
(5) [A] →[M] →[H]
(6) [H] →[M] →[A]
(7) [A] →[H] →[M]
(8) [H] →[A] →[M]
(9) [M] →[A] →[H]
(10) [M] →[H] →[A]
여기서, 산에 의한 보조산화 처리과정은, 산(예를 들어, HNO3, H2SO4, 왕수 등)이 들어있는 처리조를 사용하여 (이 처리조는, 실시 형태 6의 양극산화 처리에 사용된 처리조 이어도 좋다), 백금전극(도시하지 않음)을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하여, 소정의 전류를 흘림으로서 실행할 수 있다.
또, 주산화 처리과정 전에 다공질 다결정 실리콘층(4)을 예를 들어 희초산(예를 들어 10%의 희초산)으로 산화되는 경우는, 상기한 반응식 1,2(실시 형태 1)에서 나타나는 반응이 일어나는 것으로 생각된다. 또한, 주산화 처리과정 전에 다공질 다결정 실리콘층(4)이 희황산(예를 들어 10%의 희황산)으로 산화되는 경우는, 상기한 반응식 3,4(실시 형태 1에서 나타나는 반응이 일어나는 것으로 생각된다.
이리 하여, 실시 형태 12에 관한 제조방법에 의하면, 종래의 급속 가열법에 의한 산화 처리의 산화부족을 보충할 수 있고, 전자 방출 효율을 더욱 높일 수 있다.
(실시 형태 13)
이하, 본 발명의 실시 형태 13을 설명하면 다음과 같다. 실시 형태 13에 이러한 전계 방사형 전자원의 제조방법은, 실시 형태 6∼10중 어느 하나에 관한 제조방법과 거의 동일하다. 그렇지만, 실시 형태 6∼10중 어느 하나에 있어서의 주산화 처리과정 전에, 산화성 용액에 의해 다공질 다결정 실리콘층(4)을 산화하는 전산화 처리과정을 갖추고 있는 점에 특징이 있다. 즉, 다공질 다결정 실리콘층(4)의 극 표면을 산화성 용액에 의해 산화한 후에 주산화 처리과정을 행함에 따라, 강전계 드리프트층(6)을 형성한다.
실시 형태 6∼10에 이러한 제조방법에서는, 양극산화 처리에 있어서 전해액으로서 불화 수소 수용액과 에탄올의 혼합액이 사용되기 때문에, 실리콘 원자가 수소 원자에 의해서 종단되게 된다. 이 때문에, 강전계 드리프트층(6)내 수소의 함유량이 비교적 많아져, 절연 내압이 낮아지거나 강전계 드리프트층(6)내 수소의 분포가 시간에 따라 변화하여, 전자 방출 효율의 시간에 따른 안정성이 나빠지는 우려가 있다.
이것에 대하여, 실시 형태 13에 관한 제조방법에서는, 양극산화 처리에 의해 형성된 다공질 다결정 실리콘층(4)의 실리콘 원자를 종단하고 있는 수소 원자를 산화성의 용액에 의해 산소원자로 치환한다. 여기서, 산화성 용액으로서는, 초산, 황산, 염산, 과산화 수소물로 이루어지는 그룹에서 선택되는 1종 또는 2종이상의 산화제를 사용하면 좋다.
이리 하여, 실시 형태 13에 이러한 제조방법에 있어서는, 양극산화 처리에 의해 형성된 다공질 다결정 실리콘층(4)의 극 표면층이 산화성용액으로 산화된 후에, 주산화 처리과정이 행해지기 때문에, 강전계 드리프트층(6)에 포함된 수소의 량을 적게 할 수 있고, 전자 방출 효율의 시간에 따른 변화가 적고 절연내압이 높은 전계 방사형 전자원을 얻을 수 있다.
또, 실시 형태 11, 12에 관한 제조방법에 있어서, 주산화 처리과정 및 보조 산화 처리과정보다도 전에, 산화성 용액으로 다공질 다결정 실리콘층(4)을 산화하기 전에 산화 처리과정을 갖추도록 해도 좋다. 또한, 산화성 용액을 가열하면, 산화 속도가 빠르게 되기 때문에, 산화성 용액에 의한 처리시간을 짧게 할 수 있다.
(구체예 2)
이하, 실시 형태 13에 관한 제조방법에 의해, 이하의 조건으로 제조된 전계 방사형 전자원(10)의 구체예 2를 설명하면 다음과 같다.
이 구체예 2에서는, n형 실리콘 기판(1)으로서, 저항율이 0.lΩcm이며, 두께가 525㎛인 (100)기판이 사용되었다. 다결정 실리콘층(3)(도 7a 참조)의 성막은, LPCVD 법에 의해 행해졌다. 이 성막으로서는, 진공도가 20Pa이며, 기판 온도가 640℃이고, 모노실란 가스의 유량은 6OOsccm이다.
양극산화에 있어서는, 55wt%의 불화 수소 수용액과 에탄올이 거의 1:1로 혼합된 전해액이 사용되었다. 이 양극산화에서는 다결정 실리콘층(3)의 표면이 전해액에 접촉하도록 하여, 전해액내에 침지된 백금전극을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하고, 이들 사이에 소정의 전류가 흘렸다. 여기서, 양극산화 기간에 있어서의 전류 밀도는 일정값 30mA/㎠이며, 양극산화 시간은 1O 초이다.
전산화 처리과정에 있어서는, 산화성 용액으로서, 황산과 과산화수소수와의 혼합액으로 이루어지는 산화성 용액이 사용되었다. 그리고, 다공질 다결정 실리콘층(4)이 형성된 시료를 산화성 용액에 30분간 침지시켰다.
전산화 처리과정의 후에, 보조산화 처리과정이 행해졌다. 보조산화 처리과정 으로서는, 1몰 중량%의 황산 용액속에서, 백금전극을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하고, 이들 사이에 20mA/㎠의 정전류를 흘림으로써, 시료가 전기 화학적으로 산화되었다. 그리고, 시료를 수세(水洗)하고, 건조시킨 후, 주산화 처리과정이 행해졌다. 주산화 처리과정으로서는, 기판을 500℃로 가열하면서, 오존과 산소를 함유하는 가스 분위기 속에서, 파장 185nm 및 254nm을 주파장으로 하는 자외광을 기판의 주표면에 조사되었다. 주산화 처리과정의 산화시간은 1시간이었다.
도전성 박막(7)은, 강전계 드리프트층(6)의 전면에 증착법에 의해 증착된 금 박막을, 포토리소그래피 기술, 에칭 기술 등을 사용하여 패터닝을 행함으로써 형성되었다. 여기서, 도전성 박막(7)의 막 두께는 10 nm이다.
이와 같이 하여 제조된 전계 방사형 전자원을 진공 챔버(도시하지 않음)내에 도입되고, 도 8에 도시한 바와 같이, 도전성 박막(7)과 대향하는 위치에 콜렉터 전극(21)(방사 전자 수집전등)이 배치되었다. 그리고, 진공 챔버내의 진공도가 5× 10-5Pa로 세트되고, 콜렉터 전극(2l)과 도전성 박막(7)의 사이에 100V의 직류(DC) 전압 Vc을 인가하였다. 더구나, 도전성 박막(7)(양극)과 오믹 전극(2)(음극)과의 사이에 인가되는 직류(DC) 전압 Vps를 여러 가지 변화시키면서, 도전성 박막(7)과 오믹 전극(2)과의 사이를 흐르는 다이오드 전류 Ips와, 전계 방사형 전자원(10)으로부터 도전성 박막(7)을 통해 방출되는 전자 e-에 기인하여 콜렉터 전극(21)과 도전성 박막(7)과의 사이를 흐르는 방출 전자 전류 Ie가 측정되었다. 그 결과, 방출 전자 전류 Ie가 10㎂/㎠이라고 하는 양호한 결과를 얻을 수 있었다.
(실시 형태 l4)
이하, 본 발명의 실시 형태 14를 설명하면 다음과 같다. 도 11은, 실시 형태6과 거의 같은 구성의 전계 방사형 전자원(10)을 사용한 디스플레이의 일례를 보이고 있다. 또, 실시 형태의 전계 방사형 전자원(10)에서는, 실시 형태 1의 전계 방사형 전자원(10)과는 약간 다르고, 도전성 박막(7)이 스트라이프형으로 형성되어 있다.
도 11에 도시한 바와 같이, 이 디스플레이(P1)에는, 전계 방사형 전자원(1O)의 도전성 박막(7)에 대향 배치되는 유리 기판(33)이 설치된다. 그리고, 유리 기판(33)의 전계 방사형 전자원(10)과 대향하는 면에는, 스트라이프형의 콜렉터 전극(31)이 형성되어 있다. 더욱이, 도전성 박막(7)에서 방사되는 전자선에 의해 가시광선을 발광하는 형광체층(32)가, 콜렉터 전극(31)을 덮도록 형성되어 있다. 또, 전계 방사형 전자원(10)과 유리 기판(33)과의 사이의 공간은 진공으로 되어있다.
이 디스플레이(P1)에서는, 도전성 박막(7)이 스트라이프형으로 형성되고, 콜렉터 전극(31)이 도전성 박막(7)과 직교하는 방향으로 늘어나도록 하여 스트라이프형으로 형성되어 있다. 이 때문에, 적의(適宜) 선택된 콜렉터 전극(31) 및 도전성 박막(7)에 전압이 인가되면 , 이 전압이 인가된 도전성 박막(7)으로부터만 전자가 방출된다. 여기서, 전자가 방출된 도전성 박막(7)에 있어서, 전압이 인가되어 있는 콜렉터 전극(31)에 대응하는 영역에서 방출된 전자만이 가속되어 이들 전자가 콜렉터 전극(31)을 덮는 형광체를 발광시킨다.
요컨대, 도 11에 나타난 디스플레이(P1)에서는, 특정한 도전성 박막(7)과 특정한 콜렉터 전극(31)에 전압을 인가함에 의해, 형광체층(32)내, 전압이 인가된 도전성 박막(7)과 콜렉터 전극(31)이 교차하는 영역에 해당하는 부분을 발광시킬 수 있다. 그리고, 전압이 인가되는 도전성 박막(7) 및 콜렉터 전극(31)을 적의(適宜) 바꿈으로써, 화상이나 문자 등을 표시할 수 있다.
실시 형태 14에 있어서의 전계 방사형 전자원(10)의 제조방법은, 실시 형태 6의 경우와 거의 동일하다. 그리고, 소정의 형상(실시 형태 14에서는 스트라이프형)으로 패터닝된 도전성 박막(7)을 형성한 후, 실시 형태 6에 기재된 산소 및 오존의 적어도 한쪽을 함유한 가스 분위기 속에서 자외광을 조사하는 처리, 실시 형태 7에 기재된 산소 및 오존의 적어도 한쪽을 함유한 가스 분위기 속에서 플라즈마에 쬐이는 처리, 실시 형태 8에 기재된 오존을 함유하는 가스 분위기 속에서 가열을 행하는 처리, 실시 형태 9에 기재된 자외광을 조사함과 동시에 가열을 행하는 처리, 실시 형태 10에서 설명했던 것 같은 산소 및 오존의 적어도 한쪽을 함유하는 가스 분위기 속에서 자외광을 조사함과 동시에 가열을 행하는 처리, 중 적어도 하나를 행해지는 점에 특징이 있다.
이리 하여, 이 제조방법에 의하면, 이것들의 처리를 행함에 따라, 다공질 실리콘층의 산화에 덧붙여, 해당 처리 이전의 공정에서의 유기물에 의한 오염을 제거할 수 있어, 전자 방출 효율이 높아진다.
또, 스트라이프형의 도전성 박막(7)의 형성은, 예를 들어, 다음과 같은 순서로 행해진다. 즉, 강전계 드리프트층(6) 위의 전체면에 도전성 박막(7)을 형성한 후, 도전성 박막(7) 위에 포토레지스트층을 도포·형성한다. 이 다음, 포토레지스트층을 포토리소그래피 기술에 의해 패터닝한다. 다음에, 포토레지스트층을 마스크로 하여, 도전성 박막(7)에 에칭가공을 실행하고, 포토레지스트층을 제거한다. 또, 스트라이프형의 개구 패턴을 가지는 메탈 마스크를 이용하여, 증착법 등에 의해 강전계 드리프트층(6) 위에 스트라이프형의 도전성 박막(7)을 직접 형성해도 좋다.
또한, 도 6b에 나타낸 바와 같이 유리기판(11) 위에 도전성 필름(12)이 형성된 기판을 갖춘 전계 방사형 전자원(10')을 사용한 디스플레이의 일례를 도 12에 나타내고 있다.
도 12에 도시한 바와 같이, 이 디스플레이(P2)에 있어서는, 전계 방사형 전자원(10')의 위쪽에, 공간부(41)를 두고 아닐린 염료전극(42)을 배치하고, 이 아닐린 염료전극(42)의 상면에 이것과 밀착하여 형광체면 유리기판(43)을 배치하고 있다. 그리고, 공간부(41)는 밀봉 부착유리(44)로 밀봉되어 있다. 여기서, 공간부(41)는 거의 진공으로 되어있다. 또, 전계 방사형 전자원(10')과 아닐린 염료전극(42)과의 사이에는, 여기저기에 스페이서(45)가 배치되어 있다. 또한, 전계 방사형 전자원(10')에는, 복수의 도전성 박막(7)이 형성된다. 그리고, 아닐린 염료전극(42)의 하면에는, 각 도전성 박막(7)과 대향하는 위치에 각각, 형광체(46)이 배치된다.
이리 하여, 복수의 도전성 박막(7)중 임의의 것과, 이것에 대향하는 아닐린 염료전극(42)과의 사이에 소정의 전압이 인가될 때에는, 해당 도전성 박막(7)으로부터 방출된 전자 e-가 화살표 X 방향으로 진행하고, 해당 도전성 박막(7)과 대향하 는 형광체(46)에 충돌한다. 그 결과, 형광체(46)가 파선 L으로 나타난 바와 같이 발광한다.
이 디스플레이(P2)에서는, 특정한 도전성 박막(7)과 도전성 필름(12) 및 아닐린 염료전극(42)에 전압을 인가함에 의해, 복수의 형광체(46) 중, 전압이 인가된 도전성 박막(7)에 대향하는 발광체(46)를 발광시킬 수 있다. 이 때문에, 전압이 인가되는 도전성 박막(7) 및 도전성 필름(12)을 적절히 바꿈에 따라, 화상이나 문자 등을 표시할 수 있다.
(구체예 3)
이하, 다음 조건에 의해 제조되었다, 실시 형태 14에 관한, 도전성 기판이 n형 실리콘 기판인 전계 방사형 전자원(10)(도 l1참조)의 구체예 3을 설명한다.
이 구체예 3에서는, n형 실리콘 기판(1)으로서, 저항율이 0.1Ωcm이며, 두께가 525㎛인 (100)기판이 사용되었다. 다결정 실리콘층(3)(도 7a 참조)의 성막은, LPCVD 법에 의해 행해졌다. 이 성막으로서는, 진공도가 20Pa이고, 기판 온도가 640℃이며, 모노실란 가스의 유량은 6OOsccm이었다.
양극산화에 있어서는, 55wt%의 불화 수소 수용액과 에탄올이 거의 1:1로 혼합된 전해액이 사용되었다. 이 양극산화로는, 다결정 실리콘층(3)의 표면이 전해액에 접촉하도록 하고, 전해액내에 침지된 백금전극을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하며, 이들 사이에 소정의 전류가 흘려 주었다. 여기서, 양극산화기간에서의 전류밀도는 일정값 30mA/㎠이며, 양극산화 시간은 1O 초로 하였다.
다공질 다결정 실리콘층(4)의 급속 열산화에 있어서, 산소 가스의 유량은 300sccm이고, 산화 온도는 900℃이며, 산화 시간은 1시간으로 하였다. 도전성 박막(7)은, 증착법에 의해 강전계 드리프트층(6)의 상면에 증착된 금 박막을, 포토리소그래피 기술, 에칭 기술 등을 이용하여 패터닝함에 의해 형성하였다. 또한, 도전성 박막(7)의 막 두께는 10nm로 하였다.
도전성 박막(7)을 형성한 후에는, 산소(O2)와 오존(O3)과의 혼합 가스(2OOOppm) 분위기 속에서, 자외광을 조사하는 산화 처리공정을 실시한다(이하, 후처리라고 한다). 자외광의 광원으로서는, 110W의 저압 수은 램프가 사용되었다. 가열 온도는 200℃이며, 처리 시간은 30분으로 하였다.
또한, 비교예 1에서, 후처리가 실행되고 있지 않은 전계 방사형 전자원을 제조하였다. 더욱이, 비교예 2에서, 도전성 박막(7)이 메탈마스크를 사용하여 형성되며, 또한 후처리가 행해지고 있지 않은 전계 방사형 전자원을 제조하였다. 또, 구체예 3과 비교예 2와의 차이는, 후처리의 유무(有無)만이다. 또한, 구체예 3과 비교예 2와의 차이는, 구체예 3에서는 포토리소그래피 기술 등을 사용하여 도전성 박막(7)의 패터닝을 행하고, 이 다음에 후처리를 행하고 있는 데 대하여, 비교예 2에서는, 메탈 마스크를 사용하여 도전성 박막(7)의 패터닝을 성막시에 행하고, 이 다음 후처리가 행해지고 있지 않는 점이다.
이와 같이 하여 제조된 전계 방사형 전자원(10)을 진공 챔버(도시하지 않음)안에 도입되고, 도 8에 나타낸 바와 같이 도전성 박막(7)과 대향하는 위치에 콜렉터 전극(21)(방사 전자 수집 전등)을 배치하였다. 그리고, 진공 챔버내의 진공도가 5 ×10-5Pa로 세트되고, 콜렉터 전극(21)과 도전성 박막(7)과의 사이에 100V의 직류(DC) 전압 Vc을 인가하였다. 더욱이, 도전성 박막(7)(양극)과 오믹 전극(2)(음극)과의 사이에 인가되는 직류(DC) 전압 Vps를 여러 가지 변화시키면서, 도전성 박막(7)과 오믹 전극(2)과의 사이를 흐르는 다이오드 전류 Ips와, 전계 방사형 전자원(10)으로부터 도전성 박막(7)을 통해 방출되는 전자 e-에 기인하여 콜렉터 전극(21)과 도전성 박막(7)과의 사이를 흐르는 방출 전자 전류 Ie를 측정하였다. 그 결과를 도 13에 나타내고 있다.
도 13에 있어서, 횡축은 직류(DC) 전압 Vps를 나타내고 있다. 좌측의 종축은, 다이오드 전류 Ips 또는 방출 전자 전류 Ie의 전류밀도를 나타내고 있다. 오른쪽의 종축은, 전자 방출 효율(Ie/lps ×100)을 나타내고 있다. 또한, 도 13내의 각 그래프는 각각 다음의 물리량을 나타내고 있다.
실 선 ①(■) : 구체예 3의 다이오드전류 Ips
일점쇄선 ②(■) :구체예 3의 방출전자전류 Ie
파 선 ③(■) : 구체예 3의 전자 방출 효율
실 선 ④(□) : 비교예 1의 다이오드전류 Ips
일점쇄선 ⑤(□) : 비교예 1의 방출 전자 전류 Ie
파 선 ⑥(□) : 비교예 1의 전자 방출 효율
실 선 ⑦(O) : 비교예 2의 다이오드 전류 Ips
일점쇄선 ⑧(O) : 비교예 2의 방출 전자 전류 Ie
파 선 ⑨(O) : 비교예 2의 전자 방출 효율
도 13에 있어서, 우선 비교예 l과 비교예 2를 대비하면, 이들 다이오드 전류 Ips의 전류밀도는 거의 동일하지만(④,⑦ 참조), 비교예 1의 방출 전자 전류 Ie의 전류밀도는 비교예 2보다도 작다(⑤,⑧ 참조). 이 때문에, 비교예 1의 전자 방출 효율은, 비교예 2보다 작다(⑥,⑨ 참조).
이 이유는, 비교예 1에서는, 도전성 박막(7)의 패터닝에 이용된 포토레지스트층의 잔류 레지스트에 기인하는 유기물 오염이 잔존하고 있는 데 대하여, 비교예 2에서는, 도전성 박막(7)의 패터닝에 메탈 마스크가 이용되어 있는 관계상, 유기물오염이 적기 때문이라고 생각된다.
다음에, 구체예 3과 비교예 1을 대비하면 , 구체예 3의 방출 전자 전류 Ie의 전류밀도는 비교예 1보다도 크지만(②,⑤ 참조), 구체예 3의 다이오드 전류 Ips의 전류밀도는 비교예 1보다도 작다(①,④ 참조). 이 때문에, 구체예 3의 전자 방출 효율은, 비교예 1보다도 높다(③,⑥ 참조). 예를 들어, 직류(DC) 전압 Vps가 20V 라면, 구체예 3의 방출 전자 전류 Ie의 전류밀도는 비교예 1의 거의 30배이며, 구체예 3의 다이오드 전류 Ips의 전류밀도는 비교예 1의 거의 4분의 l이며, 구체예 3의 전자 방출 효율은 비교예 1의 거의 120배이다. 즉, 구체예 3의 전자 방출 효율은 비교예 1에 비해서 대단히 높다.
더구나, 구체예 3과 비교예 2를 대비하면, 구체예 3의 방출 전자 전류 Ie의 전류밀도는 비교예 2보다도 크고, 구체예 3의 전자 방출 효율은 비교예 2보다도 높다. 여기서, 구체예 3의 방출 전자 전류 Ie의 전류밀도가 비교예 2보다도 높은 것 은, 후처리에 있어서의 전계 방사형 전자원(10)의 표면의 청정화의 효과, 및/또는, 강전계 드리프트층(6)을 구성하는 미결정 실리콘층(63) 표면의 실리콘 산화막(64) (도 10a 참조)의 필름질의 개선효과(산소 원자에 의한 피복율의 향상)에 의한 것이라고 생각된다.
(구체예 4)
이하, 구체예 4로써, 이하의 조건으로 제조된 전계 방사형 전자원(10)을 설명하면 다음과 같다.
이 구체예 4에서는, n형 실리콘 기판(1)으로서, 저항율이 0.0l-0.02 Ωcm이며, 두께가 525㎛인 (100)타입의 기판이 사용되었다. 다결정 실리콘층(3)(도 7a 참조)의 성막은, LPCVD 법에 의해 만들어졌다. 상기 공정은, 진공도가 20Pa이며, 기판 온도가 640℃이고, 모노실란 가스(monosilane gas)의 유량은 6OOsccm이다.
양극산화에 있어서는, 55wt%의 불화 수소 수용액과 에탄올이 거의 1:1로 혼합된 전해액이 사용되었다. 이 양극산화에서는, 다결정 실리콘층(3)의 표면에서 10mm 지름을 갖는 한 영역이 전해액에 접촉하도록 하고 나머지 부분은 접촉되지 않도록 하여, 500W의 텅스텐 램프을 이용하여 일정 세기의 빛을 상기 다결정 실리콘층(3)에 공급하는 동안, 한 전해액내에 침지된 백금전극을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하고, 이들 사이에 소정의 전류가 흘렸다. 여기서, 양극산화 기간에 있어서의 전류 밀도는 일정값 30mA/㎠이며, 양극산화 시간은 1O 초이다.
다공질 다결정 실리콘층(4)이 형성된 후, 70℃의 황산 용액의 1몰 중량%에 서, 백금전극을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하고, 이들 사이에 1mA/㎠의 정전류를 흘림으로써, 상기 다공질 다결정 실리콘층(4)은 전기 화학적으로 산화되었다. 그리고, 시료를 수세(水洗)하고, 건조시킨다. 또한, 상기 산화된 다공질 다결정 실리콘층(4)위에 10nm의 두께의 금(gold, Au)으로 조성된 도전성 박막(표면 전극)(7)이 형성된다.
상기에서 설술한 바와 같이 제조된 전계 방사형 전자원(10)의 전자 방출 효율은 도전성 박막(7)을 양극으로 하고, n형 실리콘 기판(1)을 음극으로 하여 만들어 진다. 측정치에 따르면, 전압(Vps)이 20V일 때 방출 전자 전류는 1μm/cm2 였다. 그 결과를 도 14에 나타내었다.
비록 저온의 산화 처리가 진행되었지만, 방출된 전자 전류의 전자 방출이 관측된다. 그러므로, 저온 공정에서 처리되어야 하는 유리 기판과 같은 기판을 사용하더라도, 원하는 임의의 전계 방사형 전자원이 만들어질 수 있다.
상기에 있어서, 상기의 산의 종류, 산의 온도, 전류 밀도, 금속 열 산화 또는 그와 같은 공정 조건은 상기 언급된 조건에 제약을 받지 않는다.
(구체예 5)
이하, 구체예 5로써, 이하의 조건으로 제조된 전계 방사형 전자원(10)을 설명하면 다음과 같다.
이 구체예 5에서는, n형 실리콘 기판(1)으로서, 저항율이 0.0l-0.02 Ωcm이며, 두께가 525㎛인 (100)타입의 기판이 사용되었다. 다결정 실리콘층(3)(도 7a 참조)의 성막은, LPCVD 법에 의해 만들어졌다. 상기 공정은, 진공도가 20Pa이며, 기 판 온도가 640℃이고, 모노실란 가스(monosilane gas)의 유량은 6OOsccm이다.
양극 산화 처리에 있어서는, 55wt%의 불화 수소 수용액과 에탄올이 거의 1:1로 혼합된 전해액이 사용되었다. 이 양극산화 처리에서는, 다결정 실리콘층(3)의 표면에서 10mm 지름을 갖는 한 영역이 전해액에 접촉하도록 하고 나머지 부분은 접촉되지 않도록 하였다. 500W의 텅스텐 램프을 이용하여 일정 세기의 빛을 상기 다결정 실리콘층(3)에 공급하는 동안, 전해액내에 침지된 백금전극을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하고, 이들 사이에 소정의 전류가 흘렸다. 여기서, 양극산화 기간에 있어서의 전류 밀도는 일정값 30mA/㎠이며, 양극산화 시간은 1O 초이다.
다공질 다결정 실리콘층(4)이 형성된 후, 70℃의 황산 용액의 1몰 중량%에서, 백금전극을 음극으로 하고, n형 실리콘 기판(1)(오믹 전극(2))을 양극으로 하고, 이들 사이에 20mA/㎠의 정전류를 흘림으로써, 상기 다공질 다결정 실리콘층(4)은 전기 화학적으로 산화되었다. 그리고, 시료를 수세(水洗)하고, 건조시킨다. 더불어, 급속 열 산화 공정에 의해 부가 산화 처리가 상기 다공질 다결정 실리콘층(4)에 진행된다. 상기 급속 열 산화 공저에서, 산소 가스의 유량은 300sccm이고, 산화 온도는 750℃이며, 산화 시간은 1시간이다.
그러면, 산화된 다공질 다결정 실리콘층(4)위에 10nm의 두께를 갖는 금(gold)으로 조성된 전기적 도전성 박막(표면 전극)(7)이 형성된다.
상기에서 설술한 바와 같이 제조된 전계 방사형 전자원(10)의 전자 방출 효율은 도전성 박막(7)을 양극으로 하고, n형 실리콘 기판(오믹 전극(2))(1)을 음극 으로 하여 만들어 진다. 측정치에 따르면, 전압(Vps)이 20V일 때 방출 전자 전류는 1μm/cm2 였다. 그 결과를 도 15에 나타내었다.
비록 금속 열 산화 공정을 이용한 공정에 비해 비교적 더 낮은 온도의 산화 처리가 진행되더라도, 방출된 전자 전류의 전자 방출이 보다 많이 관측된다. 그러므로, 저온 공정에서 처리되어야 하는 유리 기판과 같은 기판을 사용하더라도, 원하는 임의의 전계 방사형 전자원이 만들어 질 수 있다.
상기에 있어서, 상기의 산의 종류, 산의 온도, 전류 밀도, 금속 열 산화 또는 그와 같은 공정 조건은 상기 언급된 조건에 제약을 받지 않는다.
이상, 본 발명은, 그 특정한 실시 형태에 관련되어 설명되고 있지만, 이 외에 다수의 변형예 및 수정예가 가능하다라는 것은 당업자에 있어서는 자명한 일일 것이다. 그러한 이유로, 본 발명은, 이러한 실시형태에 의해서 한정되는 것이 아니라, 첨부의 특허청구의 범위에 의해서 한정되어야 할 것이다.
이상에서 설명한 바와 같이 본 발명에 의한 전계 방사형 전자원 및 그 제조방법 및 상기 전자원을 이용한 디스플레이는 다음과 같은 효과가 있다.
첫째, 대면적화 및 비용 삭감을 할 수 있다.
둘째, 전자 방출 효율의 시간에 따른 변화가 적고, 절연 내압을 높일 수 있다.
셋째, 전자를 안정하게 고효율로 방출할 수 있다.

Claims (44)

  1. 도전성 기판과,
    도전성 기판의 하나의 표면에 형성된 강전계 드리프트층과,
    강전계 드리프트층의 위에 형성된 도전성 박막을 포함하고 있고, 도전성 박막과 도전성 기판과의 사이에, 도전성 박막이 도전성 기판에 대하여 양극이 되도록 전압을 인가함으로써, 도전성 기판에 주입된 전자가 강전계 드리프트층을 드리프트하여 도전성 박막을 통해 방출되게 되어 있는 전계 방사형 전자원으로서,
    강전계 드리프트층이 다공질 반도체층을 비교적 저온에서 산화하는 산화공정을 포함하는 프로세스에 의해 형성되어 있으며,
    강전계 드리프트층이 나노구조로 이루어지는 미결정 실리콘층과, 각각 미결정 실리콘층의 표면에 형성되고 상기 미결정 실리콘층의 결정립 지름보다도 작은 막두께의 실리콘 산화막을 포함하는 전계 방사형 전자원.
  2. 제 1 항에 있어서, 강전계 드리프트층은 다공질 반도체층를 액상중에서 산화하는 산화공정을 포함하는 공정에 의해 형성되어 있는 것을 특징으로 하는 전계 방사형 전자원.
  3. 제 2 항에 있어서, 다공질 반도체층은 반도체층에 양극산화 처리를 시행함으로써 형성되어 있는 것을 특징으로 하는 전계 방사형 전자원.
  4. 도전성 기판과,
    도전성 기판의 하나의 표면에 형성되고 나노구조로 이루어지는 미결정 실리콘층과, 각각 미결정 실리콘층의 표면에 형성되고 상기 미결정 실리콘층의 결정립 지름보다도 작은 막두께의 실리콘 산화막을 포함하는 강전계 드리프트층과,
    강전계 드리프트층 위에 형성된 도전성 박막을 포함하고 있고, 도전성 박막과 도전성 기판과의 사이에, 도전성 박막이 도전성 기판에 대하여 양극이 되도록 전압을 인가함으로써, 도전성 기판에 주입된 전자가 강전계 드리프트층을 드리프트하여, 도전성 박막을 통해 방출되도록 되어 있는 전계 방사형 전자원의 제조방법으로서,
    다공질 반도체층을 비교적 저온에서 산화함에 의해 강전계 드리프트층을 형성하는 주산화 처리공정(main oxidation step)을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자의 제조방법.
  5. 제 4 항에 있어서, 주산화 처리공정에서는 다공질 반도체층이 액상중에서 산화되도록 되어 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  6. 제 5 항에 있어서, 액상중에서의 산화는 산에 의한 산화 인 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  7. 제 4 항에 있어서, 주산화 처리공정에서는, 다공질 반도체층이, 전해질 용액내에서 전기화학적 반응을 이용하여 산화되도록 되어 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  8. 제 7 항에 있어서, 전해질 용액은 산인 것을 특징으로 하는 전계 방사형 전 자원의 제조방법.
  9. 제 4 항에 있어서, 주산화 처리공정의 전 및 후의 적어도 한 시점에서 실행되는 가열법에 의한 보조산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  10. 제 5 항에 있어서, 주산화 처리공정의 전 및 후의 적어도 한 시점에서 실행되는 가열법에 의한 보조산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  11. 제 6 항에 있어서, 주산화 처리공정의 전 및 후의 적어도 한 시점에서 실행되는 가열법에 의한 보조산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  12. 제 7 항에 있어서, 주산화 처리공정의 전 및 후의 적어도 한 시점에서 실행되는 가열법에 의한 보조산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  13. 제 8 항에 있어서, 주산화 처리공정의 전 및 후의 적어도 한 시점에서 실행되는 가열법에 의한 보조산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  14. 제 4 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  15. 제 5 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  16. 제 6 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  17. 제 7 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  18. 제 8 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  19. 제 9 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  20. 제 10 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  21. 제 11 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  22. 제 12 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  23. 제 13 항에 있어서, 주산화 처리공정의 전 또는 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  24. 제 4 항에 있어서, 주산화 처리공정에서는, 산소 및 오존의 적어도 한 시점을 포함하는 가스 분위기 속에서 다공질 반도체층에 자외광을 조사하는 처리, 산소 및 오존의 적어도 한 시점을 포함하는 가스 분위기 속에서 다공질 반도체층을 플라즈마에 쬐이는 처리, 오존을 포함하는 가스 분위기 속에서 다공질 반도체층을 가열하는 처리, 다공질 반도체층에 자외광을 조사하는 한편 다공질 반도체층을 가열하는 처리, 산소 및 오존의 적어도 한쪽을 포함하는 가스 분위기 속에서 다공질 반도체층에 자외광을 조사하는 한편 다공질 반도체층을 가열하는 처리 중 적어도 하나의 처리에 의해, 다공질 반도체층을 산화시키는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  25. 제 24 항에 있어서, 도전성 박막의 형성 후에 상기 주산화 처리공정을 행하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  26. 제 24 항에 있어서, 주산화 처리공정의 전 및 후의 적어도 한 시점에서 실행 되는 가열법에 의해 다공질 반도체층을 산화하는 보조산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  27. 제 25 항에 있어서, 주산화 처리공정의 전 및 후의 적어도 한 시점에서 실행되는 가열법에 의해 다공질 반도체층을 산화하는 보조산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  28. 제 24 항에 있어서, 주산화 처리공정의 전 및 후의 적어도 한 시점에서 실행되는 산에 의해 다공질 반도체층을 산화하는 보조산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  29. 제 25 항에 있어서, 주산화 처리공정의 전 및 후의 적어도 한 시점에서 실행되는 산에 의해 다공질 반도체층을 산화하는 보조산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  30. 제 24 항에 있어서, 주산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  31. 제 25 항에 있어서, 주산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  32. 제 26 항에 있어서, 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  33. 제 27 항에 있어서, 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  34. 제 28 항에 있어서, 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  35. 제 29 항에 있어서, 주산화 처리공정 및 보조산화 처리공정의 전에 실행되는 산화성 용액에 의해 다공질 반도체층을 산화하는 전산화 처리공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법
  36. 제 4 ~ 35 항 중 어느 하나의 항에 있어서, 다공질 반도체층은 다공질 단결 정 실리콘 또는 다공질 다결정 실리콘을 사용하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  37. 제 4 ~ 35 항 중 어느 하나의 항에 있어서, 도전성 기판은 n형 실리콘 기판인 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  38. 제 4 ~ 35 항 중 어느 하나의 항에 있어서, 도전성 기판은 절연성 기판의 하나의 표면에 도전성필름을 형성한 기판인 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  39. 제 38 항에 있어서, 절연성 기판은 유리 기판 또는 세라믹 기판인 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  40. 제 4 ~ 35 항 중 어느 하나의 항에 있어서, 다공질 반도체층은 반도체층에 양극산화 처리를 시행하여 형성하는 공정을 포함하고 있는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  41. 제 6,8,11,13,16,18,21,23,28,29,34,35 항 중 어느 하나의 항에 있어서, 상기 산은 희초산, 희황산 또는 왕수인 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  42. 제 14 ~ 23 또는 30 ~ 35 항 중 어느 하나의 항에 있어서, 상기 산화성 용액은 농초산, 농황산, 염산 및 과산화 수소 중 어느 1종, 또는 2종 이상의 혼합물인 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  43. 제 42 항에 있어서, 상기 산화성 용액을 가열하여 사용하는 것을 특징으로 하는 전계 방사형 전자원의 제조방법.
  44. 청구항 1∼ 3중 어느 하나의 항에 따른 전계 방사형 전자원과,
    전계 방사형 전자원에 대향하여 배치된 콜렉터 전극과,
    콜렉터 전극의 전계 방사형 전자원측의 표면상에 배치된 형광체와,
    콜렉터 전극과 전계 방사형 전자원의 도전성 박막과의 사이에 전압을 인가할 수 있는 전압 인가부를 포함하고 있고,
    콜렉터 전극과 도전성 박막과의 사이에 전압이 인가될 때에, 전계 방사형 전자원으로부터 방출되는 전자를 형광체에 충돌시킴으로서 형광체를 발광시켜 화상을 표시하는 것을 특징으로 디스플레이.
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