KR100582483B1 - Ｌｃｄ 장치의 제조 방법 - Google Patents

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Abstract

LCD 장치의 TFT 패널을 제조하는 방법은, 포토레지스트 마스크를 이용한 사이드 에칭 기술을 이용하면서, HMPM (high-melting-point-metal) 막, Al 막, 및 또 다른 HMPM 막을 포함하는 다층 금속 구조를 습식 에칭하는 단계, 그 습식 에칭 이후에 Al 막의 측벽들을 온수 (hot-water) 세정하는 단계, 각 화소에 TFT 의 채널 영역을 구성하도록 건식 에칭하는 단계, 및 포토레지스트 마스크를 제거하는 단계를 포함한다. 포토레지스트 마스크 및 보호막에 의해 건식 에칭시에 에칭 가스의 플라즈마에 의해 야기되는 Al 의 부식을 방지할 수 있다.
LCD 장치

Description

ＬＣＤ 장치의 제조 방법 {METHOD FOR MANUFACTURING AN LCD DEVICE}
도 1 은 본 발명에 따른 방법에 의해 제조되는 LCD 장치의 TFT 패널의 일례에 대한 개략적인 블록도.
도 2 는 본 발명의 제 1 실시형태에 따른 방법에 의해 제조되는 TFT 패널의 화소의 개략적인 평면도.
도 3a 내지 도 3e 는 제 1 실시형태의 제조 공정의 연속적인 단계들에서의, 도 2 의 TFT 패널의 단면도.
도 4 는 제 1 실시형태의 제조공정에 의해 획득되는 TFT 패널을 포함하는 LCD 장치의 단면도.
도 5 는 본 발명의 제 2 실시형태에 따른 방법에 의해 제조되는 TFT 패널의 화소의 개략적인 평면도.
도 6a 내지 도 6d 는 제 2 실시형태의 제조 공정의 연속적인 단계들에서의, 도 5 의 TFT 패널의 단면도.
도 7a 내지 도 7e 는 제 2 실시형태의 제조 공정의 세부 단계들을 나타내는, 도 5 의 TFT 패널의 단면도.
도 8a 내지 도 8e 는 도 7a 내지 도 7e 의 단계들에 대응하는 연속적인 세부 단계들을 나타내는, 본 발명의 제 3 실시형태에 따른 방법에 의해 제조되는 TFT 패 널의 단면도.
도 9 는 본 발명의 제 4 실시형태에 따른 방법에 의해 제조되는 TFT 패널의 화소의 개략적인 평면도.
도 10a 내지 도 10e 는 제 4 실시형태의 제조 공정의 연속적인 단계들에서의 도 9 의 TFT 패널의 개략도.
※도면의 주요부분에 대한 부호의 설명
10 : TFT 패널 11 : 주사선
12 : 신호선 13 : TFT
14 : 주사선 단자 15 : 신호선 단자
본 발명은 LCD (liquid crystal display) 장치를 제조하는 방법에 관한 것으로, 보다 상세하게는, 알루미늄 (Al), 또는 금속 라인 및 전극을 구성하는 Al-합금 막 패턴을 가지는 LCD 장치를 제조하는 방법에 관한 것이다.
일반적으로, 스위칭 장치로서 박막 트랜지스터 (TFT) 를 가지는 LCD 장치는, 스캐닝 라인들 또는 신호 라인들이 더 큰 전파 지연을 수반하는 경우, 그 동작 속도에 대한 문제점 및 누화의 문제점을 가진다. 특히, 고해상도의 대형 LCD 장치는, 이러한 문제점을 피하기 위하여 스캐닝 라인들 및 신호 라인들의 재료에 대해서는 낮은 저항 재료를 사용한다. Al 또는 Al 합금이 금속 라인들을 구현하 는 낮은 저항 재료로서 널리 사용되지만, Al 또는 Al 합금은 일반적으로 HMPM (high-melting-point metal) 과 결합하여 다층 금속 라인들을 형성한다. 이러한 다층 금속 라인은, HMPM 막 (상층)/Al 막(하층) 과 같은 2 층 금속 구조, 또는 HMPM 막/Al 막/HMPM 막과 같은 3 층 금속 구조를 가져, 반도체 층 및/또는 투명한 도전층과의 적절한 옴 (ohmic) 접촉을 보증한다.
포토리소그래픽 및 에칭 단계의 개수를 감소시키기 위해, 단일 포토리소그래픽 및 에칭 단계를 이용하여 상기 2 층 또는 3 층 금속 구조를 가지는 다층 금속 라인을 패터닝함으로써 제조 비용을 감소시킬 수도 있다. 이 경우, Al 또는 Al-합금 막 (이하, 간단히 집합적으로 Al 막으로 지칭함) 은 생성된 금속 라인의 측벽들에 나타난다.
신호 라인들에서 3 층 금속 구조를 가지는 역-스태거된 타입의 TFT 패널의 제조시에, 건식 에칭 공정은 일반적으로 TFT 의 채널 영역을 구성하고 반도체 층들을 패터닝하는데 사용된다. 일반적으로, 건식 에칭은, SF6 및 CHF3 와 같은 불소계 가스, C12 및 HCl 과 같은 염소계 가스, 또는 이들 가스의 혼합물을 이용한다. 단일 포토리소그래픽 및 에칭 단계에 관하여 상술한 바와 같이, Al 또는 Al-합금이, 단일 라인들의 측벽들로부터 노출되는 경우, 그 노출된 Al 막내의 Al 이 건식 에칭 동안에 에칭 가스에 의해 부식되는 문제가 발생한다. 이는 건식 에칭 이후에 잔류 불소계 가스 또는 염소계 가스가 부착되는 TFT 패널을 대기중에 배치한 후, Al 이 불소계 가스 또는 염소계 가스와 반응하여 불화 Al 또는 염화 Al 을 생 성하거나, 또는 Al 이 대기중의 수분과 반응하여 불화수소산 또는 염화수소산을 생성한다는 점에 의한 것으로 간주되며, 불소 또는 산은 Al 막을 부식한다. 따라서, Al 부식을 방지하면서 LCD 장치를 제조할 수 있는 방법이 요구된다.
일본 특개평 1996-63628 호는, Al 부식을 방지하는 기술을 개시하며, 여기서, 산화막은 Al 막과 HMPM 막 사이의 계면에 그리고 LCD 장치의 소스/드레인 전극들 및 신호 라인들로서 사용되는 Al 막의 측벽들에 형성되므로, 레지스트 등을 박리 (peel-off) 에 의해 제거하는 단계 동안에 발생할 수 있는 2 가지 금속의 국부적 부식을 방지한다. 그 공보에서는, Al 막의 측벽 산화막을 플라즈마 산화, 양극 산화, CVD 또는 플라즈마-증가형(plasma-enhanced)CVD (PVD) 에 의해 형성할 수 있음을 설명하고 있다.
상기 공보에 개시된 기술은, 산화 또는 CVD 단계의 추가에 의해 제조 단계들의 개수를 증가시킨다. 또한, 합리적인 시간 길이로 플라즈마 산화 단계를 이용하여 충분한 두께의 산화막을 획득하는 것이 어려운데, 예를 들어 수 나노미터 부근의 작은 두께를 가지는 산화막은, 건식 에칭 동안에 에칭 가스에 의해 발생되는 Al 부식을 효과적으로 방지할 수 없다. 양극 산화는 산화막에 대하여 충분한 두께를 제공할 수 있지만, 양극 산화는 양극 산화를 허용하는 고용융점 금속들을 선택해야 한다. 예를 들어, Mo 는 일본 특개평 1988-276242 호에 설명된 바와 같이, 양극 산화에 부적절하다. CVD 또는 PVD 공정은 증착된 산화막에 대하여 적어도 추가적인 에치-백 (etch-back) 단계를 포함하여, 제조 공정을 복잡하 게 할 수도 있다.
종래 기술의 상기 문제점들을 고려하여, 본 발명의 목적은 LCD 장치를 제조하는 방법을 제공하는 것이며, 그 방법은 실질적으로 공정을 복잡하게 하지 않고 Al 막 및 HMPM 막을 포함하는 층 구조를 형성하고 Al 부식을 방지할 수 있는 공정을 포함한다.
본 발명은, 그 제 1 양태에 있어서, LCD 장치를 제조하는 방법을 제공하며, 그 방법은, 반도체 층, 및 HMPM 막과 HMPM 막 보다 낮은 저항률을 가지는 제 1 금속 막을 포함하는 다층 금속 막을 연속적으로 형성하여 기판을 오버레이하는 단계; 그 다층 금속막상에 포토레지스트 마스크를 형성하는 단계; 다층 금속 패턴을 형성하도록 그 포토레지스 마스크를 이용하여 다층 금속 막을 패터닝하는 단계로서, 다층 금속 패턴의 에지들을 포토레지스트 마스크의 라인 패턴들의 에지들로부터 후퇴 (retract) 시키도록 사이드 에칭하는 단계를 포함하는, 다층 금속 막의 패터닝 단계; 제 1 금속 막의 노출된 부분들에 보호막을 형성하는 단계; 포토레지스트 마스크를 에칭 마스크로서 이용하여 반도체 층의 적어도 일부를 건식 에칭하는 단계; 및 그 포토레지스트 마스크를 제거하는 단계를 포함한다.
본 발명은, 그 제 2 양태에 있어서, LCD 장치를 제조하는 방법을 제공하며, 그 방법은, 반도체 층, 및 HMPM 막 및 그 HMPM 막보다 낮은 저항률을 가지는 제 1 금속막을 포함하는 다층 금속 막을 연속적으로 형성하여, 기판을 오버레이하는 단계; 그 다층 금속 막상에 포토레지스트 마스크를 형성하는 단계; 다층 금속 패턴을 형성하도록 포토레지스트 마스크를 이용하여 다층 금속 막을 패터닝하는 단계로서, 다층 금속 패턴의 에지들을 포토레지스트 마스크의 라인 패턴들의 에지들로부터 후퇴시키기 위한 사이드 에칭을 포함하는, 다층 금속 막의 패터닝 단계; 그 포토레지스트 마스크를 제거하는 단계; 제 1 금속 막의 노출된 부분들에 보호막을 형성하는 단계; 및 포토레지스트 마스크를 에칭 마스크로서 이용하여 반도체 층의 적어도 일부를 건식-에칭하는 단계를 포함한다.
본 발명은, 그 제 3 양태에 있어서, 반도체 층, 및 HMPM 막과 그 HMPM 막보다 낮은 저항률을 가지는 제 1 금속막을 포함하는 다층 금속 막을 연속적으로 형성하여 기판을 오버레이하는 단계; 그 다층 금속 막상에 포토레지스트 마스크를 형성하는 단계; 그 포토레지스트 마스크를 이용하여 다층 금속 막을 패터닝하여 다층 금속 패턴을 형성하는 단계; 포토레지스트 마스크 및/또는 다층 금속 패턴을 에칭 마스크로서 이용하여 반도체 층의 적어도 일부를 건식-에칭하는 단계; 및 건식-에칭 단계의 완료시에 챔버를 진공배기하여 그 챔버내에 다층 금속 패턴을 포함하는 기판으로부터 건식-에칭 단계에 사용되는 에칭 가스를 제거하는 단계를 포함하는, LCD 장치를 제조하는 방법을 제공한다.
본 발명은, 그 제 4 양태에 있어서, 반도체 층, 및 HMPM 막과 HMPM 막보다 낮은 저항률을 가지는 제 1 금속막을 포함하는, 다층 금속 막을 연속적으로 형성하여 기판을 오버레이하는 단계; 그 다층 금속막상에 포토레지스트 마스크를 형성하는 단계; 그 포토레지스 마스크를 이용하여 다층 금속 막을 패터닝하여 다층 금속 패턴을 형성하는 단계; 포토레지스트 마스크를 에칭 마스크로서 이용하여 반도체 층의 적어도 일부를 건식-에칭하는 단계; 및 건식-에칭 단계의 완료 이후의 10 분 의 시간 길이 이내에, 습식 박리 공정을 이용하여 포토레지스트 마스크를 제거하는 동시에 다층 금속 패턴을 포함하는 기판을 세정하는 단계를 포함하는, LCD 장치를 제조하는 방법을 제공한다.
본 발명은, 그 제 5 양태에 있어서, 반도체 층, 및 HMPM 막과 그 HMPM 막보다 낮은 저항률을 가지는 제 1 금속막을 포함하는 다층 금속 막을 연속적으로 형성하여 기판을 오버레이하는 단계; 그 다층 금속 막상에 포토레지스트 마스크를 형성하는 단계; 그 포토레지스트 마스크를 이용하여 다층 금속 막을 패터닝하여 다층 금속 패턴을 형성하는 단계; 포토레지스트 마스크를 제거하는 단계; 다층 금속 패턴을 에칭 마스크로서 이용함으로써 반도체 층의 적어도 일부를 건식-에칭하는 단계; 그 건식-에칭 단계의 완료 이후의 10 분의 시간 길이 이내에 다층 금속 패턴을 포함하는 기판을 물 세정하는 단계를 포함하는, LCD 장치를 제조하는 방법을 제공한다.
본 발명의 방법들에 따르면, 건식 에칭에 사용되는 에칭 가스로 인해 제 1 금속 막내의 금속 부식이, 본 발명의 방법들의 각각의 구성에 의해 억제될 수 있다.
본 발명의 상기 및 다른 목적, 특징 및 이점을 첨부된 도면을 참조하여 상세한 설명으로부터 더 잘 이해할 수 있다.
다음으로, 본 발명을 첨부된 도면들을 참조하여 더 상세히 설명하며, 여기서 유사한 구성 요소들은 도면 전반에 걸쳐서 동일한 참조 부호로 지정한다.
도 1 을 참조하면, 본 발명에 따라 제조되는 LCD 장치의 TFT 패널 (일반적으로 숫자 10 으로 나타냄) 은, 스캐닝 단자 (14) 들로부터 Y 방향으로 연장되는 복수의 스캐닝 라인 (11), 및 신호 단자 (15) 들로부터 X 방향으로 연장되는 복수의 신호 라인 (12) 이 형성되는 투명 절연 기판을 포함한다. 각각 TFT (13) 를 포함하는 화소들의 어레이가 스캐닝 라인 (11) 들 및 신호 라인 (12) 들의 각각의 교차점들의 부근에 제공된다. 스캐닝 라인 (11) 들은, 각각의 스캐닝 단자 (14) 들로부터 어드레스 신호들을 수신하는 반면에, 신호 라인 (12) 들은 각각의 신호 단자 (15) 들로부터 데이터 신호들을 수신한다.
도 2 를 참조하면, 도 1 을 참조하여 개시되는 TFT 패널의 화소들 중 하나를 상세히 나타낸다. 도 3a 내지 도 3e 은, 도 2 의 라인 A-A, 도 1 의 라인 B-B 및 C-C 에 대응하는 라인들 (도 2 에 도시되지 않음) 에 따라 절단된 것이며, 이는 본 발명의 제 1 실시형태에 따른 도 2 의 TFT 패널의 연속적인 제조 공정 단계들을 나타낸다. 도 2 에 나타낸 바와 같이, 각각의 화소는 인접한 스캐닝 라인 (11) 들 및 인접한 신호 라인 (12) 들에 의해 정의되는 직사각형 화소 영역에 배치된다. 도 3a 내지 도 3e 에 나타낸, 제 1 실시형태의 공정에 의해 제조된 TFT 패널은, 역 스태거화된 채널-에칭 타입이다.
도 2 및 도 3e 에 나타낸 화소를 포함하는 TFT 패널은, 투명 절연 기판 (20) 상에 형성되는, 게이트 전극 (21) 들, 그 게이트 전극 (21) 들에 접속되는 스캐닝 라인 (11) 들, 그 스캐닝 라인 (11) 들의 부분들과 대향하는 커패시터 전극 (31) 들, 차광층 (32), 스캐닝 단자 (14) 의 금속 단자막 (33) 들을 포함한다. 게이 트 절연막 (22) 은 TFT 의 게이트 전극 (21) 을 오버레이하고, 반도체 층 (23) 은 게이트 전극 (21) 에 대향하도록 게이트 절연막상에 형성되며, 소스 전극 (24) 및 드레인 전극 (25) 은 반도체 층 (23) 상에 형성된다. 패시베이션 층 (26) 은, 소스 전극 (24), 드레인 전극 (25), 게이트 절연막 (22) 에 형성되고 드레인 전극 (25) 에 접속되는 신호 라인 (12), 및 신호 단자 (15) 상의 금속 단자막 (34) 을 오버레이한다. 패시베이션 층 (26) 은 유효 화소 영역내의 화소 컨택홀 (35) 및 단자들의 유효 화소 영역 외부에 배치되는 단자 컨택홀 (36) 을 수용한다. 화소 전극 (27) 은 화소 컨택홀 (35) 을 통하여 소스 전극 (24) 에 접속된다. 금속 단자막 (34) 은 단자 컨택홀 (36) 을 통하여 패드 단자 (37) 에 접속되어 있다. 축적 커패시터 전극 (31) 및 화소 전극 (27) 은 축적 커패시터를 구성한다.
도 3e 로부터 알 수 있는 바와 같이, 소스 전극 (24), 드레인 전극 (25), 신호 라인 (12) 및 신호 단자의 금속 단자막 (34) 각각은 3 층 구조를 포함하며, 여기서, 한 쌍의 HMPM 막은 측벽 보호 막 (38) 을 가지는 Al 막 사이에 삽입된다.
본 실시형태의 방법은 도 2 에 나타낸 LCD 장치의 제조에 사용되고, 대략 투명 절연 기판상에 게이트 전극들 및 스캐닝 라인들을 형성하는 단계 (단계 (a)), 게이트 절연막과 반도체 층을 형성하는 단계 (단계 (b)), 소스/드레인 전극 및 신호 라인들을 형성하는 단계 (단계 (c)), 패시베이션 층 및 컨택홀을 형성하는 단계 (단계 (d)), 및 화소 전극들을 형성하는 단계 (단계 (e)) 를 포함한다.
소스/드레인 전극 및 신호 라인들을 형성하는 단계 (c) 는, 대기중에 챔버를 노출하지 않고 한 쌍의 HMPM 막들 사이에 Al 막을 삽입하는, 3 층 막 구조를 형성하는 단계, Al 막의 측벽 보호막을 형성하는 단계, 및 진공상태로 채널 영역을 형성하기 위하여 건식 에칭 단계의 완료 이후에 챔버를 진공배기하는 단계의 개별 단계들을 포함한다.
다음으로, 도 3 a 를 참조하여, 무알칼리 유리로 제조된 0.7 ㎜ 두께의 투명 절연 기판 (20) 상에 Al 또는 Al-합금을 스퍼터링함으로써 약 200nm 의 두께를 가지는 Al 막과 약 100nm 의 두께를 가지는 고용융점막을 증착한다. 그 후, 이 막들을 포토리소그래픽 및 에칭 단계에 의해 패터닝하여 게이트 전극 (21), 스캐닝 라인들 (도시되지 않음), 차광막 (도시되지 않음), 및 신호 단자들의 금속 단자막 (34) 을 형성한다. 이 에칭은 건식 에칭일 수도 있으며, 바람직하기로는 습식 에칭 단계에 의해 수행된다. Al 합금의 일례들은, 비록 한정되지는 않지만, 알루미늄-실리콘 (Al-Si), 알루미늄-구리 (Al-Cu), 및 알루미늄-네오디뮴 (Al-Nd) 을 포함한다. 고용융점 금속의 일례들은, 비록 한정되지는 않지만, 크롬 (Cr), 탄탈 (Ta), 네오디뮴, 티타늄 (Ti), 하프늄 (Hf), 지르코늄 (Zr), 몰리브덴 (Mo), 텅스텐 (W), 및 이들 금속의 합금 또는 질화물 등을 포함한다. 에칭은 습식 에칭, 건식 에칭 또는 이들 에칭들의 결합일 수도 있다.
이후에, 약 400nm 의 두께를 가지는 게이트 절연 질화실리콘 막 (22), 약 200nm 의 두께를 가지는 비정질 실리콘 (a-Si) 막 (28), 및 약 30nm 의 두께를 가지는 인 도핑된 N 타입의 a-Si 막 (29) 을 플라즈마-증가형 CVD 기술에 의해 연속적으로 증착하고, 포토리소그래픽 및 에칭 공정에 의해, 도 3b 에 나타낸 바와 같 이 게이트 절연막 (22) 상에 a-Si막 (28) 및 N+ 타입의 a-Si 막 (29) 을 포함하는 반도체 층 (23) 을 형성한다.
이후에, 약 50nm 의 두께를 가지는 HMPM 막, 약 200nm 의 두께를 가지는 Al 막, 및 약 100nm 의 두께를 가지는 HMPM 막을, 스퍼터링에 의해 연속적으로 증착하고, 포토리소그래픽 및 에칭 공정에 의해 소스/드레인 전극 (24, 25), 신호 라인 (12), 신호 단자들의 금속 단자 막 (34) 을 형성한다. 이 에칭은, 건식 에칭을 사용할 수도 있지만, Al 막을 부식으로부터 방지하기 위한 처리가 이후에 요구되므로, 습식 에칭이어야 한다. 습식 에칭시에, Al-합금막 및 HMPM 막의 재료들은, 투명 절연 기판 및 게이트 절연막으로부터 충분한 에칭 선택도를 가져야 하고, 잔류 물질없이 상기 막을 에칭할 수 있는 에천트에 의해 에칭되어야 한다. 예를 들어, 제 2 질산 세륨 암모늄 또는 질산을 이용하여 Cr 또는 Cr-합금을 에칭할 수 있고, 인산, 질산 및 아세트산을 이용하여 Mo 또는 Mo-합금을 에칭할 수 있고, 과산화수소 용액을 이용하여 W 또는 W-합금을 에칭할 수 있다. 특히, Al 또는 Al-합금도 에칭하는 에천트에 의해 Mo 또는 Mo-합금을 에칭할 수 있으므로, Mo 또는 Mo-합금이 바람직하다.
본 실시형태의 방법에 있어서, 신호 라인 막은 습식 에칭에 의해 사이드-에칭되며, 여기서 신호 라인 패턴의 에지들은 대략 0.5 내지 1.0 마이크로미터 만큼 포토레지스트 마스크의 라인 패턴들의 에지들로부터 후퇴된다. 또한, 온수 세정을, 습식 에칭 이후에 40 내지 50 ℃ 의 온도로 수행하여, Al 막의 측벽들에 Al 산화막 또는 수산화막으로 제조된 보호막 (38) 을 형성한다. 수평 방향으로 측 정되는 그 보호 막 (38) 의 두께는, 온수의 온도에 따라 약 200 내지 3000nm 일 수도 있다.
이후에, 소스 전극 (24) 과 드레인 전극 (25) 사이의 N+ 타입의 a-Si 막 (29) 의 일부를, 건식 에칭에 의해 제거한 후, 도 3c 에 나타낸 바와 같이 포토레지스 마스크를 제거한다. 이 건식 에칭은 불소계 가스, 염소계 가스 또는 불소계 가스 및 염소계 가스를 포함하며, 예를 들어 SF6, HCl 및 He 를 포함하는 혼합 가스를 이용하여 수행되고, CHF3, O2 및 He 를 포함하는 혼합 가스 및 SF6, HCl, 및 He 를 포함하는 혼합 가스를 이용하는 2 단계 에칭, 또는 CHF3, 02 및 He 를 포함하는 혼합 가스 및 SF6, CHF3, 및 He 를 포함하는 혼합 가스를 이용하는 2 단계 에칭에 의해 수행된다. 그러나, 염소계 가스만을 이용하는 것이 더 바람직하다. 에칭은 플라즈마-증가형 에칭 (PE 모드) 또는 반응-이온 에칭 (RIE 모드) 중 어느 하나일 수도 있다. 상술한 가스를 이용한 건식 에칭 동안에, Al 막의 측벽들에 형성되는 보호막 (38) 은 에칭 가스의 플라즈마에 대하여 Al 막을 보호한다. 또한, 신호 라인 패턴의 에지들이 포토레지스트 마스크 패턴의 에지들로 부터 후퇴되어 그 에지 부분들에 의해 차광되는 구성에 의해, Al 막의 측벽들을 에칭 가스의 플라즈마에 매우 적게 노출시킬 수 있다.
건식 에칭 이후에, 건식 에칭에 사용되는 챔버를 진공 펌프를 이용하여 진공배기하고, 여기서 120 리터의 내부 크기를 가지는 챔버는, 25Pa 부근에서 100Paㆍl(litter)/초의 진공배기 능력을 가지는 진공 펌프를 이용하여, 102 초 이 상 동안에, 바람직하기는 240 초 이상 동안 진공배기된다. 진공배기를 전극으로부터 이격된 기판을 이용하여 수행하여, 기판의 하부 표면에 부착되는 에칭 가스를 제거한다.
진공배기 이후에, 챔버를 대기중에 노출하지 않고 O2, N2, H2 또는 He 가스를 챔버에 도입하여, 플라즈마 처리를 수행하며, 여기서 진공배기에 의해 제거될 수 없는 잔류 불소 또는 염소 성분을 치환한다.
잔류 불소 또는 염소 성분를 제거하지 않고 기판을 대기중에 반송하는 경우, 잔류 불소 또는 염소 성분들이 대기중의 수분과 반응하여 HF 또는 HCl 을 형성하고, 이 HF 또는 HCl 이 Al 막을 부식시킨다. 상기 기술을 이용하여, Al 막을 에칭 가스의 플라즈마에 노출시키지 않고, 잔류 불소 또는 염소 성분들의 제거로 인한 Al 의 부식을 방지할 수 있다.
상기 실시형태에서, 건식 에칭 이후의 진공배기 및 플라즈마 처리는, 챔버를 대기중에 노출시키지 않고 동일한 진공 환경에서 건식 에칭에 후속하여 수행된다. 또한, 상기 실시형태에서는, 건식 에칭 이후에 기판을 대기중에 노출시키면서 잔류 불소 또는 염소 성분을, 물 세정 또는 포토레지스트 마스크의 제거에 의해 제거할 수 있다. 그러나, 이 경우에, 물 세정 등은 기판 등에 부착되는 불소 또는 염소 성분이 대기중의 수분과 반응하기 이전에, 노출의 초기 단계에서 수행되어야 한다.
따라서, 물 세정 단계 등은 배치 처리를 이용하여 수행되어야 하며, 상기 배 치 처리는 복수의 기판들의 하부 표면들을 동시에 세정할 수 있다. 세정 단계는 건식 에칭의 완료시에 챔버를 대기중에 노출시킨 이후의 10 분이 이내로 수행하여야 한다.
상기 실시형태에서는, 신호-라인 금속막을 습식 에칭한 이후에, 온수 세정하고 물 세정하여 보호막을 형성하지만, 온수 세정은, 포토레지스트 마스크의 제거 이후에 물 세정과 동시에 수행될 수도 있다. 이 경우, 채널을 형성하는 건식 에칭을 소스/드레인 금속 전극들을 마스크로서 이용하여 수행할 수도 있다.
이후에, 플라즈마-증가형 CVD 공정을 수행하여 질화실리콘으로 제조된 200nm 두께의 패시베이션 층 (26) 을 증착하고, 포토리소그래픽 및 에칭 공정에 의해 화소 영역에 화소 컨택홀 (35) 들 및 그 화소 영역 외부에 단자 컨택홀 (36) 들을 형성한다. "대략" 이라는 용어는 이하에서 사용되는 치수를 변경시키기 위하여 생략될 수도 있다.
이후에, 도 3e 에 나타낸 바와 같이, 스퍼터링에 의해 ITO (indium-tin-oxide) 또는 IZO (indium-zinc-oxide) 로 제조된 50nm 두께의 투명 도전막을 형성한 후, 포토리소그래픽 및 에칭 공정에 의해 화소 전극 (27) 들 및 전극 패드 (37) 들을 형성하고, 기판 등을 270℃ 의 온도로 어닐링하여 TFT 패널을 획득한다.
그 후, TFT 기판 (10) 에 인쇄 기술에 의해 50 nm 두께의 배향막 (41) 을 형성하고, 약 220 ℃의 온도로 소성하여 배향 처리를 한다.
도 4 를 참조하여, TFT 패널 (10) 에 대향하는 대향 패널 (40) 을 또한 제조한다. 대향 패널 (40) 은, 무알칼리 유리로 제조된 0.7 ㎜ 두께의 투명 절연 기판 (50), 및 그 투명 절연 기판 (50) 에 형성되고 TFT 패널 (10) 의 각 화소 영역들에 대응하는 컬러 필터 (42), 각 화소 영역의 주변부에 대응하는 블랙 매트릭스 (43), 및 그 컬러 필터와 매트릭스를 커버하는 투명 도체로 제조된 공통 전극 (44) 을 포함한다. 그 후, 인쇄 기술을 이용하여 대향 패널 (40) 의 최상부 층으로서 50 ㎚ 두께의 배향막 (41) 을 형성하고, 약 220 ℃ 의 온도로 소성하여 배향처리를 한다.
도 4 에 나타낸 바와 같이, TFT 패널 (10) 과 대향 패널 (40) 을, 시일 (seal)(45) 및 플라스틱 입자들로 제조된 평면내 스페이서 (도시되지 않음) 를 개재하여 특정 거리로 배치한다. TFT 패널 (10) 과 대향 패널 (40) 상의 배향막 (41) 들은 서로 대향한다. 그 후, TFT 패널 (10) 과 대향 패널 (40) 사이의 시일 (45) 의 주입 홀 (도시되지 않음) 을 통하여 액정 (46) 을 주입하여, LC 층을 형성한다. 그 후, UV 경화형 아크릴레이트계 수지를 이용하여 주입홀을 메움으로써 주입홀을 밀폐한다. 최종적으로, TFT 패널 (10) 과 대향 패널 (40) 의 외부 표면들에 한 쌍의 편향판 (47) 을 부착하여, 도 4 에 나타낸 LCD 패널을 완성한다.
그 후, 스캐닝 단자 (14) 들과 신호 단자 (15) 상에 LCD 구동회로에 접속되는 테이프 캐리어 패키지 (TCP) 들을 압접에 의해 의해 부착하여 LCD 장치를 획득한다.
도 5 를 참조하여, 본 발명의 제 2 실시형태에 따른 LCD 장치의 화소가, 4 개의 마스크들을 이용하여 제조되는 역 스태거화된, 채널 에칭 타입의 TFT 패널에 형성된다. 도 6a 내지 도 6d 및 도 7a 내지 도 7e 는 제조 단계들 동안의 본 실시형태의 TFT 패널의 단면도를 나타낸다. 이 단면도들은 도 5 의 라인 A-A, 및 도 1 의 B-B 라인 및 C-C 라인에 대응하는 다른 라인들에 따라 절단된 것이다.
도 6d 에 나타낸 TFT 패널은 도 5 에 나타낸 것과 같은 복수의 화소 영역들이 정의되는 투명 절연 기판 (20) 을 구비한다. 각 화소는 화소들의 로 (row) 방향으로 연장되는 스캐닝 라인 (11) 들 중 하나가 접속되는 게이트 전극 (21) 을 포함한다. 축적 커패시터 전극 (31) 은 전단(precedent) 로 (row) 의 화소들에 대응하는 스캐닝 라인 (31) 들 중 하나와 대향한다. 차광층 (32) 은 화소 영역을 정의하는 TFT, 스캐닝 라인 (31), 및 신호 라인 (12) 을 차광한다. 스캐닝 단자 (14) 의 금속 단자 막 (33) 은 스캐닝 라인 (11) 들 중 하나에 접속된다. 게이트 절연막 (22) 은 게이트 전극 (22) 에 형성되고, 반도체 층 (23) 은 게이트 절연막 (22) 의 개재에 의해 게이트 전극 (21) 과 대향하며, 소스/드레인 전극들 (24, 25) 은 반도체 층 (23) 상에 서로 분리되어 배치된다.
제 2 실시형태에 의해 형성되는 TFT 패널은, 소스 전극 (24) 과 드레인 전극 (25) 의 외부 에지들 모두가 이 반도체 층 (23) 상에 배치되어, 본 실시형태에서 수평 방향으로 정렬된다는 것 이외에 제 1 실시형태에 의해 형성되는 것과 유사하다. 패시베이션 층 (26) 은 소스 전극 (24), 드레인 전극 (25), 게이트 절연막 (22) 상의 드레인 전극 (25) 에 접속되는 신호 라인 (12), 및 신호 단자 (15) 의 금속 단자막 (34) 을 오버레이한다. 패시베이션 층 (26) 은 화소 영역의 화소 컨택홀 (35) 과 화소 영역 외부의 단자 컨택홀 (36) 을 수용한다. 화소 전극 (27) 은 화소 컨택홀 (35) 을 통하여 소스 전극 (24) 에 접속되는 반면에, 패드 단자 (37) 들은 단자 컨택홀 (36) 을 통하여 금속 단자 막 (33, 34) 에 접속된다. 커패시터 전극 (31) 및 화소 전극 (27) 은 축적 커패시터를 구성한다.
도 6d 에 나타낸 TFT 패널에서, 소스 전극 (24), 드레인 전극 (25), 신호 라인 (12), 및 금속 단자 막 (34) 각각은, 하부 HMPM 막, 중간 Al 막, 및 상부 HMPM 막을 포함하는 3 층 구조를 가진다. 보호막 (38) 은 Al 막의 측벽들을 보호한다.
본 실시형태의 방법은, 대략 투명 절연 기판상에 게이트 전극 및 스캐닝 라인을 형성하는 단계 (단계 (a)), 그 위에 게이트 절연막, 소스/드레인 전극, 신호 라인 및 반도체 층을 형성하는 단계 (단계 (b)), 그 위에 패시베이션 층 및 컨택홀들을 형성하는 단계 (단계 (c)), 및 그 위에 화소 전극을 형성하는 단계 (단계 (d)) 를 포함한다. 단계 (b) 는 소스/드레인 전극 및 신호 라인이 HMPM 막, Al 막, 및 또 다른 HMPM 막을 포함하는 3 층 구조를 가지도록 형성되며, 보호 막은 Al 막의 측벽들에 형성되고, 반도체 층 및 채널을 형성하는 건식 에칭 이후에 챔버를 대기중에 노출시키지 않고 챔버를 진공배기하는 것으로 이루어진다.
특히, 200㎚ 두께의 Al 막과 100㎚ 두께의 HMPM 막을, 도 6a 에 나타낸 바와 같이, 스퍼터링에 의해 무알칼리 유리로 제조된 0.7㎜ 두께의 투명 절연 기판 (20) 위에 연속적으로 증착한 후, 포토리소그래픽 및 에칭 기술을 이용하여 패터닝하여 게이트 전극 (21), 스캐닝 라인 (도시되지 않음), 축적 커패시터의 커패시터 전극 (도시되지 않음), 차광층, 및 스캐닝 단자의 금속 단자 막 (33) 을 형성한다. 에칭 공정 뿐만 아니라 Al 막 및 HMPM 막의 재료들은 제 1 실시형태에서 설명한 것과 유사하다.
이후에, 질화 실리콘으로 제조된 400 ㎚ 두께의 게이트 절연막 (22), 200㎚ 두께의 a-Si 막 (28), 및 30 ㎚ 두께의 N+ 타입의 a-Si 막 (29) 을 플라즈마-증가형 CVD 기술을 이용하여 연속적으로 증착한다. 그 후, 도 b 에 나타낸 바와 같이, 50 nm 두께의 HMPM 막, 200㎚ 두께의 Al 막, 및 100㎚ 두께의 HMPM 막을 스퍼터링 기술을 이용하여 증착하고, 포토리소그래픽 및 에칭 기술을 이용하여 패터닝하여, 소스/드레인 전극 (24, 25), 신호 라인 (12), 신호 단자의 금속 단자막 (34), 및 a-Si 막 (28, 29) 을 포함하는 반도체 층 (23) 을 형성한다.
본 실시형태에 있어서, 도 7a 내지 도 7e 을 참조하여 설명한 바와 같이, 소스/드레인 전극 (24, 25) 및 반도체 층 (23) 은, 단일 단계로 구성된다.
도 7a 에 나타낸 바와 같이, 포토레지스트막은, HMPM 막 (1), 게이트 절연 막 (22) 을 오버레이하는 Al 막 (2), a-Si 막 (28), N+ 타입의 a-Si 막 (29) 을 포함하는 3 층 금속 구조 (4) 로 코팅하고, 이를 패터닝하여 포토레지스트 마스크 (51) 를 형성한다. 도 7a 로부터 알 수 있는 바와 같이, 포토레지스트 마스크 (51) 는 채널 영역에 대향하는 소스/드레인 전극 (24, 25) 의 부분들을 커버하는 부분들에서 더 큰 두께를 가지며, 채널 영역, 신호 라인들 및 금속 단자막으로부터 멀리 떨어져 있는 소스/드레인 전극들의 다른 부분들을 커버하는 다른 부분들에서 더 작은 두께를 가진다.
이후에, 제 1 실시형태와 유사하게, 도 7b 에 나타낸 바와 같이, HMPM 막 (3), Al 막 (2), 및 HMPM 막 (1) 을 포함하는 3 층 금속막 (4) 을 사이드 에칭 기술을 이용하여 습식 에칭 공정에 의해 에칭한다. 습식 에칭 이후에, 40 내지 50 ℃의 온수를 이용한 물 세정을 수행하여, Al 막 (2) 의 측벽들에 Al 산화막 또는 Al 수산화막으로 제조된 보호막 (38) 을 형성한다.
그 후, 도 7c 에 나타낸 바와 같이, 감소된 두께를 가지는 포토레지스트 마스크 (52) 에 비하여 더 큰 두께를 가지는 포토레지스트 마스크 (51) 의 부분들을 구성하면서, O2 플라즈마를 이용하여 애싱 처리를 수행하여, 더 작은 두께를 가지는 포토레지스트 마스크 (51) 의 부분들을 제거한다.
이후에, 애싱 처리시에 남겨진 포토레지스트 마스크 (52) 를, N-메틸-2-피롤리돈 (NMP) 을 이용하여 리플로우 처리함으로써, 소스/드레인 전극 (24, 25) 으로부터 노출되는 채널 영역을 커버하는 포토레지스트 마스크 (53) 와 동일하게 구성한다. 그 후, 마스크로서 포토레지스트 마스크 (53), 소스/드레인 전극, 신호 라인, 및 금속 단자 막을 이용하여, 도 7d 에 나타낸 바와 같이, N+ 타입의 a-Si 막 (29) 및 a-Si 막 (28) 을 에칭한다. 이 건식 에칭은 불소계 가스, 염소계 가스, 또는 불소계 가스, 염소계 가스를 포함하며 SF6, HCl, 및 He을 포함하는 혼합 가스를 이용하여 수행되거나, 또는 CHF3, O2 및 He 를 포함하는 혼합 가스 및 SF6, HCl 및 He 를 포함하는 혼합 가스를 이용하는 2 단계 에칭, 또는 CHF3, O2 , 및 He를 포함하는 혼합 가스 및 SF6, CHF3, 및 He를 포함하는 혼합 가스를 이용하는 2 단계 에칭에 의해 수행된다. 그러나, 염소계 가스만을 이용하는 것이 더 바람직하다. 에칭은 RIE 모드를 이용하여 수행된다. 건식 에칭 이후에, 챔버 전극들로부터 떨어져 기판을 유지하면서 챔버를 대기중에 노출시키지 않고 챔버를 진공배기하고, 플라즈마 처리를 O2, N2, H2, 또는 He 를 이용하여 수행한다.
그 후, 포토레지스트 마스크 (53) 를, 제 1 실시형태와 유사하게, 습식 박리 단계를 이용하여 빠르게 제거하고, 마스크로서 소스/드레인 전극 (24, 25) 을 이용하여 소스/드레인 전극 (24, 25) 사이의 N+ 형 a-Si 막 (29) 을 에칭한다. 따라서, 도 7e 에 나타낸 바와 같이, 소스/드레인 전극 (24, 25), 신호 라인 (12), 신호 라인의 금속 단자막 (34), 및 반도체 층 (23) 을 구성한다. N+ 타입의 a-Si 막 (29) 을 에칭, 그 에칭 이후에 진공배기, 플라즈마 처리에 의해 채널 영역을 구성하는 공정들은 제 1 실시형태에서 설명한 것과 유사하다. N+ 타입의 a-Si 막 (29) 의 에칭 이후의 물 세정은 제 1 실시형태와 유사하게 고속으로 수행된다. 상기 공정을 이용하여, Al 막을 에칭 가스의 플라즈마에 노출시키지 않고, 기판 등에 부착되는 불소 또는 염소 성분을 제거하여 Al 막의 부식을 방지할 수 있다.
제 2 실시형태에서, 채널 영역을 구성하는 건식 에칭은 마스크로서 소스/드레인 전극의 금속 막을 이용하여 수행된다. 신호 라인들의 금속막들에 습식 에칭 공정 및 온수를 이용한 물 세정 공정을 행한 후에, 채널 영역을 구성하시키기 위한 에칭을 마스크로서 도 7b 에 나타낸 포토레지스트 마스크를 이용하여 수행할 수도 있다. 이 경우, 도 7c 및 도 7d 가 채널 영역이 구성되는 구조를 나타내 지 않지만, 공정은 채널 영역 에칭 단계로부터 도 7c 에 나타낸 단계로 진행한다.
이후에, 질화실리콘으로 제조된 200㎚ 두께의 패시베이션 층 (26) 을 플라즈마-증가형 CVD 기술에 의해 증착하고, 이를 포토리소그래픽 및 에칭 기술을 이용하여 패터닝하여, 도 6c 에 나타낸 바와 같이 화소 컨택홀 (35) 및 단자 컨택홀 (36) 을 형성한다.
그 후, 스퍼터링에 의해 ITO 또는 IZO 로 제조된 50㎚ 두께의 투명 도전막을 증착하고, 포토리소그래픽 및 에칭 단계에 의해 화소 전극 (27) 및 패드 단자 (37) 를 형성하고, 270 ℃ 의 온도로 어닐링 단계를 수행하여 도 6d 에 나타낸 바와 같이 TFT 패널을 획득한다. 그 후, 제 1 실시형태와 유사하게 TFT 패널로부터 LCD 장치를 제조한다.
도 5 로 다시 참조하여, 도 5 에 나타낸 화소도 또한 본 발명의 제 3 실시형태에 따른 방법에 의해 제조되며, 이하에서는 상기 방법을 도 6a 내지 도 6d 및 도 8a 내지 도 8e 를 참조하여 설명한다. 도 8a 내지 도 8e 는 도 5 의 라인 A-A, 도 1 의 라인 B-B 및 C-C 에 대응하는 라인들에 따라 절단된 것이다. 본 실시형태에 의해 제조되는 LCD 장치는 역-스태거화된 채널 에칭 타입을 가지며 4 개의 마스크를 이용하여 제조되는 TFT 패널을 포함한다. 제 3 실시형태는, 단계 (b) 를 제외하고 제 2 실시형태와 유사하며, 제 3 실시형태에 의해 제조되는 LCD 장치는 제 2 실시형태에 의해 제조되는 장치와 유사하다.
제 3 실시형태의 방법은, 제 2 실시형태와 유사하게, 대략 투명 절연 기판에 게이트 전극 및 스캐닝 라인을 형성하는 단계 (단계 (a)), 그 위에 게이트 절연막, 소스/드레인 전극, 신호 라인, 및 반도체 층을 형성하는 단계 (단계 (b)), 그 위에 패시베이션 층 및 컨택홀을 형성하는 단계 (단계 (c)), 및 그 위에 화소 전극을 형성하는 단계 (단계 (d)) 를 포함한다. 단계 (b) 는, HMPM 막, Al 막, 및 또 다른 HMPM 막을 포함하는 3 층 구조를 가지도록 소스/드레인 전극 및 신호 라인을 형성하고, 보호막을 Al 막의 측벽들에 형성하고, 채널 영역들에서 반도체 층들을 구성하는 건식 에칭에 이어서 기판 (챔버) 등을 대기중에 노출시키지 않고 챔버를 진공배기하는 것으로 이루어 진다.
본 실시형태에서 단계 (b) 이외의 단계들은, 제 2 실시형태의 단계들과 유사하므로, 이하에서는 제 3 실시형태의 단계 (b) 만을 도 8a 내지 도 8e 를 참조하여 설명한다.
포토레지스트 막을 HMPM 막 (1), Al 막 (2), 및 HMPM 막 (3) 을 포함하는 3 층 금속 구조 (4) 에 코팅하여 형성하고, 이를 노광 및 현상 단계를 이용하여 패터닝하여, 계단 구조를 가지는 포토레지스트 마스크 (54) 를 형성한다. 노광 단계는 하프톤 마스크 또는 그레이톤 마스크를 이용하여, 도 8a 에 나타낸 바와 같이, 채널 영역들을 오버레이하는 위치들에서 더 작은 두께를 가지며, 소스/드레인 전극, 신호 라인, 및 금속 단자 막을 오버레잉하는 위치에서 더 큰 두께를 가지도록 포토레지스트 마스크 (54) 를 구성한다.
이후에, HMPM 막 (3), Al 막 (2), 및 HMPM 막 (1) 을 포함하는 3 층 금속 구조 (4) 를 에칭에 의해 포토레지스트 마스크 (54) 를 이용하여 패터닝하고, 마스크로서 포토레지스트 마스크 (54) 및 3 층 금속 구조 (4) 를 이용하여 N+ 타입의 a- Si 막 (29) 및 a-Si 막 (28) 을 도 8b 에 나타낸 바와 같이 에칭한다. 제 1 실시형태와 유사하게 사이드 에칭을 포함한 습식 에칭을 이용하여 3 층 금속 구조 (4) 를 에칭하며, 여기서 3 층 금속 구조의 에지 부분들은, 도 8b 에 나타낸 바와 같이, 포토레지스트 마스크 (54) 의 에지들로부터 후퇴된다. 습식 에칭 이후에, 40 내지 50 ℃의 온도의 온수를 이용하여 물 세정을 수행하여, Al 막 (2) 의 에지들에서 Al 산화물 또는 Al 수산화물로 제조된 보호막 (38) 을 형성한다. 반도체 층 (23) 을 제 2 실시형태와 유사하게 에칭하고, 기판 등을 대기중에 노출시키지 않고 챔버를 진공배기하고, 챔버 전극들로부터 기판을 분리하면서 O2, N2, H2 또는 He 가스를 이용하여 플라즈마-증가형 처리를 행한다.
그 후, 포토레지스트 마스크 (54) 의 부분들을 감소된 두께를 가지는 포토레지스트 마스크 (55) 로 구성하면서, 도 8c 에 나타낸 바와 같이, O2 플라즈마 처리를 이용하여 포토레지스트에 애싱 처리를 수행하여, 더 작은 두께를 가지는 포토레지스트 마스크 (54) 의 부분들을 제거한다. O2 플라즈마 처리는, 반도체 층 (23) 의 에칭 이후에 챔버를 대기중에 노출하지 않고 진공상태로 수행되는 것이 바람직하다. 한편, 챔버를 대기중에 노출하는 경우에는, 노출 이후에 신속한 물 세정이 수행되어야 한다.
그 후, 도 8d 에 나타낸 바와 같이, HMPM 막 (3), Al 막 (2), 및 HMPM 막 (1) 을 포함하는 3 층 금속 구조 (4) 를, 채널 영역들을 오버레이하는 위치들에서 에칭한 후, 채널 영역들의 하부의 N+ 타입의 a-Si 막 (29) 을 에칭한다. 3 층 금속 구조 (4) 를 제 1 실시형태와 유사하게 사이드 에칭을 포함하는 습식 에칭에 의해 에칭한다. 물 세정은 습식 에칭 이후에 40 내지 50 ℃ 의 온도로 수행되어, Al 막 (2) 의 측벽들에 Al 산화막 또는 Al 수산화막으로 제조되는 보호막 (38) 을 형성한다. 채널 영역에서의 N+ 타입의 a-Si 막 (29) 의 에칭, 에칭 이후의 진공배기, 및 후속 플라즈마 처리는 제 1 실시형태의 것과 유사하다.
이후에, 포토레지스트 마스크 (55) 를 습식 박리 단계에 의해 빠르게 제거하여, 도 8e 에 나타낸 바와 같이 소스/드레인 전극 (24, 25), 신호 라인 (12), 신호 단자의 금속 단자막 (34) 및 반도체 층 (23) 을 획득한다. 후속 단계들은 제 2 실시형태와 유사하게, 패시베이션 층, 컨택홀 및 전극을 형성하는 단계를 포함한다. 3 층 금속 구조의 에지들은 반도체 층 (23) 의 에지들과 정렬되지 않으므로, 도 8c 내지 도 8e 로부터 알 수 있는 바와 같이, 본 실시형태의 계단식 구조를 구성한다.
상술한 바와 같이, 본 발명의 방법들을 이용하여, Al 막을 에칭 가스의 플라즈마에 노출하지 않고, 기판 (TFT 패널) 등에 부착되는 불소 및 염소 성분을 제거하여, Al 의 부식을 방지할 수 있다.
상기 실시형태들에서는, 채널 영역들을 오버레이하는 3 층 금속 구조의 부분들을 습식 에칭한 후, 온수 세정을 수행하여 세정 단계 동안에 보호 막을 형성한다. 그러나, 포토레지스트 마스크의 박리 단계 이후에 물 세정하는 동안에 온수 세정을 수행할 수도 있다. 이 경우에, 채널 영역들을 구성하는 건식 에칭은 마스크로서 소스/드레인 전극들을 이용하여 수행되어야 한다.
도 9 를 참조하여, 본 발명의 제 4 실시형태에 따른 방법에 의해 제조되는 TFT 패널의 화소를 나타낸다. 본 실시형태의 방법을 도 8a 내지 도 8e 와 유사한 화소를 나타내는, 도 10a 내지 도 10e 를 참조하여 설명한다. 본 실시형태의 방법에 의해 제조되는 TFT 패널은 역-스태거화된 채널 보호 타입이며, 5 개의 마스크를 이용하여 제조된다.
도 9 및 도 10e 에 나타낸 바와 같이, TFT 패널은 투명 절연 기판 (20) 을 포함하며, 여기서 게이트 전극 (21), 그 게이트 전극 (21) 에 접속되는 스캐닝 라인 (11), 전단의 로 (row) 의 스캐닝 라인과 대향하는 커패시터 전극 (31), 차광층, 및 스캐닝 단자 (14) 의 금속 단자 막 (33) 이 형성된다. 게이트 절연막 (22) 을 게이트 전극 (21) 에 제공하고, 반도체 층 (23) 및 채널 보호막 (61) 을 게이트 전극 (21) 에 대향하도록 게이트 절연막 (22) 에 형성한다. 소스/드레인 전극들 (24, 25) 은, 수평 방향으로 서로 대향하도록 반도체 층 (23) 을 오버레이한다. 채널 보호막 (61) 은 제 3 실시형태의 특징이다.
패시베이션 층 (26) 은 소스/드레인 전극 (24, 25), 게이트 절연막 (22) 상의 드레인 전극 (25) 에 접속되는 신호 라인 (12), 및 신호 단자 (15) 의 금속 단자 막 (34) 을 커버한다. 패시베이션 층 (26) 은 화소 컨택홀 (35) 및 단자 컨택홀 (36) 을 수용하며, 화소 전극 (27) 및 패드 전극 (37) 은 각각 소스 전극 (24) 및 금속 단자 막 (33) 에 접속된다. 커패시터 전극 (31) 및 화소 전극 (27) 은 축전 커패시터를 구성한다.
도 10e 에 나타낸 바와 같이, 소스/드레인 전극 (24, 25), 신호 라인 (12), 신호 단자의 금속 단자 막 (34) 은, HMPM 막, Al 막, 및 또 다른 HMPM 막을 포함하는 3 층 금속 구조를 가진다. 보호 막 (38) 은 Al 막의 측벽들에 형성된다.
본 실시형태의 방법은, 투명 절연 기판에 게이트 전극 및 스캐닝 라인을 형성하는 단계 (단계 (a)), 게이트 절연막, a-Si 막, 채널 보호 막을 형성하는 단계 (단계 (b)), 소스/드레인 전극, 신호 라인, 및 반도체 층을 형성하는 단계 (단계 (c)), 패시베이션 층 및 컨택홀을 형성하는 단계 (단계 (d)), 및 화소 전극들을 형성하는 단계 (단계 (e)) 를 포함한다. 소스/드레인 전극 및 신호 라인은, HMPM 막, Al 막, 또 다른 HMPM 막을 포함하는 3 층 금속 구조를 가지며, 보호 막은 Al 막의 측벽들에 형성된다. 건식 에칭 이후에 챔버의 진공배기를 수행하여, 기판 등을 대기중에 노출시키지 않고 반도체 층 및 채널 영역을 형성한다.
무알칼리 유리로 제조된 0.7 ㎜ 두께의 투명 절연 기판위에 스퍼터링에 의해 200㎚ 두께의 Al 막 및 100㎚ 두께의 HMPM 막을 증착하고, 포토리소그래픽 및 에칭 단계에 의해, 도 10a 에 나타낸 바와 같이, 게이트 전극 (21), 스캐닝 라인 (도시되지 않음), 커패시터 전극 (도시되지 않음), 차광층 (도시되지 않음), 그 스캐닝 단자의 금속 단자막 (33) 을 형성한다. 3 층 구조 및 이것의 에칭 공정들은 제 1 실시형태의 것과 유사하다.
이후에, 질화실리콘으로 제조된 400㎚ 두께의 게이트 절연 막 (22), 80 ㎚ 두께의 a-Si 막 (28), 100 nm 두께의 질화실리콘 막을 플라즈마-증가형 CVD 기술을 이용하여 연속적으로 증착하고, 포토리소그래픽 및 에칭 단계에 의해, 도 10b 에 나타낸 바와 같이, 게이트 전극 (21) 에 대향하도록 a-Si 막 (28) 에 배치되는 질 화실리콘으로 제조된 채널 보호 막 (61) 을 구성한다.
그 후, 30 ㎚ 두께의 인-도핑된 N+ 타입의 a-Si 막 (29) 을, 플라즈마-증가형 CVD 기술을 이용하여 형성하고, 50㎚ 두께의 HMPM 막, 200㎚ 두께의 Al 막 및 100㎚ 두께의 HMPM 막을 스퍼터링에 의해 연속적으로 증착한다. 그 후, 이러한 금속막 및 a-Si 막 (29, 28) 을 포토리소그래픽 및 에칭 기술을 이용하여 패터닝하여, 소스/드레인 전극 (24, 25), 신호 라인 (12), 그 신호 단자의 금속 단자 막 (34), 및 반도체 층 (23) 을 형성한다. 이 에칭은 포토레지스트 마스크를 이용하여 HMPM 막, Al 막, HMPM 막을 포함하는 3 층 금속 구조를 에칭하는 단계, 및 마스크로서 3 층 금속 구조를 이용하여 N+ 타입의 a-Si 막 (29) 및 a-Si 막 (28) 을 포함하는 반도체 층 (23) 을 에칭하는 단계를 포함한다. 채널 보호막 (61) 은 건식 에칭시에 a-Si 막 (28) 의 채널 영역을 에칭되지 않게 남겨두는 에칭 정지층 로서 기능한다.
신호 라인의 3 층 금속 구조의 에칭은, 사이드 에칭을 포함하는 습식 에칭을 이용한 후, 40 내지 50 ℃ 의 온도의 온수를 이용하는 물 세정 단계를 이용한다. 반도체 층 (23) 의 에칭은 제 2 실시형태의 것과 유사하며, 기판 등을 대기중에 노출하지 않고 챔버를 진공배기한 후, O2, N2, H2, 또는 He 가스를 이용한 플라즈마 처리 단계에 의해 수행된다. 반도체 층 (23) 의 에칭은 채널 영역에서 N+ 타입의 a-Si 막 (29) 의 부분들을 에칭한다. 그 후, 에칭 이후에 포토레지스트 마스크를 박리에 의해 빠르게 제거한다.
상술한 바와 같이, 상기 실시형태를 이용하여, Al 막을 에칭 가스의 플라즈마에 노출하지 않고, 기판 등에 부착되는 불소 및 염소 성분을 제거하여, Al 부식을 방지할 수 있다.
상기 실시형태들에서, 3 층 금속 구조의 습식 에칭 이후의 세정 단계 동안에 온수 세정을 수행하여 보호막을 형성한다. 그러나, 온수 세정은 포토레지스트 마스크를 박리하는 단계 이후에 물 세정 동안에 수행될 수도 있다. 이 경우, 채널 영역들의 건식 에칭은 마스크로서 소스/드레인 전극을 이용하여 수행되어야 한다.
이후에, 질화실리콘으로 제조된 200㎚ 두께의 패시베이션 층을 플라즈마-증가형 CVD 기술에 의해 증착하고, 이를 포토리소그래픽 및 에칭 기술을 이용하여 패터닝하여, 도 10d 에 나타난 바와 같이 화소 컨택홀 (35) 및 단자 컨택홀 (36) 을 형성한다.
그 후, ITO 또는 IZO 로 제조된 50 ㎚ 두께의 투명 도전막을 스퍼터링하고, 포토리소그래픽 및 에칭 단계에 의해 화소 전극 (27) 및 패드 전극 (37) 을 형성하고, 270 ℃의 온도로 어닐링 단계를 수행하여 도 10e 에 나타낸 바와 같이 TFT 패널을 획득한다. 그 후, LCD 장치를 제 1 실시형태와 유사하게 TFT 패널로부터 제조한다. 그 후, LCD 장치를 제 1 실시형태와 유사하게 TFT 패널을 이용하여 제조한다.
본 발명의 이점을 보증하는 실험들을 수행하였다. 제 1 실험들은, 각각 에칭 동안에 Al 막상에 보호막을 가지거나 또는 그 보호막을 가지지 않을 뿐만 아 니라 채널 영역에서 N+ 타입의 a-Si 막의 에칭동안에 포토레지스트 마스크를 가지거나 그 마스크를 가지지 않은 제 1 실시형태의 일례들에 대하여 수행하였다. Al 막에 발생되는 Al 부식의 발생 유무에 대하여 그 일례들을 관찰하였다. 수행되는 건식 에칭들은, Cl2 및 O2 의 혼합 가스를 이용한 에칭, CH3, He, 및 O2 의 혼합 가스를 이용한 제 1 에칭 및 SF6, HCl, 및 He의 혼합 가스를 이용한 제 2 에칭을 포함하는 2 단계 에칭, 그리고 CHF3, He, O2 의 혼합 가스를 이용하는 제 1 에칭 및 SF6, CHF3, 및 He 를 이용하는 제 2 에칭을 포함하는 또 다른 2 단계 에칭을 포함한다.
표 1 은 포토레지스트 막과 보호막의 유무와 Al 막에서 관찰되는 Al 부식의 정도 사이의 관계를 나타내는, 제 1 실시형태들의 결과를 나타낸다.
Figure 112003043100285-pat00001
표 1 에서, 후속하는 표 2 및 3 에서도, XX 는 관찰된 부식의 정도가 높음을 나타내고, X 는 관찰된 부식의 정도가 중간임을 나타내고, △ 는 관찰된 부식의 정도가 낮음을 나타내고, 그리고
Figure 112003043100285-pat00002
는 관찰된 부식이 없음을 나타낸다.
진공배기 및 후속의 O2 플라즈마 처리를 건식 에칭 이후에 수행하지 않았다. 건식 에칭된 TFT 패널을 가져온 후 대기중에 1 시간 동안 노출완료시에 광학 현미경을 이용하여 Al 부식을 관찰하였다.
제 2 실험들은, 제 1 실시형태의 샘플들을 건식 에칭 이후에 진공배기 및 O2 플라즈마 처리를 하여, 신호 라인들의 Al 부식에 대하여 관찰하는 것으로 하였다. 표 2 는 진공배기 및 O2 플라즈마 처리의 시간 길이와 관찰된 Al 부식의 정도 사이의 관계를 나타내는, 제 2 실시형태들의 결과를 나타낸다.
Figure 112003043100285-pat00003
CHF3, He, 및 O2 의 혼합 가스를 이용하는 제 1 에칭 및 SF6, HCl, 및 He 의 혼합 가스를 이용하는 제 2 에칭을 포함하는 2 단계 에칭을 이용하는 건식 에칭 이후에 포토레지스트 마스크 및 보호막이 제공되지 않는 경우에 대하여 제 2 실험들을 수행하였다. 건식 에칭되는 TFT 패널을 가져온 후 대기중에 1 시간동안 노출완료시에 광학 현미경을 이용하여 Al 부식을 관찰하였다.
제 3 실험들은, 제 1 실험들의 건식 에칭과 유사한 건식 에칭 이후에 제 1 실시형태의 샘플들을 대기중에 노출하였고, 여기서는, 포토레지스트 마스크를 제거하기 위한 세정 이전에, 대기중에 노출하는 시간 길이와 관찰된 Al 부식 사이의 관계를 나타낸다. 제 3 실험에서는, CH3, He, 및 O2 의 혼합 가스를 이용한 제 1 에칭 및 SF6, HCl, 및 He 의 혼합 가스를 이용한 제 2 에칭을 포함하는 2 단계 에칭 동안에, 보호막을 Al 막의 측벽들에 제공하지 않으며, 건식 에칭 이후에 진공배기 및 O2 처리를 수행하지 않았다. 물 세정 단계를 이용하여 포토레지스트 마스크를 습식 박리한 이후에 광학 현미경을 이용하여 이들 샘플들을 관찰하였다. 표 3 은 대기중에 노출되는 시간 길이와 관찰되는 Al 부식 정도 사이의 관계를 나타내는, 제 3 실험들의 결과를 나타낸다.
Figure 112003043100285-pat00004
실험들에 의해 Cl2 및 HCl 과 같은 염소계 가스는, CHF3 와 같은 불소계 가스보다 Al 부식을 더 용이하게 발생시킬 수 있고, Al 부식은 염소계 가스를 이용하지 않고도 발생된다는 점이 실험들에 의해 발견되었다. 또한, 포토레지스트 마스크를 이용하는 건식 에칭 및/또는 Al 막의 측벽들을 커버하는 보호막에 의한 보호에 의해 Al 부식을 효과적으로 방지한다는 점과, 포토레지스트 마스크 및 보호막 에 의해 관찰된 Al 부식을 실질적으로 완전히 억제한다는 점을 발견하였다. 또한, 포토레지스트 마스크를 제거하기 위해 세정하기 이전에 대기중에 노출하는 시간 길이를 더 짧게 할 뿐만 아니라 진공배기 및 O2 플라즈마 처리의 시간 길이를 더 길게 하여, 더 높게 Al 부식을 방지할 수 있다.
따라서, Al 막의 측벽들을 에칭 가스의 플라즈마에 노출하지 않고, 기판 등에 남아 있는 염소 성분 및 불소 성분을 제거하거나 또는 치환하는 것이 중요하다. 이 방법들을 결합함으로써, Al 부식의 방지를 더욱 개선시킬 수 있다.
상기 실시형태들에서는, 본 발명을 TN (twisted nematic) 모드 액정의 LCD 장치에 적용하지만, 본 발명을 IPS (in-plane switching) 모드 액정의 LCD 장치에 적용할 수도 있다. 이는 화소 전극이 일반적으로 IPS-모드 LCD 장치의 TFT 패널에서 금속 막으로 제조되더라도, 패시베이션 층상의 투명 도전막이, TFT 패널내의 보호 트랜지스터들의 게이트 층과 드레인 층 사이의 층 교환 뿐만 아니라 단자들의 패드 전극들과 공통 라인들을 결합하는데 사용되므로, 제조 공정이 TN 모드 LCD 장치 및 IPS 모드 LCD 장치에 공통적이기 때문이다. 또한, IPS 모드 LCD 장치의 패시베이션 층에 투명 도체 막을 형성하고, 화소 전극들 및 공통 전극을 구성하여, 유효 화소 영역 비율을 개선시키는 기술이 존재하므로, 본 발명을 IPS 모드 LCD 장치에 적용할 수 있다.
상기 실시형태들에서, Al 보호막을 온수 세정에 의해 구현하였지만, 이 기술이 제조 단계들의 개수를 증가시키더라도, 산소 또는 질소를 이용하는 플라즈마 처리를 Al 산화막 또는 질화막을 형성하는데 사용할 수도 있다. 이 기술에서, 플라즈마 처리를 등방성 플라즈마-증가형 모드로 하여, 수평 방향으로 측정되는 두께가 약 100㎚ 이상인 보호 막을 형성한다. 100㎚ 아래의 두께를 가지는 보호막은, 건식 에칭 동안에 보호 막의 결함 부분을 통하여 에칭 가스가 침입하므로, Al 부식을 야기할 수 있다.
상기 실시형태들에서, 신호 라인들이 HMPM 막, Al 막, 및 HMPM 막을 포함하는 3 층 금속 구조를 가지지만, 본 발명을 HMPM 막 및 Al 막을 포함하는 2 층 금속 구조를 포함하는 임의의 다층 금속 구조에 적용할 수도 있다. 2 층 금속 구조의 경우, TFT 패널은 화소 전극이 신호 라인들 하부에 배치되는 구조를 가져야 한다. 상기 실시형태에서 N+ 타입의 a-Si 막을 포함하는 a-Si 막들을 폴리실리콘 막으로 대체할 수도 있다.
상기 실시형태들을 단지 예를 들어 설명하므로, 본 발명은 상기 실시형태들로 한정되지 않으며, 당업자는 본 발명의 범위를 벗어나지 않고 본 발명을 다양하게 변경 또는 변형시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 의하면, 신호선이나 소스/드레인 전극을 형성한 후, 신호선이나 소스/드레인 전극의 측부에 노출한 Al 막의 측면을 Al 의 산화막이나 수산화막으로 이루어지는 보호막에 의해 보호하기 때문에, 그 후의 반도체층의 에칭이나 채널 에칭시에 염소계 가스 또는 불소계 가스에 기인하는 Al 막의 부식을 억제할 수 있다. 또한, 신호선이나 소스/드레인 전극의 금속막이 에 칭 마스크인 포토레지스트로부터 후퇴하기 때문에, 반도체층의 에칭이나 채널 에칭시에 염소계 가스 또는 불소계 가스의 플라즈마에 노출되기 어렵게 되어, Al 막의 부식을 억제할 수 있다.

Claims (12)

  1. 반도체 층, 및 HMPM (high-melting-point metal) 막과 상기 HMPM 막보다 낮은 저항률을 가지는 제 1 금속 막을 포함하는 다층 금속 막을 연속적으로 형성하여 기판을 오버레이하는 단계;
    상기 다층 금속 막상에 포토레지스트 마스크를 형성하는 단계;
    다층 금속 패턴을 형성하도록 상기 포토레지스트 마스크를 이용하여 상기 다층 금속막을 패터닝하는 단계로서, 상기 다층 금속 패턴의 에지들을 상기 포토레지스트 마스크의 라인 패턴들의 에지들로부터 후퇴시키도록 사이드 에칭하는 단계를 포함하는, 다층 금속막의 패터닝 단계;
    상기 제 1 금속막의 노출 부분들에 보호막을 형성하는 단계;
    상기 포토레지스트 마스크를 에칭 마스크로서 이용하여 상기 반도체 층의 적어도 일부를 건식 에칭하는 단계; 및
    상기 포토레지스트 마스크를 제거하는 단계를 포함하는, 액정 디스플레이 (LCD) 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 패터닝 단계는 습식 에칭을 포함하며, 상기 보호막 형성 단계는 상기 습식 에칭 이후에 온수 세정하는 것을 포함하는, 액정 디스플레이 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 건식 에칭 단계는 불소계 가스를 이용하는, 액정 디스플레이 장치의 제조 방법.
  4. 반도체 층, 및 HMPM (high-melting-point metal) 막과 상기 HMPM 막보다 낮은 저항률을 가지는 제 1 금속 막을 포함하는 다층 금속 막을 연속적으로 형성하여 기판을 오버레이하는 단계;
    상기 다층 금속 막상에 포토레지스트 마스크를 형성하는 단계;
    상기 포토레지스트 마스크를 이용하여 상기 다층 금속막을 패터닝하여 다층 금속 패턴을 형성하는 단계로서, 상기 패터닝은 상기 다층 금속 패턴의 에지들을 상기 포토레지스트 마스크의 라인 패턴들의 에지들로부터 후퇴시키도록 사이드 에칭하는 단계를 포함하는, 다층 금속 패턴의 형성 단계;
    상기 포토레지스트 마스크를 제거하는 단계;
    상기 제 1 금속 막의 노출된 부분들에 보호막을 형성하는 단계; 및
    상기 다층 금속 패턴을 에칭 마스크로서 이용하여 상기 반도체 층의 적어도 일부를 건식 에칭하는 단계를 포함하는, 액정 디스플레이 장치의 제조 방법.
  5. 제 4 항에 있어서,
    상기 포토레지스트 마스크 제거 단계는 습식 박리 단계를 포함하며, 상기 보 호막 형성 단계는 상기 웨트 박리 단계 이후에 온수 세정하는 단계를 포함하는, 액정 디스플레이 장치의 제조 방법.
  6. 제 4 항에 있어서,
    상기 건식 에칭 단계는 불소계 가스를 이용하는, 액정 디스플레이 장치의 제조 방법.
  7. 반도체 층, 및 HMPM (high-melting-point metal) 막과 상기 HMPM 막보다 낮은 저항률을 가지는 제 1 금속 막을 포함하는 다층 금속 막을 연속적으로 형성하여 기판을 오버레이하는 단계;
    상기 다층 금속 막상에 포토레지스트 마스크를 형성하는 단계;
    상기 포토레지스트 마스크를 이용하여 상기 다층 금속막을 패터닝하여 다층 금속 패턴을 형성하는 단계;
    상기 포토레지스트 마스크 및/또는 상기 다층 금속 패턴을 에칭 마스크로서 이용하여 상기 반도체 층의 적어도 일부를 건식 에칭하는 단계; 및
    상기 건식 에칭 단계의 완료시에 챔버를 진공배기하여, 상기 챔버에서 상기 다층 금속 패턴을 포함하는 상기 기판으로부터 상기 건식 에칭 단계에서 사용되는 에칭 가스를 제거하는 단계를 포함하는, 액정 디스플레이 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 진공배기 단계는 상기 기판이 챔버 전극들로부터 이격되어 실행되는, 액정 디스플레이 장치의 제조 방법.
  9. 제 7 항에 있어서,
    상기 진공배기 단계는 120 초 이상 동안 실행되는, 액정 디스플레이 장치의 제조 방법.
  10. 제 7 항에 있어서,
    O2, N2, H2, 또는 He 가스를 이용하여 상기 다층 금속 패턴을 플라즈마 처리하는 단계를 더 포함하는, 액정 디스플레이 장치의 제조 방법.
  11. 반도체 층, 및 HMPM (high-melting-point metal) 막과 상기 HMPM 막보다 낮은 저항률을 가지는 제 1 금속 막을 포함하는 다층 금속 막을 연속적으로 형성하여 기판을 오버레이하는 단계;
    상기 다층 금속 막상에 포토레지스트 마스크를 형성하는 단계;
    상기 포토레지스트 마스크를 이용하여 상기 다층 금속막을 패터닝하여 다층 금속 패턴을 형성하는 단계;
    상기 포토레지스트 마스크를 에칭 마스크로서 이용하여 상기 반도체 층의 적어도 일부를 건식 에칭하는 단계; 및
    상기 건식 에칭 단계의 완료 이후, 10 분 이내에, 습식 박리 공정을 이용하여 상기 포토레지스트 마스크를 제거하는 동시에 상기 다층 금속 패턴을 포함하는 상기 기판을 세정하는 단계를 포함하는, 액정 디스플레이 장치의 제조 방법.
  12. 반도체 층, 및 HMPM (high-melting-point metal) 막과 상기 HMPM 막보다 낮은 저항률을 가지는 제 1 금속 막을 포함하는 다층 금속 막을 연속적으로 형성하여 기판을 오버라이하는 단계;
    상기 다층 금속 막상에 포토레지스트 마스크를 형성하는 단계;
    상기 포토레지스트 마스크를 이용하여 상기 다층 금속막을 패터닝하여 다층 금속 패턴을 형성하는 단계;
    상기 포토레지스트 마스크를 제거하는 단계;
    상기 다층 금속 패턴을 에칭 마스크로서 이용하여 상기 반도체 층의 적어도 일부를 건식 에칭하는 단계; 및
    상기 건식 에칭 단계의 완료 이후, 10 분 이내에, 상기 다층 금속 패턴을 포함하는 상기 기판을 물 세정하는 단계를 포함하는, 액정 디스플레이 장치의 제조 방법.
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