KR100562214B1 - 기판의얕은트렌치절연구조및그형성방법 - Google Patents

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Abstract

집적회로 디바이스에서 핫 캐리어 신뢰성 관련 문제를 감소시키는 방법이 개시되었다. 본 방법은 포토레지스트 플러그로 트렌치를 충전시키고 상기 디바이스와 통합된 채널의 깊이 아래인 높이까지 포토레지스트 플러그 부분을 제거함으로써 상기 디바이스와 통합된 얕은 트렌치 절연 구조체를 형성하는 것을 포함한다. 포토레지스트 플러그 아래의 트렌치 내부에 배치된 질화물 라이너는 그 후 포토레지스트 물질의 높이와 실질적으로 동일한 높이까지 리세싱되며 그 후 제거된다. 본 방법은 또한 트렌치 내부에 산화물 충전재의 증착을 포함하며, 이렇게 하여 리세싱된 질화물 라이너를 인캡슐레이팅 한다.

Description

기판의 얕은 트렌치 절연 구조 및 그 형성 방법{RECESSED SHALLOW TRENCH ISOLATION STRUCTURE NITRIDE LINER AND METHOD FOR MAKING SAME}
본 발명은 반도체 디바이스의 제조에 관한 것이다. 더욱 상세히는, 동적 임의 접근 메모리(DRAM)의 어레이 영역에 높은 보유시간을 유지하면서 DRAM의 지지회로에서의 핫 캐리어 신뢰도 문제를 유익하게 감소시키는 얕은 트렌치 절연 구조의 제조에 관한 것이다.
동적 임의 접근 메모리는 공지되어 있다. 일반적으로 말해서, 동적 임의 접근 메모리는 전형적으로 트랜지스터 및 커패시터를 갖는 어레이 영역을 포함한다. 커패시터는 DRAM과 결합된 적절한 지지회로에 의해 액세스될 수 있는 전하를 저장하도록 구성된다. 전형적으로, DRAM의 어레이 회로 및 지지회로는 집적회로(IC)의 상이한 영역에 위치된다. 트랜지스터가 DRAM의 어레이 영역 및 지지회로 영역에 있을지라도, N-FETs(N-채널 전계 효과 트랜지스터)는 전형적으로 어레이 영역에 이용되며, P-FETs(P-채널 전계 효과 트랜지스터)는 일반적으로 지지회로 영역에 이용된다.
트랜지스터는 일반적으로 집적회로 다이의 기판에 생성되는 웰에 구현될 수 있다. 이들 웰은 몇몇 회로에서 얕은 트렌치 절연 구조에 의해 절연된다. 설명을 용이하게 하기 위해, 도 1은 실리콘 기판(102)에 생성된 얕은 트렌치 절연 구조(100)를 나타낸다. 실리콘 기판(102)의 표면(110) 위에, 패드 산화물층(106)이 증착된다. 패드 산화물층(106) 위에 패드 질화물층(108)이 배치된다. 패드 산화물층(106) 및 패드 질화물층(108)이 실리콘 기판(102)의 표면(110) 위에 증착된 후, 포토레지스트 층(도시되지 않음)이 트렌치(104)의 에칭을 용이하게 하기 위해 패드 질화물층(108) 위에 형성된다. 에천트는 패드 질화물층(108)과 패드 산화물층(106)을 에칭한 후 실리콘 기판(102) 내부를 에칭한다. 트렌치가 에칭되는 깊이는 특정 DRAM 설계에 따라 변동하지만, 트렌치 깊이는 통상적으로 실리콘 표면 아래의 약 2000 내지 3000 옹스트롬이다. 그 후, 활성 영역 산화물 층(112)은 트렌치(104)의 수직 표면에 형성된다. 활성 영역 산화물 층(112)의 형성 후, 질화물 라이너(114)는 패드 질화물층(108) 위에 그리고 트렌치(104)에 컨포멀하게 증착된다.
도 2에서, 전형적으로 테트라에틸오르토실리케이트(TEOS)를 포함하는 산화물 충전재(202)는 트렌치(104)에 증착되어 평탄화됨으로써 산화물 충전재(202)의 최상부면은 질화물 라이너(114)의 최상부면과 실질적으로 평탄하게 놓인다. 그 후, 패드 질화물층(108) 위에 놓인 질화물 라이너(114)의 부분과 패드 질화물층(108)은 벗겨진다.
두꺼운 패드 질화물층(108)을 완전히 벗겨내기 위해, 질화물 라이너(114)의 나머지 부분에 대한 과도한 에칭이 발생할 수 있고, 이것은 질화물 라이너(114)의 나머지 부분이 트렌치(104)의 내부에서 리세싱되어지게 한다. 리세싱된 질화물 라이너(114)는 도 3에 도시되어 있는데, 질화물 라이너(114)의 최상부 표면이 트렌치(104) 내부에 있도록 패드 질화물층(108)이 벗겨지고 질화물 라이너(114)가 리세싱되어 있다. 결과적으로, 질화물 라이너(114)의 리세스는 도시된 바와 같은 디보트 영역(302)을 생성한다. 한 예에서 이러한 과도한 에칭은 질화물 라이너(114)가 리세싱되어지게 할 수 있으므로 디보트 영역(302)은 약 200 옹스트롬의 깊이를 갖는다.
그 후, 후속하는 게이트 형성 프로세스가 수행되며 여기서, 산화물 충전재(202)를 평탄화한 후, 게이트 산화물(304) 및 게이트 폴리실리콘(306)은 도 3b에 도시된 바와 같이 트랜지스터 게이트를 형성하도록 증착된다. 당업계에서 공지된 바와 같이, 게이트 폴리실리콘 물질의 일부는 디보트 영역(302)에 증착되어지고, 이렇게 하여 STI에 의해 절연된 실리콘 부분 주위를 둘러싼다.
패드 질화물층(108)을 벗겨내기 위해 이용된 에칭 프로세스에 의해 생성된 디보트 영역(302)(도 3a에 302로 도시된)의 깊이를 제어하는 것은 곤란하다. 게이트 폴리실리콘이 후속하여 상기 디보트 영역에 증착되기 때문에, 디보트 영역(302)의 가변 깊이는 상기 게이트 주위를 둘러싸는 폴리실리콘 양이 가변량이 되게 한다. 이것은 형성되어야 할 게이트의 임계전압의 제어에 영향을 미치며, 이렇게 하여 트랜지스터(예로서, DRAM 어레이 영역의 N-FET 트랜지스터)의 성능을 저하시킨다.
도 1 내지 3에 도시되지 않았을 지라도, 얕은 트렌치 절연 구조(100)는 전형적으로 DRAM의 어레이 영역에 위치된 커패시터 옆에 배치된다. 이 커패시터는 전형적으로 약 5000 나노미터(nm) 이상의 깊이로 기판 표면 아래로 뻗는다. 이 커패시터는 전형적으로 기판 표면 아래의 약 1500 나노미터의 깊이까지 뻗는 칼라(collar) 산화물로서도 공지된 절연 산화물 영역을 포함한다. STI 최하부 표면의 부분은 칼라 산화물과 병치된다. 산화물 충전재(202)의 증착에 뒤이어, 예로서 얕은 트렌치 TEOS 충전 고밀화와 같은 후속하는 고온 프로세스 단계가 이용될 수 있다. 질화물 라이너(114)의 존재는 이러한 고온 프로세스 단계 동안 커패시터의 칼라 산화물의 원치 않는 산화를 방지하는 데 도움을 준다. 당업계에서 공지된 바와 같이, 이러한 원치 않는 산화는 실리콘에서 변위를 일으키며, 그 결과 보유 시간 즉, 전하를 유지하기 위한 어레이 영역에서의 커패시터의 성능에 영향을 미친다.
그러나, 트랜지스터 채널에 대한 질화물 라이너(114)의 근접은 지지회로에서 P-FET 트랜지스터에 대한 핫 캐리어 신뢰도 문제를 유익하지 못하게 악화시킨다. 핫 캐리어 신뢰도 문제는 질화물 라이너(114)가 얕은 트렌치 절연 구조 근처에 위치된 P-FET 채널을 횡단해야 할 전하를 포획 또는 수집한 경우 야기된다. 이러한 포획 또는 수집은 질화물 라이너(114)의 부분이 도 3에 도시된 바와 같이 P-FET 채널 깊이(DC) 아래로 놓일 때 발생할 수 있다. 예로서, 리세싱된 질화물 라이너는 도 3a에서 약 800 옹스트롬만큼 P-FET 채널고 중첩된다. 당업자에 의해 알 수 있는 바와 같이, 핫 캐리어 신뢰도 문제는 P-FET 트랜지스터의 파워 소비 문제를 증가시키며, 몇몇 경우엔 회로에 대한 부정확한 타이밍이 되게 할 수 있다.
따라서 본 발명은, DRAM의 어레이 영역에서 높은 보유시간을 유지하면서 DRAM의 지지회로 영역에서의 핫 캐리어 신뢰도 문제를 유익하게 감소시키는 개선된 얕은 트렌치 절연 구조 및 기판의 집적회로 디바이스에서 핫 캐리어 신뢰도 문제를 개선하는 방법을 제공하는 것을 목적으로 한다.
본 발명은 기판상의 집적회로의 얕은 트렌치 절연 구조에 관한 것이다. 얕은 트렌치 절연 구조는 기판의 트렌치와, 트렌치 내부에 리세싱된 질화물 라이너를 포함한다. 질화물 라이너는 질화물 라이너의 최상부 부분이 얕은 트렌치 절연 구조 옆의 웰에 배치된 P-FET 트랜지스터의 폭을 나타내는 P-FET 채널의 깊이 아래에 있다.
본 발명은 또한 기판상의 집적회로 디바이스에서의 핫 캐리어 신뢰도 문제를 감소시키는 방법에 관한 것이다. 본 방법과 관련하여, 상기 디바이스는 기판에 트렌치를 갖는 얕은 트렌치 절연 구조와 채널을 포함한다. 또한 트렌치는 트렌치 내부에서 산화물층 위에 놓이는 질화물 라이너를 갖는다. 본 방법은 트렌치에서 질화물 라이너 위에 포토레지스트 물질층을 증착하는 단계와, 포토레지스트 물질을 채널 깊이 아래로 리세싱하는 단계를 포함한다. 본 방법은 또한 질화물 라이너를 레지스트 층과 실질적으로 동일한 높이로 에칭한 후 나머지 포토레지스트 물질을 제거하는 단계를 포함한다. 또한, 산화물 충전재는 질화물 라이너를 인캡슐레이팅하는 트렌치 내부에서 증착된다.
본 발명의 이러한 특징 및 기타 특징은 첨부도면과 함께 본 발명의 상세한 설명에서 더욱 상세히 설명된다.
본 발명은 마찬가지의 부재번호가 동일 구성 요소를 나타내는 첨부도면과 연결 지어 다음의 상세한 설명으로 용이하게 이해될 것이다.
이제 본 발명은 첨부도면에 도시된 바와 같은 실시예를 참조하여 상세히 설명된다. 다음 설명에서, 본 발명의 완전한 이해를 제공하기 위해 여러 특정 상세사항이 설명된다. 그러나 당업자에게는 이러한 상세 사항 없이도 본 발명이 실시될 수 있음은 명백할 것이다. 기타 경우엔, 공지된 프로세스는 본 발명을 불필요하게 애매하게 하지 않도록 하기 위해 설명되지 않는다.
본 발명은 반도체 집적 회로(IC)에 관한 것으로 더욱 상세히는 IC에 사용된 절연 구조에 관한 것이다. IC는 예를 들어 임의 접근 메모리(RAMs), 동적 RAMs(DRAMs), 동기식 DRAMs(SDRAMs), 정적 RAMs(SRAMs) 또는 판독 전용 메모리(ROMs)와 같은 메모리 회로이다. 또한, IC는 프로그램 가능 논리 어레이(PLAs), 응용 주문형 특정 IC(ASIC), 결합된 DRAM-논리 IC(내장된 DRAMs)와 같은 논리 디바이스 또는 임의의 기타 회로 디바이스일 수 있다. IC 칩은 예로서 컴퓨터 시스템, 복사기 및 프린터를 포함하는 사무기기, 셀룰러 폰, 개인 휴대용 단말기기(PDAs)와 같은 소비재 전자 제품 및 기타 전자 제품에 사용된다.
본 발명의 한 실시예에 따라, 질화물 라이너를 유익하게 채널 깊이 아래의 깊이까지 리세싱시키는 개선된 얕은 트렌치 절연 구조가 제공된다. 개선된 얕은 트렌치 절연 구조의 트렌치에서의 질화물 라이너는 채널 깊이 아래까지 리세싱됨으로, P-FET 채널을 횡단하는 전하를 포획 및 수집하는 임의의 질화물질이 채널 깊이 높이에 거의 존재하지 않는다. 이러한 방식으로, 핫 캐리어 신뢰도 문제가 유익하게 감소된다.
본 발명의 다른 태양에 따라, 개선된 얕은 트렌치 절연 구조는 리세싱된 질화물 라이너를 유익하게 인캡슐레이팅함으로써, 상기 질화물 라이너가 패드 질화물 층을 제거하기 위해 이용된 에칭 프로세스에 노출되는 것을 방지한다. 따라서, 질화물 라이너가 리세싱되는 깊이는 더욱 정확히 에칭되며, 이것은 후속하여 형성된 게이트의 임계전압 제어를 개선시킨다.
본 발명의 특징 및 이점의 설명을 용이하게 하기 위해, 도 4는 얕은 트렌치 절연 구조(200)의 트렌치(104) 내부에 배치된 포토레지스트 플러그(402)를 포함하는 개선된 얕은 트렌치 절연 구조(200)를 나타낸다. 질화물 에칭 단계 후 트렌치(104)가 산화물 충전재(202)로 채워진 도 2의 상태와 대조적으로, 도 4의 프로세스는 먼저 트렌치(104)를 포토레지스트 물질로 채우며, 이렇게 하여 포토레지스트 플러그(402)를 형성한다. 그 후, 포토레지스트 플러그(402)는 도 5에 도시된 바와 같이 기판 표면 아래의 특정한 소정 깊이까지 트렌치(104) 내부에서 리세싱된다. 바람직하게, 상기 특정한 소정 깊이는 후속하여 얕은 트렌치 절연 구조(200) 옆에 형성된 P-FET 트랜지스터의 채널 깊이(DC)보다 깊다. 채널 깊이(DC)는 전형적으로 약 1000 옹스트롬이고, 이에 따라 포토레지스트 플러그는 약 1000 옹스트롬 보다 깊은 깊이로 리세싱되는 것이 바람직하다. 레지스트의 리세싱은 여러 방식으로 달성될 수 있다. 종래의 드라이 에칭 기술 및 다운스트림 플라즈마 에칭 리액터는 레지스트의 에칭 깊이를 제어하는 데 사용될 수 있고, 이렇게 하여 바람직한 프로세스인 다운스트림 플라즈마 에칭으로 레지스트 리세스를 한정한다. 당업자에게 공지된 여러 가스 혼합물, 전형적으로 CF4/O2 와 같은 가스 혼합물이 사용될 수 있다. 또한, 레지스트는 감광성이고 광에 노출하여 현상하기 때문에, 제어된 노광은 형상된 레지스트의 깊이를 한정하는 데 사용될 수 있고, 이렇게 하여 레지스트 리세스의 깊이를 한정한다.
그 후, 패드 질화물(108) 위의 질화물 라이너(114)의 부분을 제거하고, 리세싱된 질화물 라이너(704)를 형성하기 위해 이미 리세싱된 포토레지스트 플러그(402)의 깊이로 트렌치(104) 내부에서 질화물 라이너(114)의 부분을 리세싱시키기 위해 질화물 라이너 에칭 프로세스가 이용된다. 도 6을 참조하면, 리세싱된 질화물 라이너(704)는 점선(602)으로 나타낸 깊이까지 리세싱되며, 이것은 또한 바람직하게 채널의 깊이(DC) 아래이다(따라서 한 실시예에서 1000 옹스트롬 보다 크다). 그러나, 리세싱된 질화물 라이너(704)의 최상부는 필요한 경우(라이너 최상부가 채널 깊이(DC) 보다 낮은 한) 이미 리세싱된 포토레지스트 플러그(402)의 깊이 보다 낮거나 높을 수 있다.
한 실시예에서, 도 5의 질화물 라이너(114)는 핫 인산을 이용하여 에칭된다. 대안으로, HF-글리세롤 에칭도 이용될 수 있다. 산화물에 대한 이 프로세스의 선택도가 높다면, 다운스트림 플라즈마 에칭 리액터와 같은 드라이 에칭 기술이 사용될 수 있다. 도 6과 도 7 사이에, 리세싱된 포토레지스트 플러그는 종래의 포토레지스트 제거 프로세스를 이용하여 제거된다. 바람직하게, 포토레지스트는 레지스트가 화학적으로 산화되는 경우에 산소 플라즈마에서 제거될 수 있지만, 기타 적절한 프로세스도 이용될 수 있다.
도 7에서, 산화물 충전재(702)는 포토레지스트 플러그(402)에 의해 이미 점유된 트렌치 내부로 증착되며 리세싱된 질화물 라이너(704)를 인캡슐레이팅하여, 후속하여 수행된 패드 질화물 제거 프로세스로부터 리세싱된 질화물 라이너(704)를 보호한다. 뒤에 상세히 설명되는 바와 같이, 리세싱된 질화물 라이너(704)의 인캡슐레이팅은 패드 질화물 제거 및 트렌치(104)의 에지 둘레에서 게이트 폴리실리콘 물질의 증착 동안 디보트 영역의 형성을 유익하게 방지하며 따라서 후속하여 형성된 게이트에 대한 임계전압의 제어에 대한 영향을 감소시킨다. 본 발명의 바람직한 실시예에서 산화물 충전재(702)가 TEOS와 같은 실리콘 이산화물에 기초한 임의의 절연재로 형성된다 해도, 산화물 충전재(702)는 대안적으로 임의의 적절한 유전물질로 형성될 수 있다. 더욱이, 산화물 충전재(702)는 예로서, 화학적 증기 증착(CVD), 저압 CVD(LPCVD), 대기압 이하 CVD(SACVD) 및 저밀도 또는 고밀도 플라즈마 소스를 이용하는 플라즈마 강화 CVD(PECVD) 기술을 포함하는 임의의 종래의 증착 프로세스에 의해 증착될 수 있다.
도 8에서, 패드 질화물 제거 프로세스가 도 7의 패드 질화물층(108)을 제거하기 위해 이용된다. 도 8에서 알 수 있는 바와 같이, 어떠한 디보트 영역도 리세싱된 질화물 라이너(704)의 외부에 형성되지 않는다(도 3a에서 형성된 바와 같이). 디보트 영역이 없기 때문에, 산화물 충전재(702)와 패드 산화물층(106) 또는 활성 영역 산화물층(112) 사이에 후속하여 증착된 어떠한 폴리실리콘 게이트 물질도 존재하지 않는다. 패드 질화물층이 제거된 후, 산화물 충전재(702)가 평탄화된다. 그 후 추가의 종래의 프로세싱 단계가 DRAM의 제조 및 얕은 트렌치 절연 구조(200)의 형성을 완료하기 위해 이용될 수 있다.
본 발명의 한 실시예에 따라 얕은 트렌치 절연 구조를 형성하기 위해 사용된 프로세스(900)가 도 9의 흐름도에 나타나 있다. 단계(902)에서, 활성 영역 산화물 층과 정렬된 트렌치를 가지며 기판 표면을 가로지르고 트렌치 내부에 배치된 질화물 라이너 외에 기판 표면 위에 배치된 패드 질화물층과 패드 산화물층을 더 갖는 기판이 제공된다. 단계(904 및 906)에서, 포토레지스트 플러그가 트렌치 내부 및 질화물 라이너 상부에 증착되고, 그 후 P-FET의 채널 깊이보다 깊은 깊이로 리세싱된다. 단계(908)에서, 질화물 라이너는 트렌치 내부의 깊이까지 리세싱된다. 단계(908)에서 질화물 라이너의 리세싱은 P-FET의 채널 깊이 아래까지 하강하는 질화물 라이너의 최상부 부분이 된다.
리세싱된 포토레지스트 플러그는 단계(910)에서 제거된다. 단계(912)에서, 산화물 충전재는 포토레지스트 플러그로 이미 채워진 영역을 포함하여 STI 트렌치 내부에서 증착된다. 산화물 충전재는 리세싱된 질화물 라이너가 산화물 충전재에 의해 완전히 인캡슐레이팅되도록 증착된다. 산화물 충전재는 바람직하게 TEOS로 이루어질지라도, 당업자에게 공지된 임의의 적절한 산화물 충전재가 사용될 수 있다. 단계(914)에서 산화물 충전재가 평탄화된 후, 단계(916)에서 패드 질화물층이 제거된다. 패드 질화물층의 제거는 당업계에서 공지된 드라이 에칭 방법과 같은 종래의 방법으로 달성될 수 있다. 그 후 종래의 후 처리 공정이 DRAM과 같은 집적된 회로 디바이스를 구축하기 위해 수행될 수 있다. 이러한 디바이스는 컴퓨터를 포함하여 상용 및 비상용 전자 제품에 통합될 수 있다.
상기에서 알 수 있는 바와 같이, 본 발명은 P-FET 트랜지스터의 채널 깊이 아래의 깊이까지( P-FET 트랜지스터의 채널 깊이는 도 8에 깊이(DC)로 도시됨) 얕은 트렌치 절연 구조 내부에서 질화물 라이너를 유익하게 리세싱시킨다. 유리하게는, 리세싱된 라이너(704)는 P-FET 트랜지스터의 채널을 가로지르는 전하를 더 이상 포획 또는 수집하지 않는다. 당업자에 의해 알 수 있는 바와 같이, 이것은 핫 캐리어 신뢰도 문제를 유익하게 최소화시키며 이에 의해 최종 회로의 부정확한 타이밍 및/또는 과도한 전력 소비를 방지한다.
더욱이, 패드 질화물층 제거 단계 후 디보트 영역의 부존재는 유익하게 폴리실리콘이 디보트 영역에 증착되는 것을 방지하며, 이에 의해 제어하기 곤란한 디보트 영역에 게이트 폴리실리콘 물질이 존재하는 것을 방지한다. 이러한 방식으로, 후속하여 형성된 게이트의 임계전압은 더욱 정확히 제어될 수 있다. 도 8에서 알 수 있는 바와 같이, 질화물 라이너 물질은 여전히 얕은 절연 구조(200)의 최하부에 놓여 있다. 이 질화물 라이너의 존재는 유익하게 상기한 바와 같이, 커패시터의 칼라 산화물 아래에서의 원치 않는 산화를 방지한다. 따라서, 질화물 라이너(114)가 종래 기술 보다 더 큰 정도로 리세싱될 지라도, 이 리세스는 양호하게 제어되며 얕은 트렌치 절연 구조 아래에 형성된 커패시터의 보유시간에 영향을 미치지 않는다.
상기 설명으로부터 본 발명의 여러 특징 및 이점은 명백하며, 첨부된 특허청구범위가 본 발명에 대한 상기 특징 및 이점을 포함하는 것으로 의도된다. 더욱이 여러 수정 및 변경이 당업자에 의해 행해질 수 있으므로, 상기한 바와 같은 구성 및 설명에만 제한되는 것은 바람직하지 않다. 그러므로, 모든 적절한 수정, 치환 및 등가물이 본 발명의 범위에 속하게 된다.
상기한 바와 같은 본 발명의 구성에 의해 DRAM의 지지회로 영역에서의 핫 캐리어 신뢰도 문제를 유익하게 최소화시키며 이에 의해 최종 회로의 부정확한 타이밍 및/또는 과도한 전력 소비를 방지할 수 있다.
도 1은 산화물층, 질화물층 및 질화물 라이너가 놓인 커패시터(도시되지 않음)에 근접하여 기판에 형성된 트렌치의 단면도.
도 2는 산화물 충전재로 충전된, 도 1의 트렌치의 단면도.
도 3a는 산화물층 및 질화물층이 제거되고 질화물 라이너가 트렌치 내부에 리세싱되어 디보트를 형성하는, 도 2의 트렌치의 단면도.
도 3b는 게이트 폴리실리콘이 트렌치 위에 증착되고, 디보트 영역을 충전하는, 도 3의 트렌치의 단면도.
도 4는 본 발명의 한 실시예에 따라 포토레지스트 물질로 충전된 트렌치의 단면도.
도 5는 본 발명의 한 실시예에 따라 포토레지스트 물질이 리세싱된, 도 4의 트렌치의 단면도.
도 6은 본 발명의 한 실시예에 따라 질화물 라이너가 포토레지스트 물질과 실질적으로 동일한 깊이 까지 리세싱된, 도 5의 트렌치의 단면도.
도 7은 본 발명의 한 실시예에 따라 산화물 충전재가 평탄화되고 트렌치 내부에서 증착된, 도 6의 트렌치의 단면도.
도 8은 본 발명의 한 실시예에 따라 질화물층이 제거된, 도 7의 트렌치의 단면도.
도 9는 본 발명의 한 실시예에 따라 얕은 트렌치 절연 구조를 형성하기 위해 이용되는 프로세스 흐름도.
* 도면의 주요부분에 부호의 간단한 설명 *
100; 얕은 트렌치 절연 구조 102; 실리콘 기판
104; 트렌치 106; 패드 산화물층
108; 패드 질화물층 112;활성 영역 산화물층
114,704; 질화물 라이너 202,702; 산화물 충전재
302; 디보트 영역 304; 게이트 산화물
306; 게이트 폴리실리콘 402; 포토레지스트 플러그

Claims (23)

  1. 기판 내의 얕은 트렌치 절연 구조로서,
    상기 기판내의 트렌치; 및
    상기 트렌치 내부에 리세싱되어 그 최상부 표면이 트랜지스터 채널 깊이 아래에 배치된 질화물 라이너를 포함하며, 상기 트랜지스터 채널 깊이는 얕은 트렌치 절연 구조의 측면의 웰에 배치된 트랜지스터의 폭을 나타내는 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  2. 제 1 항에 있어서,
    상기 트랜지스터는 P-FET 트랜지스터인 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  3. 제 1 항에 있어서,
    상기 질화물 라이너의 최상부 표면은 상기 기판의 상부 표면 보다 1000 옹스트롬 이상 더 아래에 배치되는 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  4. 제 1 항에 있어서,
    상기 트렌치 내부에 배치되며 상기 질화물 라이너 하부에 놓이는 산화물층; 및
    상기 질화물 라이너의 위에 배치되어 상기 산화물층과 함께 상기 질화물 라이너를 인캡슐레이팅하는 산화물 충전재를 더 포함하는 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  5. 제 4 항에 있어서,
    상기 산화물 충전재는 실질적으로 상기 기판의 최상부 표면까지 상기 질화물 라이너의 최상부 표면 위로 연장하며, 이렇게 하여 실질적으로 상기 질화물 라이너의 최상부 표면 위에 어떠한 보이드도 존재하지 않는 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  6. 제 2 항에 있어서,
    상기 기판의 실질적으로 최상부 표면까지 상기 질화물 라이너의 최상부 표면 위로 연장하도록 상기 질화물 라이너 위에 배치된 산화물 충전재를 더 포함하며, 이렇게 하여 상기 트렌치 내부에 어떠한 폴리실리콘 물질도 배치되지 않는 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  7. 제 6 항에 있어서,
    상기 산화물 충전재는 테트라에틸오르토실리케이트인 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  8. 기판 내의 얕은 트렌치 절연 구조로서,
    상기 기판내의 트렌치;
    상기 트렌치 내부에 배치된 질화물 라이너; 및
    실질적으로 상기 기판의 최상부 표면까지 상기 질화물 라이너의 최상부 표면 위로 연장하도록, 상기 질화물 라이너 위에 배치된 산화물 충전재를 포함하는 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  9. 제 8 항에 있어서,
    상기 질화물 라이너는 그 최상부 표면이, 상기 트렌치 측면에 배치된 디바이스와 연관된 채널의 폭을 나타내는 채널 깊이 아래에 있도록 상기 트렌치 내부에서 리세싱되는 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  10. 제 9 항에 있어서,
    상기 디바이스는 P-FET 트랜지스터이고 상기 채널 깊이는 상기 기판의 상부 표면 아래로 약 1000 옹스트롬인 깊이이며, 이렇게 하여 상기 질화물 라이너는 상기 P-FET 트랜지스터의 상기 채널을 가로지르는 어떠한 전하도 포획하지 않는 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  11. 제 8 항에 있어서,
    상기 산화물 충전재는 상기 트렌치 내부에 어떠한 폴리실리콘 물질도 배치되지 않도록 상기 질화물 라이너 위에 배치되는 것을 특징으로 하는 기판의 얕은 트렌치 절연 구조.
  12. 채널 깊이가 있는 채널을 갖는 트랜지스터와, 기판 내부에 형성된 트렌치를 갖는 얕은 트렌치 절연 구조와, 상기 트렌치 내부에 배치된 산화물층과 상기 산화물 층 위의 상기 트렌치 내부에 배치된 질화물 라이너를 포함하는, 상기 기판상의 집적회로 디바이스에서 핫 캐리어 신뢰도 문제를 감소시키는 방법으로서,
    상기 질화물 라이너 위의 상기 트렌치 내부에 포토레지스트 플러그를 증착하는 단계;
    상기 질화물 라이너를 상기 채널 깊이 아래의 제 1 높이까지 에칭하는 단계; 및
    상기 포토레지스트 플러그를 제거하는 단계를 포함하는 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  13. 제 12 항에 있어서,
    상기 에칭하는 단계 후 산화물 충전층을 증착하는 단계를 더 포함하며, 이렇게 하여 상기 질화물 라이너가 상기 산화물 충전층과 상기 산화물층 사이에서 완전히 인캡슐레이팅되는 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  14. 제 13 항에 있어서,
    상기 산화물 충전층은 실질적으로 상기 기판의 최상부 표면까지 상기 질화물 라이너의 최상부 표면 위에 배치되는 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  15. 제 12 항에 있어서,
    상기 포토레지스트 플러그를 상기 채널 깊이 보다 더 깊은 높이까지 리세싱하는 단계를 더 포함하며, 상기 리세싱하는 단계는 상기 질화물 라이너를 에칭하는 단계 이전에 수행되는 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  16. 제 15 항에 있어서,
    상기 제 1 높이는 상기 리세싱 단계 이후의 상기 포토레지스트 플러그의 상부 표면과 실질적으로 같은 높이인 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  17. 제 13 항에 있어서,
    상기 산화물 충전층을 증착하는 단계는 화학 증기 증착 프로세스를 이용하여 수행되는 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  18. 제 15 항에 있어서,
    상기 리세싱하는 단계는 다운스트림 플라즈마 에칭 프로세스를 이용하여 수행되는 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  19. 제 12 항에 있어서,
    상기 에칭하는 단계는 이방성 에칭 프로세스를 이용하여 수행되는 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  20. 제 19 항에 있어서,
    상기 이방성 에칭 프로세스는 플라즈마 에칭 프로세스인 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  21. 채널 깊이가 있는 채널을 갖는 트랜지스터와, 기판 내부에 형성된 트렌치를 갖는 얕은 트렌치 절연 구조와, 상기 트렌치 내부에 배치된 산화물층과 상기 산화물 층 위의 상기 트렌치 내부에 배치된 질화물 라이너를 포함하는 상기 기판상의 집적회로 디바이스에서 핫 캐리어 신뢰도 문제를 감소시키는 방법으로서,
    상기 질화물 라이너 위의 상기 트렌치 내부에 포토레지스트 플러그를 증착하는 단계;
    상기 포토레지스트 플러그를 상기 채널 깊이보다 깊은 제 1 높이로 리세싱하는 단계;
    상기 질화물 라이너를 상기 채널 깊이 아래의 제 2 높이로 에칭하는 단계;
    리세싱된 상기 포토레지스트 플러그를 제거하는 단계; 및
    산화물 충전층을 증착하는 단계를 포함하며, 상기 산화물 충전층을 증착하는 단계는 상기 질화물 라이너가 상기 산화물 충전층과 상기 산화물층과의 사이에서 완전히 인캡슐레이팅되도록 상기 산화물 충전층을 증착하는, 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  22. 제 21 항에 있어서,
    상기 제 2 높이는 상기 리세싱 단계 이후의 상기 포토레지스트 플러그의 상부 표면과 실질적으로 같은 높이인 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
  23. 채널 깊이가 있는 채널을 갖는 트랜지스터와, 기판 내부에 형성된 트렌치를 갖는 얕은 트렌치 절연 구조와, 상기 트렌치 내부에 배치된 산화물층과, 상기 산화물 층 위의 상기 트렌치 내부에 배치된 질화물층을 포함하는, 상기 기판의 상부 표면에 놓인 산화물층 상부에 패드 질화물층을 갖는 상기 기판 상의 집적회로 디바이스에서 핫 캐리어 신뢰도 문제를 감소시키는 방법으로서,
    상기 질화물 라이너 위에 놓이는 상기 트렌치 내부에 포토레지스트 플러그를 증착하는 단계;
    상기 질화물 라이너를 상기 채널 깊이 아래의 높이까지 에칭하는 단계;
    상기 포토레지스트 플러그를 제거하는 단계;
    산화물 충전층을 증착하는 단계를 포함하는데, 상기 산화물 충전층을 증착하는 단계는 상기 질화물 라이너가 상기 산화물층과 산화물 충전층 사이에서 인캡슐레이팅되도록, 그리고 상기 산화물 충전층이 상기 질화물 라이너의 최상부 표면 위에서 상기 트렌치를 완전히 채우도록 상기 질화물 라이너 위의 상기 트렌치 내부에 상기 산화물 충전층을 증착하며;
    상기 기판의 상부 표면 위에 놓이는 상기 패드 질화물층을 제거하는 단계; 및
    상기 얕은 트렌치 절연 구조 위에 폴리실리콘을 증착하는 단계를 포함하며, 상기 산화물 충전층의 증착은 어떠한 폴리실리콘도 상기 트렌치 내부에서 증착되지 않도록 하는 것을 특징으로 하는 핫 캐리어 신뢰도 문제를 감소시키는 방법.
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