JPH03185856A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は半導体装置の製造方法　特に高密度のメモリの
製造方法に関すん 従来の技術 高密度のダイナミックメモリ　（ＤＲＡＭ）では平面の
面積が不足してきたた碌　３次元的に面積を利用するト
レンチタイプの記憶容量構造をとるようになった　この
タイプの一つとして本発明者等から１９８７年固体素子
材料コンファレンスにおいて報告されているセルがあも
　これはセルの周囲をすべて記憶容量として利用する５
ＣＣ（Ｓｕｒｒｏｕｎｄｅｄ　ｃａｐａｓｉｔａｎｃｅ
　ｃｅｌｌ）構造と呼ぶセル構造であも　このセルにお
いてはトレンチの底部で隣のセルと分離するためにトレ
ンチ底部の側壁において接合部が切断されたダイオード
構造を形成することになん　この構造について第２図の
構造断面図を用いて説明をすも　Ｐ型半導体基板ｌの上
部にはゲート電極１３、ソース５０、　　ドレイン５１
からなるトランスファーゲートであるＭＯＳ）ランジス
タが形成されていも　１４はドレイン５１に接続された
ビットラインであも　６はトレンチ４側壁に形成さ札　
ソース５０と接続された記憶ノードのｎ＋ノードであも
　またトレンチの内部には５ｉｎｓ埋め込み部１２の下
に誘電体膜（Ｓｉｆｔ／５ｉｓＮ４／ＳｉＯ＊）　４、
５、１５を介してポリシリコンのプレー）１１が形成さ
れていも　しかしなか板このときトレンチの底部に形成
されるｎ０ダイオ一ド接合部１７ではプレー）１１から
薄い容量誘電体膜４、５、１５を介して電界がかかるゲ
ートコントロールダイオード構造１７になってしまう。

このためｎ゛層６ら基板ｌへの漏れ電流が増大してダイ
ナミックメモリの保持時間を著しく減少してしまう結果
となん この問題を解決するためにはダイオードの接合部分にお
ける半導体基板１とプレート１１との間の距離を大きく
とること、つまり誘電体膜の厚さを厚くすることにより
電界が弱められ　大きな改善効果があん　この構造を第
３図に基づいて説明すも　トレンチの底部には厚い５ｉ
ｄｅ　ｌ　９が形成されておリブレート１１からの電界
の影響が小さくなん　このため特開平１−６４３３６号
公報において第４図に示す製造方法が報告されていも　
第４図（ａ）では半導体基板１内にトレンチ２を形成す
も　次にシリコン窒化膜３２を堆積して窒化膜３２にイ
オンビーム３１により窒素イオン、ヒ素イオン、アンチ
モンイオン、ガリウムイオン、キセノンイオン等を注入
すも　そしてこの後７５０℃以上の不活性導入　あるい
は酸魚　また（よ　水蒸気雰囲気の中で熱処理すも　そ
の微　トレンチ２側壁の窒化膜３２だけをエツチング除
去することによって第４図（ｂ）に示す如くトレンチ２
の底部とトレンチ２以外の基板表面に窒化膜３３．３４
を残す。

発明が解決しようとする課題 しかしなが板　第４図に示す従来方法では窒化膜３２を
シリコンに直接堆積すること、及び比較的厚い窒化膜３
２をトレンチ２の側壁に堆積することはシリコンと窒化
膜の熱膨張係数の違いによって非常に大きなストレスが
発生ずん　そのため結晶欠陥が生じて超ＬＳＩ素子の歩
留りを著しく低下してしまう。さらには深いトレンチの
底部に厚い窒化膜を埋め込むことは後の熱処理工程のと
きにストレスの逃げるところが無いために大きな結晶欠
陥の発生のちとになん 課題を解決するための手段 本発明ζよ　上記の課題を解決するた取　半導体基板に
トレンチを形成する工程と、このトレンチ側壁および底
面の表面に窒化膜を含む容量絶縁膜を形成する工程と、
前記トレンチ側壁とトレンチ底部の前記窒化膜表面上に
堆積酸化膜を堆積する工程と、ボロン原子を基板に対し
てほぼ垂直な方向に前記堆積酸化膜のトレンチ底部にド
ーピングする工程と、その後弗化水素溶液によって湿式
エツチングすることによりトレンチの底部にのみ前記堆
積酸化膜を埋め込む工程とを備えた半導体装置の製造方
法であム 作用 本発明は　酸化膜にボロンを含むと湿式エツチングのエ
ッチレートが著しく低下する現象と、イオン注入の極め
て方向性の強い性質を利用することによって容易にトレ
ンチの底部にのみ酸化膜を残置させることができも　ま
た　この方法によると窒化膜に比べてストレスの発生し
にくい酸化膜を埋め込むことができも　さらにシリコン
プロセスでよく使われるボロンイオンやＢＦ２イオンを
使うため極めて整合性の良いプロセスであも実施例 第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図であも （ａ）工程では　シリコン基板ｌにトレンチ２を形成し
　減圧ＣＶＤ法による堆積酸化膜３を１１００ｎ堆積し
　全面ドライエツチングによってサイドウオールを形成
してさらに深いトレンチを形成し１．　　その徴　加速
エネルギー８０ＫｅＶ、　　ドーズ量２　ｘ　１０”ｃ
ｍ−”の条件でＡｓイオンを各トレンチ２側壁に導入し
ｎ領域６を形成した　深いトレンチの表面を酸化して２
ｎｍの厚さの酸化膜４を形成後、窒化膜５を１０ｎｍ堆
積しｔラ　　その上に０１１μｍの減圧ＣＶＤ法による
ＨＴＯ膜７を堆積しｔ４ 工程（ｂ）で（よ　基板に対してほぼ垂直にボロン分子
イオンであるＢＦｓイオン８を加速エネルギ−５０ｋ　
ｅ　Ｖ、　　ドーズ量３Ｘ１０’″Ｃｍ−”で注入して
トレンチ２底部に３ｘ１０２６ｃｍ−”程度の濃いボロ
ン原子導入層９を形成しｆＱ、　　その後レジスト（図
示せず）をトレンチ２内部にのみ残置さ惧基板表面上に
あるボロンイオン注入されたＨＴ○膜７をドライエツチ
ングによりその表面の一部を除去する。そのａ２０：１
の弗化アンモニア、弗化水素混合溶液にてエツチングす
ると酸化膜中のボロンの濃度はｌ　Ｘ　１０”ｃｍ−”
において著しく湿式エツチングのエッチレートの低下が
認められ　工程（ｃ）に示すようにトレンチ２底部のボ
ロン原子導入層９にのみ酸化膜ｌＯを残置しｔもその後
、ポリシリコンをトレンチ２内部に埋め込みポリシリコ
ンプレート１１とし　トレンチ２上部に５ｉｎ２埋め込
み部１２を形威すも　その後通常用いられるＭＯＳトラ
ンジスタ形威形成を用いてゲート１３、ソース５０及び
ドレイン５１からなるスイッチングトランジスタを形Ｊ
ｌｉｌＥＬ、　　さらにドレイン５１に接続するビット
ライン１４を形威しｔも 以上のように形成されたトレンチを用いたダイナミック
ＲＡＭセルの構造を同図（ｄ）に示もこのとき用いたイ
オン注入の条件は基板に対して垂直の注入であったパ　
この注入の角度が±８゜の注入角度を選択してもトレン
チ側壁にはすれすれの角度で注入され　はとんどトレン
チ２底部に入るボロンの量の１０％にも遠さないた取　
十分な選択エツチングが可能となりｒ＝　　なおイオン
注入角度は完全に垂直である必要はなくて多少の角度誤
差はイオンの性質から許容できも　このことを第５図を
用いて説明すも　堆積酸化膜７の側壁部分２０では注入
角度のｓｉｎがかかるたべ　はとんど注入される密度が
１割にも満たなくなもそのためトレンチ２底部に堆積し
た堆積酸化膜の部分２１に濃く注入される部分が存在す
も　また側壁においては反射によって注入される効率が
６割以下となるためさらに側壁の濃度が低下すもさらに
は反射したイオンの多くは底部に向かって反射するため
底部の濃度がさらに高くなも　そしてイオン注入におい
ては固体中に入ったイオンは横方向に拡がるのでトレン
チ底部の横の部分にまで十分、イオンがドーピングされ
るため第１図（Ｃ）工程に示すように酸化ＪＩｌｌ［１
０を残留させることが可能となん な抵　本実施例では２０：　１の弗化アンモニア、弗化
水素混合溶液にてエツチングした力ｔ　この溶液の比率
には関係なく少なくとも弗化水素溶液を含めばボロンを
高濃度に含有した酸化膜を残置させることはできも 発明の効果 本発明の方法によれ（Ｌ　大ロ径つェーへにおいて全チ
ップのトレンチ底部にほぼ均一に酸化膜を残留させるこ
とが可能となっｔ４　　その結凰　電気特性の漏れ電流
のばらつき分布が±２０％以下となり高い歩留まりを実
現できｔ４

【図面の簡単な説明】

第１図は本発明の一実施例における工程断面は第２図は
漏れ電流の多い従来のセル断面阻　第３図はセルの改善
された構造＆　第４図は一従来例の工程断面は　第５図
はイオン注入するときのトレンチの側壁で起こる現象を
説明する図であムト・・シリコン基Ｋ　２・・・トレン
チ、　７・・・ＨＴＯ堆積広　８・・・イオンビー＾　
１０・・・埋め込み酸化膜

Claims (2)

【特許請求の範囲】
1. （１）半導体基板にトレンチを形成する工程と、このト
   レンチ側壁および底面の表面に窒化膜を含む容量絶縁膜
   を形成する工程と、前記トレンチ側壁とトレンチ底部の
   前記窒化膜表面上に堆積酸化膜を堆積する工程と、ボロ
   ン原子を基板に対してほぼ垂直な方向に前記堆積酸化膜
   のトレンチ底部にドーピングする工程と、その後弗化水
   素溶液によって湿式エッチングすることによりトレンチ
   の底部にのみ前記堆積酸化膜を埋め込む工程とを備えた
   半導体装置の製造方法
2. （２）ボロンイオンのドーピング量は１×１０＾２＾６
   ｃｍ＾−＾３を越えることを特徴とする特許請求の範囲
   第１項記載の半導体装置の製造方法。