TW406351B - Recessed shallow trench isolation structure nitride liner and method for making same - Google Patents

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TW406351B TW087121686A TW87121686A TW406351B TW 406351 B TW406351 B TW 406351B TW 087121686 A TW087121686 A TW 087121686A TW 87121686 A TW87121686 A TW 87121686A TW 406351 B TW406351 B TW 406351B
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nitride liner
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nitride
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TW087121686A
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Rajesh Rengarajan
Venkatachalam C Jaiprakash
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Siemens Ag
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Description

A74Q6o51B7 經濟部中央標if局負H消贽合作社印？木 五、發明説明 ( ) 1 1 發明背暑 1 I 本 發 明 俗 關 於 半 導 體 裝 置的 製造 ,更 待 別 地 本 發 明 乃 1 關 係 ! 到 _- 淺 溝 渠 隔 離 結 構 的製 造， 其在 D R AM 的 陣 列 區 域 '~ν 請 1 先 中 雄 «MIL· 持 一 高 的 保 持 時 間 時 而可 有利 地減 少 一 動 態 随 機 存 閲 讀 1 取 記 億 体 支 援 電 路 區 域 内 之熱 載子 可靠 度 問 題 〇 背 I 之 1 | 於 該 技 藝 中 9 動 態 隨 機 存取 記億 体僳 為 人 所 知 » 通 常 注 意 事 1 來 說 9 動 態 隨 機 存 取 記 億体 包括 典型 地 具 有 電 晶 体 及 項 再 1 | 電 容 之 —«- 陣 列 區 域 9 該 電 容慣 例上 傺被 設 計 成 得 以 儲 存 填 寫 本 | 一 電 椅 > 其 可 藉 由 與 DRAM有關 之適 當的 支 援 電 路 加 以 存 頁 1 I 取 9 通 常 9 該 DR AM的 陣 列 電路 及支 援電 路 僳 位 於 該 積 體 1 1 I 電 路 (I C)之 不 同 is 域 内 9 雖然 電晶 体傺 出 現 於 D R A Μ 的 陣 1 1 列 區 域 及 支 援 區 域 兩 者 内 ，N- FET ' s ( N - 通 道 場 效 應 電 晶 訂 体 )在通常上係被使用於陣列區域内，而P -FET 'S (Ρ -通道 場 效 應 電 晶 体 )通常傷被使用於支援電路區域中。 1 1 該 電 晶 体 在 通 常 上 傷 被 使用 於井 中， 其 偽 於 該 積 體 電 1 I 路 晶 W 之 基 質 内 所 産 生 9 於一 些電 路中 這 些 井 係 藉 由 淺 1 1 溝 渠 隔 離 構 造 所 分 隔 9 為 了便 於檢 討， 第 1 圖 舉 例 說 明 1 了 _. 淺 溝 渠 隔 離 構 造 10 〇 , 其在一矽基質1 0 2 内 所 産 生 9 1 I 於 矽 基 質 10 2之表面1 10 之 上， 一墊 氧化 物 層 106係被沉積 1 1 9 於 墊 氣 化 物 層 10 6之上設置- -墊氮化層1 08 9 在 墊 氧 化 1 I 物 層 10 6及墊氮化層1 0 8 被 沉積 於矽 基質 10 2之表面1 10 之 1 I 上 後 9 一 光 阻 層 (未圖示）傜接 著被 形成 η 墊 氮 化 層 10 8之 1 1 上 以 便 溝 渠 1 0 4之蝕刻， 該蝕刻劑將蝕穿塾氤化層1 08 9 1 | 墊 氧 化 層 10 6及進入β >基片102 -3 - ,該 溝渠 所 蝕 刻 到 的勒 1 1 1 1 1 1 本紙張尺度適用中國國家標率（（、NS ) Λ4規格（210X 297公釐） A7406351 B? 經漓部中夾標準局炅Η消轮合作社印父 五、發明説明（> ) 可隨特別的dram設計變化，然而溝渠深度在通常為低於 矽表面約2(300到3000埃，因此一主動區氧化層112傜被形 ! 成於溝渠104之垂直表面上，在形成主動區氣化層112後 ，一氮化物11 4僳一致地被沉積於溝渠1〇4内及墊氮化層 I 0 8之上。 於第2圔中，一氣化物充填202在慣例上包括四 ethylortho矽酸鹽（TE0S),條被沉積於溝渠1〇4之内且加 以平面化以使氧化物充填2 0 2的上部實質地置於與氮化物 II 4之上表面一樣平，其後置於墊氮化層之上的氮化 物1 1 4之部份及墊氮化物層1 〇 8像被剝去。 為了完全地剝去厚墊氮化層108,該氮化物襯墊114之 一些殘餘部份的過度蝕刻會發生，其會造成該氮化物襯 墊114之殘餘部份被凹進溝渠1〇4内，該凹入氮化物襯螫 114偽於第3A圖中加以顯示，其中墊氮化層1〇8已遭剝去 且氮化物襯墊114偽被凹入以致氮化物襯塾H4之上表面 現在僳位於溝渠104内，因此氮化物襯墊114的凹入産生 了一塊區域302於所顯示的溝渠内，於一實施例中如此之 過度蝕刻因而可導致氮化物襯墊114及具備一約200埃深 度之該塊區域3 0 2之凹入。 此後，後績閘棰形成製程像加以執行，其中在平坦化 該氣化物充镇2 0 2後，該閘極氣化物3 0 4及閘極多矽晶体 3〇6僳被沉積以形成如第3B圔中所顯示之匕電晶体閘極， 如對那些熟習於該技藝者所周知者，一些閘棰多矽晶体 材料將被沉積進入塊區302因而包住由STI所隔離之矽部 (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（（，阳）以規格（2丨0父297公釐） 經濟部中决標隼局負工消炝合竹社印^ A7 ____406351 b7_ - 五、發明説明㈠） 份。 控制由於剝去帶墊氮化層1 0 8所使用之蝕刻製程所産生
I 的塊區域（於第3 A圖中顯示為3 0 2 )之深度僳為困難，因該 閘極多矽晶体隨後地像被沉積進入該塊區域之内，該塊 區域3 0 2之可變深度導致被包住該閘極的多砂晶之可變化 的量，此影饗了對於要形成閘極的臨界電壓的控制，因 而使電晶体的效能退化（例如於該D R A Μ陣列區域中之N - F E T 電晶体）。 雖然未於第1圖-3加以顯示，淺溝渠隔離構造100在通 常偽被設置於DRAM之陣列區域内一電容之側，該電容器 通常延伸於該基片表面之下大於約5000毫撤米（nra)之深 度，該電晶体在通常包括一隔離氧化物區，亦已知為一 環管氧化物，其在通常延伸至該基質表面之下大於約 1500毫撤米（nm)之深度，該STI底部表面之一部份成為與 環管氧化物並列，隨著該氣化物填充202之沉積，後續的 高溫製程步驟例如淺溝渠TE0S填充物之濃化可加以使用 ，該氪化物襯墊11 4之出現有肋於防止F此高溫步驟間電 容器環管氣化物之不想要的氣化，如於該技藝中所周知 者，如此不想要的氧化造成在該矽内的位移，因而影盤 了保持時間，即在陣列區域中該電容器維持一電荷的能 力。 然而該氮化物襯墊114的靠近電晶体通~道不利地加重了 用於支援電路内之P-FET電晶体的熱載子可靠性問題，熱 載子可靠性問題在氪襯墊114捕捉或收集電荷時被産造成 本紙張尺度適用中國國家標啤（（:’NS ) Λ4規格（210X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 、^ 經漪部中央標準局兵工消轮合竹社印製 406351 A7 B7 , *五、發明説明（4 ) ，該電荷應横越位於接近淺溝渠隔離構造之該P-FET通道 處，如此的捕捉或收集在氮襯墊114的部份置於小於第3A I 圖中所顯示之P-FET通道之深度Dc時。藉由實施例該凹入 氪襯塾重簦於第3A圖中之P-FET通道約8 0 0埃，對於那些 熟習於此技藝者可瞭解者，熱載子可靠度的問題増加了 P-FET電晶体的功率消耗且在一些案例下會導致不正確的 電路時間控制。 觀察以上所提及者，有想要的改良淺溝隔離構造，其 係為有利地減少一動態隨機存取記億体（DRAM)支援電路 區域内之熱載子可靠度問題，而同時在該DRAM陣列區域 内維持一高的保持時間。 链明槪蓉 於一具體實例中該發明僳關於在一基Η上之一積體電 路之一淺溝渠隔離結構，該淺溝渠隔離結構包括在基Η 中之一淺溝渠，以及一氮化物襯墊凹進該溝渠之内，該 氮化物襯墊偽被凹入以致於該氤化物襯墊之一部份表面 俗位於一 P-FET通道之該深度之下，該P-FET通道深度代 表了被設置於該淺溝隔離構造旁之一井中之一 P-FET電晶 体之寬度。 於另一具體實例中本發明更有關於一方法用於降低位 於一基片上之一積體電路裝置内的熱載子可靠性的問題 ，關於本發明之此方法，該裝置包括一道及在該基Η 内具有一溝渠之一淺溝渠隔離構造。此外，該溝渠另具 有一氮化物襯墊置於該溝渠内之氧化層之上，該方法包 (請先閱讀背面之注意事項再填寫本頁) 訂 本紙張尺度適扣中國國家標率（CNS ) Λ4規格（210Χ297公釐） 406351 經滴部中决#準局員二消於合竹社印别不 五、發明説明 1 1 括 沅 積 一 層 光 阻 材 料 於 該 該 溝 渠 内 之 氮 化 物 襯 塾 上 » 以 1 1 I 及 凹 入 該 光 阻 材 料 使 之 在 該 通 道 深 度 之 下 0 該 方 法 更 包 1 1 括 蝕 m 該 氮 化 物 襯 墊 至 實 質 上 等 於 該 光 阻 層 之 水 準 9 然 請 1 先 1 後 移 除 其 餘 的 光 阻 材 料 〇 此 外 一 氣 化 物 填 充 亦 沉 積 於 該 閱 讀 1 背 1 溝 渠 内 而 將 該 氮 化 物 襯 墊 納 入 其 中 〇 ιέ I 之 1 I 本 發 明 之 這 些 及 其 他 的 特 性 將 以 更 為 詳 細 的 本 發 明 之 注 意 1 1 事 1 敘 述 及 配 合 後 缠 圖 形 加 以 敘 述 於 下 〇 項 再 1 1 圖 示 說 明 填 寫 本 | 本 發 明 m 由 以 下 的 詳 細 敘 逑 及 附 圖 將 立 即 得 到 瞭 解 » 頁 1 I 其 中 同 樣 的 參 考 數 字 指 示 同 樣 的 結 構 元 件 9 且 其 中 ♦ 1 1 第 1 圖 為 一 溝 渠 之 一 横 截 面 示 画 9 其 形 成 於 電 容 器 (未 1 1 圖 示 )附近之- -基片中， 其具有覆蓋於其上之氣化層， 氮 1 丁 化 層 9 以 及 一 氮 化 襯 墊 〇 第 2 圖 係 第 1 圖 之 該 溝 渠 之 一 横 截 面 示 圖 .， 其 中 氣 化 1 1 物 填 充 已 填 充 該 溝 渠 〇 1 I 第 3 A 圖 偽 第 2 圖 之 該 溝 渠 之 一 橫 截 面 示 圖 9 其 中 氣 化 1 1 物 及 氮 化 層 已 被 移 除 且 該 氮 化 物 襯 墊 已 被 凹 進 該 溝 渠 内 ’丨 導 致 該 塊 的 形 成 0 1 I 第 3B 画 偽 第 3 圖 之 該 溝 渠 之 一 橫 截 面 示 圖 > 其 中 閘 極 1 1 多 晶 矽 已 被 沉 積 於 該 溝 渠 之 上 > 镇 充 該 塊 區 域 〇 1 | 第 4 圖 % 為 一 溝 渠 之 —* 横 截 面 示 圖 ， 其 依 照 本 發 明 之 1 1 一 實 施 例 以 光 阻 材 料 加 以 填 充 〇 ' 1 1 第 5 圖 俗 第 4 圖 之 該 溝 渠 之 —- 橫 截 面 示 圖 9 其 中 該 光 1 I 阻 材 料 已 依 照 本 發 明 之 -7 實 施 例 加 以 凹 入 0 1 1 1 1 1 本紙張尺度適用中國國家標準（C’NS ) Λ4規格（210X297公釐） 406351:; 經潆部屮央標嗥局P只-T消於合竹.社印來 五、發明説明（t 1 } I 1 第 6 圖 係 第 5 圖 之 該 溝 渠 之 一 橫 截 面 示 圖 > 其 中 該 氮 1 1 I 化 物 襯 墊 已 依 照 本 發 明 之 —_- 實 施 例 被 凹 進 實 質 上 等 於 該 1 1 光 阻 1 材 料 深 度 之 ，. _钃 深 度 〇 請 1 | 1 第 7 圖 偽 第 6 圖 之 該 溝 渠 之 一 橫 截 面 示 圖 9 其 中 氧 閱 ik 1 | 化 物 填 充 已 依 照 本 發 明 之 __- 實 施 例 被 沉 積 於 該 溝 渠 之 内 背 1 I 之 1 I 且 加 以 平 坦 化 〇 注 意 1 | 事 1 第 8 圖 傜 第 7 圖 之 該 溝 渠 之 * 横 截 面 示 圖 » 其 中 該 氪 項 再 1 1 化 物 層 已 依 照 本 發 明 之 一 實 施 例 被 移 除 填 寫 本 | 第 9 圖 係 依 照 本 發 明 之 ~* 實 施 例 被 用 來 形 成 該 淺 溝 渠 頁 1 I 隔 離 構 造 之 一 製 程 的 一 個 流 程 圖 〇 1 1 1 湘 說 明 1 I 本 發 明 參 考 於 附 圖 中 在 此 加 以 顯 示 之 舉 例 說 明 的 1 it 具 體 實 例 加 以 詳 細 的 敘 述 在 隨 後 的 敘 述 中 » 無 數 特 定 的 詳 細 傜 加 以 説 明 以 提 供 對 本 發 明 的 — 種 i=L·* 兀 全 的 瞭 解 ， 1 1 然 而 對 於 個 熟 習 於 此 技 藝 者 而 » 本 發 明 可 在 沒 有 一 1 I 或 所 有 的 這 些 特 定 的 詳 細 從 事 實 作 乃 是 極 為 明 顯 的 » 1 1 於 其 他 的 實 施 例 中 為 人 所 知 的 製 程 步 驟 為 了 不 對 本 發 明 1 造 成 不 必 要 的 糢 糊 起 見 乃 不 在 加 以 詳 逑 0 1 1 本 發 明 關 於 半 導 體 積 體 電 路 (ICs )及更待別地乃偽關於 1 1 被 用 於 I c s中的隔離構造， 該I C s例如係為記憶体電路像 1 1 是 隨 機 存 取 記 億 体 (RAMs), 動態 RAMs (DRAMs)， 同步DRAMs 1 I (SDRAMs)， 靜態RAMs (SRAMs), 或唯讀記1;憶体（ROMs )’ 該 1 1 ICs亦可為邏輯裝置像是可程式邏輯陣列（PLAS), 應用待 1 I 定 Ics(ASICs) > 合併DRAM -8- -邏輯ICs(嵌入式DRAMs)或任何 1 1 1 1 1 本紙張尺廋適用中國國家標净（CNS ) Λ4規格（210X297公漦） 406351 經淌部中央摞準局萸Μ消於合竹社印製 五、發明説明 ( 7 ) 1 I 其 他 的 電 路 裝 置 » 該 I C S晶Η僳被使用於例如消費性電子 1 1 産 品 像 是 電 腦 条 統 辦 公 室 設 備 包 括 影 印 機 及 印 表 機 ， 1 1 行 動 1 電 話 ， 個 人 數 位 肋 理 (PDA S )及 其 他 的 電 子 産 品 〇 請 1 先 1 依 照 本 發 明 之 一 具 體 實 例 改 良 的 淺 溝 渠 隔 離 構 造 閱 讀 1 設 計 % 被 提 供 其 有 利 地 凹 入 該 氮 化 物 槪 墊 至 低 於 該 通 背 1¾ 1 I 之 1 道 深 度 之 一 深 度 9 因 為 該 淺 溝 渠 隔 離 構 造 之 溝 渠 内 之 氮 注 意 1 事 1 化 物 襯 塾 傜 被 凹 進 低 於 該 通 到 深 度 f 若 有 任 何 的 氮 化 物 項 再 1 襯 墊 材 料 偽 出 現 在 通 道 深 度 層 以 捕 捉 或 捜 集 横 越 該 P- FET 填 寫 本 I 通 道 的 電 荷 9 以 此 方 式 則 熱 載 子 可 靠 性 問 題 % 有 利 地 被 頁 1 I 最 小 化 〇 1 1 1 依 照 本 發 明 之 % _* 方 面 9 該 改 良 的 淺 溝 渠 隔 離 構 造 設 1 1 計 有 利 地 容 納 了 該 凹 入 氮 化 物 襯 墊 » 因 此 避 免 了 氮 化 物 訂 被 曝 露 於 該 受 使 用 來 脱 去 墊 氮 化 層 的 蝕 刻 製 程 之 下 所 以 該 氮 化 物 襯 墊 凹 入 的 深 度 傺 更 可 以 正 確 地 加 以 控 制 而 1 1 改 善 了 對 於 — 後 鑛 形 成 閘 極 的 臨 界 電 壓 的 控 制 0 1 I 為 了 便 於 對 本 發 明 的 待 性 與 優 點 之 討 論 9 第 4 圖 舉 例 1 1 說 明 了 受 改 良 的 淺 溝 渠 隔 離 構 造 2 0 0 , 包括被設置於淺溝 Ί 渠 隔 離 構 造 2 0 0之溝渠1 0 4 内 之 一 光 阻 栓 塞 4 0 2 , 對照於第 1 I 2 圖 的 狀 況 其 中 溝 渠 10 4在該氮化物蝕刻步驟之後以氧化 1 1 物 填 充 2 0 2加以填充， 第4 圔之該製程首先以- -光阻材料 1 | 加 以 填 充 溝 渠 1 0 4， 因此形成光阻栓塞4 0 2 9 此 後 光 阻 栓 1 I 塞 40 2偽凹進溝渠1 04 内 至 特 定 位 於 第 5 中 所 顯 示 的 基 1 1 Η 表 面 下 之 一 預 設 深 度 > 最 好 此 特 定 的 預 設 深 度 傜 大 於 1 I 後 續 欲 被 形 成 於 淺 溝 渠 -9 隔 離 構 造 2 0 0側邊處之P -FET 電 晶 1 1 1 1 1 1 本紙張尺度適州中國國家標準（CNS ) Λ4規格（210Χ 297公釐） ，經滴部中戎標举局員工消费合作社印來 406351 . ---··—— ___：--：--- 五、發明説明（Μ 体通到的深度D c，通道D c在慣例上約為1 〇 〇 〇埃，且因而 該光阻栓塞402最好被凹入至大於約為l〇t)〇埃之一深度， 該光d之凹入可以幾種方式加以完成，於習知及下流電 漿蝕刻反應器中之乾式钱刻技術可被用於控制該光阻的 蝕刻深度，因而限定了該光阻凹入而下流電栽鍊刻係為 —較佳製程，對於那些熟習於先前技薛者有幾種氣体混 合物可被使用，然而在慣例上氣体混合物像是四氣化磺 /氣（CF4/〇2)傷被使用，因為光胆傜為熱感應且曝露於 光線下來顯像，控制曝光亦可用於限制受顯像光阻的深 度，所以限定了該光阻凹入的深度。 此後一氮化物襯墊蝕刻製程偽被使用以移除位於墊氪 化物1 0 8上之氮化物襯墊1 1 4部份，且凹入氮化物襯墊1 1 4 於溝104内實質上至先前受凹入光阻栓塞402之深度以形 成受凹入的氮化物襯墊7“，藉箸參考第6圖，受凹入的 氮化物襯墊704偽被凹入至虛線6fl2所描述的深度，其亦 最好傺為位於該通道深度Dc之下（且因此於一實施例中為 大於1000埃），然而受凹入的氮化物襯墊704之上部若想 要的話亦可高於或低於先前受凹入光阻栓塞402之深度 {只要該襯墊上部傷為位於該通道深度Dc之下）。 於一具體實例中，第5圖之氤化物襯墊U4使用一熱磷 酸加以触刻，替代地，氟化氫-甘油蝕刻亦可被使用，乾 式練刻技術像是下流的電漿蝕刻反應器亦可被使用所 給予對於氧化物之此製程的選擇性在慣例上偽為高在 第β圖及一後績所顯示的第7圖者該凹入的光阻栓塞 -10* 本紙張尺度適用中國國家標率（（’NS ) Λ4規格（ m «—^1— 1^1 ^^^1 ^^^1 nm - -I ^ —^ϋ m ^^^1 ^^^1 \ ' I 、-° (請先閲讀背面之注意事項再填寫本頁) 406351 A7 經满部中泱標率局貞Η消费合竹社印製 B7 ·五、發明説明（9 ) 使用一習知的光阻脱去製程加以移除，最好該光阻於一 氧電漿中可加以脫去，於此該光阻偽被化學地氧化，但 I 其他的適當製程亦可被使用。 於第7 _中的氣化物填充偽藉由先前所佔用之光阻栓 塞4 0 2加以沉積於該溝渠中旦容納該凹入的氮化物襯墊 704，因而在後鑛執行的墊氮化物脱去製程中保護凹人的 氮化物襯墊7 0 4 ,如將詳細地加以檢討如後者，該凹入的 氮化物襯塾704的有利地容納在墊氮化物脫去及圍繞溝渠 1 0 4的邊緣之閘極多晶矽材料的沉積期間防止了一塊區域 的形成，且因而降低了對於後纊被形成的閘槿的臨界電 壓的控制上的衝擊，雖然在較佳的具體實例中，氧化物 填充7Q2偽為任何基於矽氧化物像是TE0S的絶緣器加以形 成，氧化物填充702可藉由任何習知的沉積製程加以沉積 ，此等製程包括例如化學蒸氣沉積（CVD)法，低壓CVD (L P C V 1)}法，次氣藤C V D ( S A C V D }法以及利用低或高密度電 漿源的電漿強化CVD(PECVD)法技術。 於第8圖中之一墊氮化物脱去製程偽被使用以移除第 7圖之墊氮化層108,如於第8圖中可見者，沒有塊區域 形成於該凹入氮化物襯墊7〇4(如於第3 A圖中所作成者）之 外，沒有該塊區域就沒有後鑛地被沉積的多晶矽閘極材 料在氧化物填充7 0 2及墊氧化層1 〇 6或主動匾域氧化層1 1 2 兩者之一之間出現，在該塾氮化層被移^之後，氧化物 镇充7 0 2偽被平坦化，此後額外的習知處理步驟可加以使 用以完成淺溝渠隔離構造2Q0的形成以及該DRAM的製造。 -1 1 - .H ^^^1 —^D n^i mf - - ^ —^ϋ m ^ -1- i (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標率（CNS ) Λ4規格（210Χ 297公釐） 406351 a? B7 經濟部中央標準局負二消费An作社印4|,水 五、發明説明 (、 0 1 1 依 照 本 發 明 之 一 具 體 實 例 被 用 於 形 成 該 淺 溝渠 隔離 構 1 1 I 造 之 製 1 程 90 0偽於第S 圖之流程圖中加以敘述，- -基Η其 1 1 具 備 ( 溝 渠 以 主 動 區 域 氧 化 層 加 以 襯 裡 且更 具備 被 讀 1 1 先 1 設 置 於 該 基 Η 表 面 之 上 之 __· 塾 氧 化 層 與 墊 氮 化層 ，此 外 閱 讀 1 t 1 氮 化 物 襯 墊 被 設 置 於 該 溝 渠 内 而 於 步 驟 90 2中横跨該基 之 1 Η 表 面 被 提 供 ， 於 步 驟 90 4及S 〇 e 中 之 _- 光 阻 栓塞 偽被 設 注 意 I 事 1 置 於 該 溝 渠 内 及 氮 化 物 襯 塾 之 上 * 且 接 箸 被 凹入 至大 於 項 再 1 | Ρ- FET通道深度的- -個深度， 於步驟9ϋ8之 中 的該 襯墊 % 填 寫 %、 被 凹 入 至 該 溝 渠 内 之 一 深 度 9 於 步 驟 9 0 8之中的該襯墊之 頁 '«wX 1 | 凹 入 導 致 該 Μ 化 物 襯 墊 之 最 上 部 份 落 於 該 P- FET之通道深 1 I 度 之 下 〇 1 1 該 受 凹 入 之 光 阻 栓 塞 接 箸 偽 於 步 驟 9 1 〇内加以移除， 於 訂 步 驟 9 1 2中之- -氧化物填充偽被設置於STI溝 渠内 包括 先 I V/- 刖 以 光 阻 栓 塞 加 以 填 充 的 區 域 9 該 氧 化 物 镇 充傜 被沅 積 1 1 以 使 該 受 凹 入 的 氮 化 物 襯 墊 藉 由 該 氣 化 物 填 充完 全地 加 1 I 以 容 納 9 雖 妖 該 氧 化 物 填 充 最 好 包 含 T E0 S， 那些具有先 1 1 刖 技 U 中 之 一 A/L TO 技 巧 者 所 知 的 任 何 適 當 之 氣 化物 填充 材 Ί 料 皆 可 使 用 ， 在 氣 化 物 填 充 在 步 驟 9 1 4内加以平坦化之後 1 I 9 該 墊 氤 化 層 在 步 驟 9 1 6中加以移除， 該墊氮化層的移除 1 1 使 用 習 知 的 方 法 像 是 於 先 .¾ Λ. 刖 技 藝 中 所 知 之 乾 式蝕 刻法 可 1 1 以 達 成 9 此 後 習 知 的 後 處 理 可 加 以 執 行 以 構 築像 是一 DRAM 1 I 的 積 體 電 路 1 如 此 的 裝 置 接 着 可 被 組 合 ik 商 用或 非商 用 1 1 的 電 子 産 品 像 是 電 腦 0 1 I 如 從 1 » -刖 逑 可 瞭 解 者 9 該 發 明 有 利 於 凹 入 該 氮化 物襯 m 1 I -1 2 - 1 1 1 1 本紙張尺度適用中國國家標準（（'NS ) Λ4規格（210X 297公釐） 經滴部中决標準局S〈工消贽合竹社印製 406351 Αν B7 _ 五、發明説明（"） 於淺溝渠隔離構造内至低於該P - F E T電晶体之通道深度 (該P - F E T電晶体通道深度在第8圖中由深度D c加以敘述）
I 的一個深度，有利的是該受凹入襯墊704不再捕捉或搜集 橫越該P-PET電晶体通道之電荷，如為那些熟習於此技藝 者所可瞭解者，此舉有利地最小化熱載子可靠性的問題 ,因而防止額外的功率消耗及/或該導出電路的不正確時 序。 更有甚者，在該墊氮化物移除步驟後不出現一塊區域 會對於防止多晶矽被沉積進入該塊區域之内傷為有利， 因而防止了該閘極多晶矽材料在難以控制塊區域内的出 現，以此方式該後續被形成的閘極之臨界電壓可更為正 確地加以控制，如第8画中可見者，該氮化物襯墊材料 仍舊置於該淺溝渠隔離構造200之底部處，該氮化物襯墊 的出現有利地如先前所提及者防止了該電容器之下環管 氣化物之不想要的氣化，所以雖然該氮化物襯墊114偽較 先前技藝中被凹入一更大的程度，此凹入係高度地加以 控制且不會影響到被形成於該淺溝渠隔離構造下之電容 器的保留時間。 本發明的許多特性及優點從所寫的敘逑可知乃至為明 顯，且因此藉由隨附的説明意圖去涵蓋該發明之所有如 此的特性及優點，此外因為無數的改良及改變對於那些 熟習於眈技藝者將能立即發生，其並不複要去限制該發 明於所舉例説明及敘述的正確構造及操作，因此所有適 當的改良，互換及相等可被訴諸於落在本發明之範圍之 内。 -1 3 - 石紙張尺度適州中國國家標準（（'NS ) Λ4規格（210X297公釐） (諳先閱讀背面之注意事項再填寫本頁) "
、1T 406351 l7 五、發明説明（^) 黎考符號說明 1 0 0, 2 0 0 .....淺溝渠隔離構造
I 102.....矽基Η 104.....溝渠 106.....墊氧化層 108.....墊氮化層 110.....表面 112.....主動區氣化層 114.....氮化物襯墊 2 0 2 , 7 0 2 .....氣化物充填 3 0 2 .....區域 3 0 4 .....閘極氣化物 3 0 6 .....閘極多晶矽 4 0 2 .....光咀栓塞 G0 2.....虛線 7 0 4 .....受凹入襯塾 9 0 0 .....製程 9 0 2, 9 0 4, 9 0 6, 9 0 8, 9 1 0, 9 1 2, 9 1 4, 9 1 6 .....步驟 (請先閲讀背面之注意事項再填寫本頁) T"訂 經淖部中次標準局員工消贽合作社印製 -14- 本纸張尺度適/丨]中國國家標準（CNS ) Λ4規格（210X297公釐）

Claims (1)

  1. 經濟部智慧財產局員工消費合作社印製 406351 B8 ^ C8 D8 六、申請專利範圍 A申請專利範圍： 1. 一種在一基片中之淺溝渠隔離結構，其特徵爲，該淺 溝渠隔離結構包括： 於該基片中之一溝渠；以及 一氮化物襯墊凹進該溝渠之內’以致於該氮化物襯 墊之一最上表面係被設置低於一電晶體通道深度，該 電晶體通道深度代表了被設置於該淺溝渠隔離結構旁 之一井內之電晶體之寬度。 2如申請專利範圍第1項之在一基片中之淺溝渠隔離結 構，其中該電晶體爲—P-FET電晶體。 3. 如申請專利範圍第1項之在一基片中之淺溝渠隔離結 構，其中該氮化物襯墊之一最上表面被設置於低於該 基片之一上表面下大於1000埃處。 4. 如申請專利範圍第1項之在一基片中之淺溝渠隔離結 構，其中更包括： 一設置於該溝渠內之氧化層，該氧化層置於該氮化 物襯墊之下；以及 一氧化物塡充完全地被設置於該氮化物襯墊之上以 致於該氮化物襯墊係爲該氧化物塡充及氧化層納入其 中〇 •15- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） ----------1-----,111--------線 (請先閲讀背面之注項再填寫本瓦) 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8 ·六、申請專利範圍 5. 如申請專利範圍第4項之在一基片中之淺溝渠隔離結 構，其中該氧化物塡充延伸於該氮化物襯墊之該最上 表面之上，實質上至該基片之一頂表面處，以致於實 質上沒有孔存在於該氮化物襯墊之該最上表面之上。 6. 如申請專利範圍第2項之在一基片中之淺溝渠隔離結 構，其中更包括： 一氧化物塡充被設置於該氮化物襯墊之上，以致於 該氧化物塡充延伸於該氮化物襯墊之該最上表面之上 實質上至該基片之一頂表面處，以致於實質上沒有多 晶矽材料被設置於該溝渠內。 7. 如申請專利範圍第6項之在一基片中之淺溝渠隔離結 構，其中該氧化物塡充係爲四etylortho矽酸鹽。 8. —種在一基片中之淺溝渠隔離結構，其特徵爲，該淺 溝渠隔離結構包括： 於該基片中之一溝渠； 一氮化物襯墊設置於該溝渠之內，以及 一氧化物塡充被設置於該氮化物襯墊之上’以致於 該氧化物塡充延伸於該氮化物襯墊之該最上表面之上 實質上至該基片之一頂表面處。 9. 如申請專利範圍第8項之在一基片中之淺溝渠隔離結 構，其中 該氮化物襯墊係被凹入該溝渠之內，以致於該氮化 物襯墊之該最上表面是位於一通道深度之下’該通道 -16- ---------裝-------訂l·-----線 (請先閲讀背面之注^項再填寫本頁) 本紙張尺度適用中國國家標準（CNS > A4規格（210X297公釐） 406351 ABCD 經濟部智慧財產局員工消費合作社印製 六、申請專利範圍 深度係爲與設置於該溝渠旁之一裝置有關之一通道之 寬度的代表。 10. 如申請專利範圍第9項之在一基片中之淺溝渠隔離結 構，其中該裝置係爲一 P-FET電晶體而該通道深度係 位於該基片之一頂表面之下約1000埃，以致於該氮化 物襯墊在實質上會捕捉不到橫越該P_FET電晶體之該 通道的電荷。 11. 如申請專利範圍第8項之在一基片中之淺溝渠隔離結 構，其中該氧化物塡充設置於該氮化物襯墊之上，以 致於在實質上沒有多晶矽材料設置於該溝渠內。 12·—種用於減少在一基片上之積體電路裝置中之可靠度 問題之方法，該裝置包括具備一通道之一電晶體，該 通道具備一通道深度，且該裝置亦包括一淺溝渠隔離 結構其具有一溝渠形成於該基片之內，一氧化物層設 置於該溝渠內，一氮化物襯墊被設置在位於該氧化層 之上的該溝渠之內，其特徵爲，該方法包括： 沉積一層光阻於位在該氮化物襯墊上之該溝渠中； 蝕刻該氮化物襯墊至一第一位準（leucl)，該第1位 準係位於該通道深度之下，以及 移除該光阻栓塞。 边如申請專利範圍第12項之方法，其中更包括： 在該蝕刻之後沉積一氧化物塡充，以致於該氮化物襯 墊係完全地被容納於該氧化物塡充及該氧化層之間。 -17- (請先閱讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準（CNS ) Α4規格（2丨0><297公釐） 8 88 8 ABCD 406351 六、申請專利範圍 M.如申請專利範圍第13項之方法，其中該氧化物塡充層 係被沉積於該氮化物裸墊之一最上表面之上至實質地 該基片之一上表面。 15.如申請專利範圍第12項之方法，其中更包括： 凹入該光阻栓塞至較該通道深度爲深之一層，該凹 入係在氮化物襯墊之蝕刻前加以執行。 1&如申請專利範圍第15項之方法，其中該第一層是與在 該凹入後之該光阻栓塞之一上表面一樣的實質上平 坦。 17·如申請專利範圍第13項之方法，其中該氧化物塡充之 該沉積係使用一化學蒸氣沉積製程加以進行。 如申請專利範圍第15項之方法，其中該凹入係使用一 下游電漿蝕刻製程而進行》 Η如申請專利範圍第12項之方法，其中該蝕刻係使用一 非均向性蝕刻製程而進行。 20. 如申請專利範圍第19項之方法，其中該非均向性蝕刻 製程係爲一電漿蝕刻製程》 21. —種用於減少在一基片上之積體電路裝置中之可靠度 問題之方法，該裝置包括具有一通道之一電晶體，該 通道具有一通道深度’且該裝置亦包括一淺溝渠隔離 結構其具有一溝渠形成於該基片之內，一氧化物層設 置於該溝渠之內’ 一氮化物襯墊被設置於該氧化層之 上的該溝渠之上，其特徵爲，該方法包括： -18- 本紙張尺度適用中國國家梯準（CNS ) Α4规格（210Χ297公釐） ---------^-------訂'------^ (請先閱讀背面之注項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 經濟部智慧財產局員工消費合作社印製 A8 406351 C8 L/〇 六、申請專利範圍 沉積一光阻栓塞於該.氮化物襯墊上該溝渠中； 凹入該光阻栓塞至較該通道深度爲深之一第一位準 處， 蝕刻該氮化物襯墊至一第二位準，該第二位準位於 該通道深度之下， 移除該凹入的光阻栓塞；以及 沉積一氧化物塡充層以致於該氮化物襯墊係完全地 被容納於該氧化物塡充及該氧化物層之間。 22_如申請專利範圍第21項之方法，其中該第二位準是與 在該凹入後之該光阻栓塞之一上表面一樣的實質上平 坦。 23. —種用於減少在一基片上之積體電路裝置中之可靠度 問題之方法，該基片具有一墊氮化層置於該氧化物層 之上，該氧化物層是置於該基片之上表面上，該裝置 包括一電晶體其具有一通道，該通道具有一通道深 度，且該裝置亦包括一淺溝渠隔離結構，其具有溝渠 形成於該基片之內，一氧化物設置於該溝渠之內，一 氮化物襯墊被設置於該氧化層之上的該溝渠之內，其 特徵爲，該方法包括： 沉積一光阻栓塞於該氮化物襯墊上該溝渠內； 蝕刻該氮化物襯墊至低於該通道深度之一位準下； 移除該光阻栓塞； 沉積氧化物塡充於該氮化物襯墊上之溝渠內，以致 -19- 本紙張尺度逋用中國國家橾準（CNS ) A4規格（210 X 297公釐） ---------餐-----—訂.------^ (請先閲讀背面之注意事項再填寫本頁) C8 D8 406351 六、申請專利範圍 於該氮化物襯墊係被容納於該氧化物塡充及該氧化物 層之間，以及使該氧化物塡充實質上完全地塡充位於 該氮化物襯墊之最上表面上之該溝渠； 移除覆於該基片之上表面上之該墊氮化物層；以及 沉積多晶矽於該淺溝渠隔離結構之上，該氧化物塡充 之沉積實質上無多晶矽被沉積於該溝渠內。 (請先閲讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 -20- 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐）
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Families Citing this family (72)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH118295A (ja) * 1997-06-16 1999-01-12 Nec Corp 半導体装置及びその製造方法
US6479368B1 (en) * 1998-03-02 2002-11-12 Kabushiki Kaisha Toshiba Method of manufacturing a semiconductor device having a shallow trench isolating region
TW410423B (en) * 1998-10-21 2000-11-01 United Microelectronics Corp Manufacture method of shallow trench isolation
US6204146B1 (en) * 1998-12-10 2001-03-20 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6180467B1 (en) * 1998-12-15 2001-01-30 United Microelectronics Corp. Method of fabricating shallow trench isolation
US6184091B1 (en) * 1999-02-01 2001-02-06 Infineon Technologies North America Corp. Formation of controlled trench top isolation layers for vertical transistors
US6159821A (en) * 1999-02-12 2000-12-12 Vanguard International Semiconductor Corporation Methods for shallow trench isolation
US6291298B1 (en) * 1999-05-25 2001-09-18 Advanced Analogic Technologies, Inc. Process of manufacturing Trench gate semiconductor device having gate oxide layer with multiple thicknesses
US6255194B1 (en) * 1999-06-03 2001-07-03 Samsung Electronics Co., Ltd. Trench isolation method
US6265292B1 (en) * 1999-07-12 2001-07-24 Intel Corporation Method of fabrication of a novel flash integrated circuit
JP4649006B2 (ja) 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
US6200881B1 (en) * 1999-07-23 2001-03-13 Worldwide Semiconductor Manufacturing Corp. Method of forming a shallow trench isolation
KR100567022B1 (ko) * 1999-12-29 2006-04-04 매그나칩 반도체 유한회사 반도체소자의 트렌치를 이용한 소자분리막 형성방법
KR100361764B1 (ko) * 1999-12-30 2002-11-23 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
KR100419754B1 (ko) * 1999-12-31 2004-02-21 주식회사 하이닉스반도체 반도체소자의 소자분리막 형성방법
US6348394B1 (en) * 2000-05-18 2002-02-19 International Business Machines Corporation Method and device for array threshold voltage control by trapped charge in trench isolation
US6468853B1 (en) 2000-08-18 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner
US6706634B1 (en) * 2000-09-19 2004-03-16 Infineon Technologies Ag Control of separation between transfer gate and storage node in vertical DRAM
KR100354439B1 (ko) 2000-12-08 2002-09-28 삼성전자 주식회사 트렌치 소자 분리막 형성 방법
KR100382728B1 (ko) * 2000-12-09 2003-05-09 삼성전자주식회사 얕은 트렌치 아이솔레이션 구조를 갖는 반도체 디바이스및 그 제조방법
US6809368B2 (en) * 2001-04-11 2004-10-26 International Business Machines Corporation TTO nitride liner for improved collar protection and TTO reliability
US7267037B2 (en) 2001-05-05 2007-09-11 David Walter Smith Bidirectional singulation saw and method
US6498383B2 (en) * 2001-05-23 2002-12-24 International Business Machines Corporation Oxynitride shallow trench isolation and method of formation
US6645867B2 (en) * 2001-05-24 2003-11-11 International Business Machines Corporation Structure and method to preserve STI during etching
US7385751B2 (en) * 2001-06-11 2008-06-10 Sipix Imaging, Inc. Process for imagewise opening and filling color display components and color displays manufactured thereof
KR100759258B1 (ko) * 2001-06-29 2007-09-17 매그나칩 반도체 유한회사 반도체소자의 제조방법
KR100428768B1 (ko) * 2001-08-29 2004-04-30 삼성전자주식회사 트렌치 소자 분리형 반도체 장치 및 그 형성 방법
TW536775B (en) * 2002-04-18 2003-06-11 Nanya Technology Corp Manufacturing method of shallow trench isolation structure
TW567560B (en) * 2002-07-02 2003-12-21 Mosel Vitelic Inc Method of forming bottom oxide layer in trench
US20040040105A1 (en) * 2002-09-03 2004-03-04 Hillenbrand Stephen John Scuff remover device
US6743675B2 (en) 2002-10-01 2004-06-01 Mosel Vitelic, Inc. Floating gate memory fabrication methods comprising a field dielectric etch with a horizontal etch component
US20040065937A1 (en) * 2002-10-07 2004-04-08 Chia-Shun Hsiao Floating gate memory structures and fabrication methods
KR100500443B1 (ko) * 2002-12-13 2005-07-12 삼성전자주식회사 리세스된 게이트 전극을 갖는 모스 트랜지스터 및 그제조방법
US6750117B1 (en) * 2002-12-23 2004-06-15 Macronix International Co., Ltd. Shallow trench isolation process
JP2004207564A (ja) * 2002-12-26 2004-07-22 Fujitsu Ltd 半導体装置の製造方法と半導体装置
US6867472B2 (en) 2003-01-08 2005-03-15 Infineon Technologies Ag Reduced hot carrier induced parasitic sidewall device activation in isolated buried channel devices by conductive buried channel depth optimization
JP4483179B2 (ja) * 2003-03-03 2010-06-16 株式会社デンソー 半導体装置の製造方法
US6887798B2 (en) * 2003-05-30 2005-05-03 International Business Machines Corporation STI stress modification by nitrogen plasma treatment for improving performance in small width devices
US6838342B1 (en) * 2003-10-03 2005-01-04 Promos Technologies, Inc. Nonvolatile memory fabrication methods comprising lateral recessing of dielectric sidewalls at substrate isolation regions
JP2005142481A (ja) 2003-11-10 2005-06-02 Nec Electronics Corp 半導体装置の製造方法
KR100677766B1 (ko) * 2003-11-28 2007-02-05 주식회사 하이닉스반도체 트렌치형 소자분리막을 갖는 반도체 소자 및 그의 제조 방법
US7344992B2 (en) * 2003-12-31 2008-03-18 Dongbu Electronics Co., Ltd. Method for forming via hole and trench for dual damascene interconnection
US7067377B1 (en) 2004-03-30 2006-06-27 Fasl Llc Recessed channel with separated ONO memory device
US7374634B2 (en) * 2004-05-12 2008-05-20 Sipix Imaging, Inc. Process for the manufacture of electrophoretic displays
US7091091B2 (en) * 2004-06-28 2006-08-15 Promos Technologies Inc. Nonvolatile memory fabrication methods in which a dielectric layer underlying a floating gate layer is spaced from an edge of an isolation trench and/or an edge of the floating gate layer
KR100631999B1 (ko) 2004-06-30 2006-10-04 매그나칩 반도체 유한회사 반도체 소자의 소자분리막 형성방법
US7002190B1 (en) * 2004-09-21 2006-02-21 International Business Machines Corporation Method of collector formation in BiCMOS technology
US7176138B2 (en) * 2004-10-21 2007-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Selective nitride liner formation for shallow trench isolation
KR100596800B1 (ko) * 2005-04-29 2006-07-04 주식회사 하이닉스반도체 트랜지스터 및 그 제조방법
KR100647397B1 (ko) 2005-08-11 2006-11-23 주식회사 하이닉스반도체 반도체 소자의 소자 분리막 제조 방법
DE102005039667A1 (de) * 2005-08-22 2007-03-01 Infineon Technologies Ag Verfahren zum Herstellen einer Struktur mit geringem Aspektverhältnis
JP2007103864A (ja) * 2005-10-07 2007-04-19 Sharp Corp 半導体装置及びその製造方法
US7811935B2 (en) * 2006-03-07 2010-10-12 Micron Technology, Inc. Isolation regions and their formation
US7358145B2 (en) * 2006-06-15 2008-04-15 Macronix International Co., Ltd. Method of fabricating shallow trench isolation structure
US20070298583A1 (en) * 2006-06-27 2007-12-27 Macronix International Co., Ltd. Method for forming a shallow trench isolation region
US8058161B2 (en) * 2006-09-29 2011-11-15 Texas Instruments Incorporated Recessed STI for wide transistors
US7642144B2 (en) * 2006-12-22 2010-01-05 Texas Instruments Incorporated Transistors with recessed active trenches for increased effective gate width
US7691693B2 (en) * 2007-06-01 2010-04-06 Synopsys, Inc. Method for suppressing layout sensitivity of threshold voltage in a transistor array
US7691751B2 (en) 2007-10-26 2010-04-06 Spansion Llc Selective silicide formation using resist etchback
US7902611B1 (en) 2007-11-27 2011-03-08 Altera Corporation Integrated circuit well isolation structures
CN101452873B (zh) * 2007-12-06 2010-08-11 上海华虹Nec电子有限公司 浅沟槽隔离工艺方法
KR101002474B1 (ko) * 2007-12-28 2010-12-17 주식회사 하이닉스반도체 반도체 메모리 소자의 소자 분리막 형성 방법
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
CN102479741A (zh) * 2010-11-23 2012-05-30 旺宏电子股份有限公司 浅沟渠隔离结构的制造方法
US8642423B2 (en) 2011-11-30 2014-02-04 International Business Machines Corporation Polysilicon/metal contact resistance in deep trench
CN103872096B (zh) * 2012-12-18 2017-11-03 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US9607878B2 (en) * 2013-11-04 2017-03-28 Taiwan Semiconductor Manufacturing Company Limited Shallow trench isolation and formation thereof
KR102130056B1 (ko) 2013-11-15 2020-07-03 삼성전자주식회사 핀 전계 효과 트랜지스터를 포함하는 반도체 소자 및 그 제조 방법
CN104319257B (zh) * 2014-10-29 2017-04-05 上海华力微电子有限公司 一种浅沟槽隔离结构的制造方法
US9490143B1 (en) * 2015-11-25 2016-11-08 Texas Instruments Incorporated Method of fabricating semiconductors
US11069774B2 (en) * 2019-09-26 2021-07-20 Fujian Jinhua Integrated Circuit Co., Ltd. Shallow trench isolation structure and semiconductor device with the same
CN112885770A (zh) * 2019-11-29 2021-06-01 长鑫存储技术有限公司 浅沟槽隔离结构、半导体结构及其制备方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS57159038A (en) * 1981-03-25 1982-10-01 Fujitsu Ltd Forming method for v-shaped isolation region
US4847214A (en) * 1988-04-18 1989-07-11 Motorola Inc. Method for filling trenches from a seed layer
JPH01282836A (ja) * 1988-05-09 1989-11-14 Fujitsu Ltd 半導体装置の製造方法
US5061653A (en) * 1989-02-22 1991-10-29 Texas Instruments Incorporated Trench isolation process
JPH03112148A (ja) * 1989-09-27 1991-05-13 Fujitsu Ltd 半導体装置およびその製造方法
US5248894A (en) * 1989-10-03 1993-09-28 Harris Corporation Self-aligned channel stop for trench-isolated island
JPH03185856A (ja) * 1989-12-15 1991-08-13 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US5096849A (en) * 1991-04-29 1992-03-17 International Business Machines Corporation Process for positioning a mask within a concave semiconductor structure
JPH0521591A (ja) * 1991-07-12 1993-01-29 Fujitsu Ltd 半導体装置の製造方法
US5434109A (en) 1993-04-27 1995-07-18 International Business Machines Corporation Oxidation of silicon nitride in semiconductor devices
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
US5604159A (en) 1994-01-31 1997-02-18 Motorola, Inc. Method of making a contact structure
JPH0817813A (ja) * 1994-06-24 1996-01-19 Nec Corp 半導体装置の製造方法
US5447884A (en) * 1994-06-29 1995-09-05 International Business Machines Corporation Shallow trench isolation with thin nitride liner
US5395786A (en) 1994-06-30 1995-03-07 International Business Machines Corporation Method of making a DRAM cell with trench capacitor
US5573633A (en) 1995-11-14 1996-11-12 International Business Machines Corporation Method of chemically mechanically polishing an electronic component
US5717628A (en) * 1996-03-04 1998-02-10 Siemens Aktiengesellschaft Nitride cap formation in a DRAM trench capacitor
US5618751A (en) * 1996-05-23 1997-04-08 International Business Machines Corporation Method of making single-step trenches using resist fill and recess
US5763315A (en) * 1997-01-28 1998-06-09 International Business Machines Corporation Shallow trench isolation with oxide-nitride/oxynitride liner
US5872045A (en) * 1997-07-14 1999-02-16 Industrial Technology Research Institute Method for making an improved global planarization surface by using a gradient-doped polysilicon trench--fill in shallow trench isolation

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