KR100530391B1 - 소자 제조 방법 및 금속층과 절연층을 갖는 소자 - Google Patents

소자 제조 방법 및 금속층과 절연층을 갖는 소자 Download PDF

Info

Publication number
KR100530391B1
KR100530391B1 KR10-2003-0010604A KR20030010604A KR100530391B1 KR 100530391 B1 KR100530391 B1 KR 100530391B1 KR 20030010604 A KR20030010604 A KR 20030010604A KR 100530391 B1 KR100530391 B1 KR 100530391B1
Authority
KR
South Korea
Prior art keywords
layer
metal layer
noble metal
silicon
silicide
Prior art date
Application number
KR10-2003-0010604A
Other languages
English (en)
Other versions
KR20030069864A (ko
Inventor
가브릭츠보니미르
팜레르베르네르
바인리흐볼케르
Original Assignee
인피네온 테크놀로지스 아게
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 인피네온 테크놀로지스 아게 filed Critical 인피네온 테크놀로지스 아게
Publication of KR20030069864A publication Critical patent/KR20030069864A/ko
Application granted granted Critical
Publication of KR100530391B1 publication Critical patent/KR100530391B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/20—Deposition of semiconductor materials on a substrate, e.g. epitaxial growth solid phase epitaxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/65—Electrodes comprising a noble metal or a noble metal oxide, e.g. platinum (Pt), ruthenium (Ru), ruthenium dioxide (RuO2), iridium (Ir), iridium dioxide (IrO2)
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명에 따르면, 귀금속층(28)과 절연층(34) 사이의 점착을 개선하기 위한 방법이 제공되는데, 여기서, 상기 귀금속층(28)과 상기 절연층(34) 사이에 실리콘층이 배치된다. 실리콘층은 실리콘화되고 산화 환경에서 열처리에 의해 산화되어, 형성된 산화물 및 귀금속의 높은 상호 혼합으로 산화된 실리사이드층(30')으로 된다. 그 결과 얻어진 비교적 큰 내면이 귀금속층(28)과 절연층(34) 사이의 점착을 개선시킨다.

Description

소자 제조 방법 및 금속층과 절연층을 갖는 소자{METHOD FOR FABRICATING A COMPONENT, AND COMPONENT HAVING A METAL LAYER AND AN INSULATION LAYER}
본 발명은 소자, 특히 마이크로 전자 소자 분야에 관한 것으로 구체적으로는 반도체 메모리 분야에 관한 것이다.
소자의 제조 동안, 상이한 재료층이 연속적으로 도포되며 패터닝된다. 제조된 소자의 신뢰도를 보장하기 위해, 도포된 층은 충분한 점착력을 가져야 한다. 문제는 귀금속 및 산화시키기 어려운 기타 금속들, 특히 주기율표의 서브그룹 Ⅷ족의 금속 상에 절연 재료, 예를 들어, 실리콘 산화물 및 실리콘 질화물을 점착시키는 것이다.
백금 또는 이리듐은 예를 들어, 강유전성 또는 하이-ε-유전성(high-ε-dielectric)(일반적으로 20보다 큰 ε)의 캐패시터 유전체를 갖는 반도체 메모리의 캐패시터 전극의 제조에 사용되는데, 왜냐하면 이들 금속이 캐패시터 유전체의 증착에 필요한 공정 상태에 대해 충분히 저항력이 있기 때문이다. 특히, 전극은 상승된 온도에서 산화에 견뎌야 한다. 그러나, 분명한 화학적 불활성은 반도체 기술에서 표준으로서 사용된 절연 재료에 대한 점착과 관련하여 많은 문제점을 갖고 있다. 두 층 사이의 양호한 점착은 어떤 화학적 상호작용 또는 인접한 층들의 상호 확산과 관계가 있다. 예를 들면, TiAl3 층은 티타늄과 알루미늄 사이에 형성되며, 점착에 유리한 효과를 갖는다. 점착에 유리한 방식으로 금속 산화물층을 형성하는 것은 또한 실리콘 산화물로 비교적 산화하기 쉬운 금속을 증착시킬 때 관측된다.
산화하기 어려운 귀금속 또는 다른 금속들의 경우에는, 예를 들어 산화물층과의 화학적 상호작용이 아주 적다. 따라서, 특히 이 경우에 점착과 관련된 문제점이 자주 발생한다. 이것은 예를 들어, 반도체 메모리에서 발견되는 점점 더 작은 구조의 경우에 특히 중요하다. 이 경우, 예를 들어 사전에 패터닝된 절연층 상으로의 증착 및 후속하는 폴리싱-백(polishing-back)(CMP=chemical mechanical polishing)에 의해 전극이 형성된다. 이 경우에 폴리싱-백에 사용된 회전하는 연마 휠은 증착된 금속층 상에 소정의 기계적인 압력을 가하며, 이 압력은 점착력이 부족한 경우엔 금속 층을 벗겨낼 수 있다. 더 나아가, 금속층을 에칭하여 패터닝한 후 또는 마감 처리된 반도체 칩의 초음파 결합 동안의 세정 단계가 또한 특정한 기계적인 부담이 되는 것으로 나타났다.
귀금속의 점착을 개선하기 위하여, 예를 들어 US 5,668,040에는 반도체 메모리의 저장 캐피시터에 있어서, 예를 들어 서브그룹 Ⅳb, Ⅴb 또는 Ⅵb로부터의 전이 금속(transition metal)층이 하부 캐패시터 전극의 귀금속과 실리콘 산화물을 포함하는 절연층 사이에 제공되고, 상기 금속은 암모니아 함유 환경에서의 열 처리 동안에 귀금속층과의 인터페이스에서 금속 질화물층을 형성하는 것이 개시되어 있다. 이 경우, 귀금속층은 질소 또는 전이 금속과 반응하지 않는다. 또한, 금속 산화물층이 전이 금속과 실리콘 산화물 사이의 인터페이스에서 형성된다. 그러나, 이 방법에서의 문제는 전이 금속이, 그 에칭된 에지에서, 후속적으로 도포되는 캐패시터 유전체와 접촉하게 되어, 적어도 그 부분에서 산화된다는 것이다. 또한, 전이 금속은 캐패시터 유전체로 확산되어 유전체를 손상시키거나 유전체의 강유전성을 손상시킨다.
캐패시터 유전체로의 전이 금속의 확산을 회피하기 위해, 예를 들어 EP 0 697 718 A1에서 제안한 바와 같이, 전이 금속의 에지의 산화 후에 캐패시터 유전체를 증착시킬 수 있지만, 그러나 이 경우, 부피가 크게 증가하는 것이 목격되는데, 이것은 전이 금속층 상에 위치한 귀금속층을 기계적으로 파쇄시킬 수 있다. 또한, 하부 전극의 콘택트 접속에 이용가능한 단면이 제한된다.
DE 198 28 969 A1은 저장 캐패시터의 상부 금속 전극과 산화물층 사이에 점착 촉진제로서 실리콘층을 증착한 반도체 소자를 제조하는 방법을 기술하고 있다.
DE 196 01 592 C1은 센서의 유전체 캐리어층 상에 백금층의 점착을 개선하기 위해, 유전체 캐리어층과 백금층 사이에 백금 실리사이드층을 제공하는 것을 개시하고 있다. 백금 실리사이드층은 백금층의 증착 전에 도포된 실리콘층을 실리콘화(siliconizing)함으로서 제조된다.
본 발명의 목적은 절연층에 대한 귀금속층의 점착을 개선한 소자를 제조하는 방법을 제공하는 것이다.
본 발명의 목적은, 귀금속층 및 상기 귀금속층의 표면과 접촉하게 되는 실리콘층이 그 순서대로 기판에 도포되는 단계와, 실리콘층과 접촉하고 있는 귀금속층의 표면이 실리콘화되는 실리콘화를 수행하는 단계와, 형성된 실리사이드층 및 남아 있는 실리콘층의 실리콘화되지 않은 영역이 산화되는 산화가 수행되는 단계와, 절연층이 도포되는 단계를 갖는 소자 제조 방법에 의해 본 발명에 따라 달성된다.
실리콘화 및 산화를 통해, 도포된 실리콘층은 산화된 실리사이드층으로 변화된다. 이는 귀금속이 비교적 단순하게 실리콘화될 수 있다는 사상을 이용하는 것이다. 귀금속과 실리사이드층 사이의 점착은 아주 양호하다. 절연층에 양호한 점착을 지원하기 위해 형성된 실리사이드층은 후속적으로 산화될 수 있다. 비교적 큰 실리콘화 및 산화에 의해, 실리사이드 또는 귀금속과 실리콘 산화물의 상호 혼합 또는 상호 확산된 층이 생성된다. 그 결과, 실리사이드 또는 귀금속과 실리콘 산화물 사이에 비교적 큰 내부 표면이 형성되며, 상기 표면은 점착력을 개선시키는데 기여한다. 요약하면, 귀금속층으로부터 시작하여 실리사이드층과, 본질적으로 귀금속과 실리콘 산화물을 포함하는 혼합 층 및 실리콘 산화물층을 갖는 다층 점착층이 형성된다고도 할 수 있다. 실리콘층이 비교적 얇게 도포되면, 본질적으로 귀금속층으로 갈수록 실리사이드의 농도가 증가하고 절연층으로 갈수록 실리콘 산화물의 농도가 증가하는 혼합 층만이 인식될 수 있다. 일반적으로 이것은 실리사이드층 상의 얕은 실리콘 산화물층이라고 할 수도 있다. 산화된 실리사이드층을 구성하는 정확한 방법은 상당한 정도까지는 도포된 실리콘층의 두께, 온도 및 실리콘화 및 산화의 지속 시간에 달려 있다.
실리사이드와 실리콘 산화물의 상호 확산은 실리콘화 및 산화에 의한 것이며, 따라서 반응에 의한 상호 혼합, 즉, 상이한 화학적 반응으로 인한 상호 혼합이라고도 할 수 있다. 이 경우에는, 귀금속 표면으로부터 먼 쪽에서 산화가 시작되지만, 실리콘화는 금속층과 마주보는 실리콘층의 한 쪽에서 시작되는 것이 바람직한 효과를 갖는다. 따라서 두 반응이 공간적으로 서로를 향해 일어난다.
실리사이드의 산화는 예를 들어 1983년 Academic Press에 실려 있는 S.P. Murarka의 "Silicides for VLSI Application" 102-143에 개시되어 있다. 귀금속의 경우에 형성된 실리사이드가 분해되고 실리콘 산화물이 발생한다는 것은 간단한 방법으로 추정할 수 있다. 실행된 메커니즘에 관해서는 Physikalische Blatter 51(1995) 951-953페이지, S. Mantldml의 "Silicid-Mikrostrukturen durch lokale Oxidation"["Silicide microstructures through local oxidation"]를 참조하라. 특히 백금의 귀금속층의 실리콘화와 관련한 상세한 조사보고는 1977년 Applied Physics Letters, Vol.31, No.1 43-45페이지 C. Canali 공저의 "Pt2Si and PtSi formation with high-purity PT thin films"에 개시되어 있다.
본 발명에 따른 방법의 다른 이점은 소자 제조, 특히 반도체 소자의 제조에 사용된 재료의 사용에 있다. 실리콘, 실리사이드 및 실리콘 산화물은 기술적으로 쉽게 제어되는 표준 재료이다.
실리콘화 및 산화는 바람직하게는 산소 함유 환경에서 일반적인 열처리 동안에 이루어진다. 잔여 구조 상에 열이 가해지는 것은 일반적인 처리로 감소된다. 또한, 이 방법으로 제조된 산화된 실리사이드층은 귀금속층과 절연층 사이에 특히 양호한 점착을 제공한다. 강유전성(예를 들면, SBT=Strontium Bismuth Tantalate 또는 PZT=lead zirconium titanate) 또는 하이-ε유전체(BST=Barium Strontium Titanate)를 갖는 반도체 메모리를 제조하는 경우에, 유전체의 산화 처리의 상황에서 열처리가 이루어질 수 있다.
실리콘화 및 산화는 또한 별개의 단계에서 수행될 수도 있다. 방법의 진행에 관계없이, 실리콘층으로부터 먼 쪽의 귀금속층의 표면은 산화물 또는 실리사이드 없이 남아 있는다.
제한적인 것은 아니지만, 산화된 실리콘층의 형성의 기초를 이루는 메커니즘은 산소 함유 환경에서 열처리의 경우에 다음과 같이 이해할 수 있다. 실리콘화를 위해 충분히 높은 온도에서 수행되는 열처리 동안에, 귀금속층과 마주보는 실리콘층의 측면이 실리사이드층으로 변화되는 반면에, 귀금속층으로부터 먼 쪽의 실리콘층의 표면은 산화된다. 따라서, 실리콘 산화물층에 의해 덮인 실리사이드층이 초기에 형성된다. 열처리가 진행되면서, 실리사이드는 점점 증가하는 범위까지 분해된다. 유리된 실리콘은 산화 환경의 방향으로, 즉, 이미 형성된 실리콘 산화물층의 방향으로 확산된다. 따라서, 동시에 어떠한 실리콘도 귀금속을 통해 반대쪽 표면으로 확산될 수 없다. 이 표면은 이 경우에 실리사이드가 없는 채로 남는다. 마지막으로, 산화가 계속됨에 따라, 초기에 형성된 실리사이드는 거의 완전히 실리콘 산화물 및 금속으로 변화되고, 점착의 개선을 위해 상호 혼합은 유지된다. 전술한 순서는 또한 원리상, 분리된 실리콘화 및 산화의 경우의 순서에 대응한다. 심지어 초기에 실리콘화가 완전히 이루어진 경우라도, 후속하는 산화 동안에 실리사이드를 희생시켜 실리콘 산화물이 형성된다. 그 결과, 귀금속과 상당히 상호 혼합되는 실리콘 산화물층이 생성된다. 실리사이드가 남아있는 정도는 특히, 처리 기간 및 온도에 의존한다.
특히 바람직하게는, 수증기를 포함하는 환경의 경우엔 실리사이드의 산화가 보다 급속히 진행되기 때문에, 열 상승을 더 감소시키기 위해 수증기가 존재하는 곳에서 열처리가 이루어진다. 레이저 어닐링 및 e-빔 스캐닝과 같은 실리콘화 및 산화를 위한 다른 방법이 마찬가지로 가능하다.
바람직하게는, 최고의 점착을 얻기 위해 실리콘층이 완전히 변화된다.
또한, 실리콘층이 완전히 실리콘화되는 경우에, 귀금속층이 단지 부분적으로만 소모되고 실리콘층으로부터 먼 쪽의 귀금속층의 표면에 실리사이드가 본질적으로 남아 있지 않도록 하는 방식으로, 실리콘층 및 귀금속층의 두께가 조정되면 바람직하다. 이 경우에, 실리콘층은 귀금속층보다 훨씬 더 얇은 것이 바람직하다. 예를 들면, 약 10 내지 20배 두꺼운 귀금속층이 바람직하다.
실리콘층은 바람직하게는 다결정 또는 비정질층으로서 증착된다. 이에 적합한 방법으로는 예를 들면, 스퍼터링 또는 플라즈마-강화 CVD법이 있다. 또한 실리콘층의 증착 동안에 실리사이드가 인사이츄(in situ)로 형성되는 것이 바람직하다. 이를 위해 필요한 조건, 특히 요구된 온도는 쉽게 실현될 수 있다.
바람직하게는, 실리콘층의 도포 이전에 귀금속층이 패터닝되어, 귀금속층의 에지 및 측면 영역도 또한 실리콘층에 의해 덮인다.
귀금속이 또 다른 귀금속층을 덮는 강유전성 또는 유전성 캐패시터 유전체에 도포되고, 상기 또 다른 귀금속층, 캐패시터 유전체 및 귀금속층이 공통 마스크를 이용하여 패터닝되어 스택을 형성하고, 실리콘층이 상기 스택 상에 부합적으로 증착되어, 실리콘화되고 산화되며, 상기 실리콘층이 캐패시터 유전체와 직접 접촉하는 영역에서 완전히 산화되면 바람직하다.
실리콘층은 가능한 한 완전하게 스택을 덮어야 한다. 캐패시터 유전체의 영역에서, 실리콘층은 실리콘화되지 않고, 오히려 완전히 산화만 되며, 따라서 스택의 외측 주위에서 완전히 절연인 영역이 실리콘층 내에 형성된다. 따라서 귀금속층 및 또 다른 귀금속층은 서로 전기적으로 절연된다.
가능한 방해받지 않고 완전한 산화가 가능하도록 하기 위해, 산화 후의 절연층의 도포가 마찬가지로 바람직하다. 만약 절연층이 실리콘 산화물을 포함하면, 실리콘 산화물이 산소에 투과되므로, 또한 산화 전에 도포될 수 있다. 절연층으로서 실리콘 질화물을 사용하는 경우, 실리콘 질화물은 산소 장벽임을 고려해야 하며, 따라서 실리콘 질화물층의 두께에 의존하는 후속 산화의 경우에는 대응하는 긴 기간이 제공되어야 한다.
또한, 산화 전에 귀금속층 및 실리콘층이 리소그래피 방식으로 제조되는 마스크에 의해 패터닝된다. 이 경우, 반사 방지층(ARC=antireflective coating)으로서 실리콘층의 특성을 이용하는 것이 가능하다. 이 경우에 스퍼터링에 의한 실리콘층의 증착이 특히 바람직하다.
또한, 적어도 하나의 콘택트 홀이 절연층과 산화된 실리사이드층으로 들어가서 귀금속층에 대해 전기적으로 도전성 접속을 생성하는 도전성 재료로 채워지는 것이 바람직한 것으로 밝혀졌다. 이 경우에, 콘택트 홀 형성 후에, 전기 접촉 저항을 줄이기 위해 콘택트 홀의 바닥에 존재하는 실리사이드가 제거될 수도 있다. 잔존하는 실리사이드의 제거는, 귀금속층의 재료로서 이리듐을 사용하는 경우에 특히 추천되는데, 그 이외의 경우에는 콘택트 저항이 아주 높기 때문이다.
귀금속층의 재료는 루테늄(ruthenium), 로듐(rhodium), 팔라듐(palladium), 레늄(rhenium), 오스뮴(osmium), 백금, 이리듐(iridium) 및 금을 포함하는 그룹의 금속이 바람직하다. 전술한 귀금속의 합금도 가능하다.
본 발명은 또한 절연층, 실리콘층 및 상기 실리콘층과 접촉하는 귀금속층이 이 순서대로 기판에 도포되는 단계와, 실리콘층과 접촉하고 있는 상기 귀금속층의 표면이 실리콘화되는 실리콘화(siliconization)가 수행되는 단계와, 형성된 상기 실리사이드층 및 남아 있는 상기 실리콘층의 실리콘화되지 않은 영역이 산화되는 산화가 수행되는 단계를 포함하는 소자 제조 방법에 의해 달성된다.
이 단계에서, 아래에 실리콘층을 둔 귀금속층이 절연층에 도포된다. 여기서 실리콘화 및 산화에 의해 마찬가지로 전술한 산화된 실리사이드층이 얻어진다. 실리콘화 및 산화는 일반적인 열 처리로 수행될 수 있다.
본 발명은 또한 귀금속층이 기판에 도포되는 단계와, 상기 귀금속층이 상승된 온도에서 적어도 하나의 실레인을 포함하는 환경에 노출되어, 실리사이드층이 상기 귀금속층의 상기 표면에 형성되는 단계와, 절연층이 도포되는 단계를 포함하는 소자 제조 방법에 의해 달성된다.
이 경우, 온도는 실레인이 열적으로 분해되기에 충분히 높게 선택되어야 한다. 실리콘화에 요구되는 온도보다 높은 약 300℃ 내지 700℃의 온도가 요구되며, 따라서 실리사이드층은 귀금속 표면 상의 인사이츄로 형성된다. 반대로, 증착된 실리콘은 절연층의 영역 또는 귀금속층에 의해 덮이지 않는 기판의 영역 상에서 변화되지 않는다. 선택적으로, 점착을 더 개선하기 위해 산화가 후속적으로 수행될 수도 있다. 산화가 이루어지지 않으면, 마지막으로 도포되는 절연층에 대한 점착은 단지 인사이츄로 형성된 실리사이드층에 의해서 촉진되는데, 이것은 여러가지 목적을 만족시키기에 충분하다.
일반적인 화학식 SinHxRy(n≥1, x,y≥0)의 실레인이 채용된다. 이 경우, Ry는 기(radical)를 나타내는데, 예를 들면, CH3, NH2, 할로겐, 특히 F 또는 Cl이다.
바람직하게는 치환되지 않은 실레인, 특히 탄소가 없는 실레인이 사용된다. 탄소가 없는 실레인은 특히, 탄소가 없는 실리사이드를 생성하거나 탄소가 SiO2/귀금속 혼합 상(mixed phase)으로 결합되는 것을 방지하는 이점을 갖는다.
SinH2n+2(n≥1) 형태의 실레인, 특히 실레인(SiH4), 다이실레인(disilane)(Si2H6) 및 트라이실레인(trisilane)(Si3H8)이 특히 바람직하다.
증착 동안에, 상승된 온도는 300℃를 초과하며, 특히 600℃를 초과한다.
본 발명에 따른 방법은 바람직하게는 두 개의 전극-상기 두 개의 전극 중 적어도 하나는 상기 귀금속층에 의해 형성됨-과 그 사이에 있는 캐패시터 유전체를 각각 갖는 다수의 저장 캐패시터를 갖는 반도체 메모리 제조에 사용된다.
본 발명은 또한 귀금속층 및 절연층을 갖는 소자와 관련된다. 그러한 소자는 전술한 DE 196 01 592 C1에 공지되어 있다.
귀금속층과 절연층 사이의 점착을 개선하기 위해, 본 발명은 점착 촉진층 역할을 하는 혼합층(mixed layer)이 상기 절연층과 마주보는 상기 귀금속층의 표면에 형성되고, 상기 혼합층은 상기 귀금속층의 재료, 실리콘 및 산소를 포함하는 것을 제안한다.
혼합층은 특히 본 발명에 따른 방법에 의해 얻어질 수 있다. 귀금속층의 재료는 특히 루테늄(ruthenium), 로듐(rhodium), 팔라듐(palladium), 레늄(rhenium), 오스뮴(osmium), 백금, 이리듐(iridium) 및 금을 포함하는 그룹의 금속이다. 백금 및 이리듐이 특히 바람직하다. 상기 귀금속들의 합금도 가능하다. 바람직하게는 강유전성 또는 유전성 캐패시터 유전체는 절연층으로부터 먼 쪽의 귀금속층의 표면과 인접한다.
바람직하게는, 상기 소자는 다수의 저장 캐패시터를 갖는 반도체 메모리이고, 상기 두 개의 전극 중 적어도 하나는 상기 귀금속층에 의해 형성된다.
이하에서는 도면에 도시되어 있는 실시예를 이용하여 설명한다.
단지 설명의 편의를 위해, 본 발명은 유전체 또는 강유전성의 캐패시터 유전체를 갖는 저장 캐패시터를 포함하는 반도체 메모리의 제조와 관련하여 설명한다. 그러나, 본 발명은 여기에 한정되지 않고 귀금속층과 절연층 사이의 점착이 개선될 수 있다면 언제든지 채용될 수 있다.
도 1a는 단결정 실리콘으로 이루어진 기판(2)을 도시하고 있는데, 여기에 선택 트랜지스터(8)의 도핑 영역(4, 6)이 매립되어 있다. 참조 번호(10)는 선택 트랜지스터(8)의 게이트 전극을 나타낸다. 도핑 영역(6) 중 하나는 도전성 플러그(12)를 통해 비트 라인(14)에 접속된다. 다른 플러그(16)는 다른 도핑 영역(4)으로부터, 형성될 저장 캐패시터의 하부 전극으로 연장된다. 예를 들어, 도핑된 폴리실리콘을 포함하는 플러그(12, 16), 비트 라인(14) 및 게이트 전극(10)이 평탄화된 절연층(20) 내에 매립된다.
유전체 또는 강유전성의 캐패시터 유전체를 갖는 저장 캐패시터의 경우에, 캐패시터 유전체를 증착하는 동안 산화에 대해 플러그를 보호하기 위해 폴리실리콘을 포함하는 플러그(16)와 하부 전극 사이에 산소 장벽층이 요구된다. 이 목적을 위해, 대응하는 장벽층(22)이 절연층(20) 상에 증착된다. 이 장벽층은 단층 또는 다층 양식으로 구성될 수도 있다. 예를 들어, EP 0 697 718 A1에 적절한 재료가 언급되어 있다. DE 198 60 080 A1 및 DE 199 09 295 A1에 개시되어 있는 바와 같이, 산소 함유 이리듐층 및 이리듐 산화물층을 포함하는 장벽층의 구성이 특히 선호되는데, 이들 특허 문헌은 전체로서 본원에 포함되어 있다. 장벽층은 후속적으로 도포될 귀금속에 대해 양호한 점착력을 갖고 있다.
장벽층(22) 상에는 바람직하게는 백금을 포함하는 귀금속층(24)(하부 전극), 캐패시터 유전체(26), 마찬가지로 바람직하게는 백금을 포함하는 귀금속층(28)(상부 전극), 및 실리콘층(30)이 증착된다. 캐패시터 유전체(26)에 대한 적절한 재료로는 DE 198 60 080 A1 및 DE 199 09 295 A1에 언급되어 있는, 특히 강유전성 및 하이-ε-유전성 특성을 갖는 금속 산화물을 들 수 있다. 후속적으로 도포될 절연층에 대한 귀금속층(28)의 점착은 실리콘층(30)에 의해 개선된다. 귀금속층(28)의 두께는 약 100nm이며, 실리콘층(30)의 두께는 약 5nm이다.
실리콘층은 350℃보다 높은 온도에서, 특히 약 750℃ 온도의 산소 함유 환경에서 열처리에 의해 변화된다. 이 경우, 귀금속층(28)과 마주보는 실리콘층(30) 쪽으로부터 실리콘화가 시작되고, 실리콘층(30)의 반대쪽으로부터 산화가 시작된다. 귀금속층(28)은 이 경우에 얕게 실리콘화된다. 귀금속층(28)은 실리콘층(30)보다 훨씬 더 큰 두께를 가지므로, 실리콘층(30)으로부터 멀리 떨어진, 캐패시터 유전체(26)와 마주보는 쪽의 귀금속층(28)의 표면은 실리사이드가 없는 채로 남게 된다. 열처리를 오래 하는 경우(총 약 20분), 초기에 형성된 실리사이드(본 경우에는 백금 실리사이드)가 분해되고, 유리된 실리콘이 산화된다. 그 결과, 높은 정도의 상호 확산을 특징으로 하는, 실리콘 산화물, 귀금속, 및 적절하다면 실리사이드를 포함하는 혼합 층(산화된 실리사이드층)이 제공된다. 이러한 변화는 도 1b에서 음영 표시된 층(30')으로 도시되어 있다. 실리사이드의 산화에 대한 근원적인 메커니즘에 대해서는 1983년 Academic Press에 실려 있는 S.P. Murarka의 "Silicides for VLSI Application" 102-143을 참조하라. 실리콘화 및 산화 동안의 처리 조건은 바람직한 사용 목적 및 사용된 귀금속에 따라 쉽게 조절될 수 있다.
실리콘층은 상이한 방법에 의해 도포될 수 있다.
가능한 방법은 다음과 같다.
a) DC 스퍼터링를 통해 약 10nm의 두께를 갖는 비정질 실리콘층의 도포. 이러한 방법은, 예를 들어 금속층의 g-라인 리소그래피에 대해 반사 방지층(ARC)을 스퍼터링할 때 사용된다.
b) 플라즈마 강화된 화학 기상 증착(PE-CVD). 통상적인 조건은 100 sccm의 SiH4 개스 흐름, 400℃의 증착 온도, 5 torr(약 660 Pa) 및 500 W RF 전력이다.
c) 600℃ 내지 700℃의 온도와 70(약 9310 Pa) 내지 100 torr(약 13300 Pa)의 압력에서 SiH4 또는 SiH2Cl2를 이용하는 열적으로 활성화된 LP-CVD 방법(저압 화학 기상 증착)에 의한 폴리실리콘층 또는 비정질 실리콘의 증착. 플라즈마 강화는 선택적으로 제공될 수도 있다. 실리콘화는 백금의 경우에 350℃ 아래에서 이미 시작되므로, 이 경우에 적어도 부분적으로는 인사이츄(in situ)로 실리콘화가 발생한다. 백금의 실리콘화, 특히 변화 온도, 형성 속도 및 하부 메카니즘과 관련한 상세는 전술한 1977년 Applied Physics Letter 제 31권 제 1번 C. Canali 공저의 "Pt2Si and PtSi formation with high-purity PT thin films" 43-45페이지로부터 얻을 수 있다. 부가적인 엑스 사이츄(ex situ) 실리콘화 단계가 후속적으로 유사하게 수행될 수 있다. 이 방법에 의해 단지 몇 개의 단층 두께를 갖는 실리사이드층이 생성될 수 있다.
사용된 시작 물질은 부분적으로 수소를 포함하므로, 강유전성 또는 유전성의 캐패시터 유전체에서 수소에 의해 발생된 손상을 어닐링하기 위해 산소 함유 환경에서 어닐링 단계가 제공된다. 각각의 후속하는 절연층(예를 들어 실리콘 산화물과 같은 산화물 또는 실리콘 질화물과 같은 질화물)의 증착은 마찬가지로 인사이츄로 이루어질 수 있다.
산화된 실리사이드층은 단일 열 처리 또는 연속 처리로 형성될 수 있다. 또한 캐패시터 유전체의 조절을 위해 요구된 어닐링 단계(강유전성 유전체의 경우에 페로 어닐(ferro-anneal)이라고도 함)에서 산화된 실리사이드층의 형성을 수행하는 것도 가능하다.
다음의 조건, 즉, 약 30분 동안 600℃를 초과하는 온도의 환경은 특히, 수증기 함유 환경에서의 열처리에 유리하다. 귀금속 실리사이드의 완전한 산화에는 900℃ 정도의 보다 높은 온도가 필요하다.
산화된 실리콘 층(30')을 형성한 후, 도 1c에 따라서 마스크가 씌워지는데, 상기 마스크는 장벽층(22)을 포함하여 장벽층(22)까지 모든 층들을 패터닝하는데 사용된다. 상기 마스크로는, 예를 들어, 티타늄 질화물 또는 실리콘 이산화물로 만들어진 하드 마스크가 바람직하다. 이방성 에칭 방법(예를 들면, 아르곤 스퍼터링 또는 염소/아르곤 고온 RIE)에 의해 패터닝한 다음에, 장벽층(22), 귀금속층(24), 캐패시터 유전체(26), 귀금속층(28) 및 산화된 실리사이드층(30')을 포함하는 스택이 절연층(20) 상에 위치한다. 도 1e에 따르면, 예를 들어 산화물로 만들어진 절연층(34)이 상기 스택과 덮여져 있지 않은 절연층(20)에 도포되어 평탄화된다. 도면에 구체적으로 도시되어 있지는 않은 마스크를 이용하면, 귀금속(28)까지 아래로 연장된 콘택트 홀(36)이 절연층(34) 및 산화된 실리콘층(30') 속으로 에칭된다. 이 경우에, 콘택트 홀(36)을 채우고 있는 도전성 재료와 귀금속층(28) 사이의 접촉 저항이 가능한 한 낮게 유지되도록 하기 위해 아마도 콘택트 홀(36)의 바닥에 있는 실리사이드가 제거되어야 한다. 상호접속부(38)는 전극(28)에 대한 전기 접속을 형성한다.
귀금속층(28)과 절연층 사이의 점착은 산화된 실리사이드층(30')에 의해 크게 개선된다.
도 2a 내지 2c는 다른 방법 단계들을 도시하고 있다. 도 2a에 도시된 바와 같이, 귀금속층(24)과 장벽층(22)이 패터닝된 후에 캐패시터 유전체(26), 귀금속층(28) 및 실리콘층(30)이 부합적으로 증착된다. 이 경우에, 패터닝된 귀금속층(24)의 측면 영역은 또한 유효 캐패시터 영역으로 이용가능하며, 따라서 캐패시터의 캐패시턴스가 증가한다. 그 결과, 이 캐패시턴스를 그대로 유지함으로써 소형의 캐패시터를 제조하는 것이 가능해져, 집적 밀도를 증가시킬 수 있다.
실리콘층(30)이 실리콘화 및 산화에 의해 산화된 실리사이드층(30')으로 변화된 후, 절연층(34)이 도포되고, 콘택트 홀(36) 및 상호접속부(38)가 제조된다. 캐패시터 유전체(26), 귀금속층(28) 및 산화된 실리사이드층(30')은 많은 부분에서 패터닝되지 않고 인접 메모리 셀을 덮는다. 따라서 귀금속층(28)은 복수의 저장 캐패시터에 대한 공통 상부 전극을 구성한다. 이것은 또한 귀금속층(28)의 접촉 접속을 위해 더 적은 수의 콘택트 홀(36)이 요구되며, 그 결과 집적 밀도가 더 증가될 수 있다. 또한, 귀금속층은 보다 넓은 영역 상에서 산화된 실리사이드층으로 덮히므로, 점착이 더욱 개선된다.
도 3a 내지 3c에 도시된 방법 순서는 특히 절연층(34)의 증착 및 콘택트 홀(36)의 형성 후에만 실리콘층(30)이 열처리에 의해 산화된 절연층으로 변화된다는 점에 있어서, 도 1a 내지 도 1과 다르다. 실리콘층(30')을 증착하는 동안에 실리콘화가 이미 인사이츄로 개시되지 않았다고 가정하면, 어떠한 실리사이드도 콘택트 홀의 바닥에서 형성될 수 없다.
도 4a 내지 4c에 도시된 방법 순서의 경우에, 실리콘층(30)이 패터닝에 의해 형성된 스택 상으로 부합적으로 증착되기 전에, 장벽층(22), 귀금속층(24), 캐패시터 유전체(26) 및 귀금속층(28)이 패터닝된다. 그 다음에 실리콘층(30)이 변화된다. 실리콘층(30)은 더 이상 스택의 측면 영역이 덮여있지 않은 캐패시터 유전체(26)의 영역에서 그리고 절연층(20)의 덮여져 있지 않은 표면 상에서 귀금속과 접촉하지 않기 때문에, 실리콘층(30)은 그 부분에서 실리콘화되지 않고 오히려 실리콘 산화물층(30")으로 완전히 변화된다. 캐패시터 유전체의 덮여져 있지 않은 영역을 따라 형성되는 실리콘 산화물 링은 귀금속층(28, 24) 사이에서 절연을 보장한다.
도 5a 내지 5f는 하부의 귀금속층(24)과 절연층(20) 사이의 점착이 산화된 실리사이드층에 의해 더 개선되는 방법 순서를 도시하고 있다. 이 경우에 제조된 저장 캐패시터는 도 1 내지 4에 도시된 스택형 캐패시터에 대비되는 오프셋 캐패시터라고도 지칭된다. 실리콘 층(40) 및 귀금속층(24)은 예를 들어 실리콘 산화물을 포함하는 절연층(20) 상에 증착되고, 마스크(42)에 의해 패터닝된다. 캐패시터 유전체(26), 귀금속층(28) 및 실리콘층(30)은 그렇게 패터닝된 층들 상에 증착되어 또 다른 마스크(44)를 이용하여 패터닝된다. 이 경우에, 실리콘층(30)은 동시에 마스크(44)의 리소그래픽 제조 동안 반사 방지층으로서 작용한다. 이 경우에 가능한 한 최적의 결과를 얻기 위해, 실리콘층의 두께는 노출에 이용된 방사의 파장에 따라서 설정된다.
그 다음에 실리콘층(30, 40)은 각각의 경우에 열처리에 의해 산화된 실리사이드층(30', 40')으로 각각 변화된다. 콘택트 홀(플러그)(48, 50, 52)이 제 3 마스크(46)에 의해 후속하여 도포된 절연층(45) 내에 형성되고 도전성 재료로 채워진다. 이 경우, 콘택트 홀(48)이 절연층(34) 및 절연층(20)을 관통하여 선택 트랜지스터(8)의 도핑 영역(4)까지 연장된다. 절연층(34) 상에 위치한 상호접속부(54)는 콘택트 홀(48)을 귀금속층(28)(상부 전극)까지 연장된 콘택트 홀(50)에 접속시키며, 따라서 귀금속층(28)과 도핑 영역(4) 사이의 전기 도전성 접속을 생성한다. 귀금속층(24)(하부 전극)은 귀금속층(24)까지 연장된 콘택트 홀(52)에 의해 절연층(34) 상에 위치한 상호접속부(56)에 접속된다.
도 6a 내지 6e에 도시된 방법 순서의 경우, 도 5a 내지 5f에 도시된 경우에 비하여, 실리콘층(30)의 (인 사이추) 증착 동안에 이 실리콘층(30)은 이미 적어도 부분적으로 실리콘화된다. 또한, 여기서 실리콘층(40)은 귀금속층(24)의 패터닝 전에 산화된 실리사이드층(40')으로 이미 변화되었다. 이것은 백금과 같은 귀금속이 산소에 투과적이라는 사실을 이용한다. 귀금속(24) 및 산화된 실리사이드층(40')은 마찬가지로 마스크(42)를 이용하여 패터닝된다. 그 다음에 도포된 캐패시터 유전체(26) 및 귀금속층(28)은 마스크(44)에 의해 패터닝된다. 실리콘층(30)의 후속 증착 동안에, 실리콘층이 귀금속층(24 또는 28)과 직접 접촉하게 되는 곳에서 인사이츄 실리콘화가 이루어진다. 따라서, 실리사이드층(31) 및 실리콘층(30)이 제공된다. 증착을 위하여, 일반적인 화학식 SinHxRy의 실레인이 이용된다. 여기서, n≥1이고 x,y≥0이며, Ry는 예를 들어 CH3, NH2, 할로겐, 특히 F 또는 Cl과 같은 기(radical)를 나타낸다. SiH4, Si2H6 및 Si2H2Cl2 가 특히 바람직하다. 증착은 열적으로 활성화된 방식으로, 즉, 실레인의 열 분해를 가능하게 하는 충분히 높은 온도에서 이루어진다. 적절한 조건을 예로 들면, 700℃, 2torr, SiH4/Ar 환경을 들 수 있다. 실리콘층(30) 또는 인사이츄로 형성된 실리사이드층(31)의 부가적인 산화는 여기서 필요치 않을 수 있다. 이 경우에, 비실리콘화된 영역(30)은, 귀금속(24, 28) 간의 단락을 회피하기 위해 실리콘화된 영역에 대하여 선택적으로 제거될 수 있다. 그렇지 않으면, 산화 동안에 비실리콘화된 영역(30)은 완전히 산화된다(영역(30")). 그 다음 단계는 도 5e 및 5f의 단계에 대응한다.
도 1 내지 4에 도시된 구조의 경우에, 후속 산화 없이 인사이츄 실리콘화가 또한 가능하다. 도 1, 2, 3의 구조의 경우에, 특히, 실리콘이 변화되지 않으므로 단락의 위험이 없다. 도 4에 따른 구조의 경우에는, 반대로 변화되지 않은 실리콘이 제거되거나 또는 산화에 의해 절연체로 변화되어야 한다.
도 7a는 실리콘층(60)이 귀금속층(28) 상에 도포되어 있으며 이미 부분적으로 변화된 캐패시터를 확대하여 상세하게 도시한 것이다. 하부 영역(61)은 금속 실리사이드를 나타내고, 상부 영역(62)은 실리콘 산화물을 포함한다. 산화가 진행함에 따라, 형성된 실리사이드가 분해되고 유리된 실리콘이 산화된다.
도 7b 및 7c는 캐패시터의 측면 에지를 도시한 것으로, 그 측면 에지에 실리콘층(60)이 증착되어 제 1 열 처리에 의해 실리사이드층(61)으로 변화한다. 이와 반대로, 실리콘층(60)은 측면에지에서 덮여있지 않은 캐패시터 유전체(26)의 영역에서는 변화되지 않은 채로 유지된다. 그 다음의 산화(도 7c) 동안에만 이 영역(62)이 산화되며, 실리콘층(60)의 나머지 영역(실리사이드층(61))은 산화된 실리사이드층(63)으로 변화된다.
도 8은 산화된 실리사이드층으로 덮인 백금 구조를 나타낸다. 산화된 실리사이드층은 다결정 구조를 갖는다.
산화된 실리사이드층의 구성은 도 9a 및 9b에 도시되어 있다. 여기에는 상이한 크기의 가속 전압에 의해 설정된, 상이한 깊이에서의 EDX(energy-dispersive X-ray analysis) 스펙트럼이 도시되어 있다. 산소의 비는 비교적 작은 깊이에서 상대적으로 높다는 것을 알 수 있다(도 9a 참조). 실리콘 및 백금에 대한 신호는 대략 동일하다. 반면에, 보다 깊은 층에서(도 9b 참조)는 백금의 비가 증가하고, 실리콘 및 산호의 비는 감소한다. 검사된 층은 다음과 같은 조건에서 제조되었다.
a) 백금층, SBT 층 및 백금층을 포함하는 층 스택의 증착.
b) 실레인을 사용하여 400℃에서 플라즈마 강화 CVD 방법에 의해 약 50nm의 두께를 갖는 (실리콘 질화물) 질화물층의 증착. 안정화 단계(사전 결정된 온도에서 흐름의 설정) 동안 및 플라즈마의 점화 동안, 실레인의 분해로 백금 실리사이드가 형성된다.
c) 500℃에서 3시간 동안 그리고 800℃에서 15분 동안 산소로 열 처리.
d) 플라즈마 에칭 방법에 의해 질화물층의 제거(Applied Materials사의 P5000 MxP 장치에서 낮은 VDC로 CF4/산소 에칭 처리).
e) 700℃에서 약 30분 동안 산소에서 후처리.
질화물층은 산소 장벽을 나타내므로, 실리사이드층의 산화는 단계 e) 동안 이루어진다. 그러나, 산소 및 H2O는 SBT층으로부터 확산되어야 하며 산화에 기여하여야 한다.
이상과 같이 본 발명에 따르면 절연층에 대한 귀금속층의 점착을 개선한 소자를 제조할 수 있게 된다.
도 1a 내지 도 1e는 본 발명에 따른 제조 방법의 각 단계를 도시한 도면.
도 2a 내지 도 2c는 본 발명에 따른 제조 방법의 다른 실시예의 각 단계를 도시한 도면.
도 3a 내지 도 3c는 본 발명에 따른 제조 방법의 다른 실시예의 각 단계를 도시한 도면.
도 4a 내지 도 4c는 본 발명에 따른 제조 방법의 다른 실시예의 각 단계를 도시한 도면.
도 5a 내지 도 5f는 본 발명에 따른 제조 방법의 다른 실시예의 각 단계를 도시한 도면.
도 6a 내지 도 6e는 본 발명에 따른 제조 방법의 다른 실시예의 각 단계를 도시한 도면.
도 7a 내지 도 7c는 산화된 실리사이드층을 갖는 저장 캐패시터의 일부를 도시한 도면.
도 8은 산화된 실리사이드층으로 코팅된 귀금속(noble metal) 구조의 SEM 사진.
도 9a 내지 도 9b는 산화된 실리사이드층의 다른 깊이에서의 EDX 스펙트럼을 도시한 도면.
도면의 주요부분에 대한 부호의 설명
2 : 기판 4, 6 : 도핑 영역
8 : 선택 트랜지스터 10 : 게이트 전극
12, 16 : 플러그 14 : 비트 라인
20 : 절연층 22 : 장벽층
24, 28 : 귀금속 26 : 캐패시터 유전체
30, 40 : 실리콘층 30', 40' : 산화된 실리사이드층/혼합층
30" : 실리콘 산화물층 31 : 실리사이드층
32 : 마스크 34 : 절연층
36 : 콘택트 홀 38 : 상호접속부
42, 44, 46 : 마스크 48, 50, 52 : 콘택트 홀/플러그
54, 56 : 상호접속부 60 : 실리콘층
61 : 실리사이드층 62 : 실리콘 산화물층
63 : 산화된 실리사이드층

Claims (26)

  1. 소자 제조 방법에 있어서,
    귀금속층(28)과 상기 귀금속층(28)의 표면과 접촉하는 실리콘층(30)이 이 순서대로 기판에 도포되는 단계와,
    상기 실리콘층(30)과 접촉하고 있는 상기 귀금속층(28)의 표면이 실리콘화되는 실리콘화(siliconization) 수행 단계와,
    형성된 실리사이드층 및 실리콘화되지 않고 남겨질 수 있는 상기 실리콘층의 영역이 산화되는 산화 수행 단계와,
    절연층(34)이 도포되는 단계를 포함하는
    소자 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리콘화 수행 단계는 상기 실리콘층(30)의 상기 도포 동안 인사이츄(in situ)로 이루어지는 소자 제조 방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 귀금속층(28)은 상기 실리콘층(30)의 도포 전에 패터닝되는 소자 제조 방법.
  4. 제 3 항에 있어서,
    상기 귀금속층(28)은 또 다른 귀금속층(24)을 덮는 강유전성 또는 유전성 캐패시터 유전체(26)에 도포되고,
    상기 또 다른 귀금속층(24), 상기 캐패시터 유전체(26) 및 상기 귀금속층(28)은 공통 마스크(32)를 이용하여 패터닝되어 스택을 형성하고,
    상기 실리콘층(30)은 상기 스택 상으로 부합적으로 증착되고, 실리콘화되며 산화되되, 상기 실리콘층(30)은 상기 캐패시터 유전체와 직접 접촉하는 영역에서 완전히 산화되는 소자 제조 방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 절연층(34)은 상기 산화 수행 단계 후에 도포되는 소자 제조 방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 산화 수행 단계 전에, 상기 귀금속층(28) 및 상기 실리콘층(30)이 리소그래픽 방법으로 제조되는 마스크에 의해 패터닝되는 소자 제조 방법.
  7. 제 1 항 또는 제 2 항에 있어서,
    적어도 하나의 콘택트 홀(36)이 상기 절연층(34) 및 산화된 실리사이드층(30')을 관통하며, 상기 귀금속층(28)에 전기적으로 도전성 접속을 생성하는 도전성 재료로 채워지는 소자 제조 방법.
  8. 제 7 항에 있어서,
    상기 콘택트 홀(36)의 형성 후에, 상기 콘택트 홀의 바닥부에 있는 실리사이드가 제거되는 소자 제조 방법.
  9. 소자 제조 방법에 있어서,
    절연층(20), 실리콘층(40) 및 상기 실리콘층과 접촉하는 귀금속층(24)이 이 순서대로 기판에 도포되는 단계와,
    실리콘층(40)과 접촉하고 있는 상기 귀금속층(28)의 표면이 실리콘화되는 실리콘화(siliconization) 수행 단계와,
    형성된 상기 실리사이드층 및 실리콘화되지 않고 남겨질 수 있는 상기 실리콘층의 영역이 산화되는 산화 수행 단계를 포함하는
    소자 제조 방법.
  10. 제 1 항, 제 2 항, 제 9 항 중 어느 한 항에 있어서,
    상기 실리콘화 수행 단계 및 상기 산화 수행 단계는 산소 함유 환경에서 일반적인 열처리 동안 이루어지는 소자 제조 방법.
  11. 제 10 항에 있어서,
    상기 열 처리는 수증기가 존재하는 곳에서 수행되는 소자 제조 방법.
  12. 제 1 항, 제 2 항, 제 9 항 중 어느 한 항에 있어서,
    상기 실리사이드층 및 실리콘화되지 않고 남겨질 수 있는 상기 실리콘층의 영역이 완전히 산화되는 소자 제조 방법.
  13. 제 1 항, 제 2 항, 제 9 항 중 어느 한 항에 있어서,
    상기 실리콘층(30, 40) 및 상기 귀금속층(24, 28)의 두께는, 상기 실리콘층(30, 40)을 완전히 실리콘화하는 경우에, 상기 귀금속층(24, 28)이 단지 부분적으로 소모되고 상기 실리콘층(30, 40)으로부터 먼 쪽의 상기 귀금속층(24, 28)의 표면에 본질적으로 실리사이드가 없이 남아있도록 하는 방식으로 서로 조정되는 소자 제조 방법.
  14. 제 13 항에 있어서,
    상기 귀금속층(24, 28)은 상기 실리콘층(30, 40)의 두께보다 10 내지 20 배 더 두꺼운 두께로 도포되는 소자 제조 방법.
  15. 소자 제조 방법에 있어서,
    귀금속층(28)이 기판에 도포되는 단계와,
    상기 귀금속층(28)이 상승된 온도에서 적어도 하나의 실레인을 포함하는 환경에 노출되어, 실리사이드층(31)이 상기 귀금속층의 상기 표면에 형성되는 단계와,
    절연층(34)이 도포되는 단계를 포함하는
    소자 제조 방법.
  16. 제 15 항에 있어서,
    상기 실레인은 치환되지 않은 실레인인 소자 제조 방법.
  17. 제 16 항에 있어서,
    상기 실레인은 SinH2n+2 (n≥1)인 소자 제조 방법.
  18. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 상승된 온도는 300℃보다 높은 소자 제조 방법.
  19. 제 1 항, 제 2 항, 제 9 항, 제 15 항, 제 16 항, 제 17 항 중 어느 한 항에 있어서,
    상기 귀금속(24, 28)의 재료는 루테늄(ruthenium), 로듐(rhodium), 팔라듐(palladium), 레늄(rhenium), 오스뮴(osmium), 백금, 이리듐(iridium) 및 금을 포함하는 그룹으로부터 선택되는 하나의 금속인 소자 제조 방법.
  20. 청구항 1 항, 2 항, 9 항, 15 항, 16 항, 17 항 중 어느 한 항에 청구된 두 개의 전극(24, 28)-상기 두 개의 전극 중 적어도 하나는 상기 귀금속층에 의해 형성됨- 및 그 사이에 있는 캐패시터 유전체(26)를 각각 갖는 다수의 저장 캐패시터를 갖는 반도체 메모리 제조 방법.
  21. 귀금속층 및 절연층을 갖는 소자에 있어서,
    점착 촉진층 역할을 하는 혼합층(mixed layer)(30', 40')이 절연층(20, 34)과 마주보는 귀금속층(24, 28)의 표면에 형성되고, 상기 혼합층은 상기 귀금속층의 재료, 실리콘 및 산소를 포함하는 소자.
  22. 제 21 항에 있어서,
    상기 귀금속층(24, 28)의 재료는 루테늄(ruthenium), 로듐(rhodium), 팔라듐(palladium), 레늄(rhenium), 오스뮴(osmium), 백금, 이리듐(iridium) 및 금을 포함하는 그룹으로부터 선택되는 하나의 금속인 소자.
  23. 제 21 항 또는 제 22 항에 있어서,
    상기 절연층(20, 34)으로부터 먼 쪽의 상기 귀금속층(24, 28)의 표면은 강유전성 또는 유전성 캐패시터 유전체(26)와 인접하는 소자.
  24. 제 21 항 또는 제 22 항에 있어서,
    상기 소자는 다수의 저장 캐패시터를 갖는 반도체 메모리이고, 상기 두 개의 전극 중 적어도 하나는 상기 귀금속층에 의해 형성되는 소자.
  25. 제 15 항에 있어서,
    상기 실레인은 탄소가 없는 실레인인 소자 제조 방법.
  26. 제 15 항 내지 제 17 항 중 어느 한 항에 있어서,
    상기 상승된 온도는 600℃ 보다 높은 소자 제조 방법.
KR10-2003-0010604A 2002-02-20 2003-02-20 소자 제조 방법 및 금속층과 절연층을 갖는 소자 KR100530391B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE10207130A DE10207130B4 (de) 2002-02-20 2002-02-20 Verfahren zur Herstellung eines Bauelements sowie Bauelement mit einer Edelmetallschicht, einer Edelmetallsilizidschicht und einer oxidierten Silizidschicht
DE10207130.6 2002-02-20

Publications (2)

Publication Number Publication Date
KR20030069864A KR20030069864A (ko) 2003-08-27
KR100530391B1 true KR100530391B1 (ko) 2005-11-22

Family

ID=27674778

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0010604A KR100530391B1 (ko) 2002-02-20 2003-02-20 소자 제조 방법 및 금속층과 절연층을 갖는 소자

Country Status (5)

Country Link
US (1) US6737692B2 (ko)
JP (1) JP3958229B2 (ko)
KR (1) KR100530391B1 (ko)
DE (1) DE10207130B4 (ko)
TW (1) TWI223844B (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3681632B2 (ja) * 2000-11-06 2005-08-10 松下電器産業株式会社 半導体装置及びその製造方法
DE10328811B4 (de) * 2003-06-20 2005-12-29 Infineon Technologies Ag Verbindung zur Bildung einer selbstorganisierenden Monolage, Schichtstruktur, Halbleiterbauelement mit einer Schichtstruktur und Verfahren zur Herstellung einer Schichtstruktur
JP4746357B2 (ja) 2005-06-09 2011-08-10 富士通セミコンダクター株式会社 半導体装置の製造方法
JP5110885B2 (ja) * 2007-01-19 2012-12-26 キヤノン株式会社 複数の導電性の領域を有する構造体
CN100563041C (zh) * 2007-05-18 2009-11-25 中国科学院上海微系统与信息技术研究所 一种电阻存储器的器件单元结构及制作方法
US9349392B1 (en) 2012-05-24 2016-05-24 Western Digital (Fremont), Llc Methods for improving adhesion on dielectric substrates
US20160276156A1 (en) * 2015-03-16 2016-09-22 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing process thereof
DE102016201850A1 (de) 2016-02-08 2017-08-10 Carl Zeiss Smt Gmbh Optisches Element
JP2019045287A (ja) * 2017-09-01 2019-03-22 セイコーエプソン株式会社 物理量センサー、電子機器、および移動体

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
IN143383B (ko) * 1974-06-13 1977-11-12 Rca Corp
JPS59100520A (ja) 1982-11-30 1984-06-09 Fujitsu Ltd 半導体装置の製造方法
GB2133551A (en) * 1982-12-14 1984-07-25 British Nuclear Fuels Ltd Monitoring a rotary kiln assembly
US5554564A (en) 1994-08-01 1996-09-10 Texas Instruments Incorporated Pre-oxidizing high-dielectric-constant material electrodes
US5668040A (en) 1995-03-20 1997-09-16 Lg Semicon Co., Ltd. Method for forming a semiconductor device electrode which also serves as a diffusion barrier
US5798903A (en) * 1995-12-26 1998-08-25 Bell Communications Research, Inc. Electrode structure for ferroelectric capacitor integrated on silicon
DE19601592C1 (de) 1996-01-18 1997-05-07 Bosch Gmbh Robert Sensor und Verfahren zur Herstellung eines Sensors
TW345723B (en) * 1996-07-09 1998-11-21 Hitachi Ltd Semiconductor memory and process for producing the same
DE19630110C2 (de) * 1996-07-25 1998-11-19 Siemens Ag Schichtaufbau mit einer ferroelektrischen Schicht und Herstellverfahren
JPH1079481A (ja) * 1996-09-05 1998-03-24 Mitsubishi Electric Corp 導電層接続構造およびその製造方法
TW468253B (en) * 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
JP4160638B2 (ja) * 1997-03-27 2008-10-01 株式会社ルネサステクノロジ 半導体装置
US6153490A (en) * 1997-07-01 2000-11-28 Texas Instruments Incorporated Method for forming integrated circuit capacitor and memory
US6350643B1 (en) * 1997-12-18 2002-02-26 Advanced Technology Materials, Inc. Reduced degradation of metal oxide ceramic due to diffusion of a mobile specie therefrom
US6284654B1 (en) * 1998-04-16 2001-09-04 Advanced Technology Materials, Inc. Chemical vapor deposition process for fabrication of hybrid electrodes
DE19828969A1 (de) * 1998-06-29 1999-12-30 Siemens Ag Verfahren zur Herstellung von Halbleiterbauelementen
US6184550B1 (en) * 1998-08-28 2001-02-06 Advanced Technology Materials, Inc. Ternary nitride-carbide barrier layers
DE19842704C2 (de) * 1998-09-17 2002-03-28 Infineon Technologies Ag Herstellverfahren für einen Kondensator mit einem Hoch-epsilon-Dielektrikum oder einem Ferroelektrikum nach dem Fin-Stack-Prinzip unter Einsatz einer Negativform
DE19909295A1 (de) 1999-03-03 2000-09-14 Siemens Ag Mikroelektronische Struktur
DE19860080B4 (de) * 1998-12-23 2007-03-29 Infineon Technologies Ag Mikroelektronische Struktur
JP3665570B2 (ja) * 1998-12-23 2005-06-29 インフィネオン テクノロジース アクチエンゲゼルシャフト コンデンサ電極装置
DE19919110C2 (de) * 1999-04-27 2002-06-27 Infineon Technologies Ag Verfahren zum Strukturieren einer Metall- oder Metallsilizidschicht sowie ein mit diesem Verfahren hergestellter Kondensator
US6495413B2 (en) * 2001-02-28 2002-12-17 Ramtron International Corporation Structure for masking integrated capacitors of particular utility for ferroelectric memory integrated circuits
US6635498B2 (en) * 2001-12-20 2003-10-21 Texas Instruments Incorporated Method of patterning a FeRAM capacitor with a sidewall during bottom electrode etch
US6596547B2 (en) * 2001-12-21 2003-07-22 Texas Instruments Incorporated Methods of preventing reduction of IrOx during PZT formation by metalorganic chemical vapor deposition or other processing
US6576482B1 (en) * 2002-05-07 2003-06-10 Texas Instruments Incorporated One step deposition process for the top electrode and hardmask in a ferroelectric memory cell

Also Published As

Publication number Publication date
TWI223844B (en) 2004-11-11
TW200303576A (en) 2003-09-01
KR20030069864A (ko) 2003-08-27
US6737692B2 (en) 2004-05-18
JP3958229B2 (ja) 2007-08-15
JP2003258127A (ja) 2003-09-12
US20030157798A1 (en) 2003-08-21
DE10207130B4 (de) 2007-09-27
DE10207130A1 (de) 2003-09-11

Similar Documents

Publication Publication Date Title
US6846711B2 (en) Method of making a metal oxide capacitor, including a barrier film
JP4719358B2 (ja) キャパシターの製造方法
KR100449949B1 (ko) 강유전체 메모리 소자의 캐패시터 제조방법
US20050196920A1 (en) Semiconductor device with rare metal electrode
WO2003049147A2 (en) Integrated circuits including metal oxide and hydrogen barrier layers and their method of fabrication
JP2000124426A (ja) 半導体装置のキャパシタ及びその製造方法
US6207561B1 (en) Selective oxidation methods for metal oxide deposition on metals in capacitor fabrication
KR100530391B1 (ko) 소자 제조 방법 및 금속층과 절연층을 갖는 소자
JP3419665B2 (ja) 半導体装置の製造方法
JPH11265984A (ja) 半導体装置の製造方法
KR100308131B1 (ko) 반도체 소자의 커패시터 제조 방법
JP3939516B2 (ja) マイクロエレクトロニクス構成部材の製造方法及びマイクロエレクトロニクス構成部材
KR100668881B1 (ko) 커패시터 및 그 제조방법
KR100624904B1 (ko) 반도체 소자의 캐패시터 제조방법
KR100503961B1 (ko) 커패시터 제조 방법
JP4567167B2 (ja) 半導体装置およびその製造方法
JP3929743B2 (ja) 容量素子の製造方法
JP4357146B2 (ja) 酸化物誘電体膜の成膜方法及び半導体装置の製造方法
JP4162879B2 (ja) 半導体装置の製造方法
JP4722023B2 (ja) 強誘電体メモリの製造方法
TW490843B (en) Micro-electronic structure
KR100597598B1 (ko) 반도체 소자의 고유전체 캐패시터 형성방법
JP2001267519A (ja) 強誘電体装置の製造方法及び強誘電体装置
JP2007306003A (ja) 半導体装置の製造方法と半導体装置
JP2005109520A (ja) 半導体装置の製造方法と半導体装置

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121105

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20131107

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20141107

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20151201

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20161019

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee