KR100516534B1 - 향상된 접착력 및 저 결함 밀도를 갖는 ｂｅｏｌ인터커넥트를 위한 저 유전 상수 레벨간 유전체 필름의제조 방법 - Google Patents

향상된 접착력 및 저 결함 밀도를 갖는 ｂｅｏｌ인터커넥트를 위한 저 유전 상수 레벨간 유전체 필름의제조 방법 Download PDF

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Abstract

본 발명의 접착력이 개선된 실질적으로 무결함의 저 k 유전체 필름은 (a) 기판 상에 실란 커플링제의 실질적으로 균일한 코팅을 제공하도록 상기 기판의 표면에 1 이상의 중합성기를 함유하는 실란 커플링제를 도포하는 단계; (b) Si-O 결합을 함유하는 상기 기판 상에 표면층을 제공하도록 상기 실란 커플링제의 상기 코팅을 함유하는 상기 기판을 약 90℃ 이상의 온도로 가열하는 단계; (c) 임의의 잔존하는 미반응 실란 커플링제를 제거하는 데 효과적인 적당한 용제로 상기 가열된 기판을 세정하는 단계; 및 (d) 상기 Si-O 결합을 함유하는 상기 세정된 표면에 유전체 재료를 도포하는 단계에 의해 제공된다.

Description

향상된 접착력 및 저 결함 밀도를 갖는 ＢＥＯＬ 인터커넥트를 위한 저 유전 상수 레벨간 유전체 필름의 제조 방법{METHOD OF FABRICATING LOW-DIELECTRIC CONSTANT INTERLEVEL DIELECTRIC FILMS FOR BEOL INTERCONNECTS WITH ENHANCED ADHESION AND LOW-DEFECT DENSITY}
본 발명은 집적 회로(IC)에 관한 것이며, 보다 구체적으로는 적어도 개선된 접착력, 저 결함 밀도 및 이와 관련된 향상된 전기적 특성을 가진 저유전 상수 k 레벨간 유전체 필름을 포함하는 IC의 제조 방법에 관한 것이다.
밀도와 성능을 계속해서 개선시키려는 반도체 산업의 추세는 진보된 인터커넥트 구조물의 사용을 끌어내었다. 예를 들면, 구리, Cu는 0.22 ㎛ 이하 세대 내지 0.13 ㎛ 세대 산물을 위한 배선 기술로서 도입되었는데, 성능을 더 개선시키기 위하여 저 k 유전체(상대 유전 상수가 3.8 이하인 물질)를 구리 인터커넥트와 배합할 것이 예상된다.
금속화의 경우, 새로운 배선 재료의 선택은 합리적으로 신뢰되지만, 금속간 유전체(IMD)의 선택은 분명하지 않다. 스핀-온 유기물 또는 유리 재료를 주성분으로 하는 많은 새로운 저 k 유전체가 최근에 반도체 산업에 유용하게 되고 있다. 그러나, 적절한 후보 재료를 선택한 다음, 이러한 재료를 반도체 산물에 도입하는 데에는 광대한 특성화 및 집적화 노력이 필요하다.
IMD를 위한 재료 선택 과정 중에는, 종종 재료의 전기적 특성 및 화학적 특성이 강조된다. 예를 들면, 진보된 인터커넥트 용도용 IMD는 통상의 가공 온도에서 저 유전 상수, 저 누설, 고 절연 파괴 강도 및 양호한 열 안정성을 나타내어야 한다.
초기 평가 과정 중에 이러한 특성이 아마도 크게 강조될 지라도, 기계적 특성 및 제조 가능성 문제가 반도체 제조용 유전체의 선택에서 큰 역할, 심지어 주요 역할을 담당할 것이다. 예를 들면, 화학 기계 연마(CMP) 및 패키징 조작과 같은 기계적 특성이 연질 유전체 구조물을 손상시킬 수 있으므로, 기계적 특성과 제조 가능성도 IMD를 선택할 때 심사숙고해야 한다.
더욱이, 많은 저 유전 상수 재료에 대해서, 통상적으로 접착 촉진제가 기판에 대한 저 k 유전체의 효율적인 접착을 확실히 하기 위하여 필요하다. 이 자체는 스핀 온 유기물 또는 유리 재료와 같은 대부분의 현재 이용 가능한 저 k 유전체가 입자 오염에 의해 손상된 결함에 매우 민감하며, 따라서 유전체가 저 전기장에서 바이어스 하에 절연 파괴될 수 있기 때문에 중요하다.
미국 특허 제4,950,583호 및 제4,732,858호(Brewer, et al.)에는 접착 촉진 산물 및 집적화 기판의 처리 방법이 기재되어 있다. 구체적으로, 상기 특허(Brewer, et al.)에는 기판에 대한 포토레지스트의 접착을 개선시키기 위한 알콕시실란의 용도뿐만 아니라, 계면 결합을 보강하기 위해 활성화 촉매를 알콕시실란에 첨가하는 것이 기재되어 있다. 또한, 상기 특허(Brewer, et al.)에는 계면에 대한 결합을 보강하기 위해 메틸 셀룰로스와 같은 보조제 중합체를 알콕시실란에 첨가하는 것이 기재되어 있다. 일부 구체예에서, 접착을 개선하기 위해 접착 촉진제의 가열(15 내지 30 분 동안 110 내지 140℃)이 권장된다.
본 발명은 IMD의 전기적 특성을 유지하면서(즉, 무결함 필름) 반복된 열 사이클 후 우수한 접착력을 생성하도록 IMD를 기판 또는 인터커넥트 층에 접착하는 방법을 기술한다. 본 발명의 방법은 접착 촉진제를 스핀 도포하는 단계, 반응을 촉진하기 위해 소성하는 단계, 미반응 접착 보조제를 제거하기 위하여(후속 IMD 층에 미립자 결함의 생성을 방지하기 위하여) 용제로 세정하는 단계, 이어서 IMD 층의 코팅 단계를 수반한다. 상기 특허(Brewer, et al.)에 기재된 방법은 절연체로서 신뢰성이 없고, 비효율적이 되게 하는, IMD 내 미립자 결합이 고밀도로 생기게 될 것이다.
미국 특허 제5,760,480호(You, et al.)에는 금속과 유전체층 사이에 적용되거나, 또는 유전체층에 혼입될 수 있는 실란계 접착 촉진제의 용도가 기재되어 있다. 본 발명은, 전술한 바와 같이, IMD의 전기적 특성을 유지하면서(즉, 무결함 필름) 반복된 열 사이클 후 우수한 접착력을 생성하도록 IMD를 기판 또는 인터커넥트 층에 접착하는 방법에 관한 것이다. 상기 특허(You, et al.)에는 스핀 온 유전체 절연체와 함께 접착 촉진제를 효과적으로 이용하는 방법 또는 공정이 기재되어 있지 않다.
저 k 유전체에 관하여 전술한 단점으로 인하여, 개선된 접착력, 저 결함 밀도 및 양호한 전기적 특성을 가진 저 k 유전체를 후공정(BEOL; back-end of the line) 가공의 후부에 사용할 수 있는 방법을 개발할 필요성이 있다.
도 1 내지 4는 개선된 접착 특성을 가진, 실질적으로 결함이 없는 저 k 유전체를 포함하는 IC를 형성함에 있어서, 본 발명에 사용되는 기본 가공 단계를 예시하는 도면이다.
발명의 상세한 설명
이제, 본 발명을 본 명세서에 첨부된 도면을 참고로 보다 상세히 설명하고자 한다. 첨부 도면에서, 유사 도면 번호는 유사 및/또는 해당 소자를 설명하는 데 사용되었음을 인식해야 한다.
우선, 도 1을 참조하면, 본 발명의 제1 단계를 수행한 후, 즉 실란 커플링제를 기판의 표면에 도포한 후 형성된 구조물이 예시되어 있다.
구체적으로, 도 1에 도시된 구조물은 실란 커플링제로 이루어진 코팅(12)이 위에 형성된 기판(10)을 포함한다.
본 발명에서 사용되는 기판(10)은 Si 함유 반도체 재료, 예컨대 Si, SiGe, 및 실리콘 이중막 웨이퍼(SIO; Silicon-on insulator); 전도성 금속, 예컨대 Cu, Al, W, Pt, Ag, Au 및 합금 또는 이들의 다층; 구리 배리어 재료, 예컨대 질화규소 또는 질소를 함유할 수도 있는(함유하지 않을 수도 있음) 비정질 탄화규소 재료; 또는 인터커넥트 구조물의 인터커넥트 레벨 중 하나일 수 있다. 기판(10)이 인터커넥트 레벨인 경우, 기판은 임의의 통상의 무기물, 예컨대 SiO2 또는 페로브스카이트형 산화물 또는 유기물, 예컨대 폴리이미드, 유전체 재료로 구성될 수 있으며, 이는 전도성 금속 라인 또는 바이어스를 그 안에 함유할 수 있다. 투명성을 위하여, 기판(10)은 전도성 금속 라인 또는 바이어스의 존재를 나타내지 않지만, 그럼에도 불구하고, 기판은 이들을 함유할 수도 있다.
기판(10)이 IC 구조무의 인터커넥트 레벨인 경우, 이것은 다마스크, 이중 다마스크 및 비다마스크를 비롯한 통상의 기술, 에컨대 당업계에 널리 알려진 금속 에칭 공정을 사용하여 제조한다. 인터커넥트 구조물의 제조는 널리 공지되어 있으며, 본 발명에 중요한 것이 아니기 때문에, 이에 관한 상세한 논의는 여기서 제공하지 않기로 한다.
용어 "실란 커플링"제는 후속 저 k 유전 재료를 위한 접착 촉진제로서 작용할 수 있는 1 종 이상의 중합성기를 가진 임의의 실란 함유 재료를 의미하는 것으로 본 명세서에서 사용한다. 구체적으로, 본 발명에서 사용되는 실란 커플링제는 하기 화학식을 가진 알콕시실란이다:
상기 식에서,
X는 딜스-앨더 반응 또는 자유 라디칼 반응을 수행할 수 있는 중합성기이고, 알켄, 노르보렌일렌, 비닐 및 알킬렌 중에서 선택되며;
R1 및 R2는 동일하거나 상이하고, H, 알킬, 알콕시, 알킬에스테르, 알켄일, 알킨일, 아릴 또는 시클로알킬이며;
R3는 알킬 또는 -C(O)R4 라디칼이고, 여기서 R4는 알킬이며;
a 및 b는 동일하거나 상이하고, 0, 1 또는 2이며, y는 1 내지 3이고, 단, a+b+y의 합은 3이다.
다양한 알콕시실란을 본 발명에서 사용할 수 있으며, 예컨대 비닐트리알콕시실란, 비닐디페닐알콕시실란, 노르보렌일트리알콕시실란 및 트리비닐트리알콕시실란이 있다. 임의의 특정예로는 비닐트리아세톡시실란, 비닐트리메톡시실란, 비닐트리에톡시실란, 알릴트리메톡시실란, 비닐디페닐에톡시실란, 노르보렌일트리에톡시실란 및 트리비닐트리에톡시실란이 있다. 본 발명에서 사용될 수 있는 다양한 알콕시실란 중에서, 비닐트리알콕시실란, 예컨대 비닐트리아세톡시실란, 비닐트리메톡시실란 및 비닐디페닐에톡시실란이 바람직하다. 이러한 비닐트리알콕시실란 중에서, 비닐트리아세톡시실란이 특히 가장 바람직하다.
본 발명에서 실란 커플링제를 사용함에도 불구하고, 본 발명에서 기판의 표면 상에 실란 커플링제의 실질적으로 균일한 코팅을 얻도록 하는 양으로 실란 커플링제를 도포하는 것이 요구된다. "실질적으로 균일한"이란, 임의의 불연속성없이 기판 상에 실란 커플링제의 연속 코팅을 얻도록 실란 커플링제를 도포하는 것을 의미한다.
기판(10)의 표면 상에 실란 커플링제의 실질적으로 균일한 코팅을 얻기 위하여, 실란 커플링제의 농축 용액을 사용한다. 본 명세서에서 사용되는 용어 "농축"은 실란 커플링제가 약 0.10% 이상의 농도, 보다 바람직하게는 약 0.2% 내지 약 5.0%의 농도로 존재하는 실란 커플링제의 용액을 말한다. 가장 바람직한 농도는 약 2.5%이다. 통상적으로, 유기 용제는 알콕시실란 접착 촉진제를 희석하는 데 사용된다. 그러한 용제의 예로는 프로필렌 글리콜 모노메틸 에테르 아세테이트, 프로필렌 글리콜 모노메틸 에테르 알콜 및 시클로헥산이 있다. 그러나, 일부 예에서, 물을 희석 용제로서 사용할 수도 있다.
실란 커플링제는, 한정하는 것은 아니지만, 스핀 코팅, 분무 코팅, 딥 코팅, 브러슁, 증발, 용해 및 기판 상에 실란 커플링제의 실질적으로 균일한 코팅을 형성할 수 있는 기타 수단을 비롯하여, 당업자에게 널리 공지된 임의의 통상의 수단을 사용하여 기판에 도포할 수 있다.
본 발명의 다음 단계에 따르면, 도 1에 도시된 구조물을 약 10 내지 약 300 초 동안, 가장 바람직하게는 120 초 동안 약 90℃ 이상의 온도로 가열, 즉 소성하여 Si-O 결합을 그 위에 함유하는, 기판(10) 상에 표면층(14)을 얻는다(도 2 참조). 구체적으로, 표면층은 하기 커플링을 형성한다:
상기 식에서, X는 상기 정의된 바와 같다.
구체적으로, 이 가열 단계는 약 90℃ 내지 약 200℃의 온도에서 약 10 내지 약 300 초의 시간 동안 수행한다. 또한, Si-O 결합을 가진 기판의 표면 상에 코팅을 형성하는 이 가열 단계는 통상적으로 Ar, He, N2 또는 이들의 혼합물과 같은 불활성 기체 분위기에서 수행한다.
전술한 가열 단계 후, 도 2에 도시된 구조물은 구조물로부터 잔존하는 미반응 실란 커플링제를 제거하여 기판(10)이 그 위에 Si-O 코팅(14)을 가진 구조물만을 남기는 데 효과적인 세정 단계를 수행한다(도 3 참조).
구체적으로, 본 발명의 세정 단계는 Si-O 코팅(14)의 실질적인 부분을 제거하는 일 없이 구조물로부터 실란 커플링제를 제거할 수 있는 적당한 용제, 예컨대 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA)를 사용하여 수행된다. 통상적으로, 세정 단계는 19 내지 26℃의 온도에서 수행되지만, 약 45℃ 이하의 고온을 사용할 수도 있다.
세정 단계 후, 전술한 바와 동일하거나 상이한 조건을 사용하여 임의의 후 소성 단계를 이용할 수 있다.
그 다음, 도 4에 도시되어 있는 바와 같이, 유전 상수가 약 3.8 이하인 유전체 재료(16), 즉 저 k 유전체를 기판(10)의 Si-O 처리된 표면(14) 상에 형성한다. 저 k 유전체는, 한정하는 것은 아니지만, 저 k 유전체층을 구조물 상에 형성할 수 있는 스핀 온 코팅, 화학 용액 침착, 화학 증착(CVD), 플라즈마 보조 CVD, 증발, 딥 코팅 등의 부착 공정을 비롯한 임의의 통상의 부착 공정을 이용함으로써 구조물의 Si-O 처리된 표면 상에 형성한다.
본 발명에 사용될 수 있는 적당한 저 k 유전체로는 폴리아릴렌 에테르, 열경화성 폴리아릴렌 에테르, 방향족 열경화성 수지, 예컨대 SiLK(등록 상표)(다우 케미컬 컴파니의 반도체 유전체); 폴리이미드; Si 함유 중합체, 예컨대 히드로겐실세스퀴옥산 및 오르가노실세스퀴옥산; 벤조시클로부텐; 폴리노르보란; 파릴렌 공중합체; 파릴렌-F; 폴리나프탈렌; 폴리테트라플루오로나프탈렌; 폴리(옥타플루오로-비스-벤조시클로부텐); 테플론-AF; 불소화 비정질 탄소; 크세로겔 및 나노다공성 실리카가 있지만, 이들로 한정되는 것은 아니다.
상기 저 k 유전체 각각의 설명은 그 내용을 본 명세서에서 참고 인용하는 문헌(MRS Bulletin, 1997년 10월, Vol. 22, No. 10)에서 찾아볼 수 있다:
(i) T-M. Lu, et al., "Vapor Deposition of Low-Dielectric-Constant Polymeric Films", pp. 28-31;
(ii) Nigel P. Hacker, "Organic and Inorganic Spin-On Polymers for Low-Dielectric-Constant Applications", pp. 33-38;
(iii) Chagming Jin, et al. "Nanoporous Silica as an Ultralow-k Dielectric", pp. 39-42; 및
(iv) Kazuhiko Endo, "Fluorinated Amorphous Carbon as a Low-Dielectric-Constant Interlayer Dielectric", pp. 55-58.
본 발명에 사용되는 매우 바람직한 저 k 유전체로는 메틸실세스퀴옥산 (MSSQ), 히드로도실세스퀴옥산 및 SiLK(등록 상표)가 있다.
상기 가공 단계는 임의의 횟수를 반복하여 접착력이 양호하고, 전기적 특성이 양호하며, 실질적으로 무결함의 저 유전 상수 재료를 포함하는 다중 레벨 인터커넥트 구조물을 제공할 수 있다.
전술한 여러 가지 가공 단계는 접착력이 양호하고, 전기적 특성이 양호하며, 실질적으로 무결함의 저 유전 상수 재료를 포함하는 다중 레벨 인터커넥트 구조물을 얻는 데 중요함을 인식해야 한다. 전술한 가공 단계 중 1 이상을 생략한다면, 유전체 층은 양호한 접착력이 결여될 수 있고, 고도의 결함 밀도를 가질 수 있거나, 및/또는 이와 관련된 불량한 전기적 특성을 가질 수 있다.
하기 실시예는 본 발명의 방법을 이용하여 얻을 수 있는 일부 이점을 설명하고, 접착력이 양호하고, 전기적 특성이 양호하며, 실질적으로 무결함의 저 유전 상수 재료를 포함하는 다중 레벨 인터커넥트 구조물을 얻는 데 있어 본 발명의 가공 단계의 중요성을 나타내기 위해 제공한다.
발명의 개요
본 발명은 적어도 기판과 접촉하는 저 k 유전체 재료를 포함하는 IC의 제조 방법에 관한 것이며, 상기 저 k 유전체는 기판에 대한 개선된 접착력을 나타내고, 실질적으로 결함이 없다. 그러한 IC는 고 농도의 실란 커플링제를 기판에 도포하는 것을 포함하는 가공 단계, 뿐만 아니라 가열 단계 및 세정 단계에 의해 본 발명에서 얻을 수 있다. 예기치않게도, 이하에서 보다 상세하게 정의될 이러한 가공 단계 각각은 개선된 접착 특성뿐만 아니라, 양호한 전기적 특성을 가진, 실질적으로 결함이 없는 저 k 유전체를 포함하는 IC를 제공하는 데 필수적인 것으로 결정되었다.
구체적으로, 본 발명의 가공 단계는 하기 (a) 내지 (d)를 포함한다:
(a) 기판 상에 실란 커플링제의 실질적으로 균일한 코팅을 제공하도록 상기 기판의 표면에 1 이상의 중합성기를 함유하는 실란 커플링제를 도포하는 단계;
(b) Si-O 결합을 함유하는 상기 기판 상에 표면층을 제공하도록 상기 실란 커플링제의 상기 코팅을 함유하는 상기 기판을 약 90℃ 이상의 온도로 가열하는 단계;
(c) 임의의 잔존하는 미반응 실란 커플링제를 제거하는 데 효과적인 적당한 용제로 상기 가열된 기판을 세정하는 단계; 및
(d) 상기 Si-O 결합을 함유하는 상기 세정된 표면에 유전체 재료를 도포하는 단계.
본 발명에서 사용되는 실란 커플링제는 임의의 심각한 결함 형성을 그 안에서 유발하는 일없이 유전체 재료에 대한 접착 촉진제로서 역할을 한다. 더욱이, 본 발명의 실란 커플링제를 사용함으로써, 상기 단계 (d)에서 상대 유전 상수가 약 3.8 이하인 저 k 유전체를 적용할 수 있다. 이는 삽입층 또는 층간 유전체로서 실질적으로 결함이 없는 저 k 유전체를 포함하는 인터커넥트 구조를 형성할 수 있게 한다.
실시예 1
3 종의 접착 촉진제 용액을 제조하고, 규소 함유 기판에 결합할 수 있는(즉, 기판과 Si-O 공유 결합을 형성할 수 있는) 능력을 결정하기 위해 평가하였다. 선택된 기판은 얇은(15 Å) 본래의 산화물 코팅을 가진 8" 인치 노출된 실리콘 웨이퍼였다. 이 세 가지 용액은 (1) 프로필렌 글리콜 모노메틸 에테르 알콜 중의 3-아미노프로필트리메톡시실란의 0.1% 용액, (2) 프로필렌 글리콜 모노메틸 에테르 아세테이트(PGMEA) 중의 비닐트리아세톡시실란의 1.0% 및 (3) PGMEA 중의 비닐트리아세톡시실란의 2.5% 용액을 포함하였다. 각각의 용액은 물 1 mol 당량을 함유하였는데, 부분적으로 알콕시실란을 가수분해하였다(즉, 3 mol 당량이 완전 가수분해로 얻어질 것이다).
접착 촉진제 용액을 8 인치 실리콘 기판에 스피닝하였다. 2 세트의 웨이퍼를 각각의 스플릿에서 다중 웨이퍼로 제조하였으며, 따라서 표 1의 값은 평균치를 나타낸다. 제1 세트의 웨이퍼는 다음 공정 흐름을 수용하였다: 접착 촉진제를 스핀 도포하는 단계(건조 스핀), 두께 테스트 단계, 100℃에서 60 초 동안 소성하는 단계, PGMEA로 세정하는 단계, 두께 재테스트 단계 및 웨이퍼 표면 상의 수접촉각(전진 접촉각)을 평가하는 단계. 제2 세트의 웨이퍼는 하기 공정 흐름을 수용하였다: 접착 촉진제를 스핀 도포하는 단계(건조 스핀), 두께 테스트 단계, 소성 단계 없음, PGMEA로 세정하는 단계, 두께 재테스트 단계 및 웨이퍼 표면 상의 수접촉각(전진 접촉각)을 평가하는 단계.
실험 결과는 하기 표에 요약한다.
샘플/공정 스핀 도포, 두께 테스트, 소성, 세정, 두께 재테스트 및 접촉각 평가 스핀 도포, 두께 테스트, 소성 없음, 세정, 두께 재테스트 및 접촉각 평가
3-아미노프로필트리메톡시실란의 0.1% 용액 초기 두께 = 15.7 Å세정 후 두께 = 17.1 Å접촉각 = 38° 초기 두께 = 15.7 Å최종 두께 = 3.9 Å접촉각 = 26°
비닐트리아세톡시실란의0.1% 용액 초기 두께 = 37.0 Å최종 두께 = 2.1 Å접촉각 = 65° 초기 두께 = 37.0 Å최종 두께 = 1.4 Å접촉각 = 11°
비닐트리아세톡시실란의2.5% 용액 초기 두께 = 123 Å최종 두께 = 5.1 Å접촉각 = 65° 초기 두께 = 123 Å최종 두께 = 1.5 Å접촉각 = 9°
표 1의 결과는 아미노프로필트리메톡시실란(APS) 접착 촉진제와 두 가지 상이한 농도의 비닐트리아세톡시실란(VTAS) 접착 촉진제의 비교를 나타낸 것이다. APS 접착 촉진제는 옵티프로브(Optiprobe) 기구에 의해 측정한 바 15.7 Å의 코팅 두께를 제공한다. 전체 두께는 샘플을 소성하고 세정한 경우 유지되지만, 실질적인 양은 소성 단계를 제거한 경우에 제거된다. 두께 유지는 접착 촉진제가 매우 반응성이라는 것을 가리킨다.
두 가지 상이한 농도의 VTAS(비닐트리아세톡시실란)의 분석으로, 이 시스템은 동일 수준의 반응성을 소유하지 않은 것으로 밝혀졌다. 접착 촉진제의 단층에 대한 이론치 두께는 대략 5 Å이다. 표 1의 결과의 평가는 접착 촉진제의 단층이 농축 용액(통상의 접착 촉진제에 비해 농축됨), 중간 소성 단계 및 세정으로 달성될 수 있다는 것을 가리킨다. 소성을 제거하면 접착 촉진제 농도와 무관하게 접착 촉진제의 거의 완전하게 제거되었다. 그리고, 농도가 충분히 높지 않은 경우(이 시스템의 경우 >2%), 접착 촉진제의 완전 피복은 달성되지 않으며, 단층은 얻어질 수 없다.
상기 접착 촉진제 모두는 기판 표면 상의 히드록실 작용기와 공유 결합하며, 웨이퍼 표면의 표면 특성을 변경한다. 본래의 산화물층을 가진 노출된 실리콘 기판의 초기 수접촉각은 6°이다. 표 1의 평가는 소성 단계없는 VTAS 접착 촉진제를 제외하고는 표면이 실질적으로 개질됨을 가리킨다. 이는 소성이 웨이퍼 표면의 표면 특성 개질에 중요하다는 것을 가리킨다.
실시예 2
외래 물질(즉, 특정 물질)은 특히 신뢰도 테스트, 예컨대 시간 의존 유전체 절연 파괴(TDDB), 라인 대 라인 누설 등에서 IMD의 전기적 특성을 상당히 열화시킨다. 실험을 수행하여 금속간 유전체(IMD) 필름의 외래 물질의 양에 대한 접착 촉진제의 영향을 결정하였다. SiLK(등록 상표) 반도체 유전체를 실시예 1의 표 1의 제2 칼럼에 기재된 접착 촉진제 공정으로 실리콘 기판에 스핀 코팅하였다. 모든 샘플은 100℃ 소성을 수행하였지만, PGMEA 세정 공정은 수행하거나 수행하지 않았다. 결과는 하기 표 2에 나타낸다.
샘플/공정 PGMEA 세정을 포함하는 접착 촉진제 공정에의한 SiLK(등록 상표)의 FM 결함의 수 PGMEA 세정을 포함하지 않는 접착 촉진제 공정에의한 SiLK(등록 상표)의 FM 결함의 수
비닐트리아세톡시실란의1.0% 용액 FM < 10 FM > 3000
비닐트리아세톡시실란의2.5% 용액 FM > 10 FM > 2800
표 2의 결과는 VTAS 접착 촉진제로의 PGMEA 세정이 IMD층(예컨대, SiLK(등록 상표))의 FM 결함을 감소시키는 데 필수적이라는 것을 가리킨다.
실시예 3
접착 실험은 다우 케미컬 컴파니로부터의 SiLK(등록 상표) 반도체 유전체로 표 1의 제2 칼럼에 기재된 3 종의 접착 촉진제를 사용하여 수행하였다. 두 가지 상이한 접착력 테스트를 수행하였다: 파괴 인성을 평가하기 위한 변형된 단부 들림(lift off) 테스트(MELT) 및 90 도 박리 테스트. 접착력은 단일 경화 공정 후 및 6 개의 추가 경화 공정(T6) 후 평가하여 다중 레벨 집적 구축에서 다중 열 경화 공정의 효과를 시뮬레이트하였다. SiLK(등록 상표)는 모든 경우에서 385℃에서 경화시켰다. 결과는 표 3에 나타낸다.
샘플 K 값(MPam-1/2) K 값(MPam-1/2) 박리 강도(g/mm) 박리 강도(g/mm)
경화됨 T6 경화됨 T6
0.1% APS 0.44 0.30 18 7
1.0% VTAS 0.48 0.39 18 13
2.5% VTAS 0.56 0.42 24 21
표 3의 결과는 2.5% VTAS 접착 촉진제가 1회 경화 및 추가의 시뮬레이트된 6회 경화 공정(T6) 후 SiLK(등록 상표)에 대해 우수하다는 것을 가리킨다. 아민계 시스템인 APS 접착 촉진제는 SiLK(등록 상표)와 공유 결합하지 않으며, 따라서 최악의 접착 특성을 가진다. 1.0% VTAS 접착 촉진제는 접착 촉진제의 불량한 피복으로 인해 T6에서 상당한 접착력 감소를 나타낸다.
본 발명을 바람직한 구체예에 관하여 상세하게 나타내고 설명하였지만, 당업자라면 형태 및 상세의 상기 및 기타 변형이 본 발명의 사상과 범주에서 벗어나지 않고 이루어질 수 있다는 것을 이해할 것이다. 그러므로, 본 발명은 기재되고 예시된 형태 및 상세만으로 한정하는 것이 아니라 첨부된 특허 청구의 범위 내에 있음을 의도한다.

Claims (22)

  1. (a) 기판 상에 실란 커플링제의 실질적으로 균일한 코팅을 제공하도록 상기 기판의 표면에 1 이상의 중합성기를 함유하는 실란 커플링제를 도포하는 단계;
    (b) Si-O 결합을 함유하는 상기 기판 상에 표면층을 제공하도록 상기 실란 커플링제의 상기 코팅을 함유하는 상기 기판을 약 90℃ 이상의 온도로 가열하는 단계;
    (c) 임의의 잔존하는 미반응 실란 커플링제를 제거하는 데 효과적인 적당한 용제로 상기 가열된 기판을 세정하는 단계; 및
    (d) 상기 Si-O 결합을 함유하는 상기 세정된 표면에 유전체 재료를 도포하는 단계
    를 적어도 포함하는 집적 회로의 제조 방법.
  2. 제1항에 있어서, 상기 기판은 금속 라인 및 바이어스가 그 안에 형성된 IC의 Si 함유 기판, 전도성 금속, 금속 배리어 유전체 또는 레벨간 유전체층인 방법.
  3. 제1항에 있어서, 상기 실란 커플링제는 그 안에 1 이상의 중합성기를 가진 임의의 실란 함유 화합물인 방법.
  4. 제3항에 있어서, 상기 실란 커플링제는 하기 화학식을 가진 화합물인 방법:
    상기 식에서,
    X는 알켄, 비닐 및 알킨 중에서 선택되는 중합성기이고;
    R1 및 R2는 동일하거나 상이하며, H, 알킬, 알콕시, 알킬에스테르, 알켄일, 알킨일, 아릴, 시클로알킬이고;
    R3는 알킬 또는 -C(O)R4 라디칼이며, 여기서 R4는 알킬이고;
    a 및 b는 동일하거나 상이하며, 0, 1 또는 2이며, y는 1 내지 3이고, 단, a+b+y의 합은 3이다.
  5. 제4항에 있어서, 상기 실란 커플링제는 비닐트리아세톡시실란, 비닐트리메톡시실란, 비닐트리에톡시실란, 알릴트리메톡시실란, 비닐디페닐에톡시실란, 노르보렌일트리에톡시실란 및 트리비닐트리에톡시실란으로 구성된 군 중에서 선택되는 알콕시실란인 방법.
  6. 삭제
  7. 제1항에 있어서, 상기 실란 커플링제는 비닐트리아세톡시실란인 방법.
  8. 제1항에 있어서, 상기 실란 커플링제는 농축된 용액으로서 도포되는 것인 방법.
  9. 제8항에 있어서, 상기 실란 커플링제는 약 0.10% 이상의 농도로 상기 농축된 용액에 존재하는 것인 방법.
  10. 제9항에 있어서, 상기 실란 커플링제는 약 0.2% 내지 약 5.0%의 농도로 존재하는 것인 방법.
  11. 제10항에 있어서, 상기 실란 커플링제는 약 2.5%의 농도로 존재하는 것인 방법.
  12. 제1항에 있어서, 상기 실란 커플링제는 스핀 온 부착, 분무 코팅, 딥 코팅, 브러슁, 증발 또는 용해에 의해 기판에 도포되는 것인 방법.
  13. 제1항에 있어서, 단계 (b)는 약 10 초 이상의 시간 동안 수행되는 것인 방법.
  14. 제1항에 있어서, 단계 (b)는 약 90℃ 내지 약 200℃의 온도에서 약 10 내지 약 300 초의 시간 동안 수행되는 것인 방법.
  15. 제1항에 있어서, 단계 (b)는 불활성 기체 분위기 하에 수행되는 것인 방법.
  16. 제1항에 있어서, 단계 (c)의 상기 용제는 프로필렌 글리콜 모노메틸 에테르 아세테이트인 방법.
  17. 제1항에 있어서, 광학 소성 단계는 단계 (c) 후, 단계 (d) 전에 수행되는 것인 방법.
  18. 제1항에 있어서, 상기 유전체 재료는 유전 상수가 약 3.8 이하인 방법.
  19. 제1항에 있어서, 단계 (d)는 스핀 온 코팅, 화학 용액 침착, 화학 증착(CVD), 플라즈마 보조 CVD, 증발 및 딥 코팅을 포함하는 것인 방법.
  20. 제16항에 있어서, 상기 유전체 재료는 폴리이미드; Si 함유 중합체; 벤조시클로부텐, 폴리노르보란; 폴리아릴렌 에테르; 열경화성 폴리아릴렌 에테르; 방향족 열경화성 수지; 파릴렌 공중합체; 파릴렌-F; 폴리나프탈렌; 폴리테트라플루오로나프탈렌; 폴리(옥타플루오로-비스-벤조시클로부텐); 테플론-AF; 불소화 비정질 탄소; 크세로겔 또는 나노다공성 실리카인 방법.
  21. 제20항에 있어서, 상기 유전체 재료는 메틸실세스퀴옥산(MSSQ), 히드리도실세스퀴옥산 또는 SiLK(등록 상표)인 방법.
  22. 제1항에 있어서, 가공 단계 (a) 내지 (d)를 임의의 횟수를 반복하여 다중 레벨 인터커넥트 구조물을 제공하는 것인 방법.
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Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6685983B2 (en) * 2001-03-14 2004-02-03 International Business Machines Corporation Defect-free dielectric coatings and preparation thereof using polymeric nitrogenous porogens
US6716771B2 (en) * 2002-04-09 2004-04-06 Intel Corporation Method for post-CMP conversion of a hydrophobic surface of a low-k dielectric layer to a hydrophilic surface
US7112615B2 (en) * 2002-07-22 2006-09-26 Massachusetts Institute Of Technology Porous material formation by chemical vapor deposition onto colloidal crystal templates
US6974762B2 (en) * 2002-08-01 2005-12-13 Intel Corporation Adhesion of carbon doped oxides by silanization
JP2004274020A (ja) * 2002-09-24 2004-09-30 Rohm & Haas Electronic Materials Llc 電子デバイス製造
US7005390B2 (en) * 2002-10-09 2006-02-28 Intel Corporation Replenishment of surface carbon and surface passivation of low-k porous silicon-based dielectric materials
AU2003282988A1 (en) * 2002-10-21 2004-05-13 Massachusetts Institute Of Technology Pecvd of organosilicate thin films
US7248062B1 (en) 2002-11-04 2007-07-24 Kla-Tencor Technologies Corp. Contactless charge measurement of product wafers and control of corona generation and deposition
KR20040051097A (ko) * 2002-12-11 2004-06-18 패럴린코리아(주) 패럴린(parylene) 고분자 코팅의 접착력을 증진시키는전처리 방법 및 이를 응용한 장치
CN100334695C (zh) * 2003-01-02 2007-08-29 上海华虹（集团）有限公司 一种含硅低介电常数材料炉子固化工艺
TW200421483A (en) * 2003-03-17 2004-10-16 Semiconductor Leading Edge Tec Semiconductor device and method of manufacturing the same
US6825561B1 (en) 2003-06-19 2004-11-30 International Business Machines Corporation Structure and method for eliminating time dependent dielectric breakdown failure of low-k material
US7164197B2 (en) * 2003-06-19 2007-01-16 3M Innovative Properties Company Dielectric composite material
JP4106438B2 (ja) * 2003-06-20 2008-06-25 独立行政法人産業技術総合研究所 多層微細配線インターポーザおよびその製造方法
US6992003B2 (en) * 2003-09-11 2006-01-31 Freescale Semiconductor, Inc. Integration of ultra low K dielectric in a semiconductor fabrication process
US7056840B2 (en) * 2003-09-30 2006-06-06 International Business Machines Corp. Direct photo-patterning of nanoporous organosilicates, and method of use
US6903004B1 (en) 2003-12-16 2005-06-07 Freescale Semiconductor, Inc. Method of making a semiconductor device having a low K dielectric
US7094661B2 (en) * 2004-03-31 2006-08-22 Dielectric Systems, Inc. Single and dual damascene techniques utilizing composite polymer dielectric film
US7309395B2 (en) * 2004-03-31 2007-12-18 Dielectric Systems, Inc. System for forming composite polymer dielectric film
US6962871B2 (en) * 2004-03-31 2005-11-08 Dielectric Systems, Inc. Composite polymer dielectric film
US20060046044A1 (en) * 2004-08-24 2006-03-02 Lee Chung J Porous composite polymer dielectric film
AU2005314077B2 (en) * 2004-12-07 2010-08-05 Multi-Fineline Electronix, Inc. Miniature circuitry and inductive components and methods for manufacturing same
US20060128163A1 (en) * 2004-12-14 2006-06-15 International Business Machines Corporation Surface treatment of post-rie-damaged p-osg and other damaged materials
US7446055B2 (en) * 2005-03-17 2008-11-04 Air Products And Chemicals, Inc. Aerosol misted deposition of low dielectric organosilicate films
US20060275547A1 (en) * 2005-06-01 2006-12-07 Lee Chung J Vapor Phase Deposition System and Method
US20060275616A1 (en) * 2005-06-03 2006-12-07 Clough Robert S Silane-based coupling agent
EP1922739A1 (en) 2005-08-19 2008-05-21 Avx Limited Solid state capacitors and method of manufacturing them
US20070109003A1 (en) * 2005-08-19 2007-05-17 Kla-Tencor Technologies Corp. Test Pads, Methods and Systems for Measuring Properties of a Wafer
GB0517952D0 (en) * 2005-09-02 2005-10-12 Avx Ltd Method of forming anode bodies for solid state capacitors
JP4616154B2 (ja) * 2005-11-14 2011-01-19 富士通株式会社 半導体装置の製造方法
US7851138B2 (en) * 2007-07-19 2010-12-14 Hitachi Global Storage Technologies, Netherlands, B.V. Patterning a surface comprising silicon and carbon
US7760487B2 (en) * 2007-10-22 2010-07-20 Avx Corporation Doped ceramic powder for use in forming capacitor anodes
US7852615B2 (en) * 2008-01-22 2010-12-14 Avx Corporation Electrolytic capacitor anode treated with an organometallic compound
US7760488B2 (en) * 2008-01-22 2010-07-20 Avx Corporation Sintered anode pellet treated with a surfactant for use in an electrolytic capacitor
US7768773B2 (en) * 2008-01-22 2010-08-03 Avx Corporation Sintered anode pellet etched with an organic acid for use in an electrolytic capacitor
US20110204382A1 (en) * 2008-05-08 2011-08-25 Base Se Layered structures comprising silicon carbide layers, a process for their manufacture and their use
US8203827B2 (en) * 2009-02-20 2012-06-19 Avx Corporation Anode for a solid electrolytic capacitor containing a non-metallic surface treatment
CN102487057B (zh) * 2010-12-03 2014-03-12 中芯国际集成电路制造(北京)有限公司 金属前介质层及其制造方法
TWI445626B (zh) * 2011-03-18 2014-07-21 Eternal Chemical Co Ltd 製造軟性元件的方法
CN103367107B (zh) * 2012-04-09 2016-04-20 中芯国际集成电路制造(上海)有限公司 改善表面结合力的方法
TWI504514B (zh) * 2012-12-11 2015-10-21 Ind Tech Res Inst 層疊結構、其製造方法及發光裝置
WO2014163188A1 (ja) * 2013-04-04 2014-10-09 富士電機株式会社 半導体デバイスの製造方法
US9159556B2 (en) 2013-09-09 2015-10-13 GlobalFoundries, Inc. Alleviation of the corrosion pitting of chip pads
US9806132B2 (en) * 2013-11-22 2017-10-31 General Electric Company Organic X-ray detector with barrier layer
CN105418926B (zh) * 2014-09-12 2018-07-13 中国科学院上海高等研究院 一种含氟萘乙基硅树脂及其制备方法和应用
JP6540361B2 (ja) 2015-08-18 2019-07-10 富士通株式会社 半導体装置及びその製造方法
US9799593B1 (en) * 2016-04-01 2017-10-24 Intel Corporation Semiconductor package substrate having an interfacial layer
US10468243B2 (en) * 2017-11-22 2019-11-05 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing semiconductor device and method of cleaning substrate
CN110965045A (zh) * 2018-09-29 2020-04-07 南京理工大学 一种利用Parylene微纳米薄膜对薄壁聚能切割索进行防护的方法
US11500290B2 (en) * 2018-11-13 2022-11-15 International Business Machines Corporation Adhesion promoters
CN110606970A (zh) * 2019-09-30 2019-12-24 福州大学 一种提升涂层与塑料粘结力的塑料表面预处理方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2193864B1 (ko) * 1972-07-31 1974-12-27 Rhone Poulenc Sa
JPH0791509B2 (ja) * 1985-12-17 1995-10-04 住友化学工業株式会社 半導体用絶縁膜形成塗布液
US4732858A (en) * 1986-09-17 1988-03-22 Brewer Science, Inc. Adhesion promoting product and process for treating an integrated circuit substrate
US4950583A (en) * 1986-09-17 1990-08-21 Brewer Science Inc. Adhesion promoting product and process for treating an integrated circuit substrate therewith
EP0749500B1 (en) * 1994-10-18 1998-05-27 Koninklijke Philips Electronics N.V. Method of manufacturing a thin silicon-oxide layer
US5760480A (en) * 1995-09-20 1998-06-02 Advanced Micro Devics, Inc. Low RC interconnection
JPH09143420A (ja) * 1995-09-21 1997-06-03 Asahi Glass Co Ltd 低誘電率樹脂組成物
US6071830A (en) * 1996-04-17 2000-06-06 Sony Corporation Method of forming insulating film
US5989998A (en) * 1996-08-29 1999-11-23 Matsushita Electric Industrial Co., Ltd. Method of forming interlayer insulating film

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