KR100421506B1 - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 저비용화를 실현할 수 있는 반도체 장치 및 그 제조방법을 제공하기 위한 것으로, 제1전극(32)과, 제1전극 상에 형성된 강유전체막(36)과, 강유전체막 상에 형성된 제2전극(40)을 갖는 반도체 장치로서, 제1전극과 강유전체막과의 사이 및 강유전체막과 제2전극과의 사이 중 적어도 한 쪽에 형성되며 페로브스카이트(perovskite)형 결정구조를 갖는 중간층(34, 38)을 더 갖는다.
Description
본 발명은 반도체 장치 및 그 제조방법에 관한 것으로, 특히 커패시터를 갖는 반도체 장치 및 그 제조방법에 관한 것이다.
FRAM(Ferro-electric Random Access Memory, 강유전체 RAM)은 커패시터의 유전체로서 강유전체막을 사용한 불휘발성 반도체 메모리이다. FRAM은 재기입 속도가 수십 ㎱ 정도로 고속이며, 재기입 가능 횟수가 1 ×1010~ 1 ×1012회로 반복특성이 우수하고, 게다가 저소비전력이므로, 큰 주목을 받고 있다. 또, FRAM은 전원을 오프로 하여도 데이터를 유지할 수 있으므로, 휴대기기용 메모리 등, 다양한 용도가 기대되고 있다.
이러한 FRAM의 커패시터의 구조에 대하여 도 13을 참조하여 설명한다. 도 13은 종래의 FRAM의 커패시터를 나타내는 개념도이다.
도시되지 않은 실리콘 기판 상에는, 도시되지 않은 실리콘 산화막 등을 통하여 하부전극(132)이 형성되어 있다. 하부전극(132) 상에는 강유전체막(136)이 형성되어 있다. 강유전체막(136) 상에는, 상부전극(140)이 형성되어 있다.
이들 하부전극(132), 강유전체막(136) 및 상부전극(140)에 의해 FRAM의 커패시터(142)가 구성되어 있다.
이러한 커패시터(142)의 강유전체막(136)으로서는, PZT(PbZrxTi1-xO3)막이나 SBT(Srbi2Ta2O3)막 등이 사용되고 있다.
예컨대, PZT로 이루어진 강유전체막(136)의 경우에는, 약 600℃ 정도의 고온 열처리를 행하여, 강유전성을 나타내는 페로브스카이트형 구조로 결정화할 필요가 있다.
이 때문에, 커패시터의 하부전극(132)이나 상부전극(140)에는, 자기배향성이 강하고 반응성이 낮은 재료인 Pt나 Ir 등이 사용되었다.
Pt나 Ir 등은 (111)로 자기배향되기 쉬운 재료이므로, 이러한 재료를 사용하여 하부전극이나 상부전극을 구성한 경우에는, 하부전극이나 상부전극의 표면의 결정방위가 가지런해지기 쉽다. 이 때문에, Pt나 Ir 등을 하부전극이나 상부전극의 재료로서 사용한 경우에는, 강유전체막의 결정방위가 가지런해지기 쉬워져서, 양호한 페로브스카이트형 결정구조를 갖는 강유전체막을 형성할 수 있게 된다. 또, Pt 나 Ir 등은 고온에서의 열처리에 의해서도 산화되기 어렵다는 성질을 갖고 있다. 따라서, 종래에는 커패시터의 하부전극(132)이나 상부전극(140)의 재료로서 Pt나 Ir 등이 사용되고 있었다.
그러나, 커패시터의 하부전극이나 상부전극의 재료로서 사용되었던 Pt나 Ir 등은 고가인 귀금속이고, 시장가격이 반드시 안정되어 있지 않기 때문에, 반도체 장치의 저코스트화에서의 장해요인이 되었다. 여기서, 귀(貴)금속은 비(卑)금속에 대한 말이며, 일반적으로는 용이하게 화학적 변화를 받지 않고 공기중에서 가열하여도 산화되기 어렵고, 이온화 경향이 작은 금속을 말한다.
또, 커패시터의 하부전극이나 상부전극으로서 사용될 수 있는 재료가, Pt나 Ir 등으로 좁게 한정되어 있기 때문에, 제조공정의 간략화나 전기적 특성의 개선 등에서 장해요인이 되고 있다.
본 발명의 목적은 저코스트화를 실현한 반도체장치 및 그 제조방법을 제공하는 것이다.
또, 본 발명의 다른 목적은, 종래 사용하기 곤란하였던 재료를 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 사용할 수 있는 반도체장치 및 그 제조방법을 제공하는 것이다.
도 1은 본 발명의 제1실시형태에 의한 반도체 장치를 나타내는 단면도.
도 2는 본 발명의 제1실시형태에 의한 반도체 장치의 제조방법을 나타내는 공정단면도(그 1).
도 3은 본 발명의 제1실시형태에 의한 반도체 장치의 제조방법을 나타내는 공정단면도(그 2).
도 4는 본 발명의 제1실시형태에 의한 반도체 장치의 제조방법을 나타내는 공정단면도(그 3).
도 5는 본 발명의 제1실시형태에 의한 반도체 장치의 제조방법을 나타내는 공정단면도(그 4).
도 6은 본 발명의 제1실시형태의 변형예에 의한 반도체 장치를 나타내는 단면도.
도 7은 본 발명의 제1실시형태의 변형예에 의한 반도체 장치를 나타내는 단면도.
도 8은 본 발명의 제2실시형태에 의한 반도체 장치를 나타내는 단면도.
도 9는 본 발명의 제2실시형태에 의한 반도체 장치의 제조방법을 나타내는공정단면도.
도 10은 본 발명의 제3실시형태에 의한 반도체 장치를 나타내는 단면도.
도 11은 본 발명의 제3실시형태에 의한 반도체 장치의 제조방법을 나타내는 공정단면도.
도 12는 본 발명의 제3실시형태의 변형예에 의한 반도체 장치를 나타내는 단면도.
도 13은 종래의 FRAM의 커패시터를 나타내는 개념도.
※ 도면의 주요부분에 대한 부호의 설명 ※
10: 실리콘 기판
12: 소자영역
14: 소자분리막
16: 사이드월 절연막
18: 게이트전극
20: 소스/드레인 확산층
22, 52: 층간절연막
23, 46, 48, 54: 콘택트홀
24a, 24b: 도체 플러그
26: 스토퍼막
28: 실리콘 산화막
30: 밀착층
31, 39: Ni막
32, 32a, 132: 하부전극
33, 37: BTO막
34, 34a~34c, 38, 38a~38c: 중간층
35: PZT막
36, 36a, 60, 60a, 60b, 136: 강유전체막
40, 40a, 58, 140: 상부전극
42, 42a~42i, 142: 커패시터
44: 실리콘 산화막
50: 배선
56: 비트선
57: Pt막
59: SBT막
상기 목적은, 제1전극과, 상기 제1전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제2전극을 갖는 반도체 장치로서, 상기 제1전극과 상기 강유전체막과의 사이 및 상기 강유전체막과 상기 제2전극과의 사이 중 적어도 한 쪽에 형성되며 페로브스카이트(perovskite)형 결정구조를 갖는 중간층을 더 갖는 것을 특징으로 하는 반도체 장치에 의해 달성된다. 제1전극과 강유전체막과의 사이나 강유전체막과 제2전극과의 사이에 페로브스카이트형 결정구조를 갖는 중간층이 형성되어 있으므로, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 비(卑)금속을 사용하는 경우에도, 강유전성을 나타내는 결정구조를 갖는 강유전체막을 형성할 수 있다. 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 비(卑)금속을 사용할 수 있으므로, 반도체 장치의 저코스트화를 도모할 수 있다. 또, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서, 종래에 사용하기 곤란하였던 재료를 사용할 수 있으므로, 제조공정의 간략화나 전기적 특성의 더 한층의 개선 등을 도모할 수 있게 된다.
또, 상기 목적은, 제1전극과, 상기 제1전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제2전극을 갖는 커패시터와, 상기 제1전극 또는 상기 제2전극에 접속된 트랜지스터를 갖는 반도체 장치로서, 상기 제1전극과 상기 강유전체막과의 사이 및 상기 강유전체막과 상기 제2전극과의 사이 중 적어도 한 쪽에 형성되며 페로브스카이트(perovskite)형 결정구조를 갖는 중간층을 더 갖는 것을 특징으로 하는 반도체 장치에 의해 달성된다. 제1전극과 강유전체막과의 사이나 강유전체막과 제2전극과의 사이에 페로브스카이트형 결정구조를 갖는 중간층이 형성되어 있으므로, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 비(卑)금속을 사용하는 경우에도, 강유전성을 나타내는 결정구조를 갖는 강유전체막을 형성할 수 있다. 하부전극이나 상부전극의 재료로서 비(卑)금속을 사용할 수 있으므로, 반도체 장치의 저코스트화를 도모할 수 있다. 또, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서, 종래에 사용하기 곤란하였던 재료를 사용할 수 있으므로, 제조공정의 간략화나 전기적 특성의 더 한층의 개선 등을 도모할 수 있게 된다.
또, 상기 목적은, 제1전극을 형성하는 공정과, 상기 제1전극 상에 강유전체막을 형성하는 공정과, 상기 강유전체막 상에 제2전극을 형성하는 공정을 갖는 반도체 장치의 제조방법으로서, 상기 제1전극을 형성하는 공정의 후, 상기 강유전체막을 형성하는 공정의 전에, 및/또는, 상기 강유전체막을 형성하는 공정의 후, 상기 제2전극을 형성하는 공정의 전에, 페로브스카이트형으로 결정화될 수 있는 중간층을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법에 의해 달성된다. 제1전극과 강유전체막과의 사이나 강유전체막과 제2전극과의 사이에 페로브스카이트형 결정구조를 갖는 중간층이 형성되므로, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 비(卑)금속을 사용하는 경우에도, 강유전성을 나타내는 결정구조를 갖는 강유전체막을 형성할 수 있다. 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 비(卑)금속을 사용할 수 있으므로, 반도체 장치의 저코스트화를 도모할 수 있다. 또, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서, 종래에 사용하기 곤란하였던 재료를 사용할 수 있으므로, 제조공정의 간략화나 전기적 특성의 더 한층의 개선 등을 도모할 수 있게 된다.
[제1실시형태]
본 발명의 제1실시형태에 의한 반도체 장치 및 그 제조방법을 도 1 내지 도5를 사용하여 설명한다. 도 1은 본 실시예에 의한 반도체 장치를 나타내는 단면도이다. 도 1(a)는 본 실시형태에 의한 반도체 장치의 구성을 나타내는 단면도이다. 도 1(b)는 본 실시형태에 의한 반도체 장치의 커패시터의 구조를 나타내는 단면도이다. 도 2 내지 도 5는 본 실시형태에 의한 반도체 장치의 제조방법을 나타내는 공정단면도이다.
(반도체 장치)
먼저, 본 실시형태에 의한 반도체 장치를 도 1을 사용하여 설명한다.
도 1에 나타낸 바와 같이, 실리콘 기판(10) 상에는 소자영역(12)을 획정하는 소자분리막(14)이 형성되어 있다. 소자분리막(14)에 의해 획정된 소자영역(12)에는, 측면에 사이드월 절연막(16)이 형성된 게이트전극(18)과, 소스/드레인 확산층(20)을 갖는 트랜지스터가 형성되어 있다.
전체 면에는, 막두께 600㎚의 실리콘 산화막으로 이루어진 층간절연막(22)이 형성되어 있다. 층간절연막(22)에는, 소스/드레인 확산층(20)에 이르는 콘택트홀(23)이 형성되어 있다. 콘택트홀(23) 내에는 도체 플러그(24a, 24b)가 형성되어 있다.
층간절연막(22) 상에는 막두께 100㎚의 실리콘 산화질화막으로 이루어진 스토퍼막(26)이 형성되어 있다. 스토퍼막(26) 상에는 막두께 250㎚의 실리콘 산화막(28)이 형성되어 있다.
실리콘 산화막(28) 상에는 막두께 200㎚의 TiN으로 이루어진 밀착층(30)이 형성되어 있다. 밀착층(30) 상에는 막두께 100㎚의 Ni로 이루어진 하부전극(32)이 형성되어 있다.
하부전극(32) 상에는, 막두께 20㎚의 BTO(BaTiO3)로 이루어진 중간층(34)이 형성되어 있다. BTO는 페로브스카이트형 결정구조를 갖는 유전체이다.
중간층(34) 상에는 막두께 200㎚의 PZT(PbZrxTi1-xO3)로 이루어진 강유전체막(36)이 형성되어 있다. PZT는 Pb를 포함하는 페로브스카이트형 결정구조를 갖는 산화물 강유전체, 즉 납계 산화물 강유전체이다.
강유전체막(36) 상에는 막두께 20㎚의 BTO로 이루어진 중간층(38)이 형성되어 있다. 중간층(38) 상에는 막두께 80㎚의 Ni로 이루어진 상부전극(40)이 형성되어 있다.
이들 하부전극(32), 중간층(34), 강유전체막(36), 중간층(38) 및 상부전극(40)에 의해 메모리용 커패시터(42)가 구성되어 있다.
전체 면에는, 막두께 300㎚의 실리콘 산화막(44)이 형성되어 있는 실리콘 산화막(44)에는 상부전극(40)에 이르는 콘택트홀(46)과 도체 플러그(24a)에 이르는 콘택트홀(48)이 형성되어 있다.
실리콘 산화막(44) 상에는 콘택트홀(46, 48)을 통하여 상부전극(40)과 도체 플러그(24a)를 접속하는 배선(50)이 형성되어 있다.
또 전체 면에는, 막두께 300㎚의 실리콘 산화막으로 이루어진 층간절연막(52)이 형성되어 있다. 층간절연막(52), 실리콘 산화막(44, 28) 및 스토퍼막(26)에는 도체 플러그(24b)에 이르는 콘택트홀(54)이 형성되어 있다.
층간절연막(52) 상에는 콘택트홀(54)을 통하여 도체 플러그(24b)에 접속된 비트선(56)이 형성되어 있다. 이로써, 본 실시형태에 의한 반도체 장치가 구성되어 있다.
본 실시형태에 의한 반도체 장치는, 하부전극(32)과 상부전극(40)에 비(卑)금속인 Ni이 사용되고, 하부전극(32)과 강유전체막(36)과의 사이 및 강유전체막(36)과 상부전극(40)과의 사이에 각각 BTO로 이루어진 중간층(34, 38)이 형성되어 있다는 점에 주된 특징이 있다. 여기서, 비금속이란, 귀금속에 대한 말이며, 일반적으로는, 화학적으로 안정적이지 않아서, 공기중에서 가열하면 산화하기 쉽고, 이온화 경향이 큰 금속을 말한다.
Pt나 Ir 등은 (111)로 자기배향되기 쉬운 재료이므로, 이러한 재료를 사용하여 하부전극이나 상부전극을 구성한 경우에는, 하부전극이나 상부전극의 표면의 결정방위가 가지런해지기 쉽다. 이 때문에, Pt나 Ir 등을 하부전극이나 상부전극의 재료로서 사용한 경우에는 강유전체막의 결정방위가 가지런해지기 쉬워져서 양호한 강유전성을 나타내는 페로브스카이트형 결정구조를 갖는 강유전체막을 형성할 수 있게 된다. 또, Pt나 Ir 등은, 고온에서의 열처리에 의해서도 산화되기 어렵다는특질을 갖고 있다. 따라서, 종래는 도 13에 나타낸 바와 같이, 커패시터의 하부전극(132)이나 상부전극(14)의 재료로서 Pt나 Ir 등이 사용되었다.
이에 대하여, Ni 등의 비(卑)금속은, 자기배향하기 어려운 재료이기 때문에, 이러한 재료를 사용하여 하부전극이나 상부전극을 구성한 경우에는, 하부전극이나 상부전극의 표면의 결정방위가 가지런해지기 어렵다. 이 때문에, Ni 등의 비금속을 하부전극이나 상부전극의 재료로서 사용한 경우에는, 강유전체막의 결정방위가 가지런해지기 어려워서, 양호한 페로브스카이트형 결정구조를 갖는 강유전체막을 형성하기가 곤란하였다.
또, PZT막 중의 Pb나 O는, Ni 등의 비금속 중에 확산하기 쉽다. 이 때문에, 하부전극이나 상부전극의 재료로서 Ni 등의 비금속을 사용한 경우에는, PZT막을 결정화할 때의 열처리 등에 의해, PZT막 중의 Pb나 O가 하부전극이나 상부전극 중으로 확산하여, PZT막 중에서 Pb나 O의 결함이 생겨버린다. PZT막 중에서 Pb나 O의 결함이 생기면, PZT막을 페로브스카이트형의 구조로 결정화하기가 곤란해지며, 양호한 강유전성을 얻을 수 없게 된다. 이 때문에, 이러한 점에 의해서도, 강유전체 커패시터의 하부전극이나 상부전극의 재료로 Ni 등의 비금속을 사용하는 것은 곤란하였다.
또, 하부전극이나 상부전극의 재료로서 Ni 등의 비금속을 사용한 경우에는, PZT막 중의 O에 의해 하부전극이나 상부전극이 산화되어 버린다. 이 때문에, 이러한 점에 의해서도 강유전체 커패시터의 하부전극이나 상부전극에 Ni 등의 비금속을 사용하는 것은 곤란하였다.
이와 같이, 종래에는 강유전체 커패시터의 하부전극이나 상부전극의 재료로서, 고가의 귀금속인 Pt나 Ir 등을 사용하지 않을 수 없기 때문에, 반도체 장치의 저코스트화에서의 장해요인이 되었다. 또, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 사용할 수 있는 재료가 Pt나 Ir 등으로 좁게 한정되어 있기 때문에, 제조공정의 간략화나 전기적 특성의 더 한층의 개선 등에서 장해요인이 되었다.
그래서, 본 실시형태에서는, 하부전극(32)과 강유전체막(36)과의 사이 및 강유전체막(36)과 상부전극(40)과의 사이에, 각각 이하와 같은 특징을 갖는 BTO로 이루어진 중간층(34, 38)을 형성함으로써, 이러한 문제를 해결하고자 하고 있다.
BTO막은, 퀴리(Curie) 온도가 충분히 높지 않기 때문에, BTO막만을 강유전체막으로서 사용하여 온도 특성이 양호한 강유전체 커패시터를 구성하는 것은 곤란하다. 한편, BTO막은 Ni 등의 비금속으로 이루어진 하부전극 상에 직접 형성하나 경우에도, 불활성 분위기 중에서 열처리를 행하면, 페로브스카이트형 결정을 구성할 수 없다는 특질을 갖고 있다.
또, BTO막은 PZT막 중의 Pb나 O가 Ni 등의 비금속으로 이루어진 하부전극이나 상부전극 중으로 확산하는 것을 억제할 수 있다는 특질을 갖고 있다. 이 때문에, BTO로 이루어진 중간층을, 하부전극과 PZT막과의 사이 및 PZT막과 상부전극과의 사이에 각각 형성하면, PZT막 중의 Pb나 O가 하부전극이나 상부전극 중으로 확산하여, PZT막이 강유전성을 나타내지 않게 되어 버리는 것을 방지할 수 있는 동시에, 하부전극이나 상부전극이 산화되어 버리는 것도 방지할 수 있다.
이와 같이, 본 실시형태에 의하면, 하부전극과 강유전체막과의 사이 및 강유전체막과 상부전극과의 사이에, 상기한 바와 같은 특질을 갖는 BTO로 이루어진 중간층을 각각 형성하고 있으므로, 하부전극이나 상부전극의 재료로서 Ni 등의 비금속을 사용하는 경우에도, 강유전성을 나타내는 페로브스카이트형 결정구조를 갖는 강유전체막을 형성할 수 있다. 본 실시형태에 의하면, 강유전체 커패시터의 하부전극이나 상부전극에 Ni 등의 비금속을 사용할 수 있으므로, 반도체 장치의 저코스트화를 도모할 수 있다.
또, 본 실시형태에 의하면, 종래 사용하기 곤란하였던 Ni 등의 비금속을 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 사용할 수 있으므로, 제조공정의 간략화나 전기적 특성의 더 한층의 개선 등을 도모할 수 있게 된다.
(반도체 장치의 제조방법)
다음에, 본 실시형태에 의한 반도체 장치의 제조방법을 도 2 내지 도 5를 참조하여 설명한다.
먼저, 도 2(a)에 나타낸 바와 같이, LOCOS(LOCal Oxidation of Silicon)법에 의해 실리콘 기판(10)의 표면에 소자분리막(24)을 형성하여 소자영역(12)을 획정한다.
다음에, 소자영역(12)에 측면에 사이드월 절연막(16)이 형성된 게이트전극(18)과 소스/드레인 확산층(20)을 갖는 트랜지스터를 형성한다.
다음에, 도 2(b)에 나타낸 바와 같이, 전체 면에 CVD(Chemical Vapor Deposition, 화학기상증착)법에 의해 실리콘 산화막으로 이루어진 막두께 600㎚의 층간절연막(22)을 형성하고, 그 후에 CMP(Chemical Mechanical Polishing, 화학적 기계적 연마)법에 의해 층간절연막(22)의 표면을 평탄화한다.
다음에, 포토리소그라피 기술에 의해 층간절연막(22)에 소스/드레인 확산층(20)에 이르는 콘택트홀(23)을 형성한다.
다음에, 전체 면에, 스퍼터법에 의해 막두께 20㎚의 Ti막과 막두께 50㎚의 TiN막을 순차 형성함으로써, Ti막과 TiN막으로 이루어진 밀착층(도시되지 않음)을 형성한다. 다음에, 전체 면에 CVD법으로 두께 600㎚의 텅스텐층(도시되지 않음)을 형성한다. 이에 의해, 층간절연막(22) 상 및 콘택트홀(23) 내에 밀착층과 텅스텐층이 형성된다.
다음에, CMP법으로 층간절연막(22)의 표면이 노출될 때까지 텅스텐층과 밀착층을 연마하고, 이에 의해 콘택트홀(23) 내에 채워진 밀착층과 텅스텐층으로 이루어진 도체 플러그(24a, 24b)를 형성한다.
다음에, 도 2(c)에 나타낸 바와 같이, 전체 면에 CVD법으로 막두께 100㎚의 실리콘 산화질화막으로 이루어진 스토퍼막(26)을 형성한다.
다음에, 전체 면에 막두께 250㎚의 실리콘 산화막(28)을 형성한다.
다음에, 도 3(a)에 나타낸 바와 같이, 전면에 스퍼터법으로 막두께 200㎚의 TiN으로 이루어진 밀착층(30)을 형성한다.
다음에, 전체 면에 아르곤 이온빔을 사용한 스퍼터법으로 불활성 분위기 중에서 하부전극(32)을 형성하기 위한 막두께 100㎚의 Ni막(31)을 형성한다.
다음에, 전체 면에 아르곤 이온빔을 사용한 스퍼터법으로 불활성 분위기 중에서 중간층(34)을 형성하기 위한 막두께 20㎚의 BTO(BaTiO3)막(33)을 형성한다. 성막조건은, 예컨대 Ar 가스유량을 10sccm, 진공도를 3Pa, 인가전력을 1.5kW, 스퍼터 시간을 20초, 성막온도를 20~200℃로 할 수 있다. 불활성 분위기 중에서 BTO막(33)을 성막하는 것은, Ni로 이루어진 하부전극이 산화되는 것을 방지하는 동시에, 소망의 조성의 BTO막을 형성하기 위한 것이다. 스퍼터법에 의하면, 타깃의 경시적(經時的)인 안정성이 높기 때문에 안정한 조성으로 BTO막(33)을 형성할 수 있다.
또, BTO막(33)은 졸겔(sol-gel)법에 의해서도 형성할 수 있다. 졸겔법이란, 유기금속용액을 원료로 한 습식(濕式)의 성막법이다. 졸겔법을 사용하면, 원료의 혼합비를 적절히 변경함으로써 BTO막의 조성을 간편하게 미세 조정할 수 있다.
다음에, 도 3(b)에 나타낸 바와 같이, 전체 면(全面)에 아르곤 이온빔을 사용한 스퍼터법으로 강유전체막(36)을 형성하기 위한 막두께 200㎚의 PZT(PbZrxTi1-xO3)막(35)을 형성한다. 성막조건은, 예컨대 Ar 가스유량을 10sccm, 진공도를 3Pa, 인가전력을 2kW, 스퍼터 시간을 5초, 성막온도를 20~200℃로 할 수 있다. 불활성 분위기 중에서 PZT막(35)을 성막하는 것은 BTO막의 조성이 변화하여 버리는 것을 회피하는 동시에 소망의 조성의 PZT막을 형성하기 위한 것이다.
또, 여기서는, 페로브스카이트 구조로 결정화되어 있지 않은 BTO막(33) 상에, PZT막(35)을 형성하지만, 특단의 문제는 없다. 후술하는 열처리에 의해 BTO막(33)과 PZT막(35) 등을 일괄하여 페로브스카이트 구조로 결정화할 수 있기 때문이다.
다음에, 전체 면에 아르곤 이온빔을 사용한 스퍼터법으로 불활성 분위기 중에서 중간층(38)을 형성하기 위한 막두께 20㎚의 BTO막(37)을 형성한다. BTO막(37)은, 예컨대 BTO막(33)을 형성할 때의 조건과 동일 조건에서 성막할 수 있다. 또, BTO막(37)은 BTO막(33)과 마찬가지로 졸겔법으로도 형성할 수 있다.
다음에, 전체 면에 아르곤 이온빔을 사용한 스퍼터법으로 불활성 분위기 중에서 상부전극(40)을 형성하기 위한 막두께 80㎚의 Ni막(39)을 형성한다.
다음에, 불활성 분위기 중에서 600℃, 10분간의 열처리를 3회 반복한다. 불활성 분위기로서는 예컨대 Ar 가스를 사용할 수 있다. 이에 의해, BTO막(33), PZT막(35) 및 BTO막(37)이 페로브스카이트형 구조로 결정화된다. 또, 불활성 분위기 중에서 열처리를 행하는 것은 BTO막(33), PZT막(35) 및 BTO막(37) 등의 조성이 변화하는 것을 회피하여 양질의 페로브스카이트형 구조로 결정화하기 위한 것이다.
다음에, 도 4(a)에 나타낸 바와 같이, 포토리소그라피 기술로 Ni막(39), BTO막(37), PZT막(35), BTO막(33), Ni막(31) 및 밀착층(30)을, 예컨대 드라이 에칭으로 패터닝한다. 이에 의해, Ni막(31)으로 이루어진 하부전극(32)과, BTO막(33)으로 이루어진 중간층(34)과, PZT막(35)으로 이루어진 강유전체막(36)과, BTO막(37)으로 이루어진 중간층(38)과, Ni막(39)으로 이루어진 상부전극(40)에 의해 커패시터(42)가 형성된다.
다음에, 도 4(b)에 나타낸 바와 같이, 전체 면에 막두께 300㎚의 실리콘 산화막(44)을 형성한다.
다음에, 포토리소그라피 기술로 실리콘 산화막(44)에, 상부전극(40)에 이르는 콘택트홀(46)을 형성하고, 또 실리콘 산화막(44, 28) 및 스토퍼막(26)에, 도체 플러그(24a)에 이르는 콘택트홀(48)을 형성한다.
다음에, 전체 면에 TiN막을 형성한다. 그 후, 포토리소그라피 기술을 사용하여 TiN막을 패터닝함으로써, 콘택트홀(46, 48)을 통하여 상부전극(40)과 도체 플러그(24a)를 접속하는 배선(50)을 형성한다.
다음에, 도 5에 나타낸 바와 같이, 전체 면에 막두께 300㎚의 실리콘 산화막으로 이루어진 층간절연막(52)을 형성한다.
다음에, 포토리소그라피 기술로 층간절연막(52), 실리콘 산화막(44, 28) 및 스토퍼막(26)에, 도체 플러그(24b)의 상면에 이르는 콘택트홀(54)을 형성한다.
다음에, 전체 면에 막두께 600㎚의 Al막을 형성한다. 그 후, 포토리소그라피 기술을 사용하여 Al막을 패터닝함으로써, 콘택트홀(54)을 통하여 도체 플러그(24b)에 접속된 비트선(56)을 형성한다.
이로써 본 실시형태에 의한 반도체 장치가 제조된다.
(반도체 장치의 제조방법의 변형예)
다음에, 본 실시형태에 의한 반도체 장치의 제조방법의 변형예에 대하여 도 2 내지 도 4를 사용하여 설명한다.
본 변형예에 의한 반도체 장치의 제조방법은, BTO막(33)을 형성한 단계에서 BTO막(33)을 페로브스카이트 구조로 결정화하는 열처리를 행하고, 또 PZT막(35), BTO막(37) 및 Ni막(39)을 형성한 후에 PZT막(35) 및 BTO막(37)을 페로브스카이트 구조로 결정화하는 열처리를 행하는 것에 주된 특징이 있다.
먼저, BTO막(33)을 형성하는 공정에서는 도 2(a) 내지 도 3(a)를 사용하여 상술한 반도체 장치의 제조방법과 마찬가지이므로 설명을 생략한다.
다음에, 불활성 분위기 중에서 600℃, 10분간의 열처리를 3회 반복하여 행한다. 불활성 분위기로서는 예컨대 Ar 가스를 사용할 수 있다(도 3(a) 참조).
그 후, 도 3(b)를 사용하여 상술한 반도체 장치의 제조방법과 마찬가지로 PZT막(35), BTO막(37) 및 Ni막(39)을 순차 형성한다.
다음에, 불활성 분위기 중에서 600℃, 5분간의 열처리를 3회 반복하여 행한다. 불활성 분위기로서는 예컨대 Ar 가스를 사용할 수 있다.
그 후의 반도체 장치의 제조방법은 도 4(a) 내지 도 5를 사용하여 상술한 반도체 장치의 제조방법과 마찬가지이므로 설명을 생략한다.
이로써, 본 변형예에 의한 반도체 장치가 제조된다(도 5 참조).
이와 같이, BTO막(33)을 형성하는 단계에서 먼저 BTO막(33)을 페로브스카이트 구조로 결정화하는 열처리를 행하고, 또 PZT막(35), BTO막(37) 및 Ni막(39)을 형성한 후에 PZT막(35) 및 BTO막(37)을 페로브스카이트 구조로 결정화하는 열처리를 행하는 경우에도, 도 1에 나타낸 반도체 장치를 제조할 수 있다.
(반도체 장치의 변형예(그 1))
다음에, 본 실시형태에 의한 반도체 장치의 변형예(그 1)를 도 6(a)를 사용하여 설명한다. 도 6(a)는 본 변형예에 의한 반도체 장치를 나타내는 단면도이다. 또, 도 6 및 도 7에서는 커패시터를 제외한 구성요소에 대하여는 생략되어 있다.
도 6(a)에 나타낸 커패시터(42a)는 중간층(34a, 38a)의 재료로서 BST(BaxSr1-xTiO3)가 사용되는 것에 주된 특징이 있다.
BST막은, BTO(BaTiO3)막과 마찬가지로, 상술한 바와 같은 특질을 갖고 있다. BST막은 큐리온도가 충분히 높지 않기 때문에, BST막만을 사용하여 온도특성이 양호한 강유전체 커패시터를 구성하는 것은 곤란하다. 한편, BST막은, Ni 등의 자기 배향성이 약한 비금속으로 이루어진 하부전극 상에 직접 형성된 경우에도, 열처리에 의해 페로브스카이트 구조로 결정화될 수 있다는 특질을 갖고 있다. 또, BST막도 BTO막과 마찬가지로 PZT막 중의 Pb나 O가, Ni 등의 비금속으로 이루어진 하부전극 중이나 상부전극 중으로 확산하는 것을 억제할 수 있다는 특질도 갖고 있다.
따라서, 본 변형예와 같이, BST를 중간층의 재료로서 사용한 경우에도, 하부전극이나 상부전극의 재료로서 비금속을 사용한 강유전체 커패시터를 얻을 수 있다.
(반도체 장치의 변형예(그 2))
다음에, 본 실시형태에 의한 반도체 장치의 변형예(그 2)를 도 6(b)를 사용하여 설명한다. 도 6(b)는 본 변형예에 의한 반도체 장치를 나타내는 단면도이다.
도 6(b)에 나타낸 커패시터(42b)는 중간층(34b, 38b)의 재료로서 STO(SrTiO3)가 사용되고 있다는 것에 주된 특징이 있다.
따라서, 본 변형예와 같이, STO를 중간층의 재료로서 사용한 경우에도, 하부전극이나 상부전극의 재료로서 비금속을 사용한 강유전체 커패시터를 얻을 수 있다.
(반도체 장치의 변형예(그 3))
다음에, 본 실시형태에 의한 반도체 장치의 변형예(그 3)를 도 6(c)를 사용하여 설명한다. 도 6(c)는 본 변형예에 의한 반도체 장치를 나타내는 단면도이다.
도 6(c)에 나타낸 커패시터(42c)는 중간층(34c, 38c)의 재료로서 CaTiO3막이 사용되고 있다는 것에 주된 특징이 있다.
CaTiO3막도 BTO막과 마찬가지로 상술한 특질을 갖고 있다.
따라서, 본 변형예와 같이, CaTiO3를 중간층의 재료로서 사용한 경우에도, 하부전극이나 상부전극의 재료로서 비금속을 사용한 강유전체 커패시터를 얻을 수 있다.
(반도체 장치의 변형예(그 4))
다음에, 본 실시형태에 의한 반도체 장치의 변형예(그 4)를 도 7(a)를 사용하여 설명한다. 도 7(a)는 본 변형예에 의한 반도체 장치를 나타내는 단면도이다.
도 7(a)에 나타낸 커패시터(42d)는 강유전체막의 재료로서 PZT에 La가 첨가된 PLZT((Pb1-YLaY)(Zr1-xTix)O3)가 사용되고 있는 것에 주된 특징이 있다.
PLZT막도 PZT막과 마찬가지로 강유전성을 나타내는 페로브스카이트형의 결정구조를 갖는 납계 산화물 강유전체막이다.
본 변형예에서 강유전체막의 재료로서 PLZT가 사용되고 있다는 것은, 수소 분위기 중에서의 열처리를 행할 때에 강유전체막 중으로부터 산소가 유출되어 버리는 것을 억제하기 위한 것이다.
일반의 반도체 장치의 제조 프로세스에서는, 수소 분위기 중에서 열처리가 행하여지는 경우가 있다. 이 때문에, 강유전체막으로서 PZT막을 사용한 경우에는 PZT막 중의 산소가 수소와 결합하기 쉽기 때문에, 수소 분위기 중에서의 열처리에 의한 PZT막 중으로부터 산소가 유출되어 버려서, PZT막에서 산소의 결손이 생기는 경우가 있다. PZT막에서 산소의 결손이 생기면, 양질의 페로브스카이트형의 결정구조가 얻어지지 않아서 양호한 강유전성을 나타내는 커패시터가 얻어지지 않게 된다.
본 변형예와 같이 강유전체막의 재료로서 PLZT를 사용한 경우에는, 첨가된 La에 의해 PLZT막 중으로부터 산소가 유출되어 버리는 것을 억제할 수 있다. 따라서, 본 변형예에 의하면, 수소 분위기 중에서 열처리가 행하여진 경우에도, 양질의 페로브스카이트형의 결정구조를 유지할 수 있어서, 양호한 강유전성을 나타내는 커패시터를 얻을 수 있게 된다.
PLZT막의 조성비는, 예컨대 X를 0.6, Y를 0.01로 할 수 있다. 또, PLZT막의 조성비는 이것에 한정되는 것은 아니며, 소망의 특성을 갖는 강유전체 커패시터가 얻어지도록 적절히 설정할 수 있다.
이와 같이, 본 변형예에서는, 강유전체막으로서 PLZT막을 사용하고 있으므로, 수소 분위기 중에서의 열처리가 행하여진 경우에도, PLZT막 중으로부터 산소가 유출되어 버리는 것을 억제할 수 있다. 따라서, 본 실시형태에 의하면, 양호한 페로브스카이트형의 결정구조를 확보할 수 있어서, 전기적 특성이 양호한 강유전체커패시터를 갖는 반도체 장치를 제공할 수 있다.
(반도체 장치의 변형예(그 5))
다음에, 본 실시형태에 의한 반도체 장치의 변형예(그 5)를 도 7(b)를 사용하여 설명한다. 도 7(b)는 본 변형예에 의한 반도체 장치를 나타내는 단면도이다.
도 7(b)에 나타낸 커패시터(42e)는 중간층(34a, 38a)의 재료로서 BST가 사용되고 있고, 강유전체막(36a)의 재료로서 PLZT가 사용되고 있다는 것에 주된 특징이 있다.
이와 같이 BST로 이루어진 중간층(34a, 38a)과 PLZT로 이루어진 강유전체막(36a)을 조합한 경우에도, 하부전극(23)이나 상부전극(40)의 재료로서 비금속을 사용한 강유전체 커패시터를 얻을 수 있다.
(반도체 장치의 변형예(그 6))
다음에, 본 실시형태에 의한 반도체 장치의 변형예(그 6)를 도 7(c)를 사용하여 설명한다. 도 7(c)는 본 변형예에 의한 반도체 장치를 나타내는 단면도이다.
도 7(c)에 나타낸 커패시터(42f)는 하부전극(32a) 및 상부전극(40a)의 재료로서 Cu가 사용되고 있다는 것에 주된 특징이 있다.
즉, 도 1에 나타낸 반도체 장치에서는, 하부전극(32) 및 상부전극(40)의 재료로서 Ni이 사용되고 있었지만, 본 변형예에서는 Cu가 사용되고 있다. Cu는 전기저항이 작고 더구나 내열성이 높기 때문에, 최근에 반도체 장치의 배선재료 등으로서 주목을 집중하고 있는 재료이다. 따라서, 본 변형예에 의하면, 배선 등과 일체로 상부전극이나 하부전극을 형성하는 것도 가능해진다.
이와 같이, 중간층, 강유전체막, 하부전극 및 상부전극은 소망의 특성을 갖는 강유전체 커패시터가 얻어지도록, 재료나 조성이나 조합 등을 적절히 설정할 수 있다.
[제2실시형태]
본 발명의 제 2 실시형태에 의한 반도체 장치 및 그 제조방법을 도 8 및 도 9를 사용하여 설명한다. 도 8은 본 실시형태에 의한 반도체 장치를 나타내는 단면도이다. 도 8(a)는 본 실시형태에 의한 반도체 장치의 구성을 나타내는 단면도이다. 도 8(b)는 본 실시형태에 의한 반도체 장치의 커패시터의 구조를 나타내는 단면도이다. 도 9는 본 실시형태에 의한 반도체 장치의 제조방법을 나타내는 공정단면도이다. 도 1 내지 도 7에 나타낸 제1실시형태에 의한 반도체 장치 및 그 제조방법과 동일 구성요소에는 동일 부호를 붙이고 설명을 생략 또는 간단히 한다.
(반도체 장치)
먼저, 본 실시형태에 의한 반도체 장치에 대하여 도 8을 사용하여 설명한다.
본 실시형태에 의한 반도체 장치는 하부전극의 재료로서 Ni가 사용되고 있고, 상부전극의 재료로서 Pt가 사용되고 있다는 것에 주된 특징이 있다.
도 8에 나타낸 바와 같이, Ni로 이루어진 하부전극(32) 상에는 BTO로 이루어진 중간층(34)이 형성되어 있다. 중간층(34) 상에는 PZT로 이루어진 강유전체막(36)이 형성되어 있다.
강유전체막(36) 상에는 Pt로 이루어진 상부전극(58)이 직접 형성되어 있다. 본 실시형태에서는 상부전극(58)의 재료로서 Pt가 사용되고 있기 때문에, 강유전체막(36)과 상부전극(58)과의 사이에 중간층을 형성할 필요가 없다.
이들 하부전극(32), 중간층(34), 강유전체막(36) 및 상부전극(58)에 의해 메모리용의 커패시터(42g)가 구성되어 있다.
본 실시형태에 의하면, 적어도 하부전극(32)에 싼 가격의 비금속인 Ni가 사용되고 있기 때문에, 하부전극 및 상부전극의 양방에 고가인 귀금속이 사용되고 있는 도 13에 나타낸 종래의 반도체 장치에 비하여 저코스트로 반도체 장치를 제공할 수 있다.
(반도체 장치의 제조방법)
다음에, 본 실시형태에 의한 반도체 장치의 제조방법에 대하여 도 9를 사용하여 설명한다.
먼저, BTO막(33)을 형성하는 공정까지는 도 2(a) 내지 도 3(a)에 나타낸 제1실시형태에 의한 반도체 장치의 제조방법과 마찬가지이므로 설명을 생략한다.
다음에, 전체 면에 스퍼터법으로 상부전극(58)을 형성하기 위한 막두께 100㎚의 Pt막(57)을 형성한다.
그 후의 반도체 장치의 제조방법은 도 4(a) 내지 도 5에 나타낸 제1실시형태에 의한 반도체 장치의 제조방법과 마찬가지이므로 설명을 생략한다.
이로써 본 실시형태에 의한 반도체 장치가 제조된다(도 9(b) 참조).
이와 같이, 본 실시형태에 의하면, 적어도 하부전극에는 싼 가격의 비금속이 사용되고 있기 때문에, 하부전극 및 상부전극의 양방에 고가인 귀금속이 사용되고 있는 도 13에 나타낸 종래의 반도체 장치에 비하여 저코스트로 반도체 장치를 제공할 수 있다.
[제3실시형태]
본 발명의 제3실시형태에 의한 반도체 장치 및 그 제조방법을 도 10 내지 도 11을 사용하여 설명한다. 도 10은 본 실시형태에 의한 반도체 장치를 나타내는 단면도이다. 도 10(a)는 본 실시형태에 의한 반도체 장치의 구성을 나타내는 단면도이다. 도 10(b)는 본 실시형태에 의한 반도체 장치의 커패시터의 구조를 나타내는 단면도이다. 도 11은 본 실시형태에 의한 반도체 장치의 제조방법을 나타내는 공정단면도이다. 도 1 내지 도 9에 나타낸 제1 및 제2 실시형태에 의한 반도체 장치 및 그 제조방법과 동일의 구성요소에는 동일 부호를 붙이고 설명을 생략 또는 간단히 한다.
(반도체 장치)
먼저, 본 실시형태에 의한 반도체 장치에 대하여 도 10을 사용하여 설명한다.
도 10에 나타낸 반도체 장치는, 강유전체막(6)으로서, A를 Tl, Pb, Bi 또는 희토류 원소 중 적어도 하나의 원소라 하고, B를 Bi, Pb, Ca, Sr 또는 Ba 중 적어도 하나의 원소라 하고, C를 Ti, Nb, Ta, W, Mo, Fe, Co, Cr 또는 Zr 중 적어도 하나의 원소라 하며, Y를 2, 3, 4 또는 5 중 어느 하나라 하면, (AO)2(BY-1CYO3Y+1)막이 사용되고 있다는 것에 주된 특징이 있다.
제1 및 제2 실시형태에서는, 강유전체막(36)으로서 PZT막과 같은 납계 산화물 강유전체막을 사용하였지만, 본 실시형태와 같은 강유전체막을 사용한 경우에도, 특단의 문제는 없다. 즉, 본 실시형태와 같은 강유전체막을 사용한 경우에도, 양호한 강유전성을 나타내는 결정구조를 구성할 수 있어서 양호한 전기적 특성을 갖는 강유전체 커패시터를 얻을 수 있다.
상기의 (AO)2(BY-1CYO3Y+1)막에서, 예컨대 A를 Bi, B를 Sr, C를 Ta, Y를 2라 하면, SBT(SrBi2Ta2O9)막이 된다.
SBT막은 페로브스카이트 구조와 Bi2O3가 층상으로 중첩된 결정구조를 갖는 강유전체막, 즉 비스무스층상 구조의 강유전체막이다.
비스무스층상 구조의 강유전체막은 납계 산화물 강유전체막과 마찬가지로 양호한 강유전성을 나타내는 막이다.
SBT막과 같은 비스무스층상 구조의 강유전체막도, PZT막을 사용한 경우와 마찬가지로, 중간층(34, 38)을 형성함으로써, 하부전극(32)이나 상부전극(40)에 Ni 등의 비금속을 사용한 경우에도 양호한 강유전성을 나타내는 강유전체막(60)을 얻을 수 있다.
이와 같이, 본 실시형태에 의하면, 상기와 같은 강유전체막을 사용한 경우에도, 하부전극이나 상부전극의 재료로서 비금속을 사용한 강유전체 커패시터를 얻을 수 있다.
또, 본 실시형태에 의하면, 상기와 같은 강유전체막을 사용한 경우에도, 하부전극이나 상부전극의 재료로서 사용될 수 있는 재료가 Pt나 Ir 등으로 좁게 한정되지 않기 때문에, 제조공정의 간략화나 전기적 특성의 더 한층의 개선 등을 도모할 수 있게 된다.
(반도체 장치의 제조방법)
다음에, 본 실시형태에 의한 반도체 장치의 제조방법을 도 11을 사용하여 설명한다.
먼저, BTO막(31)을 형성하는 공정까지는 도 2(a) 내지 도 3(a)에 나타낸 제1실시형태에 의한 반도체 장치의 제조방법과 마찬가지이므로 설명을 생략한다.
다음에, 도 11(a)나타낸 바와 같이, 전체 면에 아르곤 이온빔을 사용한 스퍼터법에 의해, 강유전체막(60)을 형성하기 위한 막두께 200㎚의 SBT막(59)을 형성한다. 성막조건은, 예컨대 Ar 가스 유량을 10sccm, 진공도를 3Pa, 인가전력을 2kW, 스퍼터 시간을 5분, 성막온도를 20~200℃로 할 수 있다.
다음에, 제1실시형태와 마찬가지로 하여, 중간층(38)을 형성하기 위한 BTO막(37)과, 상부전극(40)을 형성하기 위한 Ni막(39)을 순차 형성한다.
그 후의 반도체 장치의 제조방법은, 도 4(a) 내지 도 5에 나타낸 제1실시형태에 의한 반도체 장치의 제조방법과 마찬가지이므로 설명을 생략한다.
이로써, 본 실시형태에 의한 반도체 장치가 제조된다(도 11(b) 참조).
(변형예(그 1))
다음에, 본 실시형태에 의한 반도체 장치의 변형예(그 1)를 도 12(a)를 사용하여 설명한다. 도 12(a)는 본 변형예에 의한 반도체 장치를 나타내는 단면도이다.
도 12(a)에 나타낸 커패시터(42h)는 상기의 (AO)2(BY-1CYO3Y+1)막에서, A를 Bi, B를 Ba, C를 Ti, Y를 3으로 한 강유전체막, 즉 Bi2Ba2Ti3O12막이 강유전체막(60a)으로서 사용되고 있다는 것에 주된 특징이 있다.
Bi2Ba2Ti3O12막도, SBT막과 마찬가지로, 비스무스층상 구조의 강유전체막이다.
이와 같이, 강유전체막의 재료로서 Bi2Ba2Ti3O12를 사용한 경우에도, 하부전극이나 상부전극의 재료로서 비금속을 사용한 강유전체 커패시터를 얻을 수 있다.
(변형예(그 2))
다음에, 본 실시형태에 의한 반도체 장치의 변형예(그 2)를 도 12(b)를 사용하여 설명한다. 도 12(b)는 본 변형예에 의한 반도체 장치를 나타내는 단면도이다.
도 12(b)에 나타낸 커패시터(42i)는 상기의 (AO)2(BY-1CYO3Y+1)막에서, A를 Bi, B를 Ca, C를 Ti, Y를 4로 한 강유전체막, 즉 Bi2Ca3Ti4O15막이 강유전체막(60b)으로서 사용되고 있다는 것에 주된 특징이 있다.
Bi2Ca3Ti4O15막도, SBT막과 마찬가지로, 비스무스층상 구조의 강유전체막이다.
이와 같이, 강유전체막의 재료로서 Bi2Ca3Ti4O15를 사용한 경우에도, 하부전극이나 상부전극의 재료로서 비금속을 사용한 강유전체 커패시터를 얻을 수 있다.
[변형 실시형태]
본 발명은 상기 실시형태에 한정되지는 않으며 다양한 변형이 가능하다.
예컨대, 상기 실시형태에서는, 중간층에 BTO 등을 사용하는 경우를 예로 설명하였지만, 중간층은 상기 실시형태에서 나열된 재료에 한정되는 것은 아니며, 상기 특질을 갖는 재료, 즉 자기 배향성이 약한 재료로 이루어진 하부전극 상에 형성되는 경우에도 페로브스카이트 구조로 결정화될 수 있고, 하부전극이나 상부전극의 재료로서 비금속을 사용한 경우에도 하부전극이나 상부전극의 산화를 방지할 수 있으며, 더구나 강유전체막 중의 원소가 하부전극이나 상부전극 중으로 이동하여 버리는 것을 억제할 수 있는 재료라면, 넓게 사용될 수 있다.
예컨대, 상기와 같은 요건을 만족하는 재료로서, BTO에 Ca, Sr, Tl, Pb, Bi, 희토류 원소, Nb, Ta, W, Mo, Fe, Co, Cr 또는 Zr 중 적어도 어느 하나의 원소가 더 첨가된 재료가 고려될 수 있다. 구체적으로는 예컨대, Ba(BixNbYTi1-x-Y)O3, Ba(BixTaYTi1-x-Y)O3, Ba(BixWYTi1-x-Y)O3, Ba(BixMoYTi1-x-Y)O3, Ba(BixFeYTi1-x-Y)O3, Ba(BixCoYTi1-x-Y)O3, Ba(BixCrYTi1-x-Y)O3, Ba(BixZrYTi1-x-Y)O3등을 중간층의 재료로서 사용할 수 있다. 이들의 재료에 대하여는 조성비는 예컨대 X를 0.25, Y를 0.25로 할 수 있다.
또, 중간층의 재료로서, (BaxCaYSr1-x-Y)TiO3, (BaxTlYSr1-x-Y)TiO3등을 사용할 수도 있다. 이들의 재료에 대하여는 조성비는, 예컨대 조성비 X를 0.5, Y를 0.25로 할 수 있다. 또, 중간층의 재료로서, (BaxPb1-x)TiO3등을 사용할 수도 있다. 이 재료의 조성비는, 예컨대 조성비 X를 0.5로 할 수 있다. 또, 중간층의 재료로서 BaX(ErYTi1-Y)O3등을 사용할 수도 있다. 이 재료에 대하여는, 조성비 X를 0.5, Y를 0.5로 할 수 있다. 또, 이들 조성비에 대하여는 소망의 특성을 갖는 중간층이 얻어지도록 적절히 설정할 수 있다.
또, 상기 실시형태에서는 강유전체막의 재료로서 납계 산화물 강유전체 등을 사용하는 경우를 예로 설명하였지만, 강유전체막의 재료는 상기 실시형태에 나타낸 강유전체에 한정되는 것은 아니며, 다른 어떠한 재료로 이루어진 강유전체막을 적절히 사용할 수 있다.
또, 제1 및 제2 실시형태에서는, 납계 산화물 강유전체의 예로서 PZT 등을 예로 설명하였지만, 납계 산화물 강유전체는 상기 실시형태에 열거된 재료에 한정되는 것은 아니며, 다른 어떠한 납계 산화물 강유전체를 적절히 사용할 수 있다. 예컨대, PZT에 La, Sr 또는 Ca 중 적어도 어느 하나의 원소가 더 첨가되어도 좋다. 예컨대, PZT에 La와 Ca와 Sr이 첨가된 납계 산화물 강유전체인 PLCSZT를 사용할 수 있다.
또, 상기 실시형태에서는 하부전극이나 상부전극의 재료로서 Ni나 Cu를 사용하는 경우를 설명하였지만, 다른 어떠한 비금속을 적절히 사용할 수 있다. 예컨대 Cr 등을 사용할 수 있다.
또, 상기 실시형태에서는 하부전극이나 상부전극의 재료로서 Ni를 사용하는 경우를 예로 설명하였지만, Ni에 다른 원소가 첨가되어 있어도 좋다. 예컨대, Ni에 Sc, Ti, V, Cr, Mo, Fe, Co, Cu, Y, Zr, Nb, Mn, Ta, W, Ir 또는 Pt 중 적어도어느 하나의 원소가 더 첨가되어 있어도 좋다.
또, 상기 실시형태에서는 하부전극이나 상부전극의 재료로서 Cu를 사용하는 경우에 대하여 설명하였지만, Cu에 다른 원소가 첨가되어 있어도 좋다. 예컨대, Sc, Ti, V, Cr, Mo, Fe, Co, Ni, Y, Zr, Nb, Mn, Ta, W, Ir 또는 Pt 중 적어도 어느 하나의 원소가 더 첨가되어 있어도 좋다.
또, 상기 실시형태에서는 하부전극이나 상부전극의 재료로서 Ni 등의 비금속을 사용하여 저코스트화를 도모한 경우를 예로 설명하였지만, 비교적 싼 가격인 귀금속을 사용하여 저코스트화를 도모하여도 좋다. 예컨대, Pt나 Ir 등보다 싼 가격의 Au 등을 사용하면, 종래의 반도체 장치에 비하여 저코스트로 반도체 장치를 제공할 수 있다.
또, 제2실시형태에서는, 귀금속으로 이루어진 상부전극의 재료로서 Pt를 사용한 경우를 예로 설명하였지만, 귀금속으로 이루어진 상부전극의 재료는 Pt에 한정되는 것은 아니다. 예컨대, Pt 합금을 사용하여도 좋으며, Ir이나 Ir 합금 등을 사용하여도 좋다.
또, 제2실시형태에서는 하부전극에 비금속을 사용하고 상부전극에 귀금속을 사용한 경우를 예로 설명하였지만, 하부전극에 귀금속을 사용하고 상부전극에 비금속을 사용하여도 좋다. 이 경우에는, 강유전체막과 상부전극과의 사이에 중간층을 형성할 필요가 있다.
또, 제3실시형태에서는 비스무스층상 구조의 강유전체의 예로서 BST 등을 예로 설명하였지만, 비스무스층상 구조의 강유전체는 제3실시형태에 열거된 재료에한정되는 것은 아니며, 다른 어떠한 비스무스층상 구조의 강유전체를 적절히 사용할 수 있다.
또, 제3실시형태에서는 A, B, C 및 Y의 설정에 대하여, 비스무스층상 구조의 강유전체로 되는 경우를 예로 설명하였지만, A, B, C 및 Y의 설정은 비스무스층상 구조의 강유전체로 되는 경우로 한정되는 것은 아니며, 소망의 특성을 갖는 강유전체가 얻어지도록 A, B, C 및 Y를 적절히 설정할 수 있다.
또, 상기 실시형태에서는 FRAM에 적용되는 경우를 예로 설명하였지만, 적용하는 대상은 FRAM에 한정되는 것은 아니며, 강유전체를 사용한 모든 반도체 장치에 적용할 수 있다.
또, 상기 실시형태에서는 중간층이나 강유전체막을 스퍼터법이나 졸겔법을 사용하여 형성하는 경우를 예로 설명하였지만, 중간층이나 강유전체막은 스퍼터법이나 졸겔법만이 아니라, 다른 성막방법에 의해 형성하여도 좋다.
또, 상기 실시형태에서는 중간층이나 강유전체막을 형성할 때에 사용하는 불활성 분위기로서, 아르곤 가스를 예로 설명하였지만, 아르곤 가스만이 아니라, 다른 모든 불활성 가스를 사용할 수 있다. 예컨대, 헬륨 가스, 네온 가스, 크립톤 가스, 질소 가스, 크세논 가스 또는 이들의 혼합 가스 등을 적절히 사용할 수 있다.
[부기]
(부기 1) 제1전극과, 상기 제1전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제2전극을 갖는 반도체 장치로서, 상기 제1전극과 상기 강유전체막과의 사이 및 상기 강유전체막과 상기 제2전극과의 사이 중 적어도 한 쪽에 형성되고 페로브스카이트(perovskite)형 결정구조를 갖는 중간층을 더 갖는 것을 특징으로 하는 반도체 장치.
(부기 2) 부기 1 기재의 반도체 장치에 있어서, 상기 중간층은 BaTiO3층, SrTiO3층 또는 CaTiO3층인 것을 특징으로 하는 반도체 장치.
(부기 3) 부기 1 또는 2 기재의 반도체 장치에 있어서, 상기 중간층은, Ca, Sr, Tl, Pb, Bi, 희토류(希土類) 원소, Nb, Ta, W, Mo, Fe, Co, Cr, 또는 Zr 중 적어도 어느 하나의 원소가 더 첨가되어 있는 것을 특징으로 하는 반도체 장치.
(부기 4) 부기 1 내지 3 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 제1전극 및/또는 상기 제2전극은 비(卑)금속인 것을 특징으로 하는 반도체 장치.
(부기 5) 부기 4 기재의 반도체 장치에 있어서, 상기 비금속은 Ni, Cu 또는 Cr인 것을 특징으로 하는 반도체 장치.
(부기 6) 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 강유전체막은 납계 산화물 강유전체막인 것을 특징으로 하는 반도체 장치.
(부기 7) 부기 6 기재의 반도체 장치에 있어서, 상기 납계 산화물 강유전체막은, PbZrxTi1-xO3막인 것을 특징으로 하는 반도체 장치.
(부기 8) 부기 7 기재의 반도체 장치에 있어서, 상기 PbZrxTi1-xO3막은 La, Sr 또는 Ca 중 적어도 하나의 원소가 더 첨가되어 있는 것을 특징으로 하는 반도체 장치.
(부기 9) 부기 1 내지 5 중 어느 하나에 기재된 반도체 장치에 있어서, 상기 강유전체막은, A를 Tl, Pb, Bi 또는 희토류 원소중 적어도 어느 하나의 원소로 하고, B를 Bi, Pb, Ca, Sr 또는 Ba 중 적어도 어느 하나의 원소로 하고, C를 Ti, Nb, Ta, W, Mo, Fe, Co, Cr 또는 Zr 중 적어도 어느 하나의 원소로 하고, Y를 2, 3, 4 또는 5 중 어느 하나로 하는, (AO)2(BY-1CYO3Y+1)막인 것을 특징으로 하는 반도체 장치.
(부기 10) 부기 9 기재의 반도체 장치에 있어서, 상기 강유전체막은 비스무스층상 구조의 강유전체막인 것을 특징으로 하는 반도체 장치.
(부기 11) 부기 10 기재의 반도체 장치에 있어서, 상기 비스무스층상 구조의 강유전체막은, SrBi2Ta2O9막, Bi2Ba2Ti3O12막 또는 Bi2Ca3Ti4O15막인 것을 특징으로 하는 반도체 장치.
(부기 12) 제1전극과, 상기 제1전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제2전극을 갖는 커패시터, 및 상기 제1전극 또는 상기 제2전극에 접속된 트랜지스터를 갖는 반도체 장치로서, 상기 제1전극과 상기 강유전체막과의 사이 및 상기 강유전체막과 상기 제2전극과의 사이 중 적어도 한 쪽에 형성되며 페로브스카이트(perovskite)형 결정구조를 갖는 중간층을 더 갖는 것을 특징으로 하는 반도체 장치.
(부기 13) 제1전극을 형성하는 공정과, 상기 제1전극 상에 강유전체막을 형성하는 공정과, 상기 강유전체막 상에 제2전극을 형성하는 공정을 갖는 반도체 장치의 제조방법으로서, 상기 제1전극을 형성하는 공정의 후, 상기 강유전체막을 형성하는 공정의 전에, 및/또는, 상기 강유전체막을 형성하는 공정의 후, 상기 제2전극을 형성하는 공정의 전에, 페로브스카이트형으로 결정화될 수 있는 중간층을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
(부기 14) 부기 13 기재의 반도체 장치의 제조방법에 있어서, 상기 중간층을 형성하는 공정에서는, 불활성 분위기 중에서 상기 중간층을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
이상과 같이, 본 발명에 의하면, 하부전극과 강유전체막과의 사이 및 강유전체막과 상부전극과의 사이에, 자기 배향성이 약한 재료로 이루어진 하부전극상에 형성되는 경우에서도 페로브스카이트 구조로 결정화될 수 있고, 하부전극이나 상부전극의 재료로서 비(卑)금속을 사용한 경우에도 하부전극이나 상부전극의 산화를 방지할 수 있고, 게다가 강유전체막 중의 원소가 하부전극이나 상부전극 중으로 이동하여 버리는 것을 억제할 수 있는 재료로 이루어진 중간층을 각각 형성하고 있으므로, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 비(卑)금속 등의 자기 배향성이 약한 재료를 사용하는 경우에도, 강유전성을 나타내는 결정구조를 갖는 강유전체막을 형성할 수 있다. 본 발명에 의하면, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 싼 가격의 비(卑)금속 등을 사용할 수 있으므로, 반도체 장치의 저코스트화를 도모할 수 있다.
또, 본 발명에 의하면, 강유전체 커패시터의 하부전극이나 상부전극의 재료로서 종래 사용하기 곤란하였던 재료를 사용할 수 있으므로, 제조공정의 간략화나 전기적 특성의 더 한층의 개선을 도모할 수 있게 된다.
Claims (10)
- 제1전극과, 상기 제1전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제2전극을 갖는 반도체 장치로서,상기 제1전극 및 상기 제2전극의 적어도 한쪽은 비(卑)금속으로 이루어지는 전극이고,상기 비(卑)금속으로 이루어지는 상기 전극과 상기 강유전체막 사이에 형성된, 페로브스카이트(perovskite)형 결정구조를 갖는 중간층을 더 갖는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서,상기 중간층은 BaTiO3층, SrTiO3층 또는 CaTiO3층인 것을 특징으로 하는 반도체 장치.
- 삭제
- 제1항 또는 제2항에 있어서,상기 비(卑)금속은 Ni, Cu 또는 Cr인 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서,상기 강유전체막은 납계 산화물 강유전체막인 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서,상기 납계 산화물 강유전체막은, PbZrxTi1-xO3막인 것을 특징으로 하는 반도체 장치.
- 제1항 또는 제2항에 있어서,상기 강유전체막은, A를 Tl, Pb, Bi 또는 희토류 원소 중 적어도 어느 하나의 원소로 하고, B를 Bi, Pb, Ca, Sr 또는 Ba 중 적어도 어느 하나의 원소로 하고, C를 Ti, Nb, Ta, W, Mo, Fe, Co, Cr 또는 Zr 중 적어도 어느 하나의 원소로 하고, Y를 2, 3, 4 또는 5 중 어느 하나로 하는, (AO)2(BY-1CYO3Y+1)막인 것을 특징으로 하는 반도체 장치.
- 제7항에 있어서,상기 강유전체막은, 비스무스 층상(層狀) 구조의 강유전체막인 것을 특징으로 하는 반도체 장치.
- 제1전극과, 상기 제1전극 상에 형성된 강유전체막과, 상기 강유전체막 상에 형성된 제2전극을 갖는 커패시터와, 상기 제1전극 또는 상기 제2전극에 접속된 트랜지스터를 갖는 반도체 장치로서,상기 제1전극 및 상기 제2전극의 적어도 한쪽은 비(卑)금속으로 이루어지는 전극이고,상기 비(卑)금속으로 이루어지는 상기 전극과 상기 강유전체막의 사이에 형성된, 페로브스카이트(perovskite)형 결정구조를 갖는 중간층을 더 갖는 것을 특징으로 하는 반도체 장치.
- 제1전극을 형성하는 공정과, 상기 제1전극 상에 강유전체막을 형성하는 공정과, 상기 강유전체막 상에 제2전극을 형성하는 공정을 갖는 반도체 장치의 제조방법으로서,상기 제1전극을 형성하는 공정 및 상기 제2전극을 형성하는 공정의 적어도 한쪽은 비(卑)금속으로 이루어지는 전극을 형성하는 공정이고,상기 비(卑)금속으로 이루어지는 상기 전극을 형성하는 공정과 상기 강유전체막을 형성하는 공정 사이에, 페로브스카이트형으로 결정화될 수 있는 중간층을 형성하는 공정을 더 갖는 것을 특징으로 하는 반도체 장치의 제조방법.
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