KR100396064B1 - 표면 코팅부를 갖는 반도체 칩 - Google Patents

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Abstract

본 발명은 반도체 기판의 적어도 하나의 층내에 구현되고 적어도 하나의 그룹으로 배치된 회로, 및 적어도 하나의 상기 회로 그룹 위에 배치되고 상기 회로(1, 2) 중에서 적어도 하나의 회로와 접속된 적어도 하나의 전도성 보호층(SL)을 포함하는 반도체 칩에 관한 것으로, 상기 기판은 적어도 하나의 보호 센서(SS)를 포함하며, 검출 단자를 갖는 상기 보호 센서(SS)는 전도성 보호층(SL) 또는 상기 전도성 보호층들 중에서 적어도 하나의 보호층과 연결되고, 상기 보호 센서의 출력 단자는 상기 보호 센서의 출력에서 규정된 비휘발성의 레벨이 인가될 때에는 회로의 규정된 기능이 불가능하도록 적어도 하나의 회로(2)와 연결된다.

Description

표면 코팅부를 갖는 반도체 칩 {SEMICONDUCTOR CHIP WITH SURFACE COATING}
이러한 방식의 반도체 칩은 EP 0 378 306 A2호에 공지되어 있다. 상기 간행물에 공지된 반도체 칩에서 제 1 그룹의 회로는 안전하게 보호된 영역에 배치되고, 제 2 그룹의 회로는 안전하게 보호되지 않은 영역에 배치된다. 공지된 반도체 칩에서 상기 제 1 영역의 보호는, 제 1 그룹 회로의 와이어링 평면 위에 배치된 전도성층에 의해서 이루어진다. 상기 전도성층은 상기 그룹의 회로와 접속되며, 이 경우 상기 회로 그룹의 규정에 따른 기능은 상기 층이 손상되지 않은(intact) 경우에만 제공된다.
상기 제 1 그룹의 회로는 마이크로 프로세서, 그리고 메모리 및 전송 논리 회로와 같은 관련 주변 회로를 포함한다. 특히 메모리내에는 비밀 정보들이 존재할 수 있다. 마이크로 프로세서가 안전 관련 기능들에 대해 매우 적합한 특수한 구조를 갖는다는 것도 생각할 수 있다. 손상 여부가 지속적으로 체크되는 전도성층은, 예를 들어 회로의 동작 중에 스캐닝 전자 현미경을 이용하여 이루어지는 검사를 방해한다.
물론 보호층을 제거하고 보안이 중요한 영역 위에 놓여있지 않은 대체 라인을 형성하는 것은 언제나 가능하다. 이와 같은 방식에서는, 비록 매우 복잡한 조건을 갖지만, 동작 중에도 회로의 검사가 진행될 수 있다.
EP 0 169 941 A1호 또한 패시베이션층을 갖는 반도체 회로를 보여주는데, 상기 패시베이션층은 등가 전위면 형태로 그 아래에 배치된 회로부를 보호한다. 패시베이션층이 활성 도체 스트립으로서 안전 로직에 포함되기 때문에, 상기 층을 제거하는 것은 칩의 동작을 방해하고 다이내믹한 분석을 불가능하게 만든다. 물론 커버링 패시베이션층 대신에 패시베이션층의 도전 기능은 충족시키지만 차폐 기능은 충족시킬 수 없는 일종의 바이패스-라인을 배치하는 것이 성공하는 경우에는, 공지된 상기 보호 회로에서 반도체 회로가 재차 작동된다.
EP 0 300 864 A2호에는, 커패시턴스가 평가되는 2개의 부분층을 포함하는 전도성 보호층을 제공하는 것이 공지되어 있다. 상기 공지 내용에 따라 하나 또는 2개의 부분층을 다른 전도성 구조물로 대체하는 것은 아무런 문제없이 가능한 일이기는 하지만, 회로의 적어도 일부를 노출시키는 다른 구조물을 사용하는 커패시턴스의 시뮬레이션은 안전 규정을 위반할 수 있다.
층을 제거하기 위한 방법 및 예컨대 바이패스-라인과 같은 새로운 층을 제공하기 위한 방법은 포커스-이온-빔-(FIB)-방법이다. 이 방법은 비록 처음에는 에러의 제거 및 재구조화를 위해서 개발되었지만, 보안이 중요한 반도체 칩에 대해서는 상당한 위험을 나타낸다.
본 발명은, 반도체 기판의 적어도 하나의 층내에 구현되고 적어도 하나의 그룹으로 배치된 회로, 및 적어도 하나의 상기 회로 그룹 위에 배치되고 상기 회로 중에서 적어도 하나의 회로와 접속된 적어도 하나의 전도성 보호층을 포함하는 반도체 칩에 관한 것이다.
도 1은 보호층의 일 실시예를 도시한 개략도,
도 2는 본 발명에 따른 보호 센서를 갖춘 평가 회로의 원리도,
도 3은 비휘발성 메모리 셀로서 형성된 본 발명에 따른 보호 센서의 평면도,
도 4는 비휘발성 메모리 셀과 연결된 평가 회로의 원리도.
본 발명의 목적은, FIB-공격에 대해 안전한 반도체 칩을 제공하는 것이다.
상기 목적은 청구항 1에 따라, 반도체 칩의 기판이 적어도 하나의 보호 센서를 포함하고, 상기 센서가 하나의 상태를 비휘발성으로 저장할 수 있도록 형성되며, 검출 단자를 갖는 보호 센서가 전도성 보호층 또는 상기 전도성 보호층들 중에서 적어도 하나의 보호층과 연결되고, 보호 센서의 출력에서 규정된 비휘발성의 레벨이 인가될 때에는 회로의 규정된 기능이 불가능하도록 상기 보호 센서의 출력 단자가 적어도 하나의 회로와 연결됨으로써 달성된다.
바람직하게 보호 센서는 회로의 트랜지스터에 비해 매우 얇은 게이트 산화물을 갖는 트랜지스터일 수 있다. 그러나 안전 장치("퓨즈")와 다르게 작용하는 부품, 예컨대 다이오드도 또한 사용될 수 있다. 보호 센서로서 기능하기 위한 부품에 있어서 중요한 점은, 상기 부품이 소정 전압에 의해서 비휘발성으로 변동될 수 있다는 것이다.
이와 같은 관계에서 비휘발성이라는 개념은, 저장된 하나의 상태가 공급 전압의 차단 및 새로운 재인가 후에도 계속 유지된다는 사실을 의미할 뿐만 이니라, 연결부를 형성하는 전도성층의 제거 및 재공급이 검출 및 유지된다는 사실도 의미한다. 다시 말해서 층이 손상되지 않은 경우에도, 상기 층이 이전에 제거되었는지의 여부 또는 이 목적을 위한 검사가 수행되었는지의 여부가 확인될 수 있다.
말하자면 FIB-방법으로 처리된 구조물은 전기적으로 충전되는 것으로 나타났다. 이에 따라 형성되는 전압은 보호 센서에 의해서 검출되고 회로의 구성 부품을 통해서 평가된다. 보호 센서가 상기 회로의 트랜지스터에 비해 매우 얇은 게이트 산화물을 갖는 트랜지스터라면, 상기 게이트 산화물은 이온 빔 때문에 전압에 의해 파괴된다. 이와 같은 동작은 간단한 방식으로 평가될 수 있다.
한편으로는 보호 센서들이 반도체 칩상에서 표면을 커버하는 방식으로 분배될 수 있고, 다른 한편으로는 소수의 센서로도 충분하다.
본 발명의 특이한 장점은, -보호층의 존재가 체크되는 경우를 위해- 보호층의 제거 및 추후 바이패스 라인의 부가가 불가능하다는 점인데, 그 이유는 보호 센서가 상기 보호층의 제거를 미리 비휘발성으로 검출했기 때문에 회로가 더이상 기능하지 않게 되고, 따라서 보호층이 제공되는 경우 또는 보호층이 없는 경우에도 상기 회로는 작동될 수 없기 때문이다. 이 경우에 중요한 사실은 보호층에서의 조작이 비휘발성으로 저장된다는 것인데, 이와 같은 동작은 예를 들어 게이트 산화물의 파괴에 의해서 이루어질 수 있다.
본 발명의 추가 실시예에서는 보호 센서가 비휘발성 메모리 셀로서 형성되는데, 상기 메모리 셀은 반도체 기판내에 있는 한 채널 영역의 양측면에 형성된 드레인-확산 영역 및 소스-확산 영역 그리고 적어도 부분적으로 상기 채널 영역의 상부에 배치된, 완전히 절연된 게이트 전극 및 상기 절연 게이트 전극의 상부에 배치된 2개의 제어 게이트 전극과 함께 형성되며, 상기 제어 게이트 전극들 중에서 하나의 전극은 검출 단자를 형성하고 다른 제어 게이트 전극 및 확산 영역은 평가 회로와 연결된다.
상기와 같은 새로운 방식의 비휘발성 메모리 셀에서는, 이온 빔에 의해서 야기되는 전압은 절연 게이트상에서 유출될 수 없는 전하의 변동을 유도한다. 제 2 제어 게이트 단자 및 확산 영역의 단자들을 통해서, 메모리 셀의 상기 변동된 상태가 매 시간마다 판독 출력 및 검출될 수 있다.
절연 게이트는 바람직하게 예비 충전되고, 이 때 보호 센서가 다수인 경우에는 상이한 극성을 갖는 예비 전하가 제공되며, 이와 같은 동작은 조작의 보다 안전한 검출을 가능하게 한다.
본 발명은 도면 및 실시예를 참조하여 하기에서 자세히 설명된다.
도 1은, 바람직하게 반도체 회로를 제조하기 위한 종래의 프로세스의 최상부 금속층내에서 구현되는 2개의 연결점(A, B)을 포함하고, 곡류 형태로 진행하는 라인으로 형성된 보호용 커버를 보여준다. 상기 연결점(A, B)은 회로 평면을 관통하여 콘택된다.
도 2에 도시된 바와 같이, 상기 연결점은 도면에서 하나의 회로와 연결될 수 있다. 송신 장치(1)내에 있는 반도체 칩상에 형성된 신호 발생기(GEN)는, 도시된 실시예에서 증폭기(V1, V2)를 통해 도 2에 도시된 보호 라인(SL) 및 기준 라인(RL)에 제공되는 신호를 발생시킨다. 상기 보호 라인의 연결점(B)은, 보호 센서(SS)로 작용하는 얇은 게이트 산화물 층을 포함하고 CMOS-인버터로서 접속된 2개 트랜지스터(T1, T2)의 게이트 단자와 접속된다. 보호 센서(SS)의 출력은 기준 라인(RL)의 제 2 단자와 마찬가지로 비교기(KOM)의 입력들 중에서 하나의 입력과 접속되며, 상기 비교기의 출력 신호는 보호 센서(SS)가 손상되지 않았는지 또는 손상되었는지의 여부를 알려준다. 이 경우 보호 센서(SS) 및 비교기(KOM)는 하나의 수신기 회로(2)를 형성한다.
보호 센서(SS)가 손상되지 않은 경우에는, 상기 센서의 출력이 기준 라인(RL)과 동일한 신호를 전달한다. 그러나 보호 센서가 이온 빔 공격의 결과로 인해 지나치게 높은 전압 때문에 손상된 경우에는, 상기 센서의 출력이 비교기(KOM)에 의해서 인식된 것을 논리 1 또는 논리 0의 값으로 일정하게 전달한다. 비교기(KOM)의 출력 신호는, 반도체 칩상에 구현된 고유의 회로가 그것의 규정된 기능을 더이상 수행할 수 없도록 영향을 준다.
도 3에는 2개의 제어 게이트 전극을 갖는 본 발명에 따른 비휘발성 메모리 셀의 원리가 평면도로 도시되어 있다. 전계 효과 트랜지스터의 드레인 및 소스로서 작용하는 2개의 확산 영역 사이에서는 자세하게 도시되지 않은 채널 영역이 공지된 방식으로 형성되며, 상기 채널 영역은 절연 게이트 전극(12)의 부분 영역에 의해서 -소위 플로우팅 게이트에 의해서- 커버링 된다. 한편으로는 채널 영역과 소스 영역 또는 드레인 영역(11) 사이에 있고, 다른 한편으로는 채널 영역과 절연 게이트 전극(12) 사이에 있는 절연층은 한 작은 영역에서는 두께가 매우 얇고 그곳에 터널 윈도우(13)를 형성한다. 절연 게이트 전극(12)의 제 1 영역 위에는 제 1 제어 게이트 전극(14)이 배치되고, 제 2 영역 위에는 제 2 제어 게이트 전극(15)이 배치된다. 확산 영역(10, 11) 및 제어 게이트 전극(14, 15)은 단자(A, A', B, B' 및 C)를 포함한다.
바람직하게는, 도 2에 따른 두께가 얇은 게이트 산화물을 갖는 트랜지스터 대신 새로운 방식의 메모리 셀이 사용될 수 있다. 그 경우에는 메모리 셀의 단자(C)가 보호 라인(SL)의 단자(B)와 연결될 수 있다. 메모리 셀의 단자(B) 및 상기 메모리 셀의 확산 영역(A, A')의 단자들은 한편으로는 절연 게이트 전극상에 예비 전하를 제공하기 위해 사용되고, 다른 한편으로는 절연 게이트 전극의 충전 상태를 평가하기 위해 평가 회로(AWS)와 연결된다. 이와 같은 구성은 도 4에 도시되어 있다.
본 발명의 바람직한 실시예에서 테스트 과정 동안 반도체 칩이 이송되기 이전에 예를 들어 16V의 높은 프로그래밍 전압을 인가함으로써 제 1 제어 게이트 전극(14)의 단자들 중에서 하나의 단자(B 또는 B')와 확산 영역(11)의 단자(A) 사이의 절연 게이트 전극상에 예비 전하가 제공된다. 상기 예비 전하에 의해서 메모리 트랜지스터의 소정의 작동 전압이 세팅된다. 따라서 상기 작동 전압은 절연 게이트 전극상에 인가된 전하에 대한 수치가 된다. FIB-공격이 이루어지는 경우에는, 제 2 제어 게이트 전극(15)과 채널 영역 사이에 전압이 형성된다. 이 전압은 터널 윈도우(13)를 통과하는 터널 전류를 형성하고, 그와 더불어 절연 게이트 전극(12)상에서 전하의 변동을 야기한다. 상기 전하 변동은, 변동되는 판독 전압을 제 1 제어 게이트 전극(14)에 인가하여 작동 전압을 결정함으로써, 평가 회로(AWS)에 의해서 검출될 수 있다. 작동 전압의 변동은 절연 게이트 전극상의 전하가 변동되었다는 사실을 의미한다.
상기와 같은 방식에 의해 FIB-공격이 비휘발성으로 유지되면, 반도체 칩이 다음 동작을 개시할 때 적절한 면역 체계가 활성화될 수 있게 된다.
FIB-공격의 검출에 대한 안전성을 높이기 위해, 절연 게이트 전극(12)상에는 양전하 뿐만 아니라 음전하 또한 예비 전하로서 제공될 수 있고, 보호 센서가 상이한 경우에는 상이한 개수 및 극성의 전하도 제공될 수 있다.
본 발명에 따라 보호 센서와 연결된 보호층을 사용하는 것의 특이한 장점은, 보호 센서가 보호층의 이온 빔 분석 내용을 비휘발성으로 저장함으로써 보호층의 추후 수리 또는 상응하는 바이패스 라인이 반도체 칩의 규정된 기능을 더이상 야기할 수 없다는 사실에 있다.

Claims (6)

  1. 반도체 기판의 적어도 하나의 층내에 구현되고 적어도 하나의 그룹으로 배치된 회로, 및 적어도 하나의 상기 회로 그룹 위에 배치되고 상기 회로(1, 2) 중에서 적어도 하나의 회로와 접속된 적어도 하나의 전도성 보호층(SL)을 포함하는 반도체 칩에 있어서,
    상기 기판은 하나의 상태를 비휘발성으로 저장할 수 있도록 형성된 적어도 하나의 보호 센서(SS)를 포함하고,
    검출 단자를 갖는 상기 보호 센서(SS)는 상기 전도성 보호층(SL) 또는 상기 전도성 보호층들 중에서 적어도 하나의 보호층과 연결되고, 상기 보호 센서의 출력에 규정된 비휘발성의 레벨이 인가될 때에는 회로의 규정된 기능이 불가능하도록 상기 보호 센서(SS)의 출력 단자가 적어도 하나의 회로(2)와 연결되는 것을 특징으로 하는 반도체 칩.
  2. 제 1 항에 있어서,
    트랜지스터에 비해 매우 얇은 게이트 산화물을 갖는 적어도 하나의 트랜지스터(T1, T2)를 갖춘 보호 센서(SS)가 형성되고, 상기 트랜지스터(T1, T2)의 게이트 단자는 전도성층(SL)과 연결되는 것을 특징으로 하는 반도체 칩.
  3. 제 1 항에 있어서,
    상기 보호 센서가 비휘발성 메모리 셀로 형성되고, 상기 메모리 셀은 반도체 기판내에 있는 한 채널 영역의 양측면에 형성된 소스-확산 영역 및 드레인-확산 영역(10, 11) 그리고 적어도 부분적으로 상기 채널 영역의 상부에 배치된, 완전히 절연된 게이트 전극(12) 및 상기 절연 게이트 전극(12)의 상부에 배치된 2개의 제어 게이트 전극(14, 15)과 함께 형성되며, 상기 제어 게이트 전극들 중에서 하나의 전극(14)은 검출 단자를 형성하고 다른 제어 게이트 전극(14) 및 확산 영역(10, 11)은 평가 회로(AWS)와 연결되는 것을 특징으로 하는 반도체 칩.
  4. 제 3 항에 있어서,
    상기 절연 게이트 전극(12)은 양전하 또는 음전하로 예비 충전되는 것을 특징으로 하는 반도체 칩.
  5. 제 4 항에 있어서,
    상기 보호 센서가 다수인 경우에는 상기 상이한 절연 게이트 전극(12)이 상이한 전하로 예비 충전되는 것을 특징으로 하는 반도체 칩.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서,
    상기 회로들 중에서 적어도 하나의 회로는 적어도 하나의 검출 회로(KOM)를 포함하고, 상기 검출 회로는 보호 센서(SS)의 출력 단자와 연결되는 것을 특징으로 하는 반도체 칩.
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