JPH07109852B2 - 半導体装置の検査方法 - Google Patents

半導体装置の検査方法

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JPH07109852B2
JPH07109852B2 JP1341791A JP34179189A JPH07109852B2 JP H07109852 B2 JPH07109852 B2 JP H07109852B2 JP 1341791 A JP1341791 A JP 1341791A JP 34179189 A JP34179189 A JP 34179189A JP H07109852 B2 JPH07109852 B2 JP H07109852B2
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mos transistor
drain
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彰 赤沢
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日本プレシジョン・サーキッツ株式会社
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Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体装置の検査方法に関する。
［従来の技術］ 集積回路基板に形成されたMOS型トランジスタを検査す
る場合、トランジスタがオン状態になるように各電極に
電圧を印加し、ソース、ドレイン間に流れる電流を測定
して良不良の判断を行なうことがある。このとき、マス
クずれがなくトランジスタが形成されていれば、ソー
ス、ドレイン間がチャネルで連結されて正常なオン電流
が流れ、良品と判断される。一方、マスクずれがある場
合には、ソース、ドレイン間がチャネルで連結されない
ためにオン電流が流れず、不良品と判断される。
［解決しようとする課題］ 第２図に示すように、静電気により保護膜１上に電荷が
蓄積されると、ゲート２が形成されていない箇所にもキ
ャリアが誘起され、ソース３、ドレイン４間が連結して
しまう。このような場合、従来の検査方法では、不良品
であるべきものを良品と判断してしまうという問題があ
った。
本発明の目的は、確実にMOS型トランジスタの良否を検
査することが可能な半導体装置の検査方法を得ることで
ある。
［課題を解決するための手段］ 本発明に係わる半導体装置の検査方法は、MOS型トラン
ジスタが形成された集積回路基板に対して除電処理を施
して上記MOS型トランジスタ上の保護膜の電荷を除去す
る除電過程と、上記除電過程の後上記MOS型トランジス
タがオン状態となるように上記MOS型トランジスタの各
電極に電圧を印加し、そのときの上記MOS型トランジス
タのソースおよびドレイン間の電流の有無を測定する測
定過程と、上記測定過程における測定結果により上記MO
S型トランジスタのゲートとソースおよびドレインとの
位置関係の良否を判定する判定過程とを有することを特
徴とする。
［実施例］ 本実施例では、第１図に示すように、集積回路基板に形
成されたMOS型トランジスタに紫外線５を照射して除電
処理を施した後、電気特性を測定するものである。除電
処理としては、集積回路基板を高温下に放置するように
してもよい。除電処理により保護膜１上の電荷が除去さ
れるため、トランジスタがオン状態になるように各電極
に電圧を印加したときに、キャリアはゲート２下のみに
誘起される。従って、マスクずれによりゲート２とソー
ス３およびドレイン４との位置関係がずれているときに
は、ソース３、ドレンイ４間の電流経路が断たれてオン
電流が流れなくなるため、確実に良品不良品を選別する
ことができる。
［効果］ 本発明では、MOS型トランジスタ上の保護膜の電荷を除
去する除電処理を施した後、ソースおよびドレイン間の
電流の有無を測定することによりゲートとソースおよび
ドレインとの位置関係の良否を判定するので、確実に半
導体装置の検査を行うことが可能となる。
【図面の簡単な説明】
第１図は本発明の実施例を示した説明図、第２図は従来
例を示した説明図である。 １……保護膜 ２……ゲート ３……ソース ４……ドレイン

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】MOS型トランジスタが形成された集積回路
    基板に対して除電処理を施して上記MOS型トランジスタ
    上の保護膜の電荷を除去する除電過程と、 上記除電過程の後上記MOS型トランジスタがオン状態と
    なるように上記MOS型トランジスタの各電極に電圧を印
    加し、そのときの上記MOS型トランジスタのソースおよ
    びドレイン間の電流の有無を測定する測定過程と、 上記測定過程における測定結果により上記MOS型トラン
    ジスタのゲートとソースおよびドレインとの位置関係の
    良否を判定する判定過程と を有することを特徴とする半導体装置の検査方法。
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