KR100386848B1 - 박막 트랜지스터 표시소자의 반도체층 재생방법 - Google Patents

박막 트랜지스터 표시소자의 반도체층 재생방법 Download PDF

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Abstract

본 발명은 박막 트랜지스터 표시소자의 반도체층 재생방법에 관한 것으로, 종래 박막 트랜지스터 표시소자의 반도체층 재생방법은 반도체층만 식각하고 다시 반도체층을 증착하는 경우 식각공정에 의해 게이트절연막의 계면에 손상을 주어 전기적인 특성이 열화되며, 게이트 절연막까지 식각한 후 다시 게이트절연막과 반도체층을 증착하는 경우에는 게이트전극이 손상될 수 있으며, 이를 방지하기 위해 게이트전극까지 식각한 후, 게이트전극부터 다시 형성해야 함으로써, 제조시간의 증가에 의해 생산성이 저하되는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 유리기판의 상부에 게이트전극을 형성하고, 그 게이트전극과 유리기판 상부전면에 게이트절연막을 증착하는 단계와; 상기 게이트 절연막의 상부전면에 반도체층을 증착하는 단계와; 상기 증착한 반도체층에 이상이 있는 경우 상기 반도체층을 식각하여 제거하는 단계와; 상기 반도체층의 식각으로 계면부분이 손상되어 노출되는 게이트 절연막의 상부를 소정의 두께로 식각하는 단계와; 상기 게이트 절연막을 식각한 두께 만큼 다시 게이트 절연막을 잔존하는 게이트 절연막상에 증착하는 단계와; 상기 재 증착된 게이트 절연막의 상부전면에 반도체층을 재 증착하는 단계를 포함하여 게이트절연막의 계면손상에 의한 표시소자의 전기적 특성이 열화되는 것을 방지함과 아울러 시간적 손실을 줄이고 제조비용을 절감하는 효과가 있다.

Description

박막 트랜지스터 표시소자의 반도체층 재생방법{REWORK METHOD FOR SEMICONDUCTOR LAYER IN TFT-LCD}
본 발명은 박막 트랜지스터 표시소자의 반도체층 재생방법에 관한 것으로, 특히 게이트가 도출되지 않도록 반도체층과 하부의 절연막을 증착하고, 다시 절연막 및 반도체층을 재 증착하여 이상이 발생한 반도체층을 게이트에 손상을 주지않고 재생할 수 있는 박막 트랜지스터 표시소자의 반도체층 재생방법에 관한 것이다.
일반적으로, 박막 트랜지스터 표시소자(TFT-LCD)는 기판에 접하는 금속 게이트전극을 형성하고, 그 상부에 게이트절연막과 반도체층을 증착하고, 그 반도체층을 패터닝하여 액티브영역을 형성한다. 이때, 상기 반도체층의 증착시 공정조건의 이상 등으로 전기적인 특성이 예상치와 다르게 증착된 경우, 종래에는 그 오증착된 반도체층을 포함하는 기판을 폐기하거나, 그 반도체층만을 식각하고, 다시 증착하는 방법 또는 반도체층 하부의 절연막 까지 식각한 후, 그 절연막과 반도체층을 재 증착하여 반도체 층을 재생하였으며, 이와 같은 종래 박막 트랜지스터 표시소자의 반도체층 재생방법을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1a 내지 도1c는 종래 박막 트랜지스터 표시소자의 반도체층 재생방법을 보인 제조공정 수순단면도로서, 이에 도시한 바와 같이 유리기판(1)의 상부에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 상기 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성하고, 그 게이트전극(2)이 형성된 유리기판(1)의 상부전면에 게이트절연막(3)과, 비정질 실리콘층(4), 고농도 엔형 불순물이 도핑된 N+비정질실리콘층(5)을 순차적으로 증착하는 단계(도1a)와; 상기 증착된 비정질 실리콘층(4) 또는 N+비정질 실리콘층(5)에 이상이 있는 경우, 상기 N+비정질 실리콘층(5)과 비정질 실리콘층(4)을 식각하여, 그 하부의 게이트절연막(3)을 노출시키는 단계(도1b)와; 상기 구조의 상부전면에 다시 비정질 실리콘층(6)과 N+비정질 실리콘층(7)을 재 증착하여 반도체층을 재생하는 단계(도1c)로 구성된다.
이하, 상기와 같은 종래의 일실시예를 좀더 상세히 설명한다.
먼저, 도1a에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 그 금속의 상부전면에 포토레지스트를 도포하고, 노광 및 현상하여 상기 금속의 상부일부에 위치하는 포토레지스트 패턴을 형성한다.
그 다음, 상기 포토레지스트 패턴을 식각마스크로 사용하는 식각공정으로 상기 노출된 금속을 식각하여 상기 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성한다.
그 다음, 상기 구조의 상부전면에 절연막을 증착하여 게이트절연막(3)을 형성하고, 그 게이트절연막(3)의 상부전면에 비정질 실리콘층(4)을 증착하고, 그 상부전면에 N+비정질 실리콘층(5)을 증착한다.
이와 같이 순차적으로 증착된 비정질 실리콘층(4) 및 N+비정질 실리콘층(5)은 그 증착시 가스의 유량, 압력, 온도 등의 공정조건에 따라 전기적인 특성이 변화될 수 있으며, 그 전기적인 특성이 원하는 특성과 다른 경우에는 공정의 진행을중단한다.
즉, 도1b에 도시한 바와 같이 증착된 비정질 실리콘층(4) 및 N+비정질 실리콘층(5)에 이상이 있는 경우 선택적 식각공정을 통해 상기 N+비정질 실리콘층(5)과 비정질 실리콘층(4)를 순차적으로 식각한다.
이때, 비정질 실리콘층(4)의 식각으로 게이트절연막(3)의 상부가 대기중에 노출되며, 또한 선택적 식각공정의 진행으로 그 식각비는 낮지만 비정질 실리콘층(4)을 식각하는 과정에서 게이트절연막(3)의 계면도 식각된다.
이와 같이 게이트절연막(3)이 대기중에 노출 또는 식각에 의해 계면의 특성이 변화하면 박막 트랜지스터의 전기적인 특성도 열화된다.
그 다음, 도1c에 도시한 바와 같이 비정질 실리콘층(4) 및 N+비정질 실리콘층(5)을 식각한 후, 게이트 절연막(3)의 상부전면에 다시 비정질 실리콘층(6) 및 N+비정질 실리콘층(7)을 다시 증착하여 반도체층을 재생한다.
이와 같은 공정 후에도, 상기 비정질 실리콘층(6) 및 N+비정질 실리콘층(7)에 이상이 있는 경우에는 상기의 식각과 재증착의 과정을 반복하며, 이와 같이 재생된 비정질 실리콘층(6) 및 N+비정질 실리콘층(7)을 사용하는 경우, 게이트 절연막(3)의 계면 특성열화에 의해 정상적으로 제조된 경우에 비하여 전기적인 특성이 열화된다.
도2a 내지 도2c는 종래 박막 트랜지스터 표시소자의 반도체층 재생방법의 다른 실시예도로서, 이에 도시한 바와 같이 유리기판(1)의 상부에 금속을 증착하고, 사진식각공정을 통해 패터닝하여 상기 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성하고, 그 게이트전극(2)이 형성된 유리기판(1)의 상부전면에 게이트절연막(3)과, 비정질 실리콘층(4), 고농도 엔형 불순물이 도핑된 N+비정질 실리콘층(5)을 순차적으로 증착하는 단계(도2a)와; 상기 증착된 비정질 실리콘층(4) 또는 N+비정질 실리콘층(5)에 이상이 있는 경우, 상기 N+비정질 실리콘층(5)과 비정질 실리콘층(4)과 게이트절연막(3)을 식각하여, 그 하부에 위치하는 게이트전극(2)을 노출시키는 단계(도2b)와; 상기 구조의 상부전면에 다시 게이트절연막(8), 비정질 실리콘층(6)과 N+비정질 실리콘층(7)을 재 증착하여 반도체층을 재생하는 단계(도2c)로 구성된다.
이하, 상기와 같은 종래의 다른 실시예를 좀 더 상세히 설명하면 다음과 같다.
먼저, 도2a에 도시한 바와 같이 유리기판(1)의 상부전면에 금속을 증착하고, 사진식각공정으로 그 금속을 패터닝하여 유리기판(1)의 상부일부에 위치하는 게이트전극(2)을 형성한다.
그 다음, 상기 구조의 상부전면에 절연막을 증착하여 게이트절연막(3)을 형성하고, 그 게이트절연막(3)의 상부전면에 비정질 실리콘층(4)을 증착하고, 그 상부전면에 N+비정질 실리콘층(5)을 증착한다.
상기와 같이 순차적으로 증착된 비정질 실리콘층(4) 및 N+비정질 실리콘층(5)은 상기 도1a 내지 도1c를 참조하여 설명한 바와 같이 그 증착시 가스의 유량, 압력, 온도 등의 공정조건에 따라 전기적인 특성이 변화될 수 있으며, 그 전기적인 특성이 원하는 특성과 다른 경우에는 공정의 진행을 중단한다.
그 다음, 도2b에 도시한 바와 같이 증착된 비정질 실리콘층(4) 및 N+비정질 실리콘층(5)에 이상이 있는 경우 선택적 식각공정을 통해 상기 N+비정질 실리콘층(5)과 비정질 실리콘층(4) 및 게이트절연막(3)을 순차적으로 식각한다.
이와 같은 식각공정으로 상기 이상이 발생한 N+비정질 실리콘층(5)과 비정질 실리콘층(4)를 제거할 수 있으며, 상기 설명한 바와 같이 게이트절연막(3)의 계면손상을 방지하기 위해 게이트절연막(3)도 제거한다.
그러나, 상기의 식각공정으로 노출되는 게이트전극(2)의 표면이 게이트절연막(3)의 식각시 손상될 수 있다. 특히 그 게이트전극(2)이 Mo과 같이 식각에 의해 쉽게 손상되는 금속일 경우에는 그 게이트전극(2) 또한 손상이 되므로, 게이트전극(2)까지 제거한 후, 게이트전극(2)부터 다시 형성하는 공정을 수행하여야 한다.
이 처럼 다시 게이트전극(2)부터 제조하는 경우에는 그 제조비용의 증가 및 시간의 증가로 인하여 제품의 생산성이 저하된다.
그 다음, 도2c에 도시한 바와 같이 비정질 실리콘층(4) 및 N+비정질 실리콘층(5) 및 게이트절연막(3)을 식각한 후, 상기 게이트전극(2)과 유리기판(1)의 상부전면에 다시 게이트 절연막(8), 비정질 실리콘층(6) 및 N+비정질 실리콘층(7)을 순차적으로 증착하여 반도체층을 재생한다.
이와 같은 공정 후에도, 상기 비정질 실리콘층(6) 및 N+비정질 실리콘층(7)에 이상이 있는 경우에는 상기의 식각과 재증착의 과정을 반복하며, 게이트전극의 손상 또는 이를 방지하기 위해 게이트전극 부터의 재 형성과정을 거치면 그 제조비용의 증가 및 생산성이 저하된다.
상기한 바와 같이 종래 박막 트랜지스터의 반도체층 재생방법은 이상이 발생한 반도체층을 식각한 후, 다시 반도체층을 증착하거나 반도체층 및 하부의 게이트절연막을 식각한 후, 그 게이트절연막과 반도체층을 재 증착하는 방법을 사용하여, 반도체층만 식각하고 다시 반도체층을 증착하는 경우 게이트절연막의 상부측이 대기중에 노출됨과 아울러 그 식각공정에 의해 게이트절연막의 계면에 손상을 주기 때문에 전기적인 특성이 열화되는 문제점이 있으며, 게이트절연막까지 식각한 후 다시 게이트절연막과 반도체층을 증착하는 경우에는 그 게이트절연막의 식각에 의해 게이트전극이 손상될 수 있으며, 이를 방지하기 위해 게이트전극까지 식각한 후, 게이트전극부터 다시 설치하는 경우 제조비용이 증가하고 제조시간의 증가에 의해 생산성이 저하되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 게이트절연막의 계면손상을 방지하면서 제조비용의 증가 및 제조시간의 지연을 최소화 할 수 있는 박막 트랜지스터의 반도체층 재생방법을 제공함에 그 목적이 있다.
도1a 내지 도1c는 종래 박막 트랜지스터 표시소자의 반도체층 재생방법의 일실시 수순단면도.
도2a 내지 도2c는 종래 박막 트랜지스터 표시소자의 반도체층 재생방법의 다른 실시 수순단면도.
도3a 내지 도3f는 본 발명 박막 트랜지스터 표시소자의 반도체층 재생방법의 일실시 수순단면도.
*도면의 주요 부분에 대한 부호의 설명*
1:유리기판 2:게이트전극
3,8,9:게이트절연막 4,6:비정질 실리콘층
5,7:N+비정질 실리콘층 10:소스
11:드레인 12:패시베이션막
13:ITO전극
상기와 같은 목적은 유리기판의 상부에 게이트전극을 형성하고, 그 게이트전극과 유리기판 상부전면에 게이트절연막을 증착하는 단계와; 상기 게이트 절연막의 상부전면에 반도체층을 증착하는 단계와; 상기 증착한 반도체층에 이상이 있는 경우 상기 반도체층을 식각하여 제거하는 단계와; 상기 반도체층의 식각으로 계면부분이 손상되어 노출되는 게이트 절연막의 상부를 소정의 두께로 식각하는 단계와; 상기 게이트 절연막을 식각한 두께 만큼 다시 게이트 절연막을 잔존하는 게이트 절연막상에 증착하는 단계와; 상기 재 증착된 게이트 절연막의 상부전면에 반도체층을 재 증착하는 단계를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도3a 내지 도3f는 본 발명 반도체층 재생방법이 적용되는 박막 트랜지스터 표시소자의 제조공정 수순단면도로서, 이에 도시한 바와 같이 유리기판(1)의 상부에 게이트전극(2)을 형성한 후, 그 게이트전극(2)과 유리기판(1)의 상부에 게이트절연막(3)과, 비정질 실리콘층(4) 및 N+비정질 실리콘층(5)을 순차적으로 증착하는 단계(도3a)와; 상기 증착된 N+비정질 실리콘층(5)과 비정질 실리콘층(4)에 이상이 있는 경우, 그 N+비정질 실리콘층(5)과 비정질 실리콘층(4)을 순차적으로 식각하여게이트절연막(3)을 노출시키는 단계(도3b)와; 상기 노출된 게이트절연막(3)의 전면을 소정의 깊이로 식각하는 단계(도3c)와; 상기 게이트절연막(3)의 상부에 절연막을 증착하여 원하는 두께의 게이트절연막(9)을 형성하는 단계(도3d)와; 상기 게이트절연막(9)의 상부전면에 비정질 실리콘층(6)과 N+비정질 실리콘층(7)을 재 증착하는 단계(도3e)와; 상기 증착된 N+비정질 실리콘층(7)과 비정질 실리콘층(6)이 정상적으로 증착되었으면, 그 N+비정질 실리콘층(7)과 비정질 실리콘층(6)을 패터닝하여 액티브영역을 정의하고, 금속의 증착 및 패터닝공정을 통해 소스(10)와 드레인(11) 및 채널영역을 형성한 후, 그 상부전면에 패시베이션층(12)을 증착하고, 그 패시베이션층(12)에 콘택홀을 형성하여 상기 드레인(11)의 상부일부를 노출시키는 콘택홀을 형성하고, 그 콘택홀을 통해 노출된 드레인(11)에 접하는 ITO전극(13)을 형성하는 단계(도3f)로 구성된다.
이하, 상기와 같은 본 발명 박막 트랜지스터 표시소자의 반도체층 재생방법을 좀 더 상세히 설명한다.
먼저, 도3a에 도시한 바와 같이 유리기판(1)의 상부에 금속을 증착하고, 그 금속을 사진식각공정을 통해 패터닝하여 게이트전극(2)을 형성한다.
그 다음, 상기 게이트전극(2)과 유리기판(1)의 상부 전면에 게이트절연막(3)을 증착하고, 그 게이트절연막(3)의 상부전면에 비정질 실리콘층(4)과 N+비정질 실리콘층(5)을 순차적으로 증착한다.
이때, 상기 비정질 실리콘층(4)과 N+비정질 실리콘층(5)을 증착하는 과정에서 가스의 유량, 압력, 온도등의 다양한 공정 변수의 이상에 의해 상기 비정질 실리콘층(4) 또는 N+비정질 실리콘층(5)에 이상이 발생할 수 있다.
이와 같이 계획한 비정질실리콘층(4) 또는 N+비정질 실리콘층(5)의 전기적인 특성과 실제 비정질 실리콘층(4) 또는 N+비정질 실리콘층(5)의 전기적인 특성이 다른 경우, 그 오증착된 비정질 실리콘층(4)과 N+비정질 실리콘층(5)을 제거한 후, 다시 재생하여야 한다.
그 다음, 도3b에 도시한 바와 같이 상기 비정질 실리콘층(4) 또는 N+비정질 실리콘층(5)이 오증착된 경우, N+비정질 실리콘층(5)과 비정질 실리콘층(4)을 식각하여 제거한다.
이와 같이 식각하면 게이트 절연막(3)이 노출되며, 이 상태에서 다시 비정질 실리콘층과 N+비정질 실리콘층을 증착하면 종래 기술의 일실시예에서 설명한 바와 같이 게이트절연막(3)의 계면이 대기중에 노출됨과 아울러 비정질 실리콘층(4)의 식각공정에서 계면이 손상되어 전기적인 특성이 열화된다.
그 다음, 도3c에 도시한 바와 같이 상기 노출된 게이트절연막(3)의 손상된 계면부분을 식각한다. 이와 같이 게이트절연막(3)의 상부일부를 소정의 두께로 식각하면, 상기 게이트절연막(3)의 손상에 의해 표시소자의 전기적인 특성이 변화하는 것을 방지할 수 있게 된다.
이때, 상기 게이트절연막(3)을 완전히 제거하게 되면, 상기 게이트전극(2)에 손상을 주게 되어 게이트전극(2)부터 다시 형성해야 함으로써, 종래 기술의 다른 실시예에서 설명한 바와 같이 제조비용의 증가 및 시간의 지연으로 생산성이 저하되는 원인이 된다.
그 다음, 도3d에 도시한 바와 같이 상기 게이트절연막(3)의 상부에 그 게이트절연막(3)과 동일한 절연막을 상기 최초의 상부면이 식각되지 않은 게이트절연막(3)의 높이 까지 증착하여 제2의 복원된 게이트절연막(9)을 형성한다.
이와 같은 공정으로 상기 게이트절연막(3,9)의 계면은 손상되지 않은 상태가 되며, 원하는 전기적인 특성을 얻을 수 있게 된다.
상기 게이트절연막(3)을 식각하는 두께는 상기 비정질 실리콘층(4)의 식각에 의해 손상되는 계면영역이 식각될 정도이면, 이후에 게이트절연막(9)을 증착함으로써, 전체 게이트절연막(9)의 계면의 손상을 복원할 수 있게 되지만, 공정의 편의성과 공정마진을 고려하여 상기 게이트절연막(3)의 식각두께를 원래의 목표한 게이트절연막(3) 두께의 절반으로 하고, 후에 증착하는 게이트절연막(9)의 두께도 목표한 게이트 절연막(3) 두께의 절반이 되도록 증착하도록 할 수 있으며, 공정시간의 단축을 위해서 게이트절연막(3)의 식각되는 부분을 원래 게이트절연막(3)의 두께의 1/4을 식각하고, 이후 증착하는 게이트절연막(9)의 두께를 상기 식각되지 않은 게이트절연막(3)의 1/4이 되는 두께로 증착함으로써, 좀더 빠른 시간내에 원하는 특성의 게이트절연막(3,9)을 얻을 수 있게 된다.
즉, 공정의 편의성과 공정마진을 고려할 경우 게이트절연막(3)의 두께가 4000Å인 경우, 최초 게이트절연막(3)이 4000Å 증착된 상태에서 2000Å을 식각한 후, 다시 2000Å의 두께로 게이트절연막(9)을 증착하거나, 식각량과 증착량이 많아 공정시간이 길어지는 것을 방지하기 위해서는 최초 게이트절연막(3)이 4000Å 증착된 상태에서 1000Å을 식각하고, 다시 1000Å의 두께로 게이트절연막(9)을 증착할 수 있다.
상기 게이트절연막(3)의 식각정도와 게이트절연막(9)의 증착두께 정도의 예는 식각 및 증착 조건등 다른 변수를 고려하여 설정하며, 상기의 실시예에의해 제한되지 않는다.
그 다음, 도3e에 도시한 바와 같이 상기 게이트절연막(9)의 상부전면에 비정질 실리콘층(6)과 N+비정질 실리콘층(7)을 재 증착한다.
이와 같은 방법으로 최초에 전기적인 특성이 원하는 바와 다른 비정질 실리콘층(4)과 N+비정질 실리콘층(5)을 복원할 수 있게 된다.
만약 이때 형성한 비정질 실리콘층(6)과 N+비정질 실리콘층(7)의 전기적 특성이 원하는 값과 다른 경우에는 상기 도3b와 도3e의 과정을 반복하여 원하는 특성의 반도체층을 얻을 수 있도록 한다.
그 다음, 도3f에 도시한 바와 같이 비정질 실리콘층(6)과 N+비정질 실리콘층(7) 즉, 반도체층의 이 정상적으로 증착되었으면 사진식각공정을 통해 상기 증착된 N+비정질 실리콘층(7)과 비정질 실리콘층(6)을 패터닝하여 액티브영역을 형성한다.
그 다음, 상기 구조의 상부전면에 금속을 증착하고, 사진식각공정을 통해 상기 증착된 금속을 패터닝하여 상기 액티브영역의 중앙부에서 상호 소정거리 이격되며, 상기 액티브영역의 측면부까지 위치하는 소스(10)와 드레인(11)을 형성한다.
그 다음, 상기 소스(10)와 드레인(11)의 사이에 노출된 N+비정질 실리콘층(7)을 식각하여 하부의 비정질 실리콘층(6)을 노출시킴으로써, 채널영역을 형성한다.
그 다음, 상기 구조의 상부전면에 패시베이션층(12)을 증착하고, 사진식각공정을 통해 그 패시베이션층(12)에 콘택홀을 형성하여 상기 드레인(11)의 상부일부를 노출시킨다.
그 다음, 상기 구조의 상부전면에 ITO를 증착하고, 사진식각공정을 통해 패터닝하여 상기 콘택홀을 통해 노출된 드레인(11)에 접하는 ITO전극(13)을 형성한다.
상기한 바와 같이 본 발명 박막 트랜지스터 표시소자의 반도체층 재생방법은 게이트절연막을 완전히 식각하지 않고 그 상부일부만을 식각한 후, 그 게이트절연막을 원하는 두께로 재생하고 다시 반도체층을 재생함으로써, 게이트절연막의 계면손상에 의한 표시소자의 전기적 특성이 열화되는 것을 방지함과 아울러 게이트절연막을 완전히 식각한 후 다시 게이트절연막과 반도체층을 복원하는 방법에서와 같이 게이트전극에 손상을 주고, 그 게이트전극 부터 반도체층까지 다시 형성해야 하는 방법에 비하여 시간적 손실을 줄이고 제조비용을 절감하는 효과가 있다.

Claims (4)

  1. 유리기판의 상부에 게이트전극을 형성하고, 그 게이트전극과 유리기판 상부전면에 게이트절연막을 증착하는 단계와; 상기 게이트 절연막의 상부전면에 반도체층을 증착하는 단계와; 상기 증착한 반도체층에 이상이 있는 경우 상기 반도체층을 식각하여 제거하는 단계와; 상기 반도체층의 식각으로 계면부분이 손상되어 노출되는 게이트 절연막의 상부를 소정의 두께로 식각하는 단계와; 상기 게이트 절연막을 식각한 두께 만큼 다시 게이트 절연막을 잔존하는 게이트 절연막상에 증착하는 단계와; 상기 재 증착된 게이트 절연막의 상부전면에 반도체층을 재 증착하는 단계를 포함하여 된 것을 특징으로 하는 박막 트랜지스터 표시소자의 반도체층 재생방법.
  2. 제 1항에 있어서, 반도체층은 비정질 실리콘층과 N+비정질 실리콘층이 적층된 것을 특징으로 하는 박막 트랜지스터 표시소자의 반도체층 재생방법.
  3. 제 1항에 있어서, 상기 게이트 절연막의 계면부분을 식각하고 다시 원래의 두께에 맞추어 재 증착하는 과정은 공정의 편의성 및 공정마진을 고려하여 증착된 게이트 절연막의 절반에 해당하는 두께를 식각한 후, 원래의 두께에 맞도록 게이트 절연막을 재 증착하는 것을 특징으로 하는 박막 트랜지스터 표시소자의 반도체층 재생방법.
  4. 제 1항 또는 제 3항에 있어서, 상기 게이트 절연막의 계면부분을 식각하고 다시 원래의 두께에 맞추어 재 증착하는 과정은 공정에 소요되는 시간을 고려하여 증착된 게이트 절연막의 계면영역의 두께 이상 목표한 게이트 절연막 두께의 절반 이하에에 해당하는 두께를 식각한 후, 원래의 두께에 맞도록 게이트 절연막을 재 증착하는 것을 특징으로 하는 박막 트랜지스터 표시소자의 반도체층 재생방법.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100726132B1 (ko) * 2000-10-31 2007-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
US6995045B2 (en) * 2003-03-05 2006-02-07 Chunghwa Picture Tubes, Ltd. Thin film transistor and method of forming thin film transistor
KR100683149B1 (ko) * 2003-03-31 2007-02-15 비오이 하이디스 테크놀로지 주식회사 액정표시소자용 어레이기판의 스트레스 제거방법
KR101192073B1 (ko) * 2005-06-28 2012-10-17 엘지디스플레이 주식회사 프린지 필드 스위칭 모드 액정표시장치 및 그 제조방법
CN101924064B (zh) * 2010-09-17 2013-01-23 华映光电股份有限公司 薄膜晶体管数组基板的制作方法
CN107833905A (zh) * 2017-11-03 2018-03-23 惠科股份有限公司 开关阵列基板及其制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940003088A (ko) * 1992-07-16 1994-02-19 이헌조 박막트랜지스터의 제조방법
JPH0774109A (ja) * 1993-09-01 1995-03-17 Sumitomo Electric Ind Ltd 化合物半導体基板および半導体基板の再利用法
KR960019501A (ko) * 1994-11-21 1996-06-17 김주용 반도체 소자의 폴리실리콘층 형성방법
KR970063441A (ko) * 1996-02-27 1997-09-12 김광호 반도체 웨이퍼 재생방법
KR19990068239A (ko) * 1998-01-30 1999-08-25 미따라이 하지메 Ｓｏｉ기판의 재생방법 및 재생기판
KR20000021846A (ko) * 1998-09-30 2000-04-25 김영환 반도체 기판 제조방법

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6504175B1 (en) * 1998-04-28 2003-01-07 Xerox Corporation Hybrid polycrystalline and amorphous silicon structures on a shared substrate
KR100739366B1 (ko) * 1999-12-20 2007-07-16 엘지.필립스 엘시디 주식회사 박막 트랜지스터 및 그 제조방법
TW456048B (en) * 2000-06-30 2001-09-21 Hannstar Display Corp Manufacturing method for polysilicon thin film transistor liquid crystal display panel

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940003088A (ko) * 1992-07-16 1994-02-19 이헌조 박막트랜지스터의 제조방법
JPH0774109A (ja) * 1993-09-01 1995-03-17 Sumitomo Electric Ind Ltd 化合物半導体基板および半導体基板の再利用法
KR960019501A (ko) * 1994-11-21 1996-06-17 김주용 반도체 소자의 폴리실리콘층 형성방법
KR970063441A (ko) * 1996-02-27 1997-09-12 김광호 반도체 웨이퍼 재생방법
KR19990068239A (ko) * 1998-01-30 1999-08-25 미따라이 하지메 Ｓｏｉ기판의 재생방법 및 재생기판
KR20000021846A (ko) * 1998-09-30 2000-04-25 김영환 반도체 기판 제조방법

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