CN101924064B - 薄膜晶体管数组基板的制作方法 - Google Patents

Abstract

本发明提供一种薄膜晶体管数组基板的制作方法，包含提供一定义有至少一薄膜晶体管区与一周边电路区的基板；于该基板上依序形成一图案化闸极层、一第一介电层、一第二介电层与一半导体层；移除部分该半导体层，而于该薄膜晶体管区内形成一图案化半导体层，并移除未被该图案化半导体层覆盖的该第二介电层；于该薄膜晶体管区内的该图案化半导体层上形成一源极与一汲极；于该基板上形成一绝缘层；以及移除该部分该绝缘层与该第一介电层，而于该薄膜晶体管区与该周边电路区内分别形成一第一接触洞与一第二接触洞。

Description

薄膜晶体管数组基板的制作方法

技术领域

本发明有关于一种薄膜晶体管数组基板的制作方法，尤指一种可改善接触洞轮廓的薄膜晶体管数组基板的制作方法。

背景技术

已知液晶显示面板是包含一对相互对合的薄膜晶体管数组基板与彩色滤光数组基板，以及设置于薄膜晶体管数组基板与彩色滤光数组基板之间的液晶材料层。而在现今薄膜晶体管数组基板的制作方法中，多半使用五道图案化制程来制作用以作为液晶显示装置开关组件的薄膜晶体管。

请参阅图1至图3(b)，其中图为1一已知薄膜晶体管数组基板的示意图；而图2(a)、2(b)与图3(a)、3(b)则为图1制程一与制程二中沿A-A’与B-B’剖线所绘示的剖面示意图。如图1所示，已知薄膜晶体管数组基板100上定义有一薄膜晶体管区100a与一周边电路区100b。薄膜晶体管区100a内具有复数个薄膜晶体管110，其藉由一闸极112（示于图2(a)、2(b)）电性连接至一扫描线(scan line) 102、藉由一源极114（示于图2(a)、2(b)）电性连接至一数据线(date line) 104、并藉由一汲极116（亦示于图2(a)、2(b)）电性连接至一画素电极(pixel electrode) 106a。此外扫描线102是藉由一设置于周边电路区100b内的扫描线端点102a与一扫描线驱动电路电性连接；而资料线104亦藉由一设置于周边电路区100b内的资料线端点104a与一数据线驱动电路电性连接。

接下来请参阅图2(a)、2(b)。如图2(a)、2(b)所示，在制作薄膜晶体管数组基板100时，首先于一透明基板120上形成一金属层（图未示），随后即利用第一图案化制程于薄膜晶体管区100a内形成闸极112，同时形成由薄膜晶体管区100a延伸至周边电路区100b的扫描线102。接下来于透明基板120上全面性地形成一闸极绝缘层122，例如一氮化硅(SiNx)层。而在形成闸极绝缘层122后，已知技术更有在闸极绝缘层122上同位地沉积另一低沉积速率氮化硅层122a的技术，以利用低沉积速率氮化硅层122a改善薄膜晶体管的电性表现，如降低其漏电流等。随后，于低沉积速率氮化硅层122a上依序形成一半导体层与一重掺杂半导体层（图未示）；再藉由一第二图案化制程图案化半导体层与重掺杂半导体层，而于薄膜晶体管区100a内形成一半导体结构124。之后，于透明基板120上再形成一金属层（图未示），并藉由一第三图案化制程图案化金属层而于薄膜晶体管区100a内形成一汲极114与一源极116。形成汲极114与源极116之后，再全面性地形成一绝缘层126，绝缘层126例如可包含氮化硅。接下来，是藉由一第四图案化制程于薄膜晶体管区100a中的绝缘层126形成一接触洞(contact hole) 126a，同时于周边电路区100b中的绝缘层126、低沉积速率氮化硅层122a与闸极绝缘层122内形成一接触洞126b。

值得注意的是，由于低沉积速率氮化硅层122a质地较为致密，因此低沉积速率氮化硅层122a的蚀刻率是低于同样包含氮化硅的绝缘层126与闸极绝缘层122。一旦图案化制程中使用的蚀刻剂接触到闸极绝缘层122，即导致蚀刻率较高的闸极绝缘层122快速地被蚀耗，导致周边电路区100b内的接触洞126b在低沉积速率氮化硅层122a附近具有一凸出的轮廓。如图2(a)、2(b)所示，由于低沉积速率氮化硅层122a与闸极绝缘层122蚀刻率的不同，最终形成的接触洞126b是具有一铅笔头形状的轮廓。

请参阅图3(a)、3(b)。最后，于透明基板120上形成一透明导电层（图未示），并藉由一第五图案化制程图案化透明导电层，而于薄膜晶体管区100a内形成透过接触洞126a电性连接至汲极116的画素电极106a，完成薄膜晶体管110与画素电极106a的制作。同时，是于周边电路区100b内的接触洞126b内形成一连接电极106b，用以电性连接扫描线102至扫描线驱动电路。然而，由于接触洞126b具有中间凸起的铅笔头形状的轮廓，连接电极106b无法连续性地由绝缘层126、低沉积速率氮化硅层122a、闸极绝缘层122搭附至扫描线102，而形成如图3(b)中圆圈A所圈示的断线。

由此可知，低沉积速率氮化硅层122a的存在虽可改善薄膜晶体管110的电性表现，但亦会影响后续接触洞126b的蚀刻结果，使接触洞126b具有一中间较为凸出的铅笔头形状，进而导致连接电极106b无法顺利电性连接至接触洞126b内的扫描线102。因此，目前仍需要一种可改善接触洞蚀刻结果与轮廓的薄膜晶体管数组基板的制作方法。

发明内容

本发明是于此提供一种在可提升薄膜晶体管电性表现的前提下，改善接触洞蚀刻结果与轮廓的薄膜晶体管数组基板的制作方法。

根据本发明所提供的申请专利范围，是提供一种薄膜晶体管数组基板的制作方法，该方法首先提供一定义有至少一薄膜晶体管区与一周边电路区的基板，随后于该薄膜晶体管区与该周边电路区内依序形成一图案化闸极层、一第一介电层、一第二介电层与一半导体层。接下来移除部分该半导体层，而于该薄膜晶体管区内形成一图案化半导体层，并移除未被该图案化半导体层覆盖的该第二介电层。待移除未被该图案化半导体层覆盖的该部分第二介电层后，是于该薄膜晶体管区内的该图案化半导体层上形成一源极与一汲极，随后于该基板上形成一绝缘层。最后，移除该薄膜晶体管区内的部分该绝缘层，而于该薄膜晶体管区内形成一第一接触洞，同时移除该周边电路区内的部分该绝缘层与该第一介电层，而于该周边电路区内形成一第二接触洞，且该第一接触洞与该第二接触洞分别暴露出该薄膜晶体管区内的该汲极与该周边电路区内的该图案化闸极层。

根据本发明所提供的薄膜晶体管数组基板的制作方法，是利用图案化半导体层作为一蚀刻屏蔽，以移除未被该图案化半导体层覆盖的部分该第二介电层。因此在薄膜晶体管区内的图案化半导体层下仍保有可改善薄膜晶体管电性表现的第二介电层；然而在后续蚀刻周边电路区内的第二接触洞时，由于与第一介电层具有不同蚀刻率的第二介电层已不存在，故可改善第二接触洞的蚀刻结果与最终轮廓。

附图说明

图1为已知薄膜晶体管数组基板的示意图。

图2(a)为图1制程一的A-A’剖视图。

图2(b)为图1制程一的B-B’剖视图。

图3(a)为图1制程二时的A-A’剖视图。

图3(b)为图1制程二时的B-B’剖视图。

图4(a)为本发明较佳实施例的制程一时的A-A’剖视图。

图4(b)为本发明较佳实施例的制程一时的B-B’剖视图。

图5(a)为本发明较佳实施例的制程二时的A-A’剖视图。

图5(b)为本发明较佳实施例的制程二时的B-B’剖视图。

图6(a)为本发明较佳实施例的制程三时的A-A’剖视图。

图6(b)为本发明较佳实施例的制程三时的B-B’剖视图。

图7(a)为本发明较佳实施例的制程四时的A-A’剖视图。

图7(b)为本发明较佳实施例的制程四时的B-B’剖视图。

图8(a)为本发明较佳实施例的制程五时的A-A’剖视图。

图8(b)为本发明较佳实施例的制程五时的B-B’剖视图。

图9(a)为本发明较佳实施例的制程六时的A-A’剖视图。

图9(b)为本发明较佳实施例的制程六时的B-B’剖视图。

图10(a)为本发明较佳实施例的制程七时的A-A’剖视图。

图10(b)为本发明较佳实施例的制程七时的B-B’剖视图。

其中：

100	薄膜晶体管数组基板	100a	薄膜晶体管区
				100b	周边电路区	102	扫描线
102a	扫描线端点	104	资料线
				104a	资料线端点	106a	画素电极
106b	连接电极	110	薄膜晶体管
				112	闸极	114	源极
116	汲极	120	透明基板
				122	闸极绝缘层	122a	低沈积速率氮化硅层
124	半导体结构	126	绝缘层
				126a	接触洞	126b	接触洞
A	圆圈
				200	基板	200a	薄膜晶体管区
200b	周边电路区	210	图案化闸极层
				220	第一介电层	222	第二介电层
230	半导体层	232	第一半导体层
				234	第二半导体层	236	图案化半导体层
240	源极	242	汲极
				250	薄膜晶体管	260	绝缘层
260a	第一接触洞	260b	第二接触洞
				270	透明导电层	270a	画素电极
270b	连接电极	280	薄膜晶体管数组基板
				A-A’	剖线	B-B’	剖线

具体实施方式

在说明书及后续的申请专利范围当中使用了某些词汇来指称特定的组件。所属领域中具有通常知识者应可理解，制造商可能会用不同的名词来称呼同样的组件。本说明书及后续的申请专利范围并不以名称的差异来作为区别组件的方式，而是以组件在功能上的差异来作为区别的基准。在通篇说明书及后续的请求项当中所提及的「包含」是为一开放式的用语，故应解释成「包含但不限定于」。此外，「电性连接」一词在此是包含任何直接及间接的电气连接手段。因此，若文中描述一第一装置电性连接于一第二装置，则代表该第一装置可直接连接于该第二装置，或透过其它装置或连接手段间接地连接至该第二装置。

请参阅图4(a)至图10(b)，图4(a)至图10(b)是为本发明所提供的一薄膜晶体管数组基板的制作方法的一较佳实施例的制程过程示意图。另外需注意的是，图4(a)至图10(b)所示的A-A’与B-B’剖线所绘示的剖面位置是分别同于图1所示的薄膜晶体管数组基板上的薄膜晶体管区与周边电路区。如图4(a)、4(b)所示，本较佳实施例首先提供一基板200，例如一透明基板，且基板200上定义有至少一薄膜晶体管区200a与一周边电路区200b。接下来，于基板200上形成一金属层（图未示），并藉由一第一图案化制程移除部分金属层，而于薄膜晶体管区200a内形成一延伸至周边电路区200b内的图案化闸极层210。熟习该技艺的人士应知，薄膜晶体管区200a内的图案化闸极层210是可作为一薄膜晶体管的闸极以及与其电性连接的扫描线；而周边电路区200b内的图案化闸极层210则可作为一与一扫描线驱动电路电性连接的扫描线端点。

请继续参阅图4(a)、4(b)。接下来连续性地进行一第一沉积制程、一第二沉积制程与一第三沉积制程，用以于基板200上全面性地依序形成一第一介电层220、一第二介电层222与一半导体层230。在本较佳实施例中，第一沉积制程、第二沉积制程与第三沉积制程是为同位(in-situ)进行，但不限于此。另外，本较佳实施例中的第一沉积制程与第二沉积制程皆是用以沉积介电材料如氮化硅，故第一介电层220与第二介电层222包含有相同的介电材料，且第一介电层220之厚度大于第二介电层222之厚度。举例来说，第一介电层的厚度例如可为3000～3500埃(angstrom)，而第二介电层222的厚度可为500～1000埃。然而熟习该项技艺的人士应知第一介电层220与第二介电层222所包含的介电材料及其厚度是可根据产品与制程的实际需求更改或调整，而不限于此。值得注意的是，第一沉积制程具有一高沉积速率；而第二沉积制程则具有一低沉积速率，故第二介电层222具有一质地较第一介电层220更为致密的介电材料，也因此第二介电层222的蚀刻率是低于第一介电层220的蚀刻率。第一介电层220是可作为各薄膜晶体管之闸极绝缘层；而质地较为致密的第二介电层222则是用以改善各薄膜晶体管的电性表现，例如可降低其漏电流。

第三沉积制程是用以形成一半导体层230，而半导体层230由下而上又可依序包含一第一半导体层232，例如一非晶硅层或一多晶硅层，以及一第二半导体层234，例如一掺杂非晶硅层或一掺杂多晶硅层。第一半导体层232是作为薄膜晶体管的通道层所用；而第二半导体层234则作为欧姆接触层，用以降低第一半导体层232与后续形成的金属材料之间的接触阻抗。

请参阅图4(a)、4(b)和图5(a)、5(b)。随后，进行一第二图案化制程图案化半导体层230。例如于半导体层230上形成一图案化光阻（图未示），随后利用一蚀刻步骤移除未被图案化光阻覆盖的半导体层230，以于薄膜晶体管区200a内对应于图案化闸极层210上方的第二介电层222上形成如图5(a)、5(b)所示的至少一包含第一半导体层232与第二半导体层234的图案化半导体层236。

请参阅图6(a)、6(b)。值得注意的是，在第二图案化制程中，蚀刻步骤是用以移除未被图案化光阻覆盖的半导体层230，而形成图案化半导体层236，且本较佳实施例更延长该蚀刻步骤的制程时间，以利用图案化半导体层236作为一蚀刻屏蔽，过度蚀刻(over-etching)未被图案化半导体层236覆盖的第二介电层222。因此在第二图案化制程结束后，第二介电层222仅存留于图案化半导体层236的下方；而未被图案化半导体层236覆盖的第二介电层222则皆蚀刻殆尽。

此外，在本发明所提供的另一较佳实施例中，是进行第二图案化制程的蚀刻步骤，以移除部分半导体层230而形成图案化半导体层236。而在该蚀刻步骤结束之后，即第二图案化制程结束之后，更利用另一蚀刻步骤，并利用图案化半导体层236为屏蔽，移除未被图案化半导体层236覆盖的第二介电层222。因此在该第二蚀刻步骤结束后，第二介电层222仅存留于图案化半导体层236的下方；而未被图案化半导体层236覆盖的第二介电层222则皆蚀刻殆尽。由于半导体层230与第二介电层222的材料特性极为不同，因此采用不同的蚀刻剂更可确保未被图案化半导体层236覆盖的第二介电层222可完全被移除，且不伤及图案化半导体层236的轮廓。

请参阅图7(a)、7(b)。接下来于基板200上形成一金属层（图未示），并藉由一第三图案化制程图案化金属层，而于薄膜晶体管区200a内的图案化半导体层236上形成一源极240与一汲极242，并完成薄膜晶体管250的制作。随后，再于基板200上全面性地形成一绝缘层260。 在本较佳实施例中，绝缘层260、第二介电层222与第一介电层220皆包含相同的材料，例如可以是氮化硅。

请参阅图8(a)、8(b)。待形成绝缘层260之后，是进行一第四图案化制程，以移除薄膜晶体管区200a内的部分绝缘层260，而于薄膜晶体管区200a内的绝缘层260中形成一第一接触洞260a；同时移除周边电路区200b内的部分绝缘层260与第一介电层220，而于周边电路区200b内的绝缘层260与第一介电层220中形成一第二接触洞260b。值得注意的是，由于未被图案化半导体层236覆盖的第二介电层222已于第二图案化制程中或于第二图案化制程后移除，换句话说，在周边电路区200b内的第一介电层220与绝缘层260之间已无具有较低蚀刻率的第二介电层222的存在，且绝缘层260与第一介电层220包含相同的材料且具有接近的蚀刻率，因此第四图案化制程中是可不受阻碍的依序移除绝缘层260与第一介电层220，而形成一上宽下窄且具有预定斜角轮廓的第二接触洞260b。如图8(a)、8(b)所示，第一接触洞260a是暴露出薄膜晶体管区内200a的汲极242；而第二接触洞260b则暴露出周边电路区200b内的图案化闸极层210。

请参阅图9(a)、9(b)。在形成第一接触洞260a与第二接触洞260b之后，是于基板200上形成一透明导电层270，例如一氧化铟锡(indium tin oxide，ITO)层或一氧化铟锌(indium zinc oxide，IZO)层。值得注意的是，由于第二接触洞260b具有上宽下窄的斜角轮廓，因此透明导电层270是可由绝缘层260与第一介电层220顺利地搭附至图案化闸极层210。

请参阅图10(a)、10(b)。最后，再藉由一第五图案化制程移除部分透明导电层270，而于薄膜晶体管区200a内形成一透过第一接触洞260a与汲极242电性连接的画素电极270a；同时于周边电路体区200b内形成一透过第二接触洞260b与图案化闸极层210电性连接的连接电极270b，完成薄膜晶体管数组基板280的制作。

综上所述，根据本发明所提供的薄膜晶体管数组基板的制作方法，是利用图案化半导体层作为一蚀刻屏蔽，于第二图案化制程中或于第二图案化制程后移除未被图案化半导体层覆盖的部分第二介电层。因此在薄膜晶体管区内的图案化半导体层下仍保有可改善薄膜晶体管电性表现的第二介电层；然而在后续蚀刻第二接触洞时，由于与第一介电层与绝缘层之间具有不同蚀刻率的第二介电层已不存在，故可改善第二接触洞的蚀刻结果与最终轮廓。因此透明导电层是可由绝缘层与第一介电层顺利地搭附至图案化闸极层，确保后续形成的连接电极电性连接至图案化闸极层，而作为一与一扫描线驱动电路电性连接的扫描线端点。

以上所述仅为本发明之较佳实施例，凡依本发明申请专利范围所做之均等变化与修饰，皆应属本发明之涵盖范围。

Claims (10)

1.一种薄膜晶体管数组基板的制作方法，其特征在于，包含有：

    提供一基板，该基板上定义有至少一薄膜晶体管区与一周边电路区；

于该薄膜晶体管区与该周边电路区内依序形成一图案化闸极层、一第一介电层、一第二介电层与一半导体层；

    移除部分该半导体层，而于该薄膜晶体管区内形成一图案化半导体层，并移除未被该图案化半导体层覆盖的部分该第二介电层；

    于该薄膜晶体管区内的该图案化半导体层上形成一源极与一汲极；

于该基板上形成一绝缘层；以及

    移除该薄膜晶体管区内的部分该绝缘层，而于该薄膜晶体管区内形成一第一接触洞，同时移除该周边电路区内的部分该绝缘层与部分该第一介电层，而于该周边电路区内形成一第二接触洞，且该第一接触洞与该第二接触洞分别暴露出该薄膜晶体管区内的该汲极与该周边电路区内的该图案化闸极层。

2. 根据权利要求1所述的薄膜晶体管数组基板的制作方法，其特征在于：更包含依序进行一第一沉积制程、一第二沉积制程与一第三沉积制程，分别用以形成该第一介电层、该第二介电层与该半导体层。

3. 根据权利要求2所述的薄膜晶体管数组基板的制作方法，其特征在于：其中该第一沉积制程具有一高沉积速率，该第二沉积制程具有一低沉积速率。

4. 根据权利要求3所述的薄膜晶体管数组基板的制作方法，其特征在于：其中该第一沉积制程、该第二沉积制程与该第三沉积制程为同位(in-situ)进行。

5. 根据权利要求1所述的薄膜晶体管数组基板的制作方法，其特征在于：其中该第一介电层是用以作为一闸极绝缘层。

6. 根据权利要求1所述的薄膜晶体管数组基板的制作方法，其特征在于：其中该第一介电层的厚度是大于该第二介电层的厚度。

7. 根据权利要求1所述的薄膜晶体管数组基板的制作方法，其特征在于：其中移除部分该半导体层与部分该第二介电层的步骤更包含：

进行一第一蚀刻步骤，移除部分该半导体层而于该薄膜晶体管区内形成该图案化半导体层；以及

继续该第一蚀刻步骤，利用该图案化半导体层为屏蔽过度蚀刻(over-etching)该第二介电层，以移除未被该图案化半导体层覆盖的该第二介电层。

8. 根据权利要求1所述的薄膜晶体管数组基板的制作方法，其特征在于：其中移除部分该半导体层与部分该第二介电层的步骤更包含：

    进行一第一蚀刻步骤，移除部分该半导体层而于该薄膜晶体管区内形成该图案化半导体层；以及

    进行一第二蚀刻步骤，利用该图案化半导体层为屏蔽，移除未被该图案化半导体层覆盖的该第二介电层。

9. 根据权利要求1所述的薄膜晶体管数组基板的制作方法，其特征在于：更包含以下步骤，进行于形成该第一接触洞与该第二接触洞之后：

    于该基板上形成一透明导电层；以及

    移除部分该透明导电层，而于该薄膜晶体管区内形成一透过该第一接触洞与该汲极电性连接的画素电极，同时于该周边电路区内形成一透过该第二接触洞与该图案化闸极层电性连接的连接电极。

10. 根据权利要求1所述的薄膜晶体管数组基板的制作方法，其特征在于：其中该第一介电层、该第二介电层与该绝缘层包含相同的材料。

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