KR100384552B1

KR100384552B1 - 에피택셜웨이퍼와그의제조방법

Info

Publication number: KR100384552B1
Application number: KR1019950041324A
Authority: KR
Inventors: 사까따아쓰또; 마스무라히사시; 구도히데오
Original assignee: 신에쯔 한도타이 가부시키가이샤
Priority date: 1994-11-14
Filing date: 1995-11-14
Publication date: 2003-08-19
Also published as: EP0711854A1; EP0711854B1; JPH08139033A; DE69510300D1; KR960017938A; US5705423A; JP3120825B2; DE69510300T2

Abstract

표면이 경면 가공된 실리콘 단결정의 웨이퍼 기판과, 상기 경면 가공된 기판상에 기상 성장법에 의해 형성된 실리콘 에피택셜층으로 이루어진 개량되고 고 생산성의 에피택셜 실리콘 웨이퍼 (EPW) 의 제조 방법을 제안한다.

종래 기술의 경우, 기판 표면의 경면 가공을 통상 1 차 가공, 2 차 가공 및 마무리 가공을 수반하는 다단계로 행하므로서 상당한 노력과 시간이 소요되었으나, 본 발명의 경우, 기판의 경면 가공된 표면 조도가 RMS 표시로 0.3 내지 1.2 nm 가 되는한, 다단계의 공정을 수반함이 없이, 1 차 경면 가공만을 행하므로써, 종래의 EPW 에 뒤지지 않는 우수한 품질의 EPW 를 얻을 수 있다.

Description

에피택셜 웨이퍼와 그의 제조방법{EPITAXIAL WAFER AND METHOD FOR THE PREPARATION THEREOF}

본 발명은 경면 연마를 행한 실리콘의 단결정 웨이퍼 (이하, "경면 연마된 웨이퍼" 라 칭함) 의 경면 연마된 표면상에 실리콘의 단결정층으로 이루어진 에피택셜층을 기상 성장시킨 에피택셜 웨이퍼 (이하, "EPW" 라 칭함) 와, 그의 개량된 제조방법에 관한 것이다.

디스크리트, 바이폴라 IC 및, MOS 장치등의 반도체 장치의 제조용 기판 소재로서, 실리콘 단결정을 주체로 하는 EPW 를 적용하는 추세가 매년 증가하고 있으며, 그의 소비량도 급격히 증가하고 있다.

그 대표적인 것의 하나로서, 바이폴라 IC 를 들면, 도전형이 p형인 저 저항급의 경면 연마된 웨이퍼상에, 수 ㎛ 두께의 n형 실리콘의 에피택셜을 기상 성장시킨 EPW 가 사용되고 있다.

그 기판으로 사용되는 경면 연마된 웨이퍼는, 그 직경에 따라 다르지만, 450 ∼ 800 ㎛ 정도의 두께의 것이 사용되며, 그 비저항은 표준적인 경면 연마된 웨이퍼의 경우에 있어서는 1 ∼ 30 Ω·cm 정도의 것과, 소위 저 저항품으로 분류되는 0.01 Ω·cm 정도의 것이 사용된다. 또한, 이들의 사용비율은, p형 및 n형을 조합시킨 저 저항품이 높은 비율을 차지하고 있다.

한편, 실리콘의 에피택셜층의 막두께는, 그 적용 분야에 따라 상당히 다양하지만, 비교적 얇은 것의 예로서, 바이폴라 IC 와 바이폴라 CMOS 용의 경우 1 ∼ 15 ㎛, 비교적 두꺼운 것으로 디스크리트용으로서 수십 ㎛ 의 것이 있으며, 근년의 경향으로서, 얇은 것으로는 1 ㎛ 이하의 서브미크론 범위의 것과, 두꺼운 것으로는 IGBT 용으로 100 ㎛ 를 초과하는 것도 제작되고 있다.

다음, EPW 의 기판으로 되는 경면 연마된 웨이퍼의 표준적인 제조방법을 설명하면, 소정의 도전형과 적당한 비저항을 갖도록 도펀트가 미리 첨가된 실리콘 용액으로부터, 초크랄스키 (Czochralski ; 이하 CZ 라 칭함) 법에 의해 인상(引上)된 실리콘 단결정봉을, 그 인상 방향의 축선을 회전축으로 하여 원통 연마하고, 이어서 그 축선 방향을 따라 원통 외주부에 웨이퍼의 방위를 나타내기 위한 쉐이빙 (shaving) 가공을 행하고, 다음에 봉의 축선의 수직방향으로 절단 (slicing) 하여 슬라이스 웨이퍼를 얻고, 그로부터 챔퍼링 (chamfering) 과, 양 평면상의 래핑 (lapping) 과, 화학적 에칭 등의 가공을 하여 화학적으로 에칭된 웨이퍼를 얻으며, 이 화학적으로 에칭된 웨이퍼를 경면 연마함으로써 제조한다.

또한, 이들 공정간에 있어서는, 세척 및 건조 등의 공정이 개재되고, 추가로 상술한 화학적으로 에칭된 웨이퍼를 경면 연마하기전에, 도너킬러 (donor-killer) 열처리와, 샌드 블라스팅과 같은, 소위 엑스트린식 게터링 (extrinsic gettering) 을 부여하는 처리가 개재되는 경우도 있다.

또, 종래 기술의 경면 연마는, 연마된 표면상에 유리(遊離)된 지립(砥粒)에 의한 기계적 작용과, 에칭 용액에 의한 에칭 작용을 조합시킴으로써 연마를 행하는 기계적·화학적 연마법이 채용되고 있다. 이러한 연마법은 통상, 2 또는 3 단계로 구성되어 있다. 즉, 이들 공정은 공정순에 따라, 1 차 연마, 2 차 연마 및, 마무리 연마라 칭해진다. 또한 연마 횟수를 반복할 때마다, 지립의 입도를 더욱 미세하게하거나, 경도가 더욱 낮은 연마포를 사용하는 등 연마 조건을 완화시키면서, 각 공정마다 경면 연마된 표면의 평탄도와 표면조도 등이 낮은 값이 되도록 조건을 설정한다.

따라서, EPW 의 기판으로 이용되는 경면 연마된 웨이퍼의 표면조도는, AFM (atomic force microscope) 에 의해 1 ㎛ × 1 ㎛ 폭의 측정 면적에 있어 RMS (root mean square) 치가 0.3 nm 미만의 것이 사용되고 있다.

상술한 EPW 에 있어서의 실리콘 에피택셜층은, 그의 결정성과 표면조도 및 순도에 대해서는 엄격한 규격이 요구되고 있는 관계상, 재료와 에피택셜 성장 장치 내부의 오염이 없도록 세심한 주의를 갖고 관리되어, 결과적으로 에피택셜층의 순도는 극히 높다. 따라서, 일단 형성된 에피택셜층의 표면은 재연마되는 일이 없이, 그대로 반도체 장치의 제조공정으로 이송된다.

따라서, EPW 의 기판으로 되는 경면 연마된 웨이퍼의 평탄도, 표면조도 및 이물질오염 등의 표면조건에 대해서는, 엄격한 관리를 행하는 것이 상식으로 되어 있으며, 수 단계의 정교한 경면 연마와 세척 처리 등이 행해진다.

또, EPW 의 기판으로서 사용되는 경면 연마된 웨이퍼는, 저 저항품의 구성 비율이 상술한 바와 같이 높아지고 있다.

한편, 이러한 저 저항 등급의 화학적으로 에칭된 웨이퍼는 정밀한 경면 연마를 행하는 과정이 있어서, 다음과 같은 문제점들이 있다는 것이 명백해졌다.

즉,

1. 표준 범위의 비저항을 갖는 화학적으로 에칭된 웨이퍼의 연마에 비해 연마 속도가 늦어, 소정의 연마 허용치를 취하기 위해서는, 대개 1.5 ∼ 2 배 정도의 시간을 요한다. 이 때문에 웨이퍼 연마의 생산성이 악화된다.

2. 연마시간이 길어짐으로써, 경면 연마된 웨이퍼의 평탄도가 저하된다.

3. 연마시간이 길어짐으로써, 원인 불명의 피트 (pits) 등의 공동부가 발생한다.

4. 웨이퍼의 외주부에 경사면 및, 원인 불명의 주기적인 요철이 발생한다.

따라서, 본 발명은, 저 저항 등급의 경면 연마된 웨이퍼의 제조시, 생산성의 저하와, 경면 연마된 표면의 품질의 저하를 방지함과 동시에, 표준 저항 등급의 경면 연마된 웨이퍼의 제조시에 있어서도 적용이 가능하며, 그렇게 함으로써 생산성과 제조비를 대폭 개선시키는 것이 가능한 EPW 와, 그의 제조 방법을 제공하는 것이다.

제 1 도는 본 발명의 실시예 1 과 비교예 1 내지 4 에 있어, 상이한 조건하에서의 경면 연마에 의해 제조된 웨이퍼의 표면조도를 나타내는 도.

제 2 도는 본 발명의 실시예 2 와 비교예 5 내지 8 에 있어, 상이한 조건하에서의 경면 연마에 의해 제조된 웨이퍼의 표면조도를 나타내는 도.

제 3 도는 본 발명의 실시예 1 과 비교예 1 내지 4 및, 본 발명의 실시예 2 와 비교예 5 내지 8 에 대한 설명도.

제 4 도는 본 발명의 에피택셜 웨이퍼를 평가하기 위해 채용한 CMOS 시뮬레이션 열처리의 온도 프로필을 나타내는 도.

제 5 도는 본 발명의 에피택셜 웨이퍼를 평가하기 위한 목적으로, 스텝 전류 TDDB 법에 의해 게이트 산화막의 전기적 내전압 시험을 행하기 위한, MOS 커패시터의 구조를 나타내는 개략 단면도.

** 도면의 주요부분에 대한 부호의 설명 **

1 : 실리콘 단결정 웨이퍼 2 : 실리콘 에피택셜층

3 : 산화 게이트층 4 : 게이트 전극

즉, 본 발명에 의한 EPW 는, (a) 실리콘 단결정의 웨이퍼와, (b) 실리콘 단결정의 웨이퍼의 평면중의 적어도 일면상에 기상 성장시킨 실리콘 에피택셜층으로 이루어진 단일체로서, 실리콘 에피택셜층이 형성되는 실리콘 단결정 웨이퍼가 RMS 표시로 0.3 nm ∼ 1.2 nm 범위의 표면조도를 갖는다.

또한 상술한 본 발명의 에피택셜 웨이퍼의 제조공정은,

(i) 실리콘 단결정 웨이퍼의 일평면상에 RMS 표시로 0.3 nm 내지 1.2 nm 의 표면조도를 갖도록 1 차 경면 연마처리를 행하는 단계 및

(ii) 실리콘 단결정 웨이퍼의 경면 연마된 표면상에 기상 성장법에 의해 실리콘의 에피택셜층을 형성하는 단계로 이루어진다.

본 발명에 따르는 EPW 는, 그의 기판으로 되는 웨이퍼에 대하여, 종래에 수 단계로 행해진 기계적·화학적 연마법에 의한 경면 연마를, 단일의 1 차 경면 연마만 행하고, 그 경면 연마된 웨이퍼 표면의 표면조도가, AFM 에 의한 1 ㎛ × 1 ㎛ 의 측정 면적에 대해 RMS 표시의 표면조도로, 1.2 nm 이하, 좀 더 바람직하게는 0.3 nm 이상 1.2 nm 이하로 하며, 그 1 차 경면 연마된 실리콘 웨이퍼의 표면상에 실리콘의 에피택셜층을 기상 성장시킨 것을 특징으로 한다.

또한, 상술한 1 차 경면 연마를 행한 경면 연마된 웨이퍼의 비저항에 있어서는, 50 Ω·cm 이하의 모든 것에 적용이 가능하며, 더구나, 종래 기술의 경면 연마법에 있어 문제가 많은 비저항이 0.1 Ω·cm 이하의 저 저항품에 대해서는, 그 효과가 더욱 현저하게 된다.

또한, 본 발명에 따른 EPW 의 제조방법은, 실리콘의 단결정봉을, 단결정봉의 축선을 회전축으로 하여 원통 연삭후, 웨이퍼의 방위를 나타내기 위해 그 축선에 평행한 원통 외주변의 일부를 세이빙하고, 그의 축선의 수직면으로 절단하여 얻은 슬라이스 웨이퍼를 챔퍼링, 양 평면상의 래핑과, 화학적 에칭 등의 연마를 행하여 화학적으로 에칭된 웨이퍼를 얻은 후, 이 화학적으로 에칭된 웨이퍼에 1 차 경면 연마만을 행하여 얻은 경면 연마된 실리콘의 단결정 웨이퍼를 세척 건조후, 그 경면 연마된 표면상에, 실리콘의 에피택셜층을 기상 성장시킨 것을 특징으로 한다.

상술한 바와 같이, EPW 의 기판이 되는 종래의 경면 연마된 웨이퍼에 대해서는, 표면 상태에 대하여 엄격한 관리가 요구된다. 이것은 웨이퍼의 경면 연마된 표면상에 기상 성장시킨 에피택셜층의 결정성과 표면조도 및 순도 등에 관해, 그 표면 상태가 에피택셜층의 특성에 직접적인 영향을 미치는 것으로 보여지기 때문이다.

따라서, 본 발명자들은, 이 경면 연마된 웨이퍼의 표면조도가, 이로부터 제조된 EPW 의 표면조도에 미치는 영향과 이것에 의해 반도체 장치를 제작한 것을 상정하는 시뮬레이션 테스트를 행한 결과, 이렇게 형성된 EPW 의 표면조도와, 상정된 반도체 장치의 전기적 내전압 특성에 대해서는, 본 발명의 요건을 만족시키는 한, 경면 연마된 웨이퍼의 표면조도에 의한 영향의 정도는 비교적 작다는 결론을 얻어, 본 발명에 이르게 되었다.

그리고, 본 발명에 있어서의 표면조도는, 소위 "헤이즈" (haze) 라고도 칭해지는데, 이는 경면 연마된 웨이퍼 표면에 있어서의 미소한 표면조도에 상당하며, AFM 에 의해, 0.01 ∼ 0.1 ㎛ 의 주기와, 0.5 ∼ 5 nm 의 P - V (Peak to Valley) 치를 갖는 것으로 측정되고, 또한, 집광등밑에서의 육안검사에서도, 그의 광 산란에 의해 관찰될 수 있다.

또한, 이에 한정되는 것은 아니지만, 본 발명에 있어서는, 표면조도의 측정에, AFM을 사용하여, 1 ㎛ × 1 ㎛ 측정 면적에 대한 RMS 치를 채용하는 것이 편리하고 신뢰성이 있다.

종래 기술에 있어서는, EPW 에 사용되는 경면 연마된 웨이퍼의 RMS 치에 의한 표면조도는 0.3 nm 미만이었다. 이에 반해, 본 발명에 있어서의 EPW 의 기판으로 되는 경면 연마된 웨이퍼의 표면조도는 통상의 1 차 경면 연마만에 의해 0.3 nm 이상 1.2 nm 이하의 범위로 제어된다.

한편, 표면조도의 또 다른 구성인자로서, 소위 "리플" (ripple) 이 있으며, 이는 P - V 치가 헤이즈와 대개 같지만, 주기는 10 ~ 100 ㎛ 를 갖는 파상의 것임이 광 간섭 표면조도 테스터 (WYCO 사의 모델 TOPO - 3D) 에 의해 관측되었다. 그러나 본 발명자들의 연구결과에 의하면, 에피택셜층의 막 두께가 약 1 ㎛ 를 넘으면, 상술한 헤이즈가 에피택셜층 표면상에는 전사되지 않지만, 리플에 상당하는 파상의 표면조도는 에피택셜층 표면상에는 전사된다.

본 발명에 의해 얻어진 EPW 에 의한 반도체 장치의 상정된 제조방법에 대한 시뮬레이션 열처리 테스트의 결과에 의하면, EPW 의 에피택셜층의 막 두께가 약 1 ㎛ 이상이면, MOS 커패시터의 게이트 산화막의 전기적 내전압 특성은, 종래의 관리규격에 의해 제조된 경면 연마된 웨이퍼의 경우와, 실질적으로 차이가 없는 것도 확인되었다.

즉, 본 발명에 있어서는, EPW 의 기판으로 되는 경면 연마된 웨이퍼의 표면에 헤이즈 또는 리플의 수준을 P-V 치로 5 nm 이하의 수준, 또는 AFM 에 의한 RMS 치가 1.2 nm 이하로 관리된다면, 에피택셜층의 성장후의 EPW 는 헤이즈 및/또는 리플의 어떠한 영향도 받지 않는 것이 명확해 졌다.

종래기술에 있어서는 EPW 의 기판으로 작용하는 경면 연마된 실리콘의 단결정 웨이퍼가 1 차 연마로부터 시작하는 수 차례의 공정으로 경면 연마를 행함으로써, 0.3 nm 이하의 표면조도를 부여할 수 있는 것이 통상적이었지만, 본 발명자들은 종래의 경면 연마된 실리콘 웨이퍼로부터 제조된 것과 마찬가지로 반도체 장치의 기판 부재로서 우수한 품질을 갖는 EPW 를 종래와 같은, 추가의 연마 공정 없이, 단일의 1 차 경면 연마만을 행하므로서도 0.3 내지 1.2 nm 의 표면조도를 갖는 경면 연마된 실리콘 웨이퍼를 얻을 수 있다는 획기적 발견을 하였다.

또한, 종래와 같이 헤이즈를 제거하기 위한 추가적인 연마와 세척을 함에 있어서, 특히 지금까지 경면 연마가 곤란시 되어진 저 저항 등급의 실리콘 웨이퍼의 경우에 있어서도, 1 차 경면 연마만을 행하는 본 발명의 요건에 의해, 실시가 가능한 것이 확인되었다.

이하, 본 발명의 실시예와 비교예를 참조로, 본 발명의 EPW 의 테스팅 샘플의 제조 방법과 전기적 특성 등의 측정방법에 대하여 설명한다.

1. 경면 연마된 웨이퍼 샘플의 제조

샘플 번호 A, B, C, D 및 E 로 지칭되는 5 개의 경면 연마된 웨이퍼 샘플을, 다음과 같은 상이한 연마과정을 행하여 제조했다.

ㆍ 샘플 A 는 본 발명에 따라, 2 차 연마 및 마무리 연마를 수반하지 않고 1 차 경면 연마만을 함으로써 제조했다. 1 차 경면 연마의 상세조건은 다음과 같다.

연마포

형식 : 벨로 (velour) 타입

경도 : 70 내지 80

압축율 : 3 ∼ 10 %

압축 탄성율 : 75 ∼ 80 %

연마제

베이스 (base) : 아민

지립 : 콜로이드 실리카 (colloidal silica)

평균 입경 : 20 ∼ 40 nm

연마 조건

하중 : 200 ∼ 400 g/㎠

시간 : 약 10 분

슬러리 온도 : 20 ∼ 25℃

ㆍ 샘플 B 는 샘플 A 와 동일 조건하의 1 차 연마후, 2 차 연마를 하였다. 2 차 연마의 상세조건은 다음과 같다.

연마포

형식 : 벨로 타입

경도 : 60 ∼ 70

압축율 : 10 ∼ 25 %

압축 탄성율 : 80 ∼ 85 %

연마제

베이스 : 수산화나트륨 용액

지립 : 콜로이드 실리카

평균 입경 : 10 ∼ 20 nm

연마 조건

하중 : 100 ∼ 200 g/㎠

시간 : 약 10 분

슬러리 온도 : 20 ∼ 25℃

ㆍ 샘플 C 는 상기한 샘플 B 와 동일 조건하의 1 차 및 2 차 연마후, 마무리 연마를 하였다. 마무리 연마의 상세 조건은 다음과 같다.

연마포

형식 : 스에드 (suede) 타입

경도 : 60 ∼ 70

압축율 : 3 ∼ 7 %

압축 탄성율 : 50 ∼ 70 %

연마제

베이스 : 암모니아수

지립 : 콜로이드 실리카

평균 입경 : 20 ∼ 40 nm

연마 조건

하중 : 약 100 g/㎠

시간 : 약 10 분

슬러리 온도 : 20 ∼ 25℃

ㆍ 샘플 D 는 마무리 연마 시간을 약 10 분에서 약 20 분으로 연장한 것 외에는 샘플 C 와 동일 조건하에서 연마했다.

ㆍ 샘플 E 는 마무리 연마 시간을 약 10 분에서 약 30 분으로 연장한 것 외에는 샘플 C 와 동일 조건하에서 연마했다.

2. 실리콘 에피택셜층의 성장조건

이들 경면 연마된 웨이퍼의 각 샘플에 대하여, 종래의 세척 및 건조 처리를 행한 후, 배럴 (barrel) 형 반응 장치내에서, 다음 조건하에, 샘플 A ∼ E 의 경면 연마된 표면상에 일률적으로 4 ㎛ 두께의 실리콘 에피택셜층을 형성했다. 즉,

ㆍ 기상 성장 온도 : 1130 ℃

ㆍ 기상 성장 속도 : 0.5 ㎛/분

ㆍ 기상 성장 시간 : 8 분

또한, 상술한 에피택셜층의 두께는, EPW 의 표준규격으로서 비교적 작으며, 다음의 전기적 특성에 미치는 기상 성장 속도의 영향을 평가하기 위한 예비 연구에 따른 에피택셜층에 헤이즈를 용이하게 형성하기 위해, 비교적 늦은 기상 성장 속도 0.5 ㎛/분을 채용했다.

3. 표면조도의 측정

원자력 현미경에 의해, 웨이퍼의 중심부에 있어서의 RMS 치를 측정했다.

4. CMOS 시뮬레이션용 열처리의 조건

CMOS 반도체 장치의 제조를 상정하는 시뮬레이션용 열처리에 있어, 제 4 도에 나타낸 바의 가열 및 냉각 스케줄에 따른 열처리를 각 EPW 샘플에 행하여, 그 영향을 검토했다.

램프 업 (ramp - up) 속도 : 6 ℃/분

램프 다운 (ramp - down) 속도 : 3 ℃/분

출입 속도 : 10 cm/분

단계 (a) : 1000 ℃ 에서 2 시간

단계 (b) : 900 ℃ 에서 1 시간

단계 (c) : 1150 ℃ 에서 6 시간

단계 (d) : 800 ℃ 에서 1 시간

단계 (e) : 1000 ℃ 에서 6 시간

주위 기체 : 산소 또는 질소 (도면에 표시됨)

5. 전기적 내전압 특성의 측정 방법

게이트 산화막의 전기적 내전압 특성은, 산화막의 신뢰성 평가를 위해 행한 것이며, 그의 측정은 스텝전류 TDDB (Time Dependent Dielectric Breakdown) 법에 의했다. 그 원리는, MOS 커패시터에 대하여, 특정의 단위 시간내에 증가하는 스텝상의 전류를 인가하면서, MOS 커패시터가 파괴된 때의 총 전하량을 측정한 것으로서, 전류밀도 J (A/㎠) 에 시간(t) 를 곱한 J × t (C/㎠) 값으로 평가되었다.

제 5 도는 기판으로서 실리콘의 단결정 웨이퍼 (1) 와, 기판 (1) 의 경면 연마된 표면상에 형성된 실리콘의 에피택셜층 (2) 과, 실리콘 다이옥사이드의 산화 게이트층 (3) 및, 1 mm × 1 mm 의 다결정 실리콘층의 게이트 전극 (4) 으로 이루어진 MOS 커패시터의 구조에 있어서, 게이트 산화막의 전기적 내전압 특성을 측정하기 위한 방법을 개략적으로 나타낸 것으로서, 금속제의 진공 척 (도시안됨) 으로 고정된 경면 연마된 웨이퍼 (1) 측과 게이트 전극 (4) 간에 스텝상의 증가하는 전압을 인가한 상태에서, 스텝상의 전류가 흐르도록 하여, 150 mm 직경의 EPW 에 대하여 100 개 지점을 측정했다.

실시예 1 및 비교예 1∼4

(a) 경면 연마된 웨이퍼의 제조

EPW 의 기판으로 되는 경면 연마된 웨이퍼의 각종 샘플의 제조용으로서, CZ 법에 의해 성장된 실리콘 단결정봉으로부터, 도전형이 p형, 인상 축 방위가 ＜100＞, 직경이 150 mm, 비저항이 0.008 ~ 0.02 Ω·cm 의 범위에 있는 화학적으로 에칭된 웨이퍼 40매를 제조했다.

8매 단위의 화학적으로 에칭된 웨이퍼에 대하여, 상술한 조건에 따라, 샘플 A (실시예 1) 과 샘플 B∼E (각각, 비교예 1∼4)에 상당하는 경면 연마된 웨이퍼를 각 8매씩 제조했다. 또한, 1차 연마제는 AJ-1325 (Nissan Chemical Co. 제품), 연마포는 Suba-500 (Rodale Nitta Co. 제품) 을 사용했다.

얻어진 각 8매 단위의 경면 연마된 웨이퍼 샘플 A ~ E 중 각 2 매를 발췌하여, AFM 으로 폭 1 ㎛ × 1 ㎛ 에 대해 표면조도를 측정하여 각 2 매의 평균치를 구했다. 그 측정 결과는 제 1 도에 실선상에 ● 로 나타냈다.

(b) EPW 의 제조

다음에, 나머지 각 6 매 단위의 경면 연마된 웨이퍼에, 상술한 소정의 방법에 의해 두께 4 ㎛ 의 실리콘 에피택셜층을 기상 성장시켜 EPW 를 제조한 후, 각각 2 매를 발췌하여, (a) 와 동일한 방법으로 그 표면의 조도를 측정하여, 각 2 매의 평균치를 구했다. 그 측정 결과는 제 1 도에 파선상에 ○ 로 나타냈다.

(c) CMOS 시뮬레이션 열처리

상술한 (b) 의 각 6 매의 EPW 중 각 3 매에 대하여, CMOS 시뮬레이션 열처리를 행한 후, 각각 2 매를 발췌하여, 그 표면의 표면조도를 측정하여, 각 2 매의 평균치를 구했다. 그 측정 결과는 제 1 도에 쇄선상에 × 표로 나타냈다.

(d) 산화막의 내전압의 측정

상술한 (b) 에서 제조된 샘플 A∼E에 상당하는 5 매의 EPW 와, 상술한 (c) 에서 제조된 샘플 A∼E 에 상당하는 CMOS 시뮬레이션 열처리한 5 매의 EPW 대하여, 소정의 방법에 의한 산화막의 내전압시험을 행했다. 그 측정결과는 제 3 도에 100 개 측정점의 평균치를 나타내는 수직선상에 ○ 표를 중심으로 하는 수직선의 측정치의 폭으로 표시했다. 좌측 5 개의 수직선은 시뮬레이션 열처리전의 EPW, 우측 5 개의 수직선은 열처리후의 EPW 에 대한 것이다.

(e) 결과의 고찰

샘플 A ∼ E 에 대한 경면 연마 조건에 있어서, 샘플 A 는 1 차 연마만을 행한 본 발명에 상당하는 연마조건을 나타내는 반면, 샘플 B 는 1 차 및 2 차 연마를 수반하는 2 단계의 연마가 행해지므로, 본 발명의 조건에 준하는 것이라는 것을 지적코자 한다.

그러나, 샘플 C 는 상기한 바와 같이, 1 차 연마, 2 차 연마 및, 마무리 연마를 수반하는 3 단계의 연마를 행함으로써, 종래의 표준적인 경면 연마 방법이며, 나머지 샘플 D, E 도 3 단계의 연마를 행하고 있으므로, 본 발명에 있어서 비교예에 상당한다.

그리고, 제 1 도에 있어서, 1 차 연마만이 행해지는 실시예 1 (샘플 A) 에 있어서의 초기 단계의 경면 연마된 웨이퍼의 표면조도는, 약 0.8 nm 이지만, 이 표면조도는 4 ㎛ 의 실리콘 에피택셜층을 형성한 EPW 의 단계에서, 비교예로 되는 다른 연마조건의 샘플의 경우와 같은 수준의 약 0.2 nm 로 되어 있으며, 이러한 경향은, CMOS 시뮬레이션 열처리를 행한 후에도 변화되지 않는다.

다음에, 제 3 도에 예시된 각 샘플의 전기적 내전압 특성에 대하여 고찰하면, EPW 의 단계뿐만 아니라, CMOS 시뮬레이션 열처리한 후의 단계에 있어서도, 본 발명에 따른 실시예 1 (샘플 A) 의 내전압 특성은 비교예로서 주어진 샘플 B ~ E 과 비교하여 열세에 있지 않으며, 따라서 본 발명에 의한 EPW 가 반도체 장치의 제조 요건을 충족시키는 것이 실증되었다.

실시예 2 및 비교예 5 ~ 8

(a) 실험의 조건 및 결과의 개요

EPW 의 기판으로 사용되는 실리콘 단결정의 웨이퍼가 비저항이 0.008 ~ 0.02 Ω·cm 대신에 8 ~ 15 Ω·cm 의 범위에 있는 이외에는 실시예 1 및 비교예 1 ~ 4 의 경우와 본질적으로 동일한 시험 조건을 가지며, 샘플 F, G, H, I 및 J 를 가지며, 이들의 경면 연마 조건은 각각 샘플 A, B, C, D 및 E 와 동일하다.

제 1 도와 유사한 제 2 도는, 샘플 F ∼ J 에 해당하는 표면조도 측정 결과를 나타낸 것으로서, 실선상의 ● 표는 경면 연마된 웨이퍼에 대한 표면조도이며, 파선상의 ○ 표는 각각의 경면 연마된 웨이퍼를 기판으로서 사용한 경우의 EPW 의 표면조도, 쇄선상의 × 표는 이 EPW 를 열처리한 후에 측정한 표면조도를 나타낸다.

또한, 제 3 도는 샘플 F ∼ J 에 상당하는 5 매의 EPW 에 대한 CMOS 시뮬레이션 열처리전 (좌측) 과 열처리후 (우측) 에 있어서, 산화막의 내전압시험을 행한 결과를 나타낸 것이므로, 그의 측정 결과는 표로 나타낸 평균치를 갖는 측정치의 폭을 각각의 수직선으로 나타내고 있다.

(b) 결과의 고찰

상술한 결과는 실시예 1 과 비교예 1 ∼ 4 의 경우가 대개 같은 경향을 나타내고 있다.

단, 제 1 도와 제 2 도를 비교하면, 저 저항 등급의 경면 연마된 웨이퍼를 사용하는 실시예 1 (샘플 A) 의 경우가, 표준 저항 등급의 경면 연마된 웨이퍼를 사용하는 실시예 2 (샘플 F) 의 경우와 비교하여, 동일 조건에서의 1 차 경면 연마를 행한 것에도 불구하고, 표면조도치가 크고 불안정한 것으로 관찰되었다.

종래, EPW 의 기판으로 되는 경면 연마된 웨이퍼에 대해서는, 그의 표면 상태에 대해 엄격한 관리가 요구되었다. 이것은 경면 연마된 웨이퍼 표면상에 기상 성장되는 에피택셜 성장층의 결정성과 표면조도 및 순도 등과 관련하여, 그 표면 상태가 에피틱셜층의 특성에 직접적인 영향을 미치는 것으로 보여지기 때문이다.

그러나, 본 발명에 의하면, 형성된 EPW 의 표면조도의 문제와, 상정되는 반도체 장치의 전기적 내전압 특성에 대해서는, 본 발명에 있어서의 경면 연마된 웨이퍼의 표면조도에 관한 요건을 충족시키는 한, 종래 기술에 비해 영향의 정도는 적다는 결론에 이르렀다.

본 발명에 따라, 특히 저 저항 등급의 경면 연마된 웨이퍼의 제조에서 문제로 되었던 연마 횟수의 증가, 연마 시간의 연장 및 세척의 반복등의 문제점이 일거에 해결되었다.

더구나, 본 발명에서 요구되는 경면 연마된 웨이퍼의 표면조도는, 그 웨이퍼의 비저항의 고저여하에 무관하게, 종래의 기계적·화학적 방법에서 행해진 수 단계의 경면 연마공정을 수행하지 않고, 1 차 연마만으로도 달성될 수 있다.

따라서, 경면 연마의 단순화에 의한 경면 연마된 웨이퍼, 또한 이것을 사용하여 제조되는 EPW 의 생산성 향상과 비용절감에 있어서 본 발명의 효과는 극히 크다.

Claims

(a) 실리콘 단결정 웨이퍼의 기판과,

(b) 상기 기판의 일 평면상에 기상성장법에 의해 형성된 실리콘의 에피택셜층으로 이루어지며,

상기 실리콘의 에피택셜층이 형성되어 있는 상기 기판의 상기 표면은, 상기 에피택셜층이 형성되기 전에 RMS 표시로 0.3 nm 내지 1.2 nm 범위의 표면조도를 갖는 것을 특징으로 하는 에피택셜 웨이퍼.
제 1 항에 있어서,

상기 기판의 일 평면상에 형성된 상기 실리콘 에피택셜층의 두께는 1 ㎛ 이상인 것을 특징으로 하는 에피택셜 웨이퍼.
(a) RMS 표시로 0.3 nm 내지 1.2 nm 범위의 표면조도를 갖도록 일 평면에 1차 경면 연마처리만이 실시된 실리콘 단결정 웨이퍼의 기판과,

(b) 상기 1차 경면 연마처리만이 실시된 후의 상기 기판의 상기 표면상에 기상성장법에 의해 형성된 실리콘의 에피택셜층으로 이루어진 것을 특징으로 하는 에피택셜 웨이퍼.
실리콘 단결정 웨이퍼의 기판 및 상기 기판의 일 평면상에 형성된 실리콘의에피택셜층으로 이루어진 에피택셜 웨이퍼의 제조방법으로서,

(a) RMS 표시로 0.3 nm 내지 1.2 nm 범위의 표면조도를 갖도록 상기 기판의 상기 일 평면을 경면 연마하는 단계와,

(b) RMS 표시로 0.3 nm 내지 1.2 nm 범위의 표면조도를 갖는 상기 기판의 경면 연마처리된 표면상에 기상성장법에 의해 실리콘의 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.
실리콘 단결정 웨이퍼의 기판 및 상기 기판의 일 평면상에 형성된 실리콘의 에피택셜층으로 이루어진 에피택셜 웨이퍼의 제조방법으로서,

(a) RMS 표시로 0.3 nm 내지 1.2 nm 범위의 표면조도를 갖도록 상기 기판의 상기 일 평면에 1차 경면 연마처리만을 실시하는 단계와,

(b) 상기 1차 경면 연마처리된 상기 기판의 표면상에 기상성장법에 의해 실리콘의 에피택셜층을 형성하는 단계를 포함하는 것을 특징으로 하는 에피택셜 웨이퍼의 제조방법.