KR100364081B1 - 반도체장치 제조방법 - Google Patents

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Abstract

매립배선 형성시에 발생하는 에로젼(errosion)을 방지함으로써 배선설계의 유연성이 개선된다. 실리콘기판상에 층간절열막이 형성되고, 이 층간절연막 내에 트렌치가 형성된다. 다음에, 트렌치의 측면 및 저면 그리고 층간절연막상의 전체 영역상에 배리어층이 증착되고, 이 배리어층상의 전체 영역위에 구리씨드층이 형성된다. 전극으로서 구리씨드층을 사용하여 분류(fountain)도금을 수행함으로써 트렌치위와 그의 주변영역에 트렌치를 매립하고 볼록형상을 갖는 구리도금층을 증착한다. 다음에, 이 구리도금층의 표면은 층간절연막이 노출될 때까지 CMP방법으로 연마되어 매립배선을 형성한다.

Description

반도체장치 제조방법{METHOD OF MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체장치의 제조방법에 관한 것이고, 특히 매립배선형성영역의 절연막표면의 평탄성이 확보되는 반도체장치의 제조방법에 관한 것이다.
최근, 반도체집적회로가 미세화되고 고집적화됨에 따라, 배선의 다층화가 진행되어 왔다. 이러한 상황하에서, 반도체기판상에 형성된 기판층간절연막위에 하층배선을 형성하여, 하층배선을 덮는 층간절연막을 증착하는 경우에, 그라운드층간 절연막과 하층배선과의 단차로 인해 그 하층배선상에 형성되는 하층배선을 덮는 층간절연막의 표면이 평탄하지 않게 된다. 이와 같이, 그 하층배선상에 형성되는 하층배선을 덮는 층간절연막의 불균일성으로 인해, 그 층간절연막위에 상층배선을 추가로 형성하는 경우, 상층배선을 양호하게 형성할 수 없다. 따라서, 층간절연막의 표면의 평탄성의 확보는 중요하다. 이 때문에, 층간절연막에 매립배선을 형성하여 층간절연막의 표면을 평탄화하였다.
이하, 도 9 및 도 10을 참조하여 종래의 매립배선의 형성방법을 설명한다.
우선, 도 9에서 도시한 바와 같이, 실리콘기판(11)위에 실리콘산화막으로 이루어지는 층간절연막(12)을 형성하고, 전면에 포토레지스트(13)를 도포하여, 포토리소그래피 공정을 사용하여 형성하고자 하는 배선의 형상에 대응하는 레지스트패턴을 형성하고, 이 패턴을 마스크로 하여 층간절연막(12)에, 깊이 약 0.5㎛, 폭 0.3∼10㎛, 간격 약 0.5㎛의 트렌치(14-1, 14-2, 14-3, ..., 14-n)를 형성한다.
그 다음, 도 9b에 도시한 바와 같이, 포토레지스트(13)을 제거하여, 탄탈(Ta)로 이루어진 배리어층(15)을 트렌치(14-1 ~ 14-n)내에서 측면과 저면 및 층간절연막(12)상의 전면에 증착하고, 더욱이 배리어층(15)상의 전면에 구리씨드층(16)을 형성한다. 배리어층(15)의 증착 및 구리씨드층(16)의 형성은 공지된 CVD법, 스퍼터링법등에 의해 행하여진다. 배리어층(15)은 구리가 실리콘산화막으로 확산하여 배선사이 또는 실리콘 기판중의 접합부를 따라 누설전류가 발생하는 것을 방지하도록 제공된다.
다음에, 도 9c에 도시한 바와같이, 구리씨드층(16)을 구리도금층(17)이 증착될 전극으로서 사용하는 분류도금법(噴流鍍金法)에 의해, 층간절연막(12)의 전체 영역에 트렌치(14-1 ~ 14-n)를 매립하고 동시에 표면이 평탄한 구리도금층(17)을 증착한다.
다음에, 도 1O에서 도시한 바와 같이, 화학적 기계적 연마(CMP: Chemical and Mechanical Polishing)법에 의해, 구리도금층(17)이 형성된 실리콘기판(11)의 전면을 층간절연막(12)이 노출될 때까지 연마하여, 트렌치(14-1 ~ 14-n)의 내부에만 구리도금층(17)을 남겨 매립배선(18)을 형성한다.
도 11을 참조하여, 도 9c에서 도시한 공정에서의 분류도금법에 관하여 설명한다. 도 11은 분류도금장치를 일예로 보여주는 개략구성도이다.
도면에서 도시한 바와같이, 분류도금장치(21)는 구리이온(Cu2+)이 용해되어있는 도금액(22)을 일시 저장하는 실제 원통형의 도금조(23)와, 도금조(23)내에 담긴 원통형의 분류컵(fountain cup;24), 분류컵(24)의 약간 윗쪽에 수평으로 배치된 절연재료로 이루어지는 원판형의 고정판(25), 분류컵(24)의 저면으로부터 그 중앙부 위쪽으로 개구된 도금액분출용분출관(26), 도금조(23)의 저면으로부터 도금조내로 개구된 도금액(22)의 배출관(27)을 구비한다. 더욱이, 도시되지 않은 도금조(23)의 외부에는 펌프와 도금액조가 구비되고, 그 펌프를 사용하여 도금액(22)이 도금액조로부터 분출관(26)을 통해서 분류컵(24)내로 도입되어, 도금조(23)로부터 도금액조에 반송된다. 또한, 고정판(25)의 하면(25a)에는 구리도금층(17)을 증착하고자하는 실리콘기판(11)이 고정되어 있다.
분류도금장치(21)를 사용하여, 실리콘기판(11)상에 구리도금층(17)을 형성하기 위하여 우선 고정판(25)의 하면(25a)에 실리콘기판(11)을 고정한 다음, 실리콘기판(11)이 고정된 고정판(25)을 도금액(22) 약간 위쪽의 소정위치에 수평으로 배치하고, 펌프(미도시됨)를 작동시켜 분출관(26)으로부터 도금액(22)을 분류시킨다.이 상태에서, 분류컵(24)측을 포지티브(+)으로 설정하고, 실리콘기판(11; 구리씨드층(16))측을 네가티브(-)으로 설정하여 소정의 전압을 가하여 전류가 흐르게 한 다음에, 도금액(22)의 용액수위를 올리고 도금액(22)을 화살표와 같이 실리콘기판(11)의 표면에 분출시켜서 구리씨드층(16)위에 구리도금층(17)이 증착된다.
구리도금층(17)의 증착이 완료된 도금액(22)은 분류컵(24)의 상부로부터 그측면으로 넘친다. 소정시간이 경과한 후, 액체수위을 내려서, 도금액(22)의 분출을 정지하고 고정판(25)을 도금조(23)로부터 꺼내어 실리콘기판(1l)을 고정판(25)으로부터 분리한다. 이러한 방법으로 소정의 위치에 구리도금조(17)가 증착된 실리콘기판(11)을 얻을 수 있다.분류도금장치(21)는, 분류컵(24)을 포지티브 전극으로서 사용하는 예이지만, 포지티브전압이 인가되는 분류컵(24)속에 메쉬형상의 전극을 구비하여, 분류컵(24)을 전극으로서 사용하지 않는 장치도 있다.
상술에서 분류컵(24)측을 포지티브로 설정하고 실리콘기판(11)측을 네가티브로 설정하여, 소정의 전압을 가하여 전류를 흐르게 하면, 일본 특개소 57-71150호 공보 230 페이지, 좌하란 1 내지 7라인에 기재되어 있는 바와 같이, 분류도금법에서 전류밀도가 높은 부분에서 도금속도가 빠르므로 항상 일정 패턴의 전류를 도통 시키면 표면이 평탄한 구리도금층(17)은 얻어지지 않는다.
상기 문제점을 해결하기 위하여, 금속씨드층(16) 또는 구리도금층(17)의 노출표면에서의 전류밀도가 높은 부분에서 흡착하여, 구리가 이 부분에 부착되는 것을 억제하는 첨가제(이하, 억제제라 칭함)가 첨가된 도금액이 알려져 있다 (예컨대, CubathM : ENTHONE OMI 사의 제품명).
이러한 억제제를 함유한 도금액(22)을 사용하는 경우에는, 자동적으로 전류 밀도가 높은 부분에서 도금속도가 늦추어져, 항상 단일방향 극성을 가진 전류를 흘리면 표면이 실제로 평탄한 도금층을 얻게 된다. 따라서, 도 12a 및 도 12b에서 도시한 바와 같이, 단방향 극성의 네가티브 직류전류 또는 네가티브 직류펄스전류를 도통시켜 분류도금을 하여, 표면이 실제로 평탄한 구리도금층(17)을 얻게 된다.
또한, 억제제가 첨가되지 않은 도금액을 사용하는 경우도 있다 (예컨대, Microfab :EEJA사의 제품). 전류밀도가 높은 부분에서 도금속도가 빠르기 때문에, 항상 단방향 극성을 가진 전류의 흐름으로 인해 막두께가 균일하지 않은 문제점을 발생하고, 더욱이 도 14에서 도시한 바와같이, 트렌치(14-i)가 메워지기 이전에 전류밀도가 높은 개구 부근의 양측의 부분들에 증착물이 달라 붙어 트렌치내의 매립층에 보이드(20)가 발생하여 일렉트로마이그레이션의 수명을 단축한다.
그 문제점을 해결하기 위하여, 도 13에 도시한 바와 같이, 순방향과 역방향 교대로 극성이 변화하는 직류펄스전류를 도통시켜 분류도금하여 실제로 표면이 평탄한 구리도금층(17)을 얻는다.
그러나, 상술한 바와 같은 종래기술은, 실제로 표면이 평탄한 구리도금층(17)을 얻은 후, 그 표면을 연마하여 트렌치(14-1 ~ 14-n)의 내부에만 구리를 남겨두어 매립배선(18)을 형성하면, 도 10에 도시한 바와같이 에로젼(errorsion; 배선패턴의 고밀도영역의 표면부분의 구리가 더 연마되어 오목하게 들어가는 현상)이 발생하고, 또한 도 15에 도시한 바와같이, 폭이 넓은 트렌치(14-j)내에 구리도금층(17)을 매설하여 폭이 더 넓은 배선패턴의 매립배선(19)을 형성하여, 디싱(폭이 넓은 배선패턴의 표면부분의 구리가 더 연마되어 오목하게 들어가는 현상)이 발생하여, 배선패턴의 폭을 제한하여 배선설계의 유연성을 저하시키는 문제를 발생한다.
특히, CMP법에 의한 연마에서, 층간절연막(12)이 감소되는 것(약 500Å 이내)을 방지하면서 트렌치(14-1 ~ 14-n)내에만 구리를 남겨 매립배선(18)을 형성하기 위해서는, 층간절연막(12)에 비교하여 구리도금층(17)의 연마속도를 더 증가시킬 필요가 있다. 이 때문에, 연마제로 산성의 첨가물을 첨가하여 구리를 산화한 산화구리로서 실리콘산화막에 비교하여 구리가 더 빠르게 연마된다.
그러므로, 층간절연막(12)을 노출하였을 때, 구리의 면적비율이 더 높은 부분에서 구리가 더 많이 제거되어 에로젼 및 디싱이 발생하게 된다.본 발명은 상술한 종래기술의 문제점을 해결하였고, 절연막의 배선예정부를 따라 트렌치를 마련하고 상기 트렌치를 금속배선재료로 매립하며 상기 절연막상에 금속배선재료를 증착함으로써 매립배선을 형성할 때에 발생하는 에로젼(errosion)과 디싱(dishing)을 방지하여, 결과물의 표면에 평탄화 공정을 적용할 수 있고, 배선설계의 유연성을 증가시킬 수 있는 반도체장치의 제조방법을 제공하는 것을 목적으로 한다.
도 1a 내지 1c는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 설명하는 연속공정 단면도이다
도 2a 및 2b는 본 발명의 반도체장치의 제조방법의 연속공정을 설명하는 단면도이다.
도 3은 도 1의 실시예의 동작을 설명하며 분류도금시 전류의 파형을 도시하는 파형도이다.
도 4는 본 발명의 제2실시예에 따른 동작을 설명하며 분류도금시 전류의 파형을 도시하는 파형도이다.
도 5는 본 발명의 제3실시예에 따른 동작을 설명하며 분류도금시 전류의 파형을 도시하는 파형도이다.
도 6은 본 발명의 제4실시예에 따른 작용을 설명하며 분류도금시 전류의 파형을 도시하는 파형도이다.
도 7a 및 7b는 본 발명의 제7실시예에 따른 반도체장치의 제조방법에서 구리도금층의 증착방법을 설명하는 연속공정 단면도이다.
도 8a 및 8b는 본 발명의 제8실시예에 따른 반도체장치의 제조방법에 관한 구리도금층의 증착방법을 설명하는 연속공정 단면도이다.
도 9a 내지 도 9c는 반도체장치의 종래의 제조방법을 설명하는 연속공정 단면도이다.
도 10은 도 9의 반도체장치의 제조방법을 설명하는 공정단면도이다.
도 11은 분류도금장치의 일예의 구성을 설명하는 도면이다.
도 12a 및 12b는 반도체장치의 종래 제조방법의 동작을 설명하며, 분류도금시에 전류의 시간파형을 도시하는 파형도이다.
도 13은 반도체장치의 종래 제조방법의 작용을 설명하며, 분류도금시에 전류의 시간파형을 도시하는 파형도이다.
도 14는 반도체장치의 종래 제조방법에 관한 구리도금층의 증착에서 전류밀도가 높은 부분에서의 보이드의 발생을 도시한 도면이다.
도 15는 반도체장치의 종래 제조방법에 있어서 디싱의 발생을 설명하는 단면도이다.
※도면의 주요 부분에 대한 부호의 설명
11 : 실리콘기판 12 : 층간절연막
14-1, 14-2, 14-3, .. 14-n : 트렌치
16 : 구리씨드층(금속씨드층)
17 : 구리도금층(금속배선재료의 증착층)
21 : 분류도금장치 22 : 도금액
37, 37a, 37b : 구리도금층(금속배선재료의 증착층)
38 : 매립배선 43 : 포토레지스트(증착방지층)
47 : 구리도금층(금속배선재료의 증착층)
53 : 포토레지스트(마스크층)
상술한 목적을 달성하기 위해서, 본 발명의 제1실시예에 따른 반도체장치 제조방법은 기판상에 형성된 절연막의 배선예정부에 트렌치를 제공하는 단계와, 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계와, 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계와, 그리고, 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서, 상기 매립배선을 형성할 때, 상기 전기도금법의 전류를 제어함으로써, 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계와, 다음에, 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 추가로 포함한다.
또한, 본 발명의 제2실시예에 따른 반도체장치 제조방법은 상기 본 발명의 제1실시예에 따른 전기도금에서, 흐름의 방향이 교대로 시간변화하는 양방향 전류를 적어도 상기 트렌치가 매립될 때까지 도통시키고, 다음에, 흐름의 방향이 시간변화하지 않는 단방향 전류를 도통시켜 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상에서 볼록형상으로 돌출시키고, 다음에 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 것을 특징으로 한다.
또한, 본 발명의 제3실시예에 따른 반도체장치 제조방법은 상기 본 발명의 제1실시예에 따른 반도체장치 제조방법에서, 상기 전기도금법에 사용되는 도금액은, 상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 부착되는 것을 방지하는 억제제를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제4실시예에 따른 반도체장치 제조방법은 상기 본 발명의 제3실시예에 따른 반도체장치 제조방법에서, 흐름의 방향이 시간변화하지 않는 단방향 전류를 적어도 상기 트렌치가 매립될 때까지 도통시키고, 다음에, 흐름의 방향이 교대로 시간변화하는 양방향 전류를 도통시켜 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상에서 볼록형상으로 돌출시키며, 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 것을 특징으로 한다.
본 발명의 제5실시예에 따른 반도체장치 제조방법은 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계와; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계와; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되고 흐름의 방향이 시간변화하지 않는 단방향 전류를 도통시키는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계와; 다음에, 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서: 상기 매립배선을 형성할 때 상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 증착되는 것을 방지하는 억제제를 포함하는 제1도금액을 사용하여 적어도 상기 트렌치가 매립될 때까지 전공정전기도금을 수행하고, 다음에, 상기 억제제를 포함하지 않는 제2도금액을 사용하여 후공정전기도금을 수행함으로써 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계와; 그 다음에, 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 추가로 포함하는 것을 특징으로 한다.
본 발명의 제6실시예에 따른 반도체장치 제조방법은 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계와; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계와; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되고 흐름의 방향이 시간변화하는 양방향 전류를 도통시키는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계와; 다음에, 상기 절연막이 노출되어 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서: 상기 매립배선을 형성할 때 상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 부착되는 것을 방지하는 억제제를 포함하지 않는 제2도금액을 사용하여 적어도 상기 트렌치가 매립될 때까지 전공정전기도금을 먼저 수행하고 상기 억제제를 포함하는 제1도금액을 사용하여 후공정전기도금을 수행함으로써 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계와; 다음에, 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 추가로 포함하는 것을 특징으로 한다.
본 발명의 제7실시예에 따른 반도체장치 제조방법은 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계와; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계와; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 금속도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계와; 다음에, 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서: 상기 매립배선을 형성할 때, 먼저 상기 금속배선 재료가 상기 절연막상의 영역중에서 적어도 상기 트렌치를 제외하는 영역상에 증착되는 것을 방지하는 증착방지층을 형성하는 단계와; 상기 도금을 수행함으로써 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계와; 그 다음에 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제8실시예에 따른 반도체장치 제조방법은 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계와; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계와; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계와; 다음에, 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서: 상기 매립배선을 형성할 때, 먼저, 상기 절연막상에 상기 금속배선재료의 증착층을 형성하는 단계와; 상기 증착층상의 영역중에서 적어도 상기 트렌치상의 영역에 상기 금속배선재료의 증착층이 에칭되는 것을 방지하기 위한 마스크층을 형성하는 단계와; 다음에, 상기 에칭공정을 적용함으로써, 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계와; 그 다음에, 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제9실시예에 따른 반도체장치 제조방법은 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계와; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계와; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계와; 그 다음에, 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하는 단계를 구비하는 반도체장치의 제조방법에 있어서: 상기 매립배선을 형성할 때, 상기 절연막상에 상기 전기도금법에 의해 상기 금속배선재료의 상기 증착층을 형성하거나 또는 상기 절연막상에 상기 전기도금법과 상기 증착층을 얇은 증착층으로 에칭백하는 것에 의해 상기 금속배선재료의 증착층을 형성하는 단계와; 다음에, 상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 부착되는 것을 방지하는 억제제를 포함하는 제1도금액을 사용하고 흐름의 방향이 교대로 시간변화하는 양방향 전류를 도통시키는 전기도금에 의해 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계와; 다음에, 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제10실시예에 따른 반도체장치 제조방법은 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계와; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계와; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계와; 그 다음에, 상기 절연막이 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서: 상기 매립배선을 형성할 때, 먼저, 상기 절연막상에 상기 전기도금법에 의해 상기 금속배선재료의 증착층을 얇게 형성하는 단계와; 또는 상기 절연막상에 상기 전기도금법; 그리고 상기 증착층을 얇은 증착층으로 에칭백하는 것에 의해 상기 금속배선재료의 증착층을 형성하는 단계와; 다음에, 상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 부착되는 것을 방지하는 억제제를 포함하지 않는 제2도금액을 사용하고 흐름의 방향이 교대로 시간변화하지 않는 단방향 전류를 도통시키는 전기도금을 수행함으로써 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계와; 그 다음에, 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 제11실시예에 따른 반도체장치 제조방법은 상기 본 발명의 제1실시예 내지 제10실시예중의 어느 하나에 따른 반도체장치 제조방법의 전기도금방법에서, 상기 도금액을 분류상태에서 상기 기판상에 형성된 상기 금속씨드층으로 분사하는 분류도금법인 것을 특징으로 한다.
상술한 본 발명의 목적 그리고 여타의 목적과, 장점 및 특징은 첨부도면을 참조한 아래의 설명으로 부터 명백해 질 것이다.
이하, 본 발명의 실시예들을 도면들을 참조하여 상세히 설명한다. 도 1 및 도 2는 본 발명의 제1실시예에 따른 반도체장치의 제조방법을 각각 설명하는 연속공정 단면도이고, 도 3은 제 1실시예의 작용을 설명하며 분류도금시 전류의 시간 파형을 도시하는 파형도이다.
이 실시예의 반도체장치의 제조방법은 종래기술의 제조방법(도 9 및 10 참조)과 다음에 있어서 크게 다르다. 도 3에서 도시한 바와 같이, 구리도금층(37a,37b)의 증착시에 트렌치(14-1 ~ 14-n)내에 구리도금층들이 매립될 때까지 단일방향 극성의 직류전류(전류흐름의 방향이 시간변화하지 않는 한방향 전류)를 흐르게 하여 실제로 표면이 평탄한 구리도금층을 형성한다. 트렌치(14-1 ~ 14-n)내에 매립된 후에, 전후로 교대로 극성이 변화하는 직류펄스전류(전류흐름 방향이 교대로 시간변화하는 양방향전류)를 흘려 분류도금하여, 도 2에 도시한 바와같이, 구리도금층(37a)을 트렌치(14-1 ~ 14-n) 및 그 주변영역에 그 이외의 영역에 비교하여 더 볼록한 형상을 갖도록 증착하는 것이다. 또한, 종래기술의 각 구성요소와 동일한 구성요소에는 동일한 부호를 붙여 그 설명을 생략한다.
이 실시예의 반도체장치의 제조방법을 실시하기 위해서는, 우선, 도 1a에 도시한 바와같이, 실리콘기판(11)의 위에 층간절연막(12)을 형성하여, 그 위의 전면에 포토레지스트(13)를 차례로 도포하여 레지스트패턴을 형성한 다음에 층간절연막(12)의 배선예정부를 따라 트렌치(14-1 ~ 14-n)를 형성한다. 그런 다음, 도 1b에서 도시한 바와같이, 포토레지스트(13)를 제거하여, 배리어층(15)을 트렌치(14-1 ~ 14-n)내의 측면과 저면 및 층간절연막(12)상의 전역에 증착하여, 배리어층(15)상의 전역에 구리씨드층(16)을 형성한다. 상술한 제조방법은 상술한 종래의 반도체장치의 제조방법과 실제로 동일하다.
그런 다음, 구리씨드층(16)의 형성을 완료한 실리콘기판(11)을, 도 11에 도시한 분류도금장치(21)의 고정판(25)의 하면(25a)에 고정하여, 이 고정판(25)을 도금액(22)의 액체수위의 약간 위쪽 소정 위치에 수평으로 배치한다. 분류컵(24)을 한쪽 전극으로 사용하고 실리콘기판(11)(구리씨드층(16))을 다른쪽의 전극으로 사용하여, 이 전극사이에 소정의 전압을 인가하여 전류를 흘림으로써 분출관(26)으로부터 실리콘기판(11)의 표면에 도금액(22)을 분출하도록 펌프(미도시)를 작동시켜, 구리씨드층(16)위에 구리도금층(37a)을 증착시킨다.소정시간이 경과한 후, 액체수위를 내려서, 도금액(22)의 분출을 정지하고 고정판(25)을 도금조(23)로부터 꺼내어 실리콘기판(11)을 고정판(25)으로부터 떼어낸다.
이 실시예에서, 구리도금층의 증착은, 금속씨드층(16) 또는 구리도금층(17)의 노출표면에서의 전류밀도가 높은 부분을 따라 흡착하여, 구리가 이 부분에 부착하는 것을 억제하는 억제제를 함유한 도금액(제1 도금액)을 사용하는 분류도금법에 의해 이루어진다.
억제제를 함유되기 때문에, 자동적으로 전류밀도가 높은 부분에서의 도금속도가 늦어진다. 따라서, 단일방향 극성직류전류를 흐르게 하여 실제로 표면이 평탄한 구리도금층을 형성한다.
보다 상세하게는, 도 3 에 도시된 바와 같이, 트렌치(14-1 ∼ 14-n)가 매립될 때까지의 전공정에서, 단방향의 극성의 네가티브 직류전류를 도통시켜 분류도금을 수행한다. 이에 의해, 도 1c에 도시된 바와 같이, 층간절연막(12)의 트렌치(14-1 ∼ 14-n)가 매설됨과 동시에 표면이 실질적으로 평탄한 구리도금층(37a)이 증착된다.
이 실시예에서는, 실질적으로 평탄한 구리도금층을 증착하기 위해서, 단한방향 극성의 네가티브 직류전류를 흘리고 있지만, 억제제의 활동이 충분하지 않기 때문에, 트렌치내의 매립층에 보이드가 발생할 우려가 있는 경우에는, 보이드의 발생을 없애기 위해서, 전류를 일단 정지시키고, 다음에, 상기 네가티브 직류전류의 역방향의 펄스전류를 도통시킴으로써, 트렌치(홀)의 개구의 모퉁이가 제거되어 문제의 원인이 되는 개구에서의 핀치오프의 발생을 방지한다. 이 때, 개구에서의 구리증착율은 트렌치(홀)내의 저면보다 높아서, 역테이퍼단면(저면보다 개구에서 좁은)이 되지 않는 형상등의 증착형상을 구성할 필요가 있다.
다음에, 도금전류패턴을 변환하여 분류도금을 계속한다. 즉, 도 3에 도시된 바와 같이, 트렌치(14-1 ∼ 14-n)내가 매립된 다음의 후속 공정에서, 직류 펄스전류가 교대로, 즉 극성이 순방향, 역방향으로 변화도록 도통시켜 분류도금을 한다.
여기에서, 포지티브 펄스전류는, 전류밀도가 높은 부분에 흡수되는 첨가제분자를 제거하기 위한 역바이어스전류이기 때문에, 이 포지티브 펄스전류를 도통시키는 것에 의해 전류밀도가 높은 부분에 구리도금층이 많이 퇴적된다.
도 1c에 도시된 바와 같은 형상으로 구리도금층(37a)이 증착된 후에, 트렌치(14-1 ∼ 14-n)에서의 구리의 막두께는 층간절연막(12)상의 막두께에 비교하여 두꺼워서 상대적으로 저항이 감소되기 때문에 전류량이 증가한다. 따라서, 트렌치(14-1 ∼ 14-n)에서의 구리의 증착량이 증가한다.
이에 따라, 도 2a에 도시된 바와 같이, 트렌치(14-1 ∼ 14-n) 및 그 주변영역상의 구리도금층(37b)은 다른 영역보다 더욱 돌출되어 증착된다. 보다 상세하게는, 이후에 수행되는 CMP공정에 의한 평탄화공정시에, 층간 절연막에 비교하여 연마율이 높게 설정되는 구리가, 면적비율이 높은 부분에서 두껍게 형성된다.
다음에, 도 2b에 도시된 바와 같이, CMP법을 사용하여 층간절연막(12)이 노출될 때까지 구리도금층(37b)가 증착된 실리콘기판(11)의 표면을 연마하여, 트렌치(14-1 ∼ 14-n)내부에만 구리도금층(37)을 남겨 매립배선(38)을 형성한다. 에로전은 발생하지 않는다. 또, 이 실시예는 배선밀도가 높은 경우 이지만, 폭이 넓은 배선 패턴의 매립배선이 형성되는 경우에 적용되어도 동일한 결과를 얻을 수 있고, 여기에서 디싱은 발생하지 않는다.
따라서, 이 구성예에 따르면, 층간절연막의 배선예정부을 따라 트렌치가 제공되고, 구리도금층이 트렌치내에 매립되고 층간절연막상에 증착되고, 이 표면이 평탄화처리를 행하여 매립배선을 형성한다. 여기에서 에로젼과 디싱발생이 방지되어 배선설계의 자유도가 증가한다.
도 3에 도시된 순방향과 역방향으로 극성이 교대로 변화하는 펄스주기(t1,t2)는 약 10초내에서 설정된다.
이는 상기 주기가 약 10초를 초과할 경우에는, 전류밀도가 높은 부분에서 첨가제분자가 흡수되고 제거될 때, 구리도금층의 형상이 변화할 우려가 있기 때문이다. 네가티브 펄스전류의 피크치(I2)가 0.8 ~ 1.2 A/dm2으로 설정되고, 네가티브 직류전류치(I1)와 포지티브 펄스전류 피크치(I3)는 I2의 약 1/2로 설정된다.
본 실시예의 변형예로서, 도금이 중단되고 구리의 증착형상이 역테이퍼단면(하부에서보다 개구에서 좁은)이 되지 않도록 전류펄스를 변화시키는 것도 가능하다.
도 4는 본 발명의 제2실시예의 동작을 설명하기 위한 분류도금시의 전류의 시간파형을 나타내는 도면이다.
본 실시예의 반도체장치 제조방법은 트렌치(14-1 ~ 14-n)가 매립될 때까지 도통시키는 도금전류패턴이 서로 상이한 점에서 제1실시예( 도 1,2,3 참조)와 크게 다르다.
보다 상세하게는, 도 4에 도시된 바와 같이, 트렌치(14-1 ~ 14-n)가 매립될 때까지의 전공정에서, 단방향 극성 네가티브 직류펄스전류(전류의 흐름방향이 시간변화하지 않는) 단방향 전류를 도통시키는 것에 의해 분류도금을 수행한다. 이에 따라, 도 1c에 도시된 바와 같이, 층간절연막(12)상에 트렌치(14-1 ∼ 14-n)를 매립하고 평탄면을 갖는 구리도금층(37a)이 증착된다.
다음에, 도금전류패턴을 변경하여 분류도금을 계속한다.
보다 상세하게는, 도 4에 도시된 바와 같이, 트렌치(14-1 ~ 14-n)가 매립된 후의 후공정에서, 순방향과 역방향으로 극성이 교대로 변화하는 직류펄스전류를 도통시키는 것에 의해 분류도금을 수행한다. 이에 따라, 도 2a에 도시된 바와 같이, 다른 영역보다 트렌치(14-1 ~ 14-n)상과 그 주변영역에서 더욱 돌출된 형상을 갖는 구리도금층(37b)이 증착된다. 본 구성예에서도, 상술한 제1실시예와 실질적으로 동일한 효과를 얻을 수 있다.
도 4에서 설명된 네가티브 직류펄스전류의 주기(t3)는 약 10초 내에서 설정되고, 네가티브 직류펄스전류의 피크치(I4)는 네가티브 펄스전류의 피크치(I2)보다 약간 낮게 설정된다.
도 5는 본 발명의 제3실시예의 동작을 설명하기 위한 분류도금시의 전류의 시간파형을 나타내는 도면이다.
본 실시예의 반도체장치 제조방법은 상술한 억제제가 첨가되지 않은 도금액(제2도금액)을 사용하여 구리도금층을 증착하기 위한 분류도금을 수행하는 점에서 제1실시예(도 1,2,3 참조)와 크게 다르다. 이에 따라, 본 실시예의 도금전류패턴의 변화순서로 제1실시예와 상이하다.
본 실시예에서는 도금액(22)에 억제제가 포힘되어 있지 않기 때문에, 전류밀도가 높은 부분에서의 도금속도가 빠르다.
이미 설명하였지만, 이 경우에는 단방향 극성 직류전류가 막두께를 비균일하게 만들고 일렉트로마이그레이션의 수명을 저하시키는 문제점을 발생한다. 이를 방지하기 위해서, 순방향과 역방향으로 극성이 교대로 변화하는 직류펄스전류를 도통시켜 평탄면을 갖는 구리도금층을 증착한다. 포지티브펄스전류는 전류밀도가 높은 부분에 증착된 과도한 구리를 제거하기 위한 역바이어스 전류이다.
보다 상세하게는, 도 5에 도시된 바와 같이, 트렌치(14-1 ~ 14-n)가 매립될 때까지의 전공정에서, 순방향과 역방향으로 극성이 교대로 변화하는 직류펄스전류를 도통시켜 분류도금을 수행한다. 이에 따라, 도 1c에 도시된 바와 같이, 층간절연막(12)상에 트렌치(14-1 ~ 14-n)를 매립하고 실질적으로 평탄면을 갖는 구리도금층(37a)이 증착된다.
순방향과 역방향으로 극성이 교대로 변화하는 직류펄스전류의 패턴은 보이드의 발생을 방지하는 관점에서 적절하게 변경할 수 있다.
다음에, 도금전류패턴을 변경하여 분류도금을 계속한다. 보다 상세하게는, 도 5에 도시된 바와 같이, 트렌치(14-1 ~ 14-n)가 매립된 후의 후공정에서, 단방향 극성 네가티브 직류전류를 도통시키는 것에 의해 분류도금을 수행한다.
도금액(22)에 억제제가 포힘되어 있지 않기 때문에, 전류밀도가 높은 부분에서의 구리도금층이 더욱 돌출되어 증착된다. 따라서, 도 1c에 도시된 바와 같은 형상의 구리도금층(37a)이 증착된 후에는, 트렌치(14-1 ~ 14-n)내의 구리의 막두께는 층간절연막(12)의 상부에서보다 두꺼워지게 되어 상대적으로 저항이 감소하고, 그 결과 전류량이 증가하기 때문에, 트렌치(14-1 ~ 14-n)상부의 구리증착량이 증가된다.이에 따라, 도 2a에 도시된 바와 같이, 다른 영역보다 트렌치(14-1 ~ 14-n)위와 그 주변영역상에서 더욱 돌출된 형상을 갖는 구리도금층(37b)이 증착된다. 따라서, 본 구성예에서도, 상술한 제1실시예와 실질적으로 동일한 효과를 얻을 수 있다.
도 5에 도시된 순방향과 역방향으로 극성이 교대로 변화하는 직류펄스주기(t4,t5)는 약 10초내에서 설정된다. 이는 상기 주기가 약 10초를 초과할 경우에는, 전류밀도가 높은 부분에서 증착된 과도한 구리가 증착되거나 제거될 때, 구리도금층의 형상이 변화할 우려가 있기 때문이다.
도 6는 본 발명의 제4실시예의 동작을 설명하기 위한 분류도금시의 전류의 시간파형을 나타내는 도면이다.
본 실시예에 따른 반도체장치 제조방법은 도금전류가 다른 점에서 제3실시예와 다르다.
보다 상세하게는, 도 6에 도시된 바와 같이, 트렌치(14-1 ~ 14-n)가 매립될 때까지의 전공정에서, 순방향과 역방향으로 극성이 교대로 변화하는 직류펄스전류를 도통시켜 분류도금을 수행한다. 이에 따라, 도 1c에 도시된 바와 같이, 층간절연막(12)상에 트렌치(14-1 ~ 14-n)를 매립하고 실질적으로 평탄면을 갖는 구리도금층(37a)이 증착된다.
다음에, 도금전류패턴을 변화하여 분류도금을 계속한다. 보다 상세하게는, 도 6에 도시된 바와 같이, 트렌치(14-1 ~ 14-n)가 매립된 후의 후공정에서, 단방향 극성을 갖는 네가티브 직류전류를 도통시키는 것에 의해 분류도금을 수행한다.
이에 따라, 도 2a에 도시된 바와 같이, 구리도금층(37b)은 트렌치(14-1 ~ 14-n)위와 그 주변영역상에서 그 외 다른 영역보다 돌출된 형상을 갖는 층이 증가되도록 증착된다.따라서, 본 구성예에서도, 상술한 제1실시예와 실질적으로 동일한 효과를 얻을 수 있다.
제5실시예의 반도체장치 제조방법은, 제1실시예에서는 도금액의 종류를 일정하게하고 도금전류패턴을 변화시켜 구리도금층을 돌출시켜 증착하였지만 본 실시예에서는 도금전류패턴을 일정하게 하고 도금액의 종류를 변화시켜 구리도금층을 돌출시켜 증착하는 점에서 제1실시예( 도 1,2,3 참조)와 크게 다르다.
보다 상세하게는, 항상 단방향 극성 네가티브 직류전류 또는 네가티브 직류펄스전류를 도통시킨다(도 3 및 도 4에 도시된 트렌치들이 매립될 때까지의 전류패턴). 트렌치(14-1 ~ 14-n)가 매립될 때까지의 전공정에서, 억제제를 포함하는 도금액(22)을 사용하여 분류도금을 수행한다. 도금액(22)이 억제제를 포함하기 때문에, 전류밀도가 높은 부분에서의 도금속도가 자동적으로 느려지게 된다.
이에 따라, 도 1c에 도시된 바와 같이, 층간절연막(12)상에 트렌치(14-1 ~l4-n)를 매립하고 실질적으로 평탄면을 갖는 구리도금층(37a)이 증착된다.
다음에, 트렌치(14-1 ~ 14-n)가 매립된 후의 후공정에서, 도금액(22)이 엑제제를 포함하지 않는 용액으로 변화시켜 분류도금을 수행한다. 상술한 바와 같이, 도금전류패턴이 단방향 극성 네가티브 직류전류 또는 네가티브 직류펄스전류이기 때문에, 전류밀도가 높은 부분에서 구리도금층이 더욱 돌출되어 증착된다.
따라서, 도 1c에 도시된 바와 같은 구리도금층(37a)이 증착된 후에는, 트렌치(14-1 ~ 14-n)내의 구리의 막두께는 층간절연막(12)의 상부에서보다 두꺼워지게 되어 상대적으로 저항이 감소하므로 전류량이 증가한다. 따라서, 트렌치(14-1 ~ 14-n)상부의 구리증착량이 증가된다.이에 따라, 도 2a에 도시된 바와 같이, 다른 영역보다 트렌치(14-1 ~ 14-n)위와 그 주변영역상에서 더욱 돌출된 형상을 갖는 구리도금층(37b)이 증착된다.따라서, 본 구성예에서도, 상술한 제1실시예와 실질적으로 동일한 효과를 얻을 수 있다.
제6실시예에 따른 반도체장치의 제조방법은 제5실시예에서와 동일한 방식으로 도금전류패턴을 일정하게 하고 도금액의 종류를 변화시킴으로써 구리도금층을 증착하지만, 도금전류패턴이 상이하다.
보다 상세하게는, 순방향과 역방향으로 극성이 교대로 변화하는 직류펄스전류를 도통시킨다.(도 5 및 도 6에 도시된 트렌치들이 매립될 때까지의 전류패턴).
트렌치(14-1 ~ 14-n)가 매립될 때까지의 전공정에서, 억제제를 포함하지 않는 도금액(22)을 사용하여 분류도금을 수행한다. 이 경우에, 포지티브펄스전류는 전류밀도가 높은 부분에 증착된 과도한 구리를 제거하기 위한 역바이어스 전류이다. 이에 따라, 이에 따라, 도 1c에 도시된 바와 같이, 층간절연막(12)상에 트렌치(14-1 ~ 14-n)를 매립하고 실질적으로 평탄면을 갖는 구리도금층(37a)이 증착된다.
다음에, 트렌치(14-1 ~ 14-n)가 매립된 후의 후공정에서, 도금액(22)이 엑제제를 포함하는 용액으로 변화시켜 분류도금을 수행한다. 여기에서, 포지티브펄스전류는 전류밀도가 높은 부분에 증착된 과도한 구리를 제거하기 위한 역바이어스 전류이고, 포지티브 펄스전류를 도통시킴으로써 전류밀도가 높은 부분에서 구리도금층이 더 증착된다.
따라서, 도 1c에 도시된 바와 같은 형상을 갖는 구리도금층(37a)이 증착된 후에는, 트렌치(14-1 ~ 14-n)내의 구리의 막두께는 층간절연막(12)의 상부에서보다 두꺼워지게 되어 상대적으로 저항이 감소하므로 전류량이 증가한다. 따라서, 트렌치(14-1 ~ 14-n)상부의 구리증착량이 증가된다.이에 따라, 도 2a에 도시된 바와 같이, 구리도금층(37b)이 다른 영역보다 트렌치(14-1 ~ 14-n)위와 그 주변영역상에서 더욱 돌출된 형상을 갖도록 증착된다.따라서, 본 구성예에서도, 상술한 제1실시예와 실질적으로 동일한 효과를 얻을 수 있다.
도 7a 및 7b는 본 발명의 제 7실시예에 따른 반도체장치의 제조방법에서 구리도금층의 증착방법을 설명하는 연속공정 단면도이다.
본 발명에 따른 반도체장치의 제조방법이 제1실시예의 방법(도 1,2,3참조)과 크게 다른 점은 트렌치 및 그 주변영역이외의 층간절연막상에 구리도금층이 증착되지 않도록 하는 증착방지층을 형성하여, 트렌치 및 그 주변영역에만 구리도금을 증착하는 데 있다.
본 발명에 따른 반도체장치의 제조방법을 실시하기 위해서는, 실리콘기판(11)상에 층간절연막(12)을 형성하여, 그 전면에 포토레지스트(13)를 도포하여 레지스트 패턴을 형성한 다음, 층간절연막(12)에 트렌치(14-1 ~ 14-n)을 형성하고, 포토레지스트(13)를 제거하여 배리어층(15)을 증착하고 그 위 전면에 구리씨드층(16)을 형성한다. 상술한 제 1실시예의 제조방법과 실제로 동일하다.
도 7a에서 도시한 바와같이, 구리씨드층(16)이 형성된 실리콘기판(11)의 표면에 포토레지스트(43)를 도포하여, 포토리소그래피를 사용하여 포토레지스트를 노광현상하여 트렌치(14-1 ~ 14-n) 및 그 주변영역에서는 제거된 포토레지스트 패턴을 형성한다.
그런 다음, 도 11에 도시한 분류도금장치(21)를 사용하여, 구리씨드층(16)을 한쪽 전극으로서 사용하여 레지스트 패턴이 형성된 실리콘기판(11)상에 분류도금을 한다. 다음에, 포토레지스트(43)를 제거하여, 트렌치(14-1 ~ 14-n) 및 그 주변영역에서 볼록형상의 구리도금층(47)이 증착되는 구조를 형성한다(도 7b참조).
다음, 도 2b에 도시한 공정과 마찬가지로, CMP법을 사용하여 층간절연막이 노출될 때까지 구리도금층이 증착된 실리콘기판 표면을 연마하여, 트렌치내에서만 구리도금층을 남겨 매립배선을 형성한다.따라서, 본 구성에 의하면 제1실시예에서 상술한 것과 마찬가지로 동일한 효과를 얻을 수 있다.
도 8은 본 발명의 제8실시예에 따른 구리도금층의 증착을 설명하는 연속공정 단면도이다.본 실시예에 따른 반도체장치의 제조방법이 제1실시예의 방법(도1,2,3)과 크게 다른 점은 층간절연막상에 트렌치내를 매설하고 동시에 표면이 실제로 평탄한 구리도금층을 증착한 후, 트렌치 및 그 주변영역의 구리도금층을 덮는 마스크를 형성하여, 트렌치 및 그 주변영역이외에 증착된 구리도금층을 얇게 함으로써, 트렌치 및 그 주변영역에 볼록형상의 구리도금층이 증착되는 구조를 형성하는 점이다.
본 실시예에 따른 반도체장치의 제조방법을 실시하기 위해서는, 실리콘기판(11)상에 층간절연막(12)을 형성하여, 그 위의 전면에 포토레지스트(13)를 도포하여 레지스트 패턴을 형성한 다음에, 층간절연막(12)의 배선예정부를 따라 트렌치(14-1 ~ 14-n)를 형성한다.
그런 다음, 포토레지스트(13)를 제거하여, 배리어층(15)을 트렌치(14-1 ~ 14-n) 내의 측면과 저면 및 층간절연막(12)상의 전면에 증착하여, 배리어층(15)상의 전면에 구리씨드층(16)을 형성한다. 그런 다음, 구리씨드층(16)을 전극으로 사용하는 분류도금법에 의해, 트렌치(14-1 ~ 14-n)내를 매립함과 동시에 층간절연막(12)상의 넓은 범위에 걸쳐 표면이 실제로 평탄한 구리도금층(17)을 증착한다. 여기까지의 구성은 상술한 종래의 제조방법과 실제로 동일하다.
다음, 도 8a에 도시한 바와같이, 표면이 실제로 평탄한 구리도금층(17)이 증착된 실리콘기판(11)의 표면상에 포토레지스트(53)를 도포하고, 포토리소그래피를 사용하여 노광 현상하여, 트렌치(14-1 ~ 14-n) 및 그 주변영역 이외의 포토레지스트(53)를 제거하여, 트렌치(14-1 ~ 14-n)상에만 레지스트를 남아두어 레지스트 패턴을 형성한다.
다음, 레지스트 패턴을 마스크로 하여 구리도금층(17)의 노출부분을 에칭하여 얇게 한 다음에, 포토레지스트(53)를 제거하여 트렌치(14-1 ~ 14-n) 및 그 주변영역에 볼록형상의 구리도금층(17)이 증착된 구조를 형성한다 (도 8b 참조).
다음에, 도 2b에 도시하는 공정과 같이, CMP법을 사용하여 층간절연막이 노출될 때까지 구리도금층이 증착된 실리콘기판 표면을 연마하여, 트렌치내부에만 구리도금층을 남겨 매립배선을 형성한다.
따라서, 본 실시예의 구성에 의해, 제1실시예에서 상술한 바와같이 실제로 동일한 효과를 얻을 수 있다.
트렌치 및 그 주변영역이외에 증착되어 노출된 구리도금층을 얇게 하는 것은 상술한 에칭이외의 다른 방법에 의해 더 얇게 할 수 있다.
제9실시예에 따른 반도체장치의 제조방법이 제1실시예의 방법(도 1,2,3)과 크게 다른 점은 층간절연막상에 트렌치내를 매설하고 동시에 표면이 실제로 평탄한 구리도금층을 증착한 후, 구리도금층의 전면을 에칭백하여 막두께를 얇게 한 다음, 전류밀도가 높은 부분에서 도금속도가 빠르게 되는 조건으로 분류도금하고, 트렌치 및 그 주변영역에서 볼록형상의 구리도금층이 증착되는 구조를 형성하는 점이다.
이 예의 반도체장치의 제조방법을 실시하기 위해서, 실리콘기판상에 층간절연막을 형성한 다음 층간절연막에 트렌치를 형성한다. 그런 다음, 배리어층을 트렌치내의 측면과 저면 및 층간절연막상의 전면에 증착하여 그 위의 전면에 구리씨드층을 형성한다. 그런 다음, 구리씨드층을 전극으로 사용하는 분류도금법에 의해,트렌치내를 매립함과 동시에 층간절연막상에 실제로 표면이 평탄한 구리도금층을 증착한다. 여기까지의 구성은 상술한 종래의 제조방법과 실제로 동일하다.
그 이후에, 구리도금층의 전역을 에칭백하여 막두께를 얇게 한다. 억제제를 함유한 도금액을 사용하여 순방향과 역방향으로 교대로 극성이 변화하는 직류펄스전류(도 3 및 도 4에 도시한 트렌치가 매립된 후 전류패턴)를 도통시켜 분류도금을 하거나, 억제제를 함유하지 않은 도금액을 사용하여 단방향의 극성의 네가티브 직류전류 또는 네가티브 직류펄스전류(도 5 및 도 6에 도시한 트렌치가 매립된 후 전류패턴)를 흘려 분류도금을 한다.
도금패턴과 전류패턴의 결합시에, 실제로 표면이 평탄한 구리도금층이 증착된 후, 층간절연막상에 비교하여 구리의 막두께가 더 두꺼운 트렌치 및 그 주변영역에서 전류량이 증가하여, 그 부분이 볼록한 형상의 구리도금층이 형성된다. 그런 다음, 도 2b에서 도시한 공정과 마찬가지로, CMP법을 사용하여 층간절연막이 노출될 때까지 구리도금층이 증착된 실리콘기판의 표면을 연마하여, 트렌치내부에만 구리도금층을 남겨 매립배선을 형성한다.
따라서, 본 실시예의 구성에 의해 제1실시예에서 상술한 바와같이 실제로 동일한 효과를 얻을 수 있다.
제10실시예에 따른 반도체장치의 제조방법이 제9실시예의 방법과 크게 다른점은 제9실시예에서 층간절연막상에 트렌치내를 매설함과 동시에 표면이 실제로 평탄한 구리도금층을 증착한 후, 구리도금층의 전면을 에칭백하여 막두께를 얇게 하지만, 본 실시예에서는 층간절연막상에 트렌치를 매설함과 동시에 실제로 표면이 평탄한 구리도금층을 얇게 증착한다. 특히, 본 실시예에서 구리도금층을 층간절연막상에 얇게 증착하기 때문에, 구리도금층을 에칭백하여 구리도금층의 막두께를 얇게 처리하는 제9실시예의 공정은 불필요하게 된다. 이 외는 제9실시예와와 동일하므로 반복하여 설명하지 않는다. 본 실시예의 구성에 의해 상술한 바와같이 실제로 동일한 효과를 얻을 수 있다.
본 발명의 실시예들을 도면들을 참조하여 상세히 설명하였지만, 구체적인 구성은 이 실시예들에 한정되는 것이 아니라, 본 발명의 요지를 벗어나지 범위의 설계의 변경등이 있더라도 본 발명에 포함된다. 예컨대, 트렌치의 깊이, 폭, 간격등은 상술한 실시예들에 한정되지 않는다.
또한, 상술한 실시예들에 있어서, 실제로 평탄한 구리도금층을 증착시킬 때까지 도통하는 전류패턴이 일정할 필요는 없고, 보이드의 발생을 방지하기 위해서 전류패턴을 변경할 수 있다. 이 때, 전류패턴을 변경함으로써, 구리증착층의 형상(트렌치의 개구에서 그 저부보다도 넓다)이 순방향으로 테이퍼진 형상을 유지하는 것이 중요하다.
상술한 실시예에서, 구리도금층의 증착은 분류도금법에 의해 이루어지고, 그 방법이외에도 전기도금법, 예컨데 디핑도금법에 의해서 행해질 수 있다. 매립배선의 금속재료로서는, 상술한 구리이외에 도금할 수 있는 금속, 예컨데 금, 은, 알루미늄등을 사용할 수 있다.
상술한 실시예에서 트렌치 및 그 주변영역이외의 층간절연막상에 구리도금층이 증착되지 않도록 하는 증착방지층으로서 포토레지스트 패턴을 사용하고 있지만, 그 이외의 패턴을 사용할 수 있다. 더욱이, 층간절연막상에 표면이 실제로 평탄한 구리도금층을 증착한 후, 구리도금층의 전면을 에칭백하여 막두께를 얇게 하는 방법은, 상술한 에칭이외의 다른 방법에 의해서 행할 수도 있다. 더욱이, 트렌치에 구리도금층이 매립된 후에 층간절연막의 표면의 평탄화는 CMP법이외의 다른 방법에 의해서도 행해질 수 있다.
본 발명이 상기 실시예들에 한정되는 것이 아니라 본 발명의 범주 및 정신을 벗어나지 않는 범위내에서 변화 및 변형될 수 있음은 명백하다.
마지막으로, 이에 참조된 본 발명은 1998년 2월 20일에 출원한 일본특허출원 제 평성 10-038311호를 우선권주장한다.
상술한 바와 같이, 본 발명에 따른 반도체장치의 제조방법에 의하면, 절연막의 배선예정부를 따라 트렌치를 구비하고, 트렌치에 금속배선재료를 매설함과 동시에 절연막상에 증착하여 그 표면에 평탄화처리하여 매립배선을 형성한다. 그 결과, 에로젼이나 디싱의 발생을 억제할 수가 있기 때문에 배선설계의 자유도를 높일 수 있다.

Claims (13)

  1. 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계; 및 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서,
    상기 매립배선을 형성할 때, 상기 전기도금법에서 하나의 전극으로 이용되는 상기 금속씨드층에 흐르는 전류를 제어함으로써, 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계; 및
    상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 추가로 포함하는 반도체장치 제조방법.
  2. 제1항에 있어서, 상기 전기도금법에서, 흐름의 방향이 교대로 시간변화하는 양방향 전류를 적어도 상기 트렌치가 매립될 때까지 도통시키고, 그 후 흐름의 방향이 시간변화하지 않는 단방향 전류를 도통시켜 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상에서 볼록형상으로 돌출시키며, 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 것을 특징으로 하는 반도체장치 제조방법.
  3. 제1항에 있어서, 상기 전기도금법에 사용되는 도금액은, 상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 증착되는 것을 방지하는 억제제를 포함하는 것을 특징으로 하는 반도체장치 제조방법.
  4. 제3항에 있어서, 흐름의 방향이 시간변화하지 않는 단방향 전류를 적어도 상기 트렌치가 매립될 때까지 도통시키고, 그 후 흐름의 방향이 교대로 시간변화하는 양방향 전류를 도통시켜 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상에서 볼록형상으로 돌출시키며, 상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 것을 특징으로 하는 반도체장치 제조방법.
  5. 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되고 흐름의 방향이 시간변화하지 않는 단방향 전류를 도통시키는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계; 및 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서,
    상기 매립배선을 형성할 때, 상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 증착되는 것을 방지하는 억제제를 포함하는 제1도금액을 사용하여 적어도 상기 트렌치가 매립될 때까지 전공정전기도금을 수행하고 상기 억제제를 포함하지 않는 제2도금액을 사용하여 후공정전기도금을 수행함으로써 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계; 및
    상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 추가로 포함하는 반도체장치 제조방법.
  6. 기판상에 형성된 절연막의 배선예정부에 트렌치를 제공하는 단계; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되고 흐름의 방향이 시간변화하는 양방향 전류를 도통시키는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계; 및 상기 절연막이 노출되어 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서,
    상기 매립배선을 형성할 때, 상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 부착되는 것을 방지하는 억제제를 포함하지 않는 제2도금액을 사용하여 적어도 상기 트렌치가 매립될 때까지 전공정전기도금을 먼저 수행하고 상기 억제제를 포함하는 제1도금액을 사용하여 후공정전기도금을 수행함으로써 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계; 및
    상기 증착층을 상기 절연막이 노출될 때가지 연마제거하는 단계를 추가로 포함하는 반도체장치 제조방법.
  7. 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 금속도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계; 및 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서,
    상기 매립배선을 형성할 때, 먼저, 상기 절연막 중 적어도 상기 트렌치를 제외한 영역에, 상기 금속배선재료가 증착되는 것을 방지하는 증착방지층을 형성하는 단계;
    상기 도금을 수행함으로써 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계; 및
    상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 포함하는 반도체장치 제조방법.
  8. 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계; 및 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내에 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서,
    상기 매립배선을 형성할 때, 먼저, 상기 절연막상에 상기 금속배선재료의 증착층을 형성하는 단계와;
    상기 증착층상의 영역중에서 적어도 상기 트렌치상의 영역에 상기 금속배선재료의 증착층이 에칭되는 것을 방지하기 위한 마스크층을 형성하는 단계;
    상기 에칭공정을 적용함으로써, 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계; 및
    상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 포함하는 반도체장치 제조방법.
  9. 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계; 및 상기 절연막이 다시 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하는 단계를 구비하는 반도체장치의 제조방법에 있어서,
    상기 매립배선을 형성할 때, 상기 절연막상에 상기 전기도금법에 의해 상기 금속배선재료의 상기 증착층을 얇게 형성하는 단계;
    상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 부착되는 것을 방지하는 억제제를 포함하는 제1도금액을 사용하고 흐름의 방향이 교대로 시간변화하는 양방향 전류를 도통시키는 전기도금에 의해 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계; 및
    상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 포함하는 반도체장치 제조방법.
  10. 기판상에 형성된 절연막의 배선예정부에 트렌치를 마련하는 단계; 상기 트렌치를 포함하는 절연막상에 금속씨드층을 형성하는 단계; 상기 금속씨드층상에 상기 금속씨드층이 하나의 전극으로 이용되는 전기도금법으로 금속배선재료의 증착층을 형성하여 상기 트렌치를 매립시키는 단계; 및 상기 절연막이 노출될 때까지 상기 금속배선재료의 증착층을 연마제거하여 상기 트렌치내의 매립배선을 형성하는 단계를 구비하는 반도체장치의 제조방법에 있어서,
    상기 매립배선을 형성할 때, 먼저, 상기 절연막상에 상기 전기도금법에 의해 상기 금속배선재료의 증착층을 얇게 형성하는 단계;
    상기 금속배선재료가 상기 금속씨드층 또는 상기 증착층의 노출된 표면에서의 전류밀도가 높은 부분상에 부착되는 것을 방지하는 억제제를 포함하지 않는 제2 도금액을 사용하고 흐름의 방향이 교대로 시간변화하지 않는 단방향 전류를 도통시키는 전기도금을 수행함으로써 상기 금속배선재료의 증착층을 상기 트렌치 및 그 주변영역상으로 볼록형상으로 돌출시키는 단계; 및
    상기 증착층을 상기 절연막이 노출될 때까지 연마제거하는 단계를 포함하는 반도체장치 제조방법.
  11. 제1항 내지 제10항중 어느 한 항에 있어서, 상기 전기도금법은 도금액을 분류상태에서 상기 기판상에 형성된 상기 금속씨드층으로 분사하는 분류도금법인 것을 특징으로 하는 반도체장치 제조방법.
  12. 제9항 또는 제10항에 있어서, 상기 증착층을 얇게 형성하는 단계는 상기 절연막에 전기도금법에 의해 금속배선재료의 증착층을 증착시킨 후, 에칭백하여 얇은 증착층으로 형성하는 반도체장치 제조방법.
  13. 제12항에 있어서, 상기 전기도금법은 도금액을 분류상태에서 상기 기판상에 형성된 상기 금속씨드층으로 분사하는 분류도금법인 것을 특징으로 하는 반도체장치 제조방법.
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