KR100815319B1 - 고밀도 인쇄회로기판 및 그 제조 방법 - Google Patents

Abstract

본 발명은 고밀도 인쇄회로기판 및 그 제조방법에 관한 것으로서, 수지 기판에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트(mat)면의 요철부가 매립되도록 매립 동박층을 형성한 후 무전해/전해 동도금을 통해서 패턴 회로를 형성하는 것에 특징이 있다.

본 발명에 따르면, 동의 접착력이 양호하고, 흡습 후의 내열성, 내약품성, 장기 신뢰성이 뛰어나 휘어진 상태, 비뚤어짐이 작고, 고주파 특성이 뛰어난 초고밀도 인쇄회로기판을 제공할 수 있다.

인쇄회로기판, 표면조도, 동박, 매트, 요철

Description

고밀도 인쇄회로기판 및 그 제조 방법 {Printed circuit board with high density and manufacturing method thereof}

도 1a 내지 도 1h는 본 발명의 일 실시예에 따른 인쇄회로기판의 제조 공정 흐름을 개략적으로 나타낸 단면도이다.

도 2a 내지 도 2g는 본 발명의 다른 실시예에 따른 인쇄회로기판의 제조 공정 흐름을 개략적으로 나타낸 단면도이다.

도 3a 내지 도 3h는 본 발명의 비교예 1에 따른 인쇄회로기판의 제조 공정 흐름을 개략적으로 나타낸 단면도이다.

도 4a 내지 도 4h는 본 발명의 비교예 4에 따른 인쇄회로기판의 제조 공정 흐름을 개략적으로 나타낸 단면도이다.

※ 도면의 주요 부분에 대한 부호의 설명 ※

101, 201, 301, 401 : 수지 기판

102, 202, 302, 402 : 동박

103, 203, 303, 403 : 비아홀

104, 204, 304, 404 : 요철부

105, 305, 405 : 무전해 동도금층

106, 206, 306, 406 : 도금 레지스트

107, 207, 307, 407 : 전해 패턴 동도금층

본 발명은 고밀도 인쇄회로기판 및 그 제조방법에 관한 것이다. 좀 더 구체적으로는, 본 발명은 수지 기판에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트면의 요철부가 매립되도록 매립 동박층을 형성한 후 무전해/전해 동도금을 통해서 패턴 회로를 형성함으로써 동과 기판 수지와의 접착력이 양호하고, 고밀도의 미세 회로를 구현할 수 있는 고밀도 인쇄회로기판 및 그 제조방법에 관한 것이다.

최근 좀 더 소형화, 박형화, 경량화되는 전자기기에서 인쇄회로기판의 회로폭이나 회로간 거리는 더욱 더 좁혀지고 있으며, 종래의 라인/스페이스=50/50㎛으로부터 25/25㎛ 이하가 되고 있다. 이러한 미세 회로에서는 양면 동박적층판을 코어에 사용하여 라인/스페이스=25/25㎛ 이하의 미세 패턴을 형성하기 위해서 동박적층판의 양면의 동박을 에칭하여 제거한 후, 그 위에 무전해 동도금, 전해 동도금을 실시하여 미세 회로를 형성하는 방법(일본 특개평 10-13016호 참조)이 제안되고 있으나, 표면조도가 큰 동박에서는 이러한 방법에 따라 미세 회로를 형성하는 경우 양산수율이 저하되는 단점이 있다.

또한, 두께 3∼5㎛의 동박적층판을 사용하는 것이 일반적이지만, 이와 같은 동박적층판을 이용하여 라인/스페이스=25/25㎛ 이하의 미세 회로를 형성하는 경우 홀 가공 후에 동도금을 실시하면 동두께가 20㎛ 이상이 되고, 이후의 서브트렉티브 공법을 적용하는 경우 양산수율이 저하되고, 양산이 어려운 단점이 있다.

더욱이 빌드업용 수지 조성물로는 일반적으로 세미 애더티브용 수지 조성물이 사용되고 있으며(일본 특개평 06-260756호 및 특개평 06-275959호 참조), 또한 UV선택 열경화형 빌드업 수지 조성물을 사용하여 세미애더티브 공법으로 제조하는 방법(포토 비아법, 일본 특개평 07-304931호 참조)도 적용되고 있지만, 이러한 세미 애더티브용 수지 조성물은 동도금의 접착력을 향상시키기 위해서 조화하기 쉬운 수지, 첨가물을 많이 사용하고 있으며, 또한 UV선택 열경화형은 UV 경화가 가능한 수지와 각종 첨가제를 많이 배합하고 있기 때문에 흡습 후의 내열성, 내약품성 등의 특성, 장기 신뢰성 등에 문제가 있어 고밀도의 인쇄회로기판에 사용하는데 제한이 따른다. 또한, 강성율을 향상시키기 위한 무기 충전제의 첨가량에도 제한이 따라 휘어짐, 비뚤어짐 등에 대해서는 물성적 보강이 좀 더 요구된다. 나아가, 에폭시 수지를 사용하기 때문에 고주파로의 특성에 한도가 있어 고주파 용도에 사용하기에는 한계점이 있다.

이에 본 발명에서는 상기와 같은 문제점을 해결하기 위하여 광범위한 연구를 거듭한 결과, 패턴 회로의 무전해/전해 동도금층 기저부에, 수지 기판에 0.2∼7㎛ 의 표면조도(Rz)를 갖는 동박 매트면의 요철부가 매립되어 형성된 매립 동박층을 더욱 형성함으로써 고밀도의 미세 회로를 갖는 인쇄회로기판을 높은 신뢰성으로 제작할 수 있었고, 본 발명은 이에 기초하여 완성되었다.

따라서, 본 발명의 일 측면은 동박과 수지 기판과의 접착력이 양호하고, 흡습 후의 내열성 및 내약품성 특성이 우수한 고밀도 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 다른 측면은 내마이그레이션성 등의 장기 신뢰성이 뛰어나 휘어짐, 비뚤어짐 등이 작고, 고주파 용도에도 적용할 수 있는 고밀도 인쇄회로기판 및 그 제조방법을 제공하는 것이다.

본 발명의 바람직한 일 실시예에 따른 인쇄회로기판은:

수지 기판; 및

상기 수지 기판의 양면에 형성된 패턴 회로층;

을 포함하며,

상기 패턴 회로층이 수지 기판에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트(mat)면의 요철부가 매립되어 형성된 매립 동박층, 상기 매립 동박층 상에 형성된 무전해 동도금층, 및 상기 무전해 동도금층 상에 형성된 전해 동도금층을 포함하는 것을 특징으로 한다.

본 발명의 바람직한 다른 실시예에 따른 인쇄회로기판은:

수지 기판; 및

상기 수지 기판에 형성된 패턴 회로층;

을 포함하며,

상기 패턴 회로층이 수지 기판에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트면의 요철부가 매립되어 형성된 매립 동박층, 및 상기 매립 동박층 상에 형성된 전해 동도금층을 포함하는 것을 특징으로 한다.

바람직하게는, 상기 동박 매트면의 요철부는 0.3∼5㎛의 표면조도(Rz)를 갖는다.

본 발명의 바람직한 일 실시예에 따른 인쇄회로기판의 제조방법은:

(a) 수지 기판의 양면에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트면의 요철부가 매립되도록 동박이 적층되어 형성된 양면 동박적층판을 제공하는 단계;

(b) 상기 매립된 요철부를 제외한 두께 방향의 동박을 에칭하여 매립 동박층을 형성하는 단계;

(c) 상기 매립 동박층이 형성된 기판 상에 무전해 동도금층을 형성하는 단계;

(d) 상기 무전해 동도금층 상에 전해 패턴 동도금층을 형성하는 단계; 및

(e) 상기 전해 패턴 동도금층이 형성되지 않은 부위의 무전해 동도금층 및 매립 동박층을 제거하는 단계;

를 포함하는 것을 특징으로 한다.

본 발명의 바람직한 다른 실시예에 따른 인쇄회로기판의 제조방법은:

(a) 수지 기판의 양면에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트면의 요철부가 매립되도록 동박이 적층되어 형성된 양면 동박적층판을 제공하는 단계;

(b) 상기 매립된 요철부를 제외한 두께 방향의 동박을 에칭하여 매립 동박층을 형성하는 단계;

(c) 상기 매립 동박층이 형성된 기판 상에 전해 패턴 동도금층을 형성하는 단계; 및

(d) 상기 전해 패턴 동도금층이 형성되지 않은 부위의 매립 동박층을 제거하는 단계;

를 포함하는 것을 특징으로 한다.

상기 방법은 상기 (b) 단계 전 또는 상기 (b) 단계 후에 상기 수지 기판에 층간 전기적 도통을 위한 비아홀을 형성하는 단계를 더욱 포함할 수 있다.

바람직하게는, 상기 (b) 단계에서 에칭되는 동박의 두께가 5㎛ 이하이다.

이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 좀 더 구체적으로 살펴보면 다음과 같다.

전술한 바와 같이, 본 발명에서는 동박의 접착력이 양호하고, 흡습 후의 내열성, 내약품성 특성이 우수하며, 내마이그레이션성 등의 장기 신뢰성이 뛰어나 휘어짐, 비뚤어짐 등이 작고, 고주파 용도에도 사용할 수 있는 고밀도 인쇄회로기판이 제공된다.

본 발명에 따른 기판은 반도체 칩을 와이어 본딩 혹은 플립칩 본딩으로 접속 하기 위한 소형의 고밀도 다층 인쇄회로기판에 적용될 수 있으며, 내층용 및/또는 빌드업층 모두에 적용 가능하다. 또한, 본 발명에 따른 인쇄회로기판은 다단자의 고밀도 반도체 플라스틱 패키지 용도 등으로 적용될 수 있으며, 이러한 반도체 플라스틱 패키지는 솔더볼 등을 이용해 마더보드 인쇄회로기판에 접합하여 전자기기로서 사용될 수 있다.

본 발명에 따르면, 내층, 빌드업층 등 어느 층에서도 미세 회로 구현이 가능하기 때문에 고밀도의 인쇄회로기판을 제작할 수 있다.

도 1a 내지 도 1h에 본 발명의 바람직한 일 실시예에 따른 인쇄회로기판의 제조 공정 흐름을 개략적으로 나타내었는 바, 이하 이를 참조하여 설명한다.

우선, 내층판 및/또는 외층판으로 사용하기 위한 수지 기판(101)의 양면에 동박(102, 202)이 적층된 양면 동박적층판을 준비한다(도 1a 참조)

본 발명에서 사용가능한 수지 기판(101)용 수지 조성물로는 특별히 한정되지 않고 당업계에 공지된 열경화성 수지 및/또는 열가소성 수지가 모두 포함될 수 있다.

상기 열경화성 수지로는 에폭시 수지, 시안산에스테르 수지, 말레이미드 수지, 폴리이미드 수지, 다관능기 부가 폴리페닐렌 에테르 수지, 벤조사이클로부텐 수지 등, 공지의 열경화성 수지 조성물을 단독 혹은 2종 이상 조합하여 사용할 수 있다.

특히, 고주파 용도에 사용하기 위하여 수지 기판의 유전특성을 낮출 필요가 있는 경우에는 열경화성 수지로서 시안산에스테르 수지 조성물, 관능기 부가 폴리 페닐렌 에테르 수지 조성물 등을 사용하는 것이 바람직하다. 또한, 20 GHz 이상의 고주파에서의 전송 손실 등을 피하기 위해서는 유리섬유를 사용하지 않고 시안산에스테르 수지 조성물 단독 혹은 기재로서 액정 폴리에스테르 섬유재를 사용하는 것이 바람직하다.

상기 시안산에스테르 수지로는 특별히 한정되는 것은 아니나, 바람직하게는 1,3-또는 1,4-디시아네이트벤젠, 1,3,5-트리시아네이트벤젠, 1,3-, 1,4-, 1,6-, 1,8-, 2,6-또는 2,7-디시아네이트나프탈렌, 1,3,6-트리시아네이트나프탈렌, 4,4-디시아네이트비페닐, 비스(4-시아네이트페닐)메탄, 2,2-비스(4-시아네이트페닐)프로판, 2,2-비스(3,5-디브로모-4-시아네이트페닐)프로판, 비스(4-시아네이트페닐)에테르, 비스(4-시아네이트페닐)티오에테르, 비스(4-시아네이트페닐)술폰, 트리스(4-시아네이트페닐)포스파이트, 트리스(4-시아네이트페닐)인산염, 및 노볼락과 할로겐화 시안과의 반응에 의해서 얻을 수 있는 시아네이트류를 들 수 있으며, 이 중 1종 혹은 2종 이상을 조합하여 사용할 수 있다.

이외에, 일본 특공소 41-11712호, 특공소 43-18468호, 특공소 44-4791호, 특공소 45-11712호, 특공소 46-41112호, 특공소 47-26853호, 및 특개소 51-63149호에 개시된 시안산에스테르류도 사용 가능하다. 또한, 이러한 시안산에스테르 화합물의 시아네이트기의 3량화에 의해 형성되는 트리아진환을 갖는 분자량 400∼6,000의 프레폴리머가 사용될 수 있다. 상기 프레폴리머는 공지의 방법에 따라 반응시켜 얻을 수 있다. 예를 들면, 상기 시안산에스테르 모노머를 광산, 루이스산 등의 산류; 나트륨 알콜레이트 등, 제3급 아민류 등의 염기류; 탄산나트륨 등의 염류 등을 촉매로 하여 중합시켜 얻을 수 있다. 상기 프레폴리머 중에는 미반응의 모노머도 포함되어 모노머와 프레폴리머와의 혼합물 형태를 하고 있으므로, 이들은 본 발명의 열경화성 수지 성분으로서 매우 적합하게 사용될 수 있다. 또한, 액상의 시안산에스테르류를 사용할 수 있으며, 이들 중 1종 혹은 2종 이상을 조합하여 사용할 수 있다. 물론, 이러한 분자내의 브롬 부가물, 인 함유물도 사용할 수 있다. 단, 논할로겐으로 하는 경우에는 브롬 부가물은 사용하지 않는다.

상기 열경화성 수지 조성물을 액상으로 사용하는 경우에는 액상의 열경화성 수지를 조합하여 사용하고 필요에 따라 각종 첨가제를 첨가하여 적정한 액상 수지 조성물로 할 수 있다.

상기 열경화성 수지 중 고내열 가역성 수지내에는 공지의 여러 가지 첨가물을 배합할 수 있다. 예를 들면, 상기 이외의 열경화성 수지, 열가소성 수지, 공지의 유기무기 충전제, 염료, 안료, 증점제, 윤활제, 소포제, 분산제, 레벨링제, 광증감제, 광택제, 중합 개시제, 요변성 부여제 등의 각종 첨가제가 목적, 용도에 따라 조합되어 첨가될 수 있다. 또한, 필요에 따라서는 반응기를 갖는 화합물에는 경화제, 촉매가 적당량 배합될 수 있다. 이외에, 난연제도 인, 브롬으로 난연화된 것, 일반적으로 공지된 논할로겐의 난연제를 첨가한 논할로겐형, 난연화되어 있지 않은 것 등이 모두 사용 가능하다. 난연제는 미반응형, 반응형 등에서 1종 혹은 2종 이상이 조합되어 사용될 수 있다.

상기 열경화성 수지 조성물은 그 자체로 가열에 의해 경화되지만, 경화 속도가 늦고, 작업성, 경제성이 상대적으로 낮을 수 있으므로, 필요에 따라 공지의 경 화제, 촉매를 사용할 수 있다. 그 사용량은 일반적으로는 열경화성 수지 100중량부에 대해서 0.005∼10중량부, 바람직하게는 0.01∼5중량부를 사용한다.

한편, 상기 열가소성 수지 조성물로는 매우 적합하게는 리플로우 처리에 견딜 수 있는 융점 270℃ 이상의 액정 폴리에스테르 수지 조성물이 사용될 수 있으며, 2종 이상의 혼합물도 사용될 수 있다. 물론, 열경화성 수지와 열가소성 수지의 혼합물도 사용 가능하다. 분자 구조는 공지의 것을 사용할 수 있다. 상기 열가소성 수지의 융점은 특별히 한정되는 것은 아니지만, 인쇄회로기판으로 할 때의 가공에 견딜 수 있도록 매우 적합하게는 270℃ 이상의 것을 사용하는 것이 좋다. 두께는 특별히 한정되지 않으나, 바람직하게는 3∼200㎛, 좀 더 바람직하게는 5∼150㎛로 하는 것이 좋다. 두께가 얇으면 내층판에 관통홀이 있는 경우에는 그 관통홀을 수지 조성물로 충분히 충전할 수 없기 때문에 이를 감안하여 적정한 두께를 선택하며, 또한 인쇄회로기판의 도체 회로를 매립할 수 있도록 두께를 적절히 선택한다.

상술한 수지 조성물 중에는 보강기재를 넣는 것이 가능하다. 예를 들면, 유리 직포기재, 유리 부직포기재, 유기 직포기재, 유기 부직포기재, 이러한 혼초 기재 등을 사용할 수 있다. 유리섬유로는 공지의 E, T(S), NE, D, 석영 등의 섬유를 이용한 직포, 부직포 기재가 사용될 수 있다. 유기 섬유로는 특별히 한정되지 않으나, 예를 들어 액정 폴리에스테르 섬유, 전방향족 섬유, 폴리옥시벤자졸 섬유 등이 단독 혹은 혼초로 사용 가능하다. 나아가, 무기 섬유 및 유기 섬유의 혼초, 각각의 실의 혼초천 등을 사용할 수 있다.

또한, 내열성 필름기재도 사용할 수 있다. 예를 들면, 폴리이미드 필름, 전방향족 폴리아미드 필름, 액정 폴리에스테르 필름 등의 동박적층판 등을 사용할 수 있다.

한편, 상기 수지 기판(101)의 양면에 적층되는 동박(102)으로는 매트면의 요철부(104), 즉 표면조도(Rz)가 0.2∼7㎛, 바람직하게는 0.3∼5㎛, 좀 더 바람직하게는 0.4∼3.5㎛의 것을 사용한다. 매트면의 요철부(104)를 제외한 동박 두께는 특별히 한정되지 않지만, 일반적으로는 1∼18㎛가 사용된다. 이러한 동박으로는 전해 동박, 압연 동박, 구리합금 등이 사용 가능하며, 가장 바람직하게는 전해 동박이 좋다.

본 발명에 따르면, 상술한 동박(102)을 양면에 붙인 양면 동박적층판을 내층판 및/또는 외층판으로 사용한다(도 1a 참조). 또한, 빌드업하는 경우에도 세미애더티브용 수지 조성물을 사용하여 다층화하는 것도 가능하지만, 장기 신뢰성이 상대적으로 불량해질 수 있기 때문에, 강도향상을 위해서 바람직하게는, 내약품성 등의 특성, 장기 신뢰성 등이 뛰어난 B스테이지 열경화성 수지 조성물 시트를 이용하여, 좀 더 바람직하게는 기재 보강의 B스테이지 열경화성 수지 조성물 시트(프리프레그)를 이용하고, 그 외측에 0.2∼7㎛의 표면조도(Rz)를 갖는 매트면이 매립되는 동박을 이용하여 적층 성형하여 다층화하는 것이 좋다.

한편, 상술한 바에 따라 적층 성형된 내층용 양면 동박적층판 또는 다층화된 양면 동박적층판은 실질적으로 수지 기판(101)에 매립된 동박 매트면의 요철부(104)의 동만이 남도록 두께 방향으로 동박(102)을 에칭, 제거하여 매립 동박층 을 형성한 후 층간 전기적 도통을 위한 관통홀 및/또는 블라인드 비아홀(103)을 형성하거나; 또는 먼저 관통홀 및/또는 블라인드 비아홀(103)을 형성하고 나서 수지 기판(101)에 매립된 요철부(104)를 제외한 두께 방향의 동박(102)을 에칭 제거하여 매립 동박층을 형성할 수 있다. 도 1b 및 도 1c에서는 후자의 경우를 나타내었으며, 일례로서 약 100㎛의 홀 직경으로 가공한 경우를 나타내었다. 이 경우, 홀을 가공하게 되면 동박이 일부 남게 되어 일부 돌출된 상태가 된다(도 1b 참조). 한편, 상기 홀 가공/동박 에칭 후 바람직하게는 후속 공정 시 밀착력 향상을 위하여 디스미어 처리를 하는 것이 좋다.

상기 홀 가공 방법으로는 특별히 한정되지 않고 당업계에 공지된 일반적인 공법이 사용 가능하다. 예를 들면, 관통홀 가공은 금속 드릴을 사용하거나 또는 NC 드릴 장치를 사용하고, 회전수는 일반적으로 8∼30만 rpm에서 가공하는 것이 전형적이다. 홀 지름은 적용 목적에 따라 적절히 조절 가능하며, 일반적으로는 70㎛∼1.0㎜이다. 한편, 레이저를 사용하여 홀을 가공하는 경우에는 탄산 가스 레이저의 경우 홀 지름이 일반적으로 80∼150㎛이며, UV-YAG 레이저, UV-바나듐산염(vanadate) 레이저의 경우 홀 지름은 일반적으로 20∼100㎛이다. 한편, 블라인드홀 가공은 탄산 가스 레이저를 사용하는 경우, 일반적으로는 홀 지름 60∼150㎛를 가공하며, 이 경우 블라인드 비아홀 저부의 동박에 수지 찌꺼기가 존재하기 때문에 홀 가공 후에 디스미어 처리를 하는 것이 바람직하다. 또한, UV-YAG 레이저, UV-바나듐산염 레이저를 사용하는 경우, 홀 지름은 일반적으로 20∼100㎛이다. 물론, 상술한 장치들을 병용하는 것도 가능하며, 홀 가공 시 홀 가공에 적절한 공지 의 보조 재료를 사용하는 것이 바람직하다.

상기 매립 동박층 형성 시 사용되는 에칭액은 특별히 한정되지 않고, 당업계에 공지된 통상의 에칭액이면 모두 사용 가능하다. 에칭 방법으로는 예를 들어, 동박적층판에 액을 균일하게 분무한 후 판 전체의 동박이 균일하게 용해되도록 할 수 있으며, 에칭 방법은 이에 한정되지 않고 당업계에 공지된 것이라면 무엇이든 적용 가능하다.

이와 같은 에칭공정 후 형성된 매립 동박층의 매트면 요철부(104)는 가능한 한 많이 남아 있는 것이 후술되는 후속 공정에서 그 위에 형성되는 무전해/전해 동도금층과의 접착력 향상 측면에서 바람직하며, 또한 이어지는 회로 형성 및 적층 시 수지 흐름에 의한 회로 박리 불량 뿐 아니라, 공정과정에서 취급 시 접촉 등에 의한 박리 불량을 줄일 수 있다는 점에서 바람직하다.

한편, 상기 에칭과정에서 제거되는 동박(102)의 두께는 바람직하게는 5㎛ 이하인 것이 대면적의 기판 에칭 시 기판 중앙부와 가장 자리에서 나타나는 에칭 두께 편차를 최소화할 수 있다는 점에서 적합하다.

다음, 상기 매립 동박층(104)이 형성된 기판(101) 상에 통상의 무전해 도금법을 이용하여 무전해 동도금층(105)을 형성한 후(도 1d 참조), 드라이 필름과 같은 패턴 도금 레지스트(106)를 도포하고(도 1e 참조) 통상의 전해 도금법을 이용하여 전해 패턴 동도금층(107)을 형성한 다음(도 1f 참조) 패턴 도금 레지스트(106)를 제거한다(도 1g 참조). 이때 경우에 따라서는 먼저 무전해 도금 전에 패턴 도금 레지스트를 도포한 후, 무전해 동도금과 전해 동도금을 순차적으로 수행하여도 무방하다.

이로부터 형성되는 무전해 동도금층(105)의 두께는 특별히 한정되는 것은 아니나, 0.3∼1.5㎛, 바람직하게는 0.7∼1.0㎛인 것이 전형적이다. 또한, 상기 전해 동도금층(107)의 두께는 특별히 한정되는 것은 아니나, 생산성, 전기 특성 등을 고려하여 10∼25㎛인 것이 전형적이다.

또한, 상술한 동도금 과정을 통해서 홀 내부에는 동도금을 실시하지만, 블라인드 비아홀 등의 홀 부분도 동시에 동도금으로 충전할 수 있음은 물론이다. 홀 내부를 동도금으로 충전하는 방법은 특별히 한정되지 않으며, 공지의 도금 방법을 사용할 수 있다. 관통홀에 대해 동도금으로 충전하지 않는 경우에는 보충 수지로 적층 성형 전에 홀 내부를 충전해 두어도 무방하다. 다만, 작업성, 생산성 측면에서는 적층 성형하는 것과 동시에 적층용 수지 조성물(빌드업용 수지 조성물)로 동도금된 관통홀 내부를 충전하는 것이 바람직하다.

이어서, 당업계에 공지된 바에 따라 플래시 에칭을 수행하여 전해 패턴 도금층(107)이 형성되지 않은 부위의 무전해 동도금층(105) 및 매립 동박층(104)을 제거하여 미세 회로를 얻는다(도 1h 참조).

한편, 상술한 바에 따라 회로층이 형성된 기판을 내층 기판으로 사용하고, 여기에 더욱 빌드업하여 다층 기판을 제작하는 것 역시 가능함은 물론이다. 이 경우에는 내층 기판의 패턴 회로 표면에 필요에 따라 화학 처리, 예를 들면 흑색 산화동 처리, 맥크사의 CZ 처리 등의 공지된 처리를 수행한 다음, 그 양면에 다층용 수지 조성물(빌드업 수지 조성물)을 도포하고, 그 외측에 동박을 두어, 공지된 방 법에 따라 가열, 가압, 진공하에서 적층 성형한 후 상술한 바에 따라 가공공정을 통해서 미세 회로를 형성하여 다층 인쇄회로기판을 제작한다. 이 경우에 빌드업되는 수지의 경화 정도는 특별히 한정되는 것은 아니며, 반경화(예를 들면 50∼90％경화) 상태로 수행하여도 무방하며, 동도금 및/또는 회로 형성 후에 후(後) 경화하여도 최종적으로는 특성상에 문제가 생기지 않는 경화도로 수행하는 것이 전형적이다.

한편, 상기 적층 성형 조건은 특별히 한정되지 않으나, 일반적으로는 100∼300℃, 바람직하게는 110∼250℃의 온도, 1∼50kgf/㎠의 압력 및 10㎜Hg 이하의 진공도에서 5∼120분 동안 성형하는 것이 일반적이다. 통상적으로 진공하에 적층 성형이 이루어지며, 진공도는 바람직하게는 30㎜Hg 이하로 실시하는 것이 좋다.

예를 들어, 액정 폴리에스테르 수지 조성물층을 적층 성형하여 접착시키는 경우, 바람직하게는 내층판의 양면에 액정 폴리에스테르 수지 조성물 시트를 배치하고, 그 외측에 동박을 두어, 액정 폴리에스테르 수지가 용융되는 온도 이상, 바람직하게는 융점보다 10∼50℃ 높은 온도에서 1∼50kgf/㎠, 바람직하게는 5∼30 kgf/㎠의 압력에서, 바람직하게는 진공하에서 1∼60분, 바람직하게는 2∼40분 동안 적층 성형하여 일체화해 양면 동박적층판으로 한다.

이어서, 당업계에 공지된 바에 따라 기판 표층에 솔더레지스트인 귀금속 도금 레지스트를 형성하고, 니켈 도금, 금 도금을 실시할 수 있다. 전체를 논할로겐으로 예를 들어, UL94V-0로 하기 위해서는 사용되는 수지 조성물 및 솔더레지스트인 귀금속 도금 레지스트를 자기 소화성의 것을 사용한다. 이 경우, 논할로겐에서 도 표층의 레지스트가 불타면 전체는 UL94V-0를 달성할 수 없기 때문에 레지스트 자체가 난연성(UL94VTM-0)인 것을 사용한다.

이와 같이 제작된 인쇄회로기판을 와이어 본딩 혹은 플립칩 본딩으로 반도체 칩을 접속 탑재할 수 있다. 탑재 후에는 당업계에 공지된 바에 따라 와이어 본딩에서는 몰드 수지 조성물 혹은 액상 수지 조성물로 봉지하여 반도체 플라스틱 패키지로 하며, 플립칩 본딩의 경우에는 필요에 따라 언더 필 레진을 플립 칩과 인쇄회로 사이에 주입, 경화시켜 제품을 완성한다.

도 2a 내지 도 2g에 본 발명의 바람직한 다른 실시예에 따른 인쇄회로기판의 제조 공정 흐름을 개략적으로 나타내었는 바, 이하 이를 참조하여 설명한다.

우선, 도 1a 내지 1c에서 상술한 바에 따라, 수지 기판(201)의 양면에 동박(202)이 적층된 양면 동박적층판을 준비하고(도 2a 참조), 여기에 홀(203)을 가공한 후(도 2b 참조), 요철부(204)를 제외한 동박(202)을 두께 방향으로 에칭 제거하여 수지 기판(201)에 매립된 매립 동박층을 형성한다(도 2c 참조). 도 2b에서는 일례로서 약 50㎛의 홀 직경으로 가공한 경우를 나타내었으며, 홀을 가공하게 되면 동박이 일부 남게 되어 일부 돌출된 상태가 된다(도 2b 참조).

다음, 상기 매립 동박층(204)이 형성된 기판(201) 상에 무전해 도금과정 없이 바로 드라이 필름과 같은 패턴 도금 레지스트(206)를 형성하고(도 2d 참조) 통상의 전해 도금법을 이용하여 전해 패턴 동도금층(207)을 형성한다(도 2e 참조). 패턴 도금 레지스트(206)를 제거하고(도 2f 참조), 도 1h에서 상술한 바에 따라 플래시 에칭을 수행하여 전해 패턴 도금층(207)이 형성되지 않은 부위의 매립 동박 층(204)을 제거하여 미세 회로를 얻는다(도 2g 참조).

이어서, 필요에 따라 후속공정이 선택적으로 더욱 수행될 수 있음은 상술한 바와 같다.

한편, 도 3a 내지 도 3h에 후술하는 본 발명의 비교예 1에 따른 인쇄회로기판의 제조 공정 흐름을 개략적으로 나타내었다.

도 3a 내지 도 3h를 참조하면, 우선, 수지 기판(301)의 양면에 동박(302)이 적층된 양면 동박적층판을 준비하고(도 3a 참조), 여기에 홀(303)을 가공한 후(도 3b 참조), 요철부(304)를 제외한 동박(302)의 두께가 2㎛이 되도록 동박을 두께 방향으로 에칭 제거한다(도 3c 참조). 다음, 이로부터 얻어진 기판(301) 상에 통상의 무전해 도금법을 이용하여 무전해 동도금층(305)을 형성한 후(도 3d 참조), 드라이 필름과 같은 패턴 도금 레지스트(306)를 형성하고(도 3e 참조) 통상의 전해 도금법을 이용하여 전해 패턴 동도금층(307)을 형성한다(도 3f 참조). 패턴 도금 레지스트(306)를 제거하고(도 3g 참조), 플래시 에칭을 수행하여 전해 패턴 도금층(307)이 형성되지 않은 부위의 동박층(302, 304, 305)을 제거하여 미세 회로를 얻는다(도 3h 참조).

이처럼, 요철부(304)를 제외한 동박(302)을 모두 제거하지 않고 일정 두께 이상 두껍게 남기는 경우(예를 들어, 비교예 1의 경우 2㎛), 플래시 에칭을 통해서 제거해야 하는 동박층의 두께가 상대적으로 두꺼워 도 3h의 확대부에 도시한 바와 같이 회로가 오히려 과(過) 에칭되어 언더 컷이 발생되는 단점이 있다.

도 4a 내지 도 4h에 본 발명의 비교예 4에 따른 인쇄회로기판의 제조 공정 흐름을 개략적으로 나타내었다.

도 4a 내지 도 4h를 참조하면, 우선, 수지 기판(401)의 양면에 동박(402)이 적층된 양면 동박적층판을 준비한다(도 4a 참조). 이때, 상기 수지 기판(401)에 매립되는 동박 매트면의 요철부가 7.5㎛의 표면조도(Rz)을 갖도록 형성한다. 이어서, 수지 기판(401)에 층간 전기적 도통을 위한 홀(403)을 형성한 후(도 4b 참조), 요철부(404)를 제외한 동박(402)을 두께 방향으로 에칭 제거하여 매립 동박층(404)을 형성한다(도 4c 참조). 다음, 이로부터 얻어진 기판(401) 상에 통상의 무전해 도금법을 이용하여 무전해 동도금층(405)을 형성한 후(도 4d 참조), 드라이 필름과 같은 패턴 도금 레지스트(406)를 도포하고(도 4e 참조) 통상의 전해 도금법을 이용하여 전해 패턴 동도금층(407)을 형성한다(도 4f 참조). 패턴 도금 레지스트(406)를 제거하고(도 4g 참조), 플래시 에칭을 수행하여 전해 패턴 도금층(407)이 형성되지 않은 부위의 무전해 동도금층(405) 및 매립 동박층(404)을 제거하여 미세 회로를 얻는다(도 4h 참조).

이처럼, 동박 매트면의 요철부(404)가 본 발명에서 제시하는 범위를 벗어나 과도하게 큰 표면조도(예를 들어, 비교예 4의 경우 7.5㎛)를 갖는 경우, 도 4h의 확대부에 도시한 바와 같이 플래시 에칭 시 제거되어야 할 요철부의 동박층(404)이 모두 제거되지 않는 문제점이 있다. 또한, 이러한 잔여 동박(404)을 모두 완전하게 제거하기 위하여 에칭 시간을 길게하는 경우 오히려 과(過) 에칭에 의한 언더컷이 발생된다.

이하 하기 실시예를 통하여 본 발명을 좀 더 구체적으로 설명하지만 이에 본 발명의 범주가 한정되는 것은 아니다. 하기 실시예 및 비교예에서 특별히 언급하지 않는 이상,「부」는 중량부를 나타낸다.

실시예 1

2,2-비스(4-시아네이트페닐)프로판 900부, 비스(4-말레이미드페닐)메탄 100부를 150℃에 용해시킨 후 교반하면서 반응시켜 프레폴리머와 모노머의 혼합물을 얻었다. 이를 메틸에틸케톤과 N,N＇-디메틸 폼 아미드의 혼합 용제에 용해하여 바니스 A로 했다. 여기에 비스페놀 A형 에폭시 수지(상품명：에피코트 1001, 일본 에폭시 레진社) 500부, 크레졸 노볼락형 에폭시 수지(상품명：ESCN-220 F, 스미토모 화학공업社) 500부를 더해 균일하게 용해 혼합한 후, 촉매로서 옥틸산아연 0.2부를 더해 용해시키고 균일하게 교반 혼합하여 바니스 B를 얻었다. 여기에 무기 충전제로서 평균 입자 지름 0.6㎛의 구상 실리카를 1300부 배합하고 균일하게 교반 혼합하여 바니스 C로 했다.

이 바니스 C를 두께 20㎛의 유리 직포에 함침건조하고, 겔화 시간(at 170℃) 155초, 두께 50㎛의 프리프레그 D를 얻었다.

한편, 내층판으로서 사이즈가 300×300㎜, 두께 0.4㎜로, 동박 매트면 요철(Rz: 3.2㎛)을 갖는 두께 12㎛의 전해 동박을 양면에 붙인 동박적층판(상품명: CCL-HL832HS, 미츠비시 가스 화학社)의 표면에 홀 가공 보조 재료(상품명: LSE30, 미츠비시 가스 화학社)를 배치하고, 이면에는 홀 가공 백업 보조 재료(상품명: LSB90, 미츠비시 가스 화학社)를 배치하여, 100℃의 가열 롤에서 5kgf/㎝의 선압에서 붙인 다음, 면으로부터 탄산 가스 레이저를 조사해 홀 지름 100㎛의 관통홀을 제작한 후, 양면의 홀 가공 보조 재료를 박리하고 디스미어 처리 후에 양면의 동박을 매트면의 요철부를 남긴 후 에칭 제거하고 나서 이 위에 무전해 동도금층을 0.8㎛로 형성하였다. 다음, 패턴 도금 레지스트를 형성하고 전해 동도금을 두께 22㎛로 형성하고, 패턴 도금 레지스트를 제거한 후에 플래시 에칭하여 라인/스페이스=20/20㎛의 회로를 형성했다. 표면에 맥크사의 CZ 처리를 가한 후, 이 기판의 양면에 상기 프리프레그 D를 각 1매 두고 그 외측에 두께 35㎛의 동캐리어 첨부 1.3㎛ 전해 동박(상품명: XTF, Olin Brass社, Rz: 0.5㎛)를 두어, 190℃, 25kgf/㎠, 10㎜Hg 이하의 진공하에서 90분간 적층 성형하고, 관통홀 내를 열경화성 수지 조성물로 충전하는 것과 동시에 표층에 열경화성 수지 조성물층을 형성하여 4층 기판 E로 했다. 이 표면의 캐리 동박을 박리 후에, 이 4층 기판의 양면에 홀 지름 50㎛의 블라인드 비아홀을 UV-바나듐산염 레이저로 열어 디스미어 처리 후에, 동박의 매트면의 요철을 남기고 나머지 동박을 에칭, 제거하고, 이 전면에 무전해 동도금층을 0.7㎛로 형성하고, 그 위에 패턴 도금 레지스트를 형성한 후 전해 동도금층을 두께 21㎛로 형성하는 것과 동시에 블라인드 비아홀 내부를 동도금으로 충전했다. 패턴 도금 레지스트를 제거한 후, 플래시 에칭하여 라인/스페이스=15/15㎛의 회로를 형성했다. 이와 같은 과정을 반복하여 6층의 인쇄회로기판을 제작했다.

상기 6층 인쇄회로기판의 표층에 솔더레지스트로서 상기 프리프레그 D를 배치하고, 표층에 두께 25㎛의 이형 PET 필름을 배치하여 적층 성형하고 나서 이형 PET 필름을 박리한 후, 표층에 탄산 가스 레이저를 조사하여 플립 칩 범프용 패드부 및 솔더볼 패드부에 블라인드 비아홀을 형성한 후 디스미어 처리한 다음 니켈 도금, 금 도금을 실시하여 6층 인쇄회로기판 F를 제작했다.

사이즈 40×40㎜의 인쇄회로기판의 표면 중앙의 반도체 칩 탑재부에 크기 10 ㎜각의 플립 칩을 납프리 솔더 리플로우노를 통해 접착 접속한 후, 언더 필 레진(상품명: CRP4152-D-1, 스미토모 베이크라이트社)을 인쇄회로기판과 반도체 칩의 사이에 흘려 넣고 경화시켜 반도체 플라스크 패키지를 제작하였다.

이로부터 제작된 반도체 플라스크 패키지의 물성 평가 결과를 하기 표 1에 나타내었다.

실시예 2

내층판으로서 두께 35㎛의 캐리어 동박 첨부의 두께 1.3㎛의 전해 동박(상품명: XTF, Olin Brass 社, 매트면요철 Rz: 0.5㎛)을 양면에 붙인 양면 동박적층판(상품명: E679FG, 히타치 화성공업社)의 양면의 캐리어 동박을 박리하고, UY-YAG 레이저를 이용하여 홀 지름 50㎛의 관통홀을 형성하였다. 디스미어 처리 후에 동박을 매트면의 요철만 남기고 나머지 동박을 에칭 제거한 후, 이 위에 패턴 도금 레지스트를 형성하고 전면에 무전해 동도금층을 0.8㎛ 형성한 후, 전해 동도금층을 두께 21㎛ 형성하는 것과 동시에 관통홀 내를 동도금으로 충전했다. 패턴 도금 레지스트를 제거한 후에 플래시 에칭하여 라인/스페이스=15/15㎛의 회로를 형성하였다. 표면에 맥크사의 CZ 표면 처리를 가한 후, 이 기판의 양면에 실시예 1의 프리 프레그 D를 각 1매 배치하고, 그 외측에 두께 35㎛의 동캐리어 첨부 1.3㎛ 전해 동박(상품명: XTF, Olin Brass社, Rz: 0.5㎛)를 두고 190℃, 25 kgf/㎠, 10 ㎜Hg 이하의 진공하에서 90분간 적층 성형해 4층판 G로 했다.

이 양면의 캐리 동박을 박리 후에, 이 4층 기판의 양면에 홀 지름 50㎛의 블라인드 비아홀을 UV-YAG 레이저로 가공한 후 디스미어 처리하고, 매트면의 요철을 제외한 나머지 동박층을 에칭, 제거하였다. 이 위에 패턴 도금 레지스트를 형성한 후 무전해 동도금층을 0.7㎛ 형성시키고, 전해 동도금층을 두께 21㎛로 형성시키는 것과 동시에 블라인드 비아 홀 내부를 동도금으로 충전했다. 패턴 도금 레지스트를 제거한 후, 플래시 에칭하여 라인/스페이스=12/12㎛의 회로를 형성했다. 이를 CZ 처리한 후 표면에 두께 40㎛로 융점 285℃의 액정 폴리에스테르 수지 조성물 시트를 두고, 그 외측에 상기 캐리어 동박 첨부 두께 1.3㎛의 전해 동박을 두어 온도 297℃, 압력 15 kgf/㎠, 5 ㎜Hg 이하의 진공하에서 20분간 적층하고 나서, 캐리어 동박을 박리한 다음, 동박의 요철부만을 제외하고 나머지 동박층을 에칭, 제거한 다음, 패턴 도금 레지스트 형성하고, 무전해 동도금층 형성, 전해 동도금층 형성, 패턴 도금 레지스트 박리, 플래시 에칭 과정을 상술한 바와 같이 수행하여 회로를 형성하여 6층 인쇄회로기판을 제작했다.

이 인쇄회로기판의 표층의 회로를 CZ 처리하고, 두께 30㎛로 융점 275℃의 액정 폴리에스테르 수지 조성물 시트를 두고, 그 외측에 두께 25㎛의 테플론 이형필름을 배치하고, 온도 283℃, 압력 15 kgf/㎠, 5 ㎜Hg 이하의 진공하에서 20분간 적층해 솔더레지스트층으로 했다. 탄산 가스 레이저로 표층의 범프용 패드부, 이 면의 솔더볼용 패드부를 형성한 후, 플라즈마 처리 후에 니켈 도금, 금 도금을 실시해 6층 인쇄회로기판 H를 제작했다.

사이즈 40×40㎜의 인쇄회로기판의 표면 중앙의 반도체 칩 탑재부에 크기 10㎜각의 플립 칩을 납프리 솔더 리프로-노를 통해 접착 접속한 후, 실시예 1의 언더 필 레진을 인쇄회로기판과 플립 칩 사이에 흘려 넣고 경화하여 반도체 플라스틱 패키지를 제작하였다.

이로부터 제작된 반도체 플라스크 패키지의 물성 평가 결과를 하기 표 1에 나타내었다.

비교예 1

실시예 1과 동일한 양면 동박적층판을 이용하되, 이 양면의 동박을 에칭하여 요철부를 제외한 동박 두께가 2㎛가 되도록 에칭, 제거한 후, 여기에 CNC 드릴을 사용하여 홀 지름 100㎛의 관통홀을 형성하고 디스미어 처리 후에 무전해 동도금층 0.7㎛, 전해 동도금층 15㎛를 각각 형성하였다. 서브트렉티브 공법으로 라인/스페이스=20/20㎛의 회로를 형성하여 회로 기판을 제작했다. 이 경우, 회로의 박리가 나타났다. 에칭을 좀 더 진행시키면 회로의 정상부에서 극단적으로 얇은 회로를 볼 수 있었다.

이 때문에 라인/스페이스=30/30㎛의 회로를 형성한 회로판을 제작 후, CZ 처리를 하고, 이 위에 두께 50㎛의 세미 애더티브 수지 조성물 시트(상품명: ABF GX-3, 아지노모토社)를 각 1매 배치해, 100℃, 5 kgf/㎠의 압력으로, 5 ㎜Hg 이하의 진공하에서 1분간 회로판에 붙인 후, PET 필름을 박리하고 오븐에 넣어 100℃의 온도에서 30분, 170℃의 온도에서 30분 동안 경화한 후에 홀 지름 50㎛의 블라인드 비아홀을 UV-YAG 레이저로 형성하고 디스미어 처리하였다. 이 전면에 무전해 동도금층을 0.7㎛ 형성시키고, 이 위에 패턴 도금 레지스트를 형성한 후 전해 동도금층을 두께 21㎛로 형성시키면서 블라인드 비아홀 내부를 동도금으로 충전했다. 패턴 도금 레지스트를 제거한 후에, 플래시 에칭으로 라인/스페이스=15/15㎛의 회로를 형성하고 170℃에서 60분 동안 후(後) 경화했다. 이러한 과정을 반복하여 6층 인쇄회로기판을 제작했다.

이 인쇄회로기판의 표층의 회로를 CZ 처리하고, 액상 UV선택 열경화형 솔더레지스트(상품명: PSR4000AUS5, 타이요 인크제조社)를 동박 상에 두께 20㎛가 되도록 도포, 건조, 노광, 현상하여 플립 칩 접속용 랜드를 형성한 후, 니켈 도금, 금 도금을 실시해 6층 인쇄회로기판 I를 제작했다.

이후는 실시예 1과 동일하게 실시하여 플립 칩을 접속하고, 언더 필 레진을 인쇄회로기판과 플립 칩 사이에 흘려 넣고 경화시켜 반도체 플라스틱 패키지로 했다.

이로부터 제작된 반도체 플라스크 패키지의 물성 평가 결과를 하기 표 1에 나타내었다.

비교예 2

비교예 1에서 내층재는 그대로 사용하고, 빌드업 기재로서 UV 비아 형성용 수지 조성물(상품명: IDL-322, JSR社)을 이용하여 두께가 25㎛가 되도록 형성하고, UV조사 후에 현상한 후, 홀 지름 50㎛의 블라인드 비아홀을 형성하고 디스미어를 행하고, 상술한 바와 같이 동도금을 실시한 후 플래시 에칭하는 회로 형성 과정을 반복하여 6층 인쇄회로기판으로 했다.

이어서, 비교예 1의 UV선택 열경화형 솔더레지스트(귀금속 도금 레지스트)를 형성하고, 귀금속 도금을 실시하여 인쇄회로기판으로 했다. 플립 칩을 접속하고, 언더 필 레진을 인쇄회로기판과 플립 칩 사이에 흘려 넣고 경화하여 반도체 플라스틱 패키지로 했다.

이로부터 제작된 반도체 플라스크 패키지의 물성 평가 결과를 하기 표 1에 나타내었다.

비교예 3

실시예 2에 있어서, 70㎛의 관통홀 가공 후에 동박 매트면 요철부의 동을 남기지 않고 모든 동박을 에칭 제거 후, 디스미어 처리를 행하고 나서 무전해 동도금층 0.7㎛를 형성하고, 패턴 도금 레지스트를 도포한 후 전해 동도금층 21㎛를 형성하였다. 패턴 도금 레지스트를 박리 제거하고 플래시 에칭을 행해 회로를 형성했다. 이때 회로가 일부 박리되었다. 이를 CZ 처리하고, 이 위에 브롬으로 난연화한 FR-5의 두께 50㎛의 프리프레그를 각 1매 배치하고, 그 위에 12㎛의 전해 동박(매트면 Rz: 3.0㎛)을 배치하여 170℃, 25 kgf/㎠, 5 ㎜Hg 이하의 진공하에서 30분 경화시키는 것과 동시에 관통홀 내를 수지 조성물로 충전했다. 표면의 동박을 모 두 에칭 제거하고 이 수지 조성물에 홀 지름 50㎛의 블라인드 비아홀을 UV-YAG 레이저로 열어 디스미어 처리 후에, 이 전면에 무전해 동도금층을 0.7㎛ 형성하고, 이 위에 패턴 도금 레지스트를 형성한 후 전해 동도금층을 두께 21㎛로 형성하고 블라인드 비아홀 내부를 동도금으로 충전했다. 패턴 도금 레지스트를 제거한 후에, 플래시 에칭으로 라인/스페이스=15/15㎛의 회로를 형성하고 180℃에서 60분 동안 후(後) 경화했다. 이와 같은 과정을 반복하여 6층 인쇄회로기판을 제작했다. FR-5의 프리프레그를 적층 성형 시 동회로 접착력이 약하고, 적층시의 수지 조성물 흐름에 의해서 일부 박리되었다. 이 위에 비교예 1의 UV선택 열경화형 레지스트를 형성하고, 니켈 도금, 금 도금을 실시해 인쇄회로기판으로 했다.

이로부터 제작된 반도체 플라스크 패키지의 물성 평가 결과를 하기 표 1에 나타내었다.

비교예 4

실시예 1에서 양면 동박적층판의 동박의 매트면의 Rz가 7.5㎛인 것을 사용한 것을 제외하고는 후속 공정을 동일하게 실시하여 인쇄회로기판을 제작했다. 이 경우에, 라인/스페이스=20/20㎛의 회로를 형성했을 때, 에칭이 동일 조건이라면 회로간에 동박 매트면의 끝 부분의 요철이 남았다. 또한, 더욱 에칭을 진행시키면 회로의 언더 컷이 생겨 균일한 형상의 회로를 얻을 수 없었다.

비교예 5

실시예 1에서 양면 동박적층판의 동박의 매트면의 Rz가 0.12㎛의 것을 사용한 것을 제외하고는 후속 공정을 동일하게 실시하여 인쇄회로기판을 제작했다. 이 경우에 라인/스페이스=20/20㎛의 회로를 형성했을 때 작업 사이즈 300×300㎜ 내의 40×40㎜의 인쇄회로기판의 회로가 모두 박리되어 100％ 불량이 났다.

	실시예 1	실시예 2	비교예 1	비교예 2	비교예 3	비교예 4	비교예 5
(1) 빌드업 기재 적층 시 동회로 박리
	없음	없음	없음	없음	있음	있음	-
(2) 공정과정에서 동회로 박리 불량
	없음	없음	없음	없음	있음	있음	있음
(3) 내층 기판의 라인/스페이스=20/20㎛ 회로 형성
	양호	양호	불량발생	불량발생	불량발생	불량발생	불량발생
(4) 휘어짐, 비뚤어짐(㎛)
인쇄회로기판	88	102	228	370	157
FC 탑재 후	112	135	331	670	302
언더필 후	91	107	310	603	269
(5) 동접착력(kgf/㎝)
내층 기판	0.73-0.83	0.76-0.79	0.79-0.83	0.79-0.83	0.18-0.26
빌드업층	0.77-0.80	0.80-0.82	0.75-0.81	0.65-0.69	0.22-0.28
(6) 흡습 후 내열성(n/100)
	0/100	0/100	47/100	89/100	12/100
(7) 내약품성 중량 변화율(%)
HCl 20%	-0.2	-0.1	-2.9	-3.1	-2.1
NaOH 10%	-0.5	-0.3	-5.9	-7.5	-3.9
(8) 전송 손실(dB) at 25GHz
	-8	-3	-22	-39	-25
(9) 내마이그레이션성
내층기판회로간
상태	5×1013	7×1013	6×1013	5×1013	5×1013
200시간	7×1010	5×1010	1×1010	6×109	3×1010
600시간	2×1010	1×1010	3×108	<108	<108
최외층회로간
상태	6×1013	6×1013	7×1013	5×1013	6×1013
200시간	5×1010	1×1010	1×1010	6×109	3×1010
600시간	3×1010	4×109	<108	<108	<108

<측정 방법＞

(1) 빌드업 기판 적층 시 동회로 박리

회로를 형성한 내층 인쇄회로기판 상에 빌드업 기판 재료를 적층했을 때 내층기판 회로의 박리를 보았다.

(2) 공정과정에서 동회로 박리 불량

300×300㎜의 작업 사이즈로 100매 공정을 진행한 후 불량을 보았다. 공정의 경우는 전 공정에서의 불량 유무를 보았다.

(3) 내층 기판의 라인/스페이스=20/20㎛ 회로 형성

내층 기판에서 라인/스페이스=20/20㎛의 회로를 형성한 후 불량 여부를 보았다.

(4) 휘어진 상태·비뚤어짐

인쇄회로기판 사이즈 40×40㎜로 측정했다. 인쇄회로기판 단독, 그 중앙에서 크기 10 ㎜각의 플립 칩을 납프리 솔더 리플로우(최대 260℃)로 탑재한 후, 그리고 여기에 언더 필 수지를 충전, 경화했을 경우의 최대 휘어진 상태, 비뚤어짐에 따라 측정했다.

(5) 동접착력

내층판 및 빌드업층 상의 동접착력을 측정했다. JIS C6481에 준해 측정했다.

(6) 내열성

인쇄회로기판을 각 100개 제작하여 이들을 초가속 수명 테스트(PCT: 121℃, 2.1 기압) 처리 3시간을 수행한 후에 꺼내고, 260℃의 솔더욕 중에 30초 동안 침지하고, 기판이 부풀어 박리되는지 여부를 관찰했다. 분자에는 부풀어 박리되는 발생수를 기재하고 분모에는 시험수를 기재했다.

(7) 내약품성

표면의 솔더레지스트(귀금속 도금 레지스트)를 사용하지 않고, 표면의 동박은 모두 에칭하여, 40×40㎜의 시험편을 HCl 20％, NaOH 20％ 용액에 25℃에서 1시간 침지하고, 물로 세정한 후, 125℃에서 24시간 건조하고 나서 중량을 측정하여 최초에서 어느 정도 중량이 변화했는지를 %로 나타내었다.

(8) 전송 손실

최외층의 마이크로 스트립 라인으로 절연층 두께 50±7㎛, 라인폭 25±5㎛, 라인 두께 20±4㎛로 제작하여 25 GHz로의 전송 손실을 측정했다.

(9) 내마이그레이션성

내층 기판 회로간, 최외층 회로간 내마이그레이션성을 측정했다.

회로는 라인/스페이스=30/30㎛로 측정했다. 전압 70 VDC를 인가하여 소정시간 경과했을 때의 절연 저항값을 보았다.

전술한 바와 같이, 본 발명에 따라 제작한 고밀도 인쇄회로기판은 동도금된 동층의 접착력이 양호하고, 빌드업 수지 조성물층의 회로간, 절연층간의 신뢰성, 흡습 후의 내열성, 내약품성 등의 특성이 뛰어나 휘어짐, 비뚤어짐이 작고, 고주파 용도에도 사용 가능하다.

이상 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 이는 본 발명을 구체적으로 설명하기 위한 것으로, 본 발명에 따른 고밀도 인쇄회로기판 및 그 제조방법은 이에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

본 발명의 단순한 변형 내지 변경은 모두 본 발명의 영역에 속하는 것으로 본 발명의 구체적인 보호 범위는 첨부된 특허청구범위에 의하여 명확해질 것이다.

Claims (8)

1. 수지 기판; 및

   상기 수지 기판의 양면 상에 형성된 패턴 회로층;

   을 포함하며,

   상기 패턴 회로층은 수지 기판에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트(mat)면의 요철부가 매립되어 형성된 매립 동박층, 상기 매립 동박층 상에 형성된 무전해 동도금층, 및 상기 무전해 동도금층 상에 형성된 전해 동도금층을 포함하며, 여기서 상기 매립 동박층은 매립된 요철부를 제외한 두께 방향의 동박이 에칭되어 형성된 것임을 특징으로 하는 인쇄회로기판.
2. 수지 기판; 및

   상기 수지 기판 상에 형성된 패턴 회로층;

   을 포함하며,

   상기 패턴 회로층은 수지 기판에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트면의 요철부가 매립되어 형성된 매립 동박층, 및 상기 매립 동박층 상에 형성된 전해 동도금층을 포함하며, 여기서 상기 매립 동박층은 매립된 요철부를 제외한 두께 방향의 동박이 에칭되어 형성된 것임을 특징으로 하는 인쇄회로기판.
3. 제1항 또는 제2항에 있어서, 상기 동박 매트면의 요철부는 0.3∼5㎛의 표면조도(Rz)를 갖는 것을 특징으로 하는 인쇄회로기판.
4. (a) 수지 기판의 양면에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트면의 요철부가 매립되도록 동박이 적층되어 형성된 양면 동박적층판을 제공하는 단계;

   (b) 상기 매립된 요철부를 제외한 두께 방향의 동박을 에칭하여 매립 동박층을 형성하는 단계;

   (c) 상기 매립 동박층이 형성된 기판 상에 무전해 동도금층을 형성하는 단계;

   (d) 상기 무전해 동도금층 상에 전해 패턴 동도금층을 형성하는 단계; 및

   (e) 상기 전해 패턴 동도금층이 형성되지 않은 부위의 무전해 동도금층 및 매립 동박층을 제거하는 단계;

   를 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
5. (a) 수지 기판의 양면에 0.2∼7㎛의 표면조도(Rz)를 갖는 동박 매트면의 요철부가 매립되도록 동박이 적층되어 형성된 양면 동박적층판을 제공하는 단계;

   (b) 상기 매립된 요철부를 제외한 두께 방향의 동박을 에칭하여 매립 동박층을 형성하는 단계;

   (c) 상기 매립 동박층이 형성된 기판 상에 전해 패턴 동도금층을 형성하는 단계; 및

   (d) 상기 전해 패턴 동도금층이 형성되지 않은 부위의 매립 동박층을 제거하는 단계;

   를 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
6. 제4항 또는 제5항에 있어서, 상기 방법은 상기 (b) 단계 전 또는 상기 (b) 단계 후에 상기 수지 기판에 층간 전기적 도통을 위한 비아홀을 형성하는 단계를 더욱 포함하는 것을 특징으로 하는 인쇄회로기판의 제조방법.
7. 제4항 또는 제5항에 있어서, 상기 (b) 단계에서 에칭되는 동박의 두께가 5㎛ 이하인 것을 특징으로 하는 인쇄회로기판의 제조방법.
8. 제4항 또는 제5항에 있어서, 상기 동박 매트면의 요철부는 0.3∼5㎛의 표면조도(Rz)를 갖는 것을 특징으로 하는 인쇄회로기판의 제조방법.

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