KR100350756B1 - 안정된이득경사를갖는반도체회로 - Google Patents
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Abstract
본 발명은 회로의 크기를 증가시키거나 임피던스를 보정하는 별도의 시간이나 주의를 요하지 않고도 안정된 이득경사를 실현하기 위한 것이다. 커패시터 및 인덕터로 이루어진 공진회로를 피드백루프 외부의 출력단에 설치하여 특정한 주파수에서 피킹을 실현하고 예컨대 1dB 이상의 원하는 기울기를 갖는 이득경사를 실현한다.
Description
본 발명은 반도체회로에 관한 것으로, 특히 CATV (케이블 TV) 혼성 IC (hybrid IC : HIC) 에 사용되는 반도체회로에 관한 것이다.
CATV 용 HIC 광대역 증폭기에 있어서, 복수단의 증폭기가 동축케이블을 통하여 직렬로 접속되고, 동축케이블에서 손상된 특성을 보정하기 위하여 원하는 이득경사 (gain slope) 가 모든 사용된 주파수대역에 대하여 실현되어야 한다. 이득경사란 대역폭 내에서 주파수가 증가함에 따라 이득이 증가하는 것을 말한다.
사용되는 주파수대역이 점점 고주파수로 확장됨에 따라, 사용된 주파수대역에서의 원하는 이득경사의 실현은 최근에 점점 더 어려워지게 되었다.
도 1 및 도 2 는 일본실용신안공개공보 85810/83 에 개시된 것으로 종래기술에 사용된 원하는 이득경사를 실현하기 위한 회로의 구성을 도시하는 회로도이다.
도 1 및 도 2 에 도시된 회로에서, 바이어스 피드백회로에 설치된 인덕터 (L101) 및 트랜지스터 (Tr101) 의 베이스와 에미터 사이에 설치된 커패시터 (C102) 에 의해 병렬공진회로가 형성된다. 또한, 트랜지스터 (Tr101) 의 베이스와 에미터 사이의 커패시터 (C102) 와 직렬로 접속된 감쇠저항 (R106) 이 공진회로에 설치되어 Q 를 제어한다.
전술한 기재에 따라 구성된 회로에서, 인덕터 (L101) 및 커패시터 (C102) 의 회로정수를 변화시킴으로써 공진주파수를 변경시키고, 이에 따라 피킹주파수를 조절한다.
도 3 및 도 4 는 일본특허공개공보 264404/89 에 개시된 것으로 종래기술에 사용된 원하는 이득경사를 구현하기 위한 회로의 구성을 도시하는 회로도이다.
도 3 에 도시된 회로에서는, 2개의 증폭회로 사이에 설치된 단간회로 (interstage circuit) 에 있는 커패시터 (C112) 및 인덕터 (L111) 에 의해 직렬공진회로가 형성되며, 도 4 에 도시된 회로에서는, 인덕터 (L111) 가 소오스와 드레인 사이에 병렬로 접속되도록 FET (Tr113) 가 설치되어 FET (Tr113) 의 소오스와 드레인 사이의 커패시턴스 및 인덕터 (L111) 에 의해 병렬공진회로가 형성되어 있다.
전술한 기재에 따라 구성된 회로에서, FET (Tr113) 의 소오스와 드레인 사이의 커패시턴스가 변하도록 게이트바이어스를 변화시킴으로써 공진주파수의 변경이 실현된다.
그러나, 종래기술의 전술한 회로는 다음과 같은 결함을 갖는다.
(1) 도 1 및 도 2 에 도시된 회로에서는, 피킹주파수를 조절하기 위하여 인덕터 (L101) 및 커패시터 (C102) 의 회로정수를 변화시킴으로써 공진주파수가 변경되지만, 인덕터 (L101) 및 커패시터 (C102) 가 피드백회로 내에 설치되기 때문에 입력측임피던스와 출력측임피던스가 피킹의 크기에 따라 변한다.
그러므로, 결과적인 회로는 입력측임피던스, 출력측임피던스, 및 이득경사의 3가지 인자를 가지며, 따라서 설계 및 조절에 상당한 시간 및 노력이 요구된다.
(2) 도 3 및 도 4 에 도시된 회로에서는, FET 의 소오스와 드레인 사이의 커패시턴스를 변화시키도록 게이트바이어스를 변화시킴으로써 공진주파수가 변경되고 피킹주파수가 조절되며, 따라서 이러한 회로는 게이트바이어스를 변화시키기 위하여 가변바이어스를 필요로 한다. 이러한 회로는 또한 FET 의 추가적인 설치를 요구한다. 그 결과, 회로의 크기 및 비용 모두가 증가한다.
또한, 도 3 에 도시된 회로에서, 공진주파수를 변경시키기 위해서는 능동소자 간의 커패시터 (C111) 및 인덕터 (L111) 가 또한 변경되어야 하며, 이득을 갖는 소자 간의 부정합은 발진 등의 특성상의 불안정을 일으켜 안성성에 결함을 초래하기 쉽다.
본 발명의 목적은 임피던스를 보정하기 위하여 회로의 크기를 대규모로 하거나 별도의 시간을 요함이 없이 안정된 이득경사를 구현할 수 있는 반도체회로를 제공하는 것이다.
도 1 은 일본실용신안공개공보 85810/83 호에 개시된 것으로 종래기술에 사용된 원하는 이득경사를 실현하기 위한 회로의 구성을 도시하는 회로도.
도 2 는 일본실용신안공개공보 85810/83 호에 개시된 것으로 종래기술에 사용된 원하는 이득경사를 실현하기 위한 회로의 구성을 도시하는 회로도.
도 3 은 일본특허공개공보 264404/89 호에 개시된 것으로 종래기술에 사용된 원하는 이득경사를 실현하기 위한 회로의 구성을 도시하는 회로도.
도 4 는 일본특허공개공보 264404/89 호에 개시된 것으로 종래기술에 사용된 원하는 이득경사를 실현하기 위한 회로의 구성을 도시하는 회로도.
도 5 는 본 발명의 제 1 실시예에 따른 반도체회로를 도시하는 회로도.
도 6 은 커패시턴스 성분을 가진 칩 인덕턴스의 구성의 일례를 도시하는 도면.
도 7 은 도 6 에 도시된 칩 인덕턴스의 등가회로도.
도 8 은 도 5 에 도시된 회로에서 공진회로가 적용되지 않는 경우의 주파수에 대한 이득특성을 도시하는 도면.
도 9 는 도 5 에 도시된 회로에서 주파수에 대한 이득특성을 도시하는 도면.
도 10 은 본 발명의 제 2 실시예에 다른 반도체회로를 도시하는 회로도.
도 11 은 본 발명의 제 3 실시예에 따른 반도체회로를 도시하는 회로도.
도 12 는 본 발명의 제 4 실시예에 따른 반도체회로를 도시하는 회로도.
도 13 은 본 발명의 제 5 실시예에 따른 반도체회로를 도시하는 회로도.
* 도면의 주요부분에 대한 부호의 설명 *
C1 : 커패시터
C2 : 커패시터
R1 : 저항
L1 : 인덕터
Q1 : 트랜지스터
본 발명에서는, 공진회로가 피드백루프의 외부에 설치되어 특정한 주파수에서 피킹을 구현하고 원하는 기울기, 예컨대 1dB 이상의 기울기를 갖는 이득경사를 설정한다. 그 결과, 회로를 설계할 때 발진동작을 고려할 필요가 없다.
또한, 피드백루프의 출력단에 공진회로가 설치되는 경우에, 출력측에서만 임피던스에 있어서의 변화가 발생하고 입력측에서는 임피던스의 변화가 발생하지 않는다. 그러므로, 회로 설계 및 조절에 있어서 입력측은 고려할 필요없이 2가지 인자만을 고려하기만 하면 되며, 따라서 조절이 용이해진다.
최종적으로, 본 발명은 추가적인 능동 소자를 필요로 하지 않기 때문에 회로 의 대규모화를 수반하지 않는다.
본 발명의 상기한 목적 및 다른 목적, 특징 및 효과는 본 발명의 바람직한 실시예를 도시하는 첨부 도면에 기초한 이하의 기재로부터 분명해질 것이다.
제 1 실시예
도 5 는 본 발명의 제 1 실시예에 따른 반도체회로를 도시하는 회로도이다. 이 회로는 단지 본 발명의 반도체회로의 교류부 (alternating-current portion) 일 뿐이다.
도 5 에 도시된 바와 같이, 본 실시예는, 입력단자에 접속된 게이트단자 및 접지된 소오스단자를 갖는 FET (Q1); FET (Q1) 의 드레인단자와 게이트단자 사이에직렬로 접속된 저항 (R1) 및 커패시터 (C1); 및 FET (Q1) 의 드레인단자와 출력단자 사이에 병렬로 접속된 커패시터 (C2) 및 인덕터 (L1) 로 이루어지며, 여기에서 FET (Q1), 저항 (R1) 및 커패시터 (C1) 에 의해 피드백루프가 형성된다. 이 피드백루프는 대역 및 임피던스를 유지하기 위하여 설치된다.
전술한 기재에 따라 구성된 반도체회로에 있어서, 인덕터 (L1) 및 커패시터 (C2) 에 의해 초래된 공진에 의하여 피킹이 발생하고, 그 결과 이러한 인덕터 (L1) 및 커패시터 (C2) 의 회로정수를 변경함으로써 공진주파수가 변경되고 예컨대 1dB 이상의 원하는 이득경사가 이득에 부여될 수 있다.
본 실시예에서, 공진회로를 구성하는 소자의 회로정수가 변하기 때문에 임피던스가 변경되지만, 공진을 일으키는 공진회로는 피드백루프의 외부에 설치되기 때문에 출력측에 대한 임피던스만이 변하며, 입력측에 대한 임피던스는 변하지 않는다.
그 결과, 본 실시예는 입력측 및 출력측 양측에서 임피던스가 변하는 도 1 및 도 2 에 도시된 회로에 비하여 설계 및 조절에 필요한 시간 및 노력을 줄일 수 있다.
본 발명은 또한, 회로정수를 단순히 변경함으로써 공진주파수가 조절되기 때문에, 도 3 및 도 4 에 도시된 FET 의 게이트바이어스를 변화시키기 위한 가변바이어스가 필요없이도 구현될 수 있다. 그 결과, 회로의 크기를 증가시키지 않고도 이득경사를 이득에 부여할 수 있다. 또한, 회로정수의 변화가 단간소자에서 발생되지 않기 때문에, 임피던스의 부정합으로 인한 변동이 발생하지 않는다.
본 실시예에서는 인덕터 (L1) 및 커패시터 (C2) 가 병렬로 접속되어 있지만, 이러한 소자가 직렬로 접속된다고 해도 이와 유사하게 피킹이 일어난다.
전술한 바와 같이 구성된 반도체회로에 있어서, 인덕터 (L1) 및 커패시터 (C2) 로 이루어진 공진회로는 또한 커패시턴스 성분을 가진 칩 인덕턴스만으로 구성될 수 있다.
도 6 은 커패시턴스 성분을 갖는 칩 인덕턴스의 구성의 일례를 도시하고, 도 7 은 도 6 에 도시된 칩 인덕턴스의 등가 회로도이다.
도 6 에 도시된 바와 같이, 본 실시예의 칩 인덕턴스는 세라믹유닛 내에 도체 사이에 개재된 C 성분을 구비하는 부분과 함께 나선형의 스프링 형태의 많은 층으로 링크된 L 성분을 구비하는 내부도체를 구비한다. 따라서, L 성분 및 C 성분을 포함하는 공진회로가 도 7 에 도시된 바와 같이 형성된다.
도 8 은 도 5 에 도시된 회로에 공진회로가 적용되지 않는 경우의 주파수에 대한 이득특성을 도시하고, 도 9 는 도 5 에 도시된 회로에서 주파수에 대한 이득특성을 도시한다.
도 9 에 도시된 바와 같이, 도 5 에 도시된 회로는 원하는 주파수대역에서 예컨대 1dB 이상의 원하는 기울기를 갖는 이득경사를 구현한다.
제 2 실시예
도 10 은 본 발명의 제 2 실시예에 따른 반도체회로를 도시하는 회로도이다. 이 회로는 단지 본 발명의 반도체회로의 교류부일 뿐이다.
도 10 에 도시된 바와 같이, 본 실시예는, 입력단자에 접속된 게이트단자 및접지된 소오스단자를 갖는 FET (Q1); FET (Q1) 의 드레인단자와 게이트단자 사이에 직렬로 접속된 저항 (R1) 및 커패시터; FET (Q1) 의 드레인단자에 접속된 게이트단자 및 접지된 소오스단자를 갖는 FET (Q2); FET (Q2) 의 드레인단자와 게이트단자 사이에 직렬로 접속된 저항 (R2) 및 커패시터 (C3); 및 FET (Q2) 의 드레인단자와 출력단자 사이에 병렬로 접속된 커패시터 (C2) 및 인덕터 (L1) 을 구비하며, 여기에서 FET (Q1), 저항 (R1) 및 커패시터 (C1) 에 의해 제 1 피드백루프가 형성되고, FET (Q2), 저항 (R2) 및 커패시터 (C3) 에 의해 제 2 피드백루프가 형성된다.
전술한 바와 같이 구성된 반도체회로에 있어서, 공진을 발생하는 공진회로는 피드백루프의 외부에 설치되고, 그 결과 제 1 실시예에 기재된 회로에서와 같이 출력측임피던스만이 변하고 입력측임피던스는 변하지 않는다. 이러한 구성으로 인하여 회로를 설계하고 조절하는데 필요한 시간 및 노력을 줄일 수 있다.
제 3 실시예
도 10 에 도시된 회로에는 2개의 피드백루프가 형성되어 있기는 하지만, 단 하나의 피드백루프로도 이와 유사한 효과를 얻을 수 있다.
도 11 은 본 발명의 제 3 실시예에 따른 반도체회로를 도시하는 회로도이다. 이 회로는 단지 본 발명의 반도체회로의 교류부일 뿐이다.
도 11 에 도시된 바와 같이, 본 실시예에서는 인덕터 (L1) 및 커패시터 (C2) 로 구성된 공진회로가 FET (Q1), 저항 (R1) 및 커패시터 (C1) 로 이루어진 피드백루프의 외부에 설치된다. 그 결과, 출력측임피던스만이 변하고 입력측임피던스는 어떠한 변화도 겪지 않는데, 이로써 설계 및 조절에 필요한 시간 및 노력이 감소될 수 있다.
본 실시예에서 FET (Q1), 저항 (R1) 및 커패시터 (C1) 에 의해 피드백루프가 구성되지만, 공진회로가 피드백루프의 외부에 설치되기만 한다면 FET (Q2) 를 이용하여 피드백이 이루어지는 경우에도 동일한 효과를 얻을 수 있다.
제 4 실시예
FET (Q2) 의 드레인단자로부터 FET (Q1) 의 게이트단자까지 피드백을 달성하는 피드백루프의 경우에도 도 10 에 도시된 회로에서 동일한 효과를 얻을 수 있다.
도 12 는 본 발명의 제 4 실시예에 따른 반도체회로를 도시하는 회로도이다.
도 12 에 도시된 실시예에서, 인덕터 (L1) 및 커패시터 (C2) 로 이루어진 공진회로가 FET (Q1, Q2), 저항 (R1) 및 커패시터 (C1) 로 이루어진 피드백루프의 외부에 설치되기 때문에, 출력측임피던스만이 변하고 입력측임피던스는 어떠한 변화도 겪지 않는다. 그러므로, 본 실시예는 설계 및 조절에 필요한 시간 및 노력을 줄일 수 있다.
본 실시예에서 FET 가 2 단으로 접속되어 있는 회로가 기재되었지만, 본 발명은 2개의 FET 에만 제한되지는 않으며, 공진회로가 피드백루프의 외부에 설치되는 한 복수의 FET 가 다단으로 접속된 경우에도 동일한 효과를 얻을 수 있다.
제 5 실시예
도 13 은 본 발명의 제 5 실시예에 따른 반도체회로를 도시하는 회로도이다.
도 13 에 도시된 바와 같이, 본 실시예에서 입력된 신호는 2개의 다른 신호로 분할되고, 이 2개의 분할된 신호는 각각 증폭회로 (12 및 13) 에 의해 증폭되며, 그리고 나서 증폭기 (12, 13) 에 의해 증폭된 신호가 합성되어 출력된다.
커패시터 (C34, C35) 를 통하여 접지된 변성기 (Transformer) (T1) 가 입력단자 (1) 를 통하여 입력된 신호를 다른 위상을 갖는 2개의 신호로 분할하는 분할 수단으로서 설치되고, 커패시터 (C37) 를 통하여 접지된 변성기 (T2) 가 증폭기 (12, 13) 에 의해 증폭된 2개의 신호를 합성하기 위한 합성 수단으로서 설치된다.
증폭회로 (12) 는, 다단으로 접속된 FET (Q11 - Q13); 서로 병렬로 접속되고 제 2 FET 인 FET (Q11) 의 게이트저항으로서 설치된 서미스터 (Rt11) 및 저항 (R13); 상기 서미스터 (Rt11) 와 저항 (R13) 간의 접속점과 FET (Q11) 의 게이트단자 사이에 설치된 인덕터 (L13); FET (Q12) 의 게이트단자, 즉 증폭회로 (12) 의 입력단자와 드레인단자 사이에 직렬로 접속된 저항 (R11), 커패시터 (C11) 및 서미스터 (Rt12); FET (Q12) 의 드레인단자와 소정의 전위 사이에 직렬로 접속된 저항 (R12) 및 커패시터 (C12); 서미스터 (Rt11) 와 저항 (R13) 간의 다른 접속점과 FET (Q12) 의 드레인단자 사이에 접속된 커패시터 (C13); FET (Q12) 의 드레인단자와 FET (Q11) 의 소오스단자 사이에 직렬로 접속된 인덕터 (L11) 및 저항 (R17); 인덕터 (L11) 와 저항 (R17) 간의 접속점과 소정의 전위 사이에 접속된 커패시터 (C15); FET (Q12) 의 드레인단자와 FET (Q13) 의 드레인단자 사이에 직렬로 접속된 저항 (R14), 커패시터 (C14) 및 서미스터 (Rt13); FET (Q13) 의 게이트단자에 접속된 저항 (R16); 및 FET (Q13) 의 드레인단자와 증폭회로 (12) 의 출력단자 사이에 병렬로 접속되어 설치된 저항 (R15), 인덕터 (L12) 및 커패시터 (C16) 를 구비하는데, 여기에서 FET (Q11) 의 드레인단자 및 FET (Q13) 의 소오스단자가 접속되어 있다.
증폭회로 (13) 는, 다단으로 접속된 FET (Q21-Q23); 서로 병렬로 접속되고 제 2 FET 인 FET (Q21) 의 게이트저항으로서 설치된 저항 (R23) 및 서미스터 (Rt21); 서미스터 (Rt21) 와 저항 (R23) 간의 접속점과 FET (Q21) 의 게이트단자 사이에 설치된 인덕터 (L23); FET (Q22) 의 드레인단자와 게이트단자, 즉 증폭회로 (13) 의 입력 사이에 직렬로 접속된 저항 (R21), 커패시터 (C21) 및 서미스터 (Rt22); FET (Q22) 의 드레인단자와 소정의 전위 사이에 직렬로 접속된 저항 (R22) 및 커패시터 (C22); 서미스터 (Rt21) 와 저항 (R23) 간의 다른 접속점과 FET (Q22) 의 드레인단자 사이에 접속된 커패시터 (C23); FET (Q22) 의 드레인단자와 FET (Q21) 의 소오스단자 사이에 직렬로 접속된 인덕터 (L21) 및 저항 (R27); 인덕터 (L21) 와 저항 (R27) 간의 접속점과 소정의 전위 사이에 접속된 커패시터 (C25); FET (Q22) 의 드레인단자와 FET (Q23) 의 드레인단자 사이에 직렬로 접속된 저항 (R24), 커패시터 (C24) 및 서미스터 (Rt23); FET (Q23) 의 게이트단자에 접속된 저항 (R26); 및 증폭회로 (13) 의 출력단자와 FET (Q23) 의 드레인단자 사이에 병렬로 접속되어 설치된 저항 (R25), 인덕터 (L22) 및 커패시터 (C26) 를 구비하는데, 여기에서 FET (Q21) 의 드레인단자 및 FET (Q23) 의 소오스단자는 접속되어 있다.
FET (Q13) 의 게이트단자 및 FET (Q23) 의 게이트단자는 저항 (R16 및 R26) 을 통하여 접속된다.
변성기 (T1) 의 입력측에는, 변성기 (T1) 와 입력단자 (1) 사이에 직렬로 접속된 커패시터 (C33) 및 인덕터 (L31), 커패시터 (C33) 와 인덕터 (L31) 간의 접속점과 소정의 전위 사이에 직렬로 접속된 커패시터 (C31) 및 저항 (R31), 및 커패시터 (C33) 와 인덕터 (L31) 간의 접속점과 소정의 전위 사이에 접속된 커패시터 (C32) 가 설치되고, 변성기 (T2) 의 출력측에는, 변성기 (T2) 와 출력단자 (2) 사이에 직렬로 접속된 인덕터 (L32) 및 커패시터 (C39), 및 인덕터 (L32) 와 커패시터 (C39) 간의 접속점과 소정의 전위 사이에 접속된 커패시터 (C38) 가 설치된다.
또한, 증폭회로 (12) 와 증폭회로 (13) 사이에는, FET (Q11) 의 소오스단자와 FET (Q21) 의 소오스단자 사이에 접속된 저항 (R41), FET (Q21) 의 게이트단자와 FET (Q11) 의 게이트단자 사이에 직렬로 접속된 저항 (R39 및 R40), 저항 (R39) 과 저항 (R40) 간의 접속점과 변성기 (T1) 사이에 직렬로 접속된 저항 (R33 및 R34), 저항 (R33) 과 변성기 (T1) 간의 접속점과 소정의 전위 사이에 직렬로 접속된 저항 (R32) 및 서미스터 (Rt31, Rt32), 저항 (R39 및 R40) 간의 접속점과 저항 (R34) 사이의 접속점과 소정의 전위 사이에 접속된 저항 (R35), FET (Q12) 의 소오스단자와 FET (Q22) 의 소오스단자 사이에 접속된 저항 (R37), FET (Q12) 의 소오스단자와 소정의 전위 사이에 접속된 저항 (R36), FET (Q22) 의 소오스단자와 소정의 전위 사이에 접속된 저항 (R38), 저항 (R16 및 R26) 간의 접속점과 변성기 (T2) 사이에 접속된 저항 (R42, R43), 저항 (R42 및 R43) 간의 접속점과 소정의 전위 사이에 병렬로 접속된 저항 (R44) 및 커패시터 (C40), 및 저항 (R42) 과 변성기 (T2) 간의 접속점과 소정의 전위 사이에 접속된 커패시터 (C36) 가 설치되고, 전원전압 (Vdd) 이 저항 (R42) 과 변성기 (T2) 사이의 접속점뿐만아니라 저항 (R33 및 R34) 사이의 접속점에도 인가된다.
서미스터 (Rt11, Rt21 및 Rt31) 는 저항이 주변온도에 따른 부온도특성으로 인하여 변하는 열에 민감한 저항소자이며, 서미스터 (Rt12, Rt13, Rt22, Rt23 및 Rt32) 는 주변온도에 따른 정 온도특성으로 인하여 저항이 변하는 열에 민감한 저항소자이다.
전술한 기재에 따라 구성된 반도체회로에서, 인덕터 (L12) 및 커패시터 (C16) 에 발생되는 공진에 의하여 (이와 유사하게, 인덕터 (L22) 및 커패시터 (C26) 에 의한 공진에 의해서도) 피킹이 일어난다. 그 결과, 공진주파수는 이러한 인덕터 (L12) 및 커패시터 (C16) 의 회로정수 (이와 유사하게, 인덕터 (L22) 및 커패시터 (C26) 의 회로정수) 를 변화시킴으로써 변경할 수 있으며, 또한 Q 감쇠용 저항 (R15, R25) 에 의해 Q 가 제어될 수 있고, 따라서 이득이 1dB 이상의 경사로 설정될 수 있다.
본 실시예에서는, 회로를 구성하는 회로정수가 변하기 때문에 임피던스가 변하지만, 단지 출력측임피던스만이 변하며 입력측임피던스는 어떠한 변화도 겪지 않는다. 인덕터 (L12) 및 커패시터 (C16) 로 구성된 공진회로가 증폭회로 (12) 의 FET (Q11-Q13) 를 사용하는 피드백루프의 외부에 설치되고, 인덕터 (L22) 및 커패시터 (C26) 로 구성된 공진회로가 증폭회로 (13) 의 FET (Q21-Q23) 을 사용하는 피드백루프의 외부에 설치된다.
그러므로, 본 실시예는 설계 및 조절에 드는 시간과 노력을 감소시킬 수 있다.
또한, 회로정수의 변화에 의한 공진주파수의 수정은 FET 의 게이트바이어스를 변화시키기 위한 가변바이어스에 대한 필요성을 없애고, 이에 따라 회로의 크기를 증가시키지 않고도 경사를 이득에 설정할 수 있다. 또한, 회로정수의 변경이 단간소자에서는 발생하지 않기 때문에 임피던스의 부정합으로 인한 발진이 발생하지 않는다.
본 실시예에서, FET (Q11 및 Q21) 의 게이트저항으로서 부온도특성을 갖는 서미스터 (Rt11 및 Rt21) 가 설치된다.
증폭회로 (12) 에서는, 인덕터 (L12) 및 커패시터 (C16) 로 구성되는 공진회로에서 발생되는 이득경사에 있어서의 주변온도에 대한 이득특성의 변동은 커패시터 (C13), 서미스터 (Rt11) 및 인덕터 (L13) 로 이루어진 회로에서의 주변온도에 대한 Q 값의 변동에 의해서 상쇄되고, 그러므로 증폭회로 (12) 로부터 출력된 이득경사의 기울기가 주변온도의 변화에도 불구하고 균일하다.
이와 유사하게, 증폭회로 (13) 에서는, 인덕터 (L22) 및 커패시터 (C26) 로 이루어진 공진회로에서 발생되는 이득경사에 있어서의 주변온도에 대한 이득특성의 변동은 커패시터 (C23), 서미스터 (Rt21) 및 인덕터 (L23) 로 이루어진 회로에서의 주변온도에 대한 Q 값의 변동에 의해 상쇄되고, 따라서 증폭회로 (13) 로부터 출력된 이득경사의 기울기는 주변온도의 변화에도 불구하고 균일하다.
본 실시예에서, 서미스터 (Rt31, Rt32) 는 저항 (R33) 과 변성기 (T1) 간의 접점과 소정의 전위 사이에 직렬로 접속된다.
그 결과, 소정의 온도 근처에서의 전류가 최소가 되고, 주변온도가 소정의 온도로부터 떨어짐에 따라 회로전류는 증가하며, 또한 주변온도가 소정의 온도로부터 올라감에 따라 회로전류는 증가하고, 따라서 온도의 변화로 인한 왜곡 특성의 저하를 방지할 수 있다.
본 실시예에서는, 또한, 10 - 100 Ω 의 값을 갖는 저항 (R43) 이 저항 (R16) 과 저항 (R26) 간의 접속점과 저항 (R42) 사이에 설치되고, 저항 (R42 및 R43) 간의 접속점과 소정의 전위 사이에 커패시터 (C40) 가 설치되며, 이러한 소자의 회로정수는 종단조건에 따라 설정된다.
따라서, 전위에 있어서의 변동이 도면의 점 A 에서 발생하는 경우에, 전위 (파동) 에 있어서의 변동은 저항 (R43) 에 의해 흡수되고, 정상파는 발생되지 않으며, 따라서 정상파에 의해 초래되는 왜곡 (주로 CSO) 에 의해서도 저하를 방지할 수 있다.
본 발명의 바람직한 실시예가 특정한 용어를 사용하여 기재되었지만, 이러한 기재는 단지 예시를 위한 것이며, 첨부한 청구범위의 사상 및 범위를 벗어나지 않고도 변경 및 수정이 가해질 수 있다는 것이 이해되어야 한다.
상기한 본 발명에 따르면, 임피던스를 보정하기 위하여 회로의 크기를 증가시키거나 별도의 시간을 요함이 없이 안정된 이득경사를 구현할 수 있는 반도체회로가 제공된다.
Claims (24)
- 교류 전류 신호를 증폭하여 출력하는 증폭회로;상기 증폭회로의 출력측으로부터 입력측으로 피드백하는 피드백루프; 및상기 피드백루프 외부의 공진회로를 구비하고,상기 공진회로는 상기 증폭회로의 이득에 1 dB 이상의 기울기를 갖는 게인 슬로프를 발생시키는 주파수로 피킹을 수행하는 것을 특징으로 하는 반도체회로.
- 다단으로 접속된 복수의 증폭회로;상기 복수의 증폭회로 중 하나 이상의 증폭회로의 출력측으로부터 입력측으로 피드백하는 피드백루프; 및상기 피드백루프 외부의 공진회로를 구비하고,상기 공진회로는 상기 증폭회로의 이득에 1 dB 이상의 기울기를 갖는 게인 슬로프를 발생시키는 주파수로 피킹을 수행하는 것을 특징으로 하는 반도체회로.
- 다단으로 접속된 복수의 증폭회로;상기 복수의 증폭회로 중 최종단의 증폭회로의 출력측으로부터 제 1 단의 증폭회로의 입력측으로 피드백하는 피드백루프; 및상기 피드백루프 외부의 공진회로를 구비하고,상기 공진회로는 상기 증폭회로의 이득에 1 dB 이상의 기울기를 갖는 게인슬로프를 발생시키는 주파수로 피킹을 수행하는 것을 특징으로 하는 반도체회로.
- 입력단자를 통하여 입력된 신호를 다른 위상의 2개의 신호로 분할하기 위한 분할 수단;다단으로 접속된 FET, 복수의 저항 소자 및 피드백루프가 설치되고 상기 분할 수단에 의해 분할된 신호를 각각 증폭하는 제 1 및 제 2 증폭 수단;상기 제 1 및 제 2 증폭 수단에 의해 증폭된 2개의 신호를 합성하여 그 결과를 출력하는 합성 수단; 및상기 피드백루프 외부의 공진회로를 구비하고,상기 공진회로는 상기 증폭회로의 이득에 1 dB 이상의 기울기를 갖는 게인 슬로프를 발생시키는 주파수로 피킹을 수행하는 것을 특징으로 하는 반도체회로.
- 제 1 항에 있어서, 상기 공진회로는 상기 피드백루프의 출력단에 설치되는 것을 특징으로 하는 반도체회로.
- 제 2 항에 있어서, 상기 공진회로는 상기 피드백루프의 출력단에 설치되는 것을 특징으로 하는 반도체회로.
- 제 3 항에 있어서, 상기 공진회로는 상기 피드백루프의 출력단에 설치되는 것을 특징으로 하는 반도체회로.
- 제 4 항에 있어서, 상기 공진회로는 상기 피드백루프의 출력단에 설치되는 것을 특징으로 하는 반도체회로.
- 제 1 항에 있어서, 상기 공진회로는 커패시터 및 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 2 항에 있어서, 상기 공진회로는 커패시터 및 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 3 항에 있어서, 상기 공진회로는 커패시터 및 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 4 항에 있어서, 상기 공진회로는 커패시터 및 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 5 항에 있어서, 상기 공진회로는 커패시터 및 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 6 항에 있어서, 상기 공진회로는 커패시터 및 인덕터 소자로 이루어지는것을 특징으로 하는 반도체회로.
- 제 7 항에 있어서, 상기 공진회로는 커패시터 및 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 8 항에 있어서, 상기 공진회로는 커패시터 및 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 1 항에 있어서, 상기 공진회로는 커패시턴스 성분을 가진 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 2 항에 있어서, 상기 공진회로는 커패시턴스 성분을 가진 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 3 항에 있어서, 상기 공진회로는 커패시턴스 성분을 가진 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 4 항에 있어서, 상기 공진회로는 커패시턴스 성분을 가진 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 5 항에 있어서, 상기 공진회로는 커패시턴스 성분을 가진 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 6 항에 있어서, 상기 공진회로는 커패시턴스 성분을 가진 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 7 항에 있어서, 상기 공진회로는 커패시턴스 성분을 가진 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
- 제 8 항에 있어서, 상기 공진회로는 커패시턴스 성분을 가진 인덕터 소자로 이루어지는 것을 특징으로 하는 반도체회로.
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