JPH11220339A - 半導体回路 - Google Patents

Abstract

(57)【要約】 【課題】 複合２次歪みの劣化を防ぐ。 【解決手段】 プッシュプル回路１４０とプッシュプル
回路１５０とが接続される点に交流的に０Ｖとなる仮想
接地点Ａ点が存在し、Ａ点と接地間に、抵抗Ｒ１６５と
キャパシタＣ１６６とからなり、該Ａ点にて生じる電位
変動を吸収する終端回路を設け、Ａ点にて電位変動が生
じた場合に該電位変動を吸収する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路に関
し、特に、ＣＡＴＶ用ハイブリッドＩＣ（ＨＩＣ）に用
いられる半導体回路に関する。

【０００２】

【従来の技術】図３は、プッシュプル回路を用いた従来
のＣＡＴＶ用ＨＩＣ広帯域増幅器の一構成例を示す回路
図であり、特開平３−５２４０７号公報に示されるハイ
ブリッド増幅器の構成を示す。

【０００３】本従来例は図３に示すように、２つのプッ
シュプル回路部１４０，１５０を含んで構成されてお
り、各プッシュプル回路部１４０，１５０は互いに同様
の形式で相互接続された実質的に同様の部分を含んでお
り、プッシュプル回路部１４０は、抵抗Ｒ１４１〜Ｒ１
４５と、キャパシタＣ１４１，Ｃ１４２と、トランジス
タＴｒ１４１，Ｔｒ１４２とからなり、プッシュプル回
路部１５０は、抵抗Ｒ１５１〜Ｒ１５５と、キャパシタ
Ｃ１５１，Ｃ１５２と、トランジスタＴｒ１５１，Ｔｒ
１５２とからなる。なお、キャパシタＣ１６４はＲＦバ
イアスキャパシタであり、抵抗Ｒ１６４及びキャパシタ
Ｃ１６３は追加の選択手段（オプション）である。ま
た、プッシュプル回路部１５０，１６０間に設けられた
抵抗Ｒ１６１及びキャパシタＣ１６２は、仮想接地の影
響を経て、トランジスタＴｒ１４１，Ｔｒ１５１のＡＣ
エミッタインピーダンスを独立に制御する手段を供給す
る。

【０００４】上記のように構成された回路においては、
ＲＦ入力変圧器Ｔ１６１によってプッシュプル回路部１
５０，１６０にそれぞれプッシュプル形式で電源が供給
され、また、プッシュプル回路部１５０，１６０にて増
幅された信号は、ＲＦ出力変圧器Ｔ１６２を介して導き
出される。

【０００５】なお、ＤＣ電源（Ｖcc）は、抵抗Ｒ１６
２，Ｒ１６３及びＲＦ出力変圧器Ｔ２を介してプッシュ
プル回路１５０，１６０にそれぞれ供給される。

【０００６】また、オプションに設けられた出力シャン
トキャパシタＣ１６５は、回路の高周波利得及び出力イ
ンピーダンスの制御を援助する。

【０００７】また、バイポーラトランジスタは、優れた
高周波性能を有するため、増幅手段となるトランジスタ
Ｔｒ１４１，Ｔｒ１４２，Ｔｒ１５１，Ｔｒ１５２とし
て典型的に使用することができるが、他の形式のＲＦ増
幅用部品、ＩＣまたはサブアセンブリにも使用すること
ができる。

【０００８】さらに、オプションのキャパシタ（不図
示）が、トランジスタＴｒ１４１，Ｔｒ１５１のベース
より接地に対して供給され、入力インピーダンスの整合
を援助する。

【０００９】

【発明が解決しようとする課題】一般的に、プッシュプ
ル回路を有するＣＡＴＶ用ＨＩＣ広帯域増幅器において
は、複合２次歪み（ＣＳＯ：Composite Second Order）
が生じるが、上述したような従来の半導体回路において
は、ＣＳＯを補償するための回路は設けられておらず、
プッシュプル回路のそれぞれの素子及び電気特性のバラ
ンスによってのみＣＳＯの劣化が抑制されている。

【００１０】そこで、図３に示したような回路にてＣＳ
Ｏを補償するには、トランスのワイヤーを調節し、トラ
ンスの各ポート間のバランスを調節する方法が考えられ
るが、自動化が難しいため、工数が増大するとともに、
それによるコストアップが生じてしまう。

【００１１】また、抵抗Ｒ１６２とキャパシタＣ１６
３、並びに、抵抗Ｒ１６３とキャパシタＣ１６４の回路
定数は、バイアス条件のみで決定され、高周波的な終端
条件として設計されていないため、回路トランスのバイ
アス定数によって抵抗値が大きく異なってしまう。ここ
で、抵抗値が高い（１００Ω以上）場合は高周波的に高
インピーダンスとなり、抵抗値が低い（１０Ω以下）場
合は高周波的にキャパシタＣ１６３，Ｃ１６４によって
短絡状態となる。一般的にバイアスの関係上、ＣＡＴＶ
用ＨＩＣにおいては、抵抗値が数百Ω以上となるので、
高周波領域では全反射となる。

【００１２】ここで、素子のばらつき等によってプッシ
ュプルのバランスが崩れた場合、仮想接地点（図中Ａ
点）は接地状態のみではなくなり、微小な高周波電位の
振動が発生する。その場合、この振動が発振源となって
高周波電流が流れるが、仮想接地点につながる回路がバ
イアス回路となっているため、発生した振動が全反射と
なり、進行波と反射波が発生する。この進行波と反射波
とにより定在波が発生し、この定在波によって、接続さ
れているゲート電位がさらに振動し、それが増幅されて
さらにプッシュプルのバランスが崩れてしまう。

【００１３】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、プッシュプ
ル回路における複合２次歪みの劣化を補償することがで
きる半導体回路を提供することを目的とする。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に本発明は、入力端子を介して入力された信号を位相の
異なる２つの信号に分配する分配手段と、該分配手段に
て分配された信号をそれぞれ増幅する第１及び第２の増
幅手段と、該第１及び第２の増幅手段にて増幅された２
つの信号を１つの信号に合成して出力する合成手段とを
有し、前記第１の増幅手段と前記第２の増幅手段とが接
続される点に交流的に０Ｖとなる仮想接地点が存在する
半導体回路において、前記仮想接地点と接地間に、該仮
想接地点にて生じる電位変動を吸収する終端回路を有す
ることを特徴とする。

【００１５】また、前記分配手段は、前記入力端子を介
して入力された信号を互いの位相差が１８０°となる２
つの信号に分配することを特徴とする。

【００１６】また、前記第１及び第２の増幅手段は、帰
還ループ及び複数の抵抗、容量、誘導素子及び多段に接
続されたＦＥＴを具備することを特徴とする。

【００１７】また、前記多段に接続されたＦＥＴのうち
少なくとも１つは、ゲート端子が直列に接続された２つ
の抵抗を介して他の増幅手段内のＦＥＴのゲート端子と
接続されており、前記終端回路は、前記２つの抵抗の接
続点と接地間に設けられていることを特徴とする。

【００１８】また、前記終端回路は、抵抗とキャパシタ
とから構成されていることを特徴とする。

【００１９】また、前記抵抗は、１０〜１００Ωの抵抗
値を有することを特徴とする。

【００２０】（作用）上記のように構成された本発明に
おいては、第１の増幅手段と第２の増幅手段とが接続さ
れる点に交流的に０Ｖとなる仮想接地点が存在し、仮想
接地点と接地間に、該仮想接地点にて生じる電位変動を
吸収する終端回路が設けられているので、仮想接地点に
て電位変動が生じた場合、終端回路にて電位変動が吸収
される。

【００２１】それにより、仮想接地点にて電位変動が生
じた場合に、電位変動が反射して定在波が発生すること
はなく、第１の増幅手段と第２の増幅手段とのバランス
が保たれ、ＣＳＯの劣化が防止される。

【００２２】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００２３】（第１の実施の形態）図１は、本発明の半
導体回路の第１の実施の形態を示す回路図である。

【００２４】本形態は図１に示すように、２つのプッシ
ュプル回路部１４０，１５０を含んで構成されており、
各プッシュプル回路部１４０，１５０は互いに同様の形
式で相互接続された実質的に同様の部分を含んでおり、
プッシュプル回路部１４０は、抵抗Ｒ１４１〜Ｒ１４５
と、キャパシタＣ１４１，Ｃ１４２と、トランジスタＴ
ｒ１４１，Ｔｒ１４２とからなり、プッシュプル回路部
１５０は、抵抗Ｒ１５１〜Ｒ１５５と、キャパシタＣ１
５１，Ｃ１５２と、トランジスタＴｒ１５１，Ｔｒ１５
２とからなる。また、抵抗Ｒ１６３とキャパシタＣ１６
４、並びに抵抗Ｒ１６４とキャパシタＣ１６３とからそ
れぞれバイアス回路が構成されている。また、プッシュ
プル回路部１５０，１６０間に設けられた抵抗Ｒ１６１
及びキャパシタＣ１６２は、仮想接地の影響を経て、ト
ランジスタＴｒ１４１，Ｔｒ１５１のＡＣエミッタイン
ピーダンスを独立に制御する手段を供給する。さらに、
本形態においては、仮想接地点となるＡ点と抵抗１６３
との間に、例えば１０〜１００Ω程度の抵抗値を有する
抵抗Ｒ１６５が設けられており、また、抵抗Ｒ１６５と
抵抗Ｒ１６３との接続点と接地間にキャパシタＣ１６６
と抵抗Ｒ１６６が並列に設けられており、抵抗Ｒ１６５
とキャパシタＣ１６６とによって終端回路が形成されて
いる。

【００２５】以下に、上記のように構成された半導体回
路の動作について説明する。

【００２６】外部から入力された信号は、まず、トラン
スＴ１６１において２つの信号に分配される。なお、こ
のとき、分配された２つの信号の位相差は１８０°であ
る。

【００２７】トランスＴ１６１にて分配された２つの信
号は、プッシュプル回路１４０，１５０にてそれぞれ増
幅され、その後、トランスＴ１６５において合成されて
出力端子２から出力される。

【００２８】ここで、プッシュプル回路１４０，１５０
のバランスが保たれてる場合、上述した一連の動作にお
ける信号はそれぞれ下記の式に示すようになる（式は２
次の係数までで示す）。

【００２９】入射波を、Ｘｃｏｓωｔとすると、 Ｃ点の信号：（Ｘ／２）ｃｏｓωｔ Ｄ点の信号：（Ｘ／２）ｃｏｓ（ωｔ−π） プッシュプル回路１４０，１５０における増幅率をＹと
すると、プッシュプル回路１４０，１５０の出力である
Ｅ，Ｆ点の信号は、 Ｅ点の信号：（ＸＹ／２）ｃｏｓωｔ＋Ｚｃｏｓ２ωｔ Ｆ点の信号：（ＸＹ／２）ｃｏｓ（ωｔ−π）＋Ｚｃｏ
ｓ２（ωｔ−π） となる。

【００３０】ここで、上述したＥ点及びＦ点の信号の式
における第２項においては、それぞれＣＳＯの主な発生
原因となる２次歪み（２倍波）である。

【００３１】その後、トランスＴ１６２においてＥ点の
信号とＦ点の信号とが合成されるが、その際、Ｆ点の信
号は位相が１８０°反転されて合成されるので、 Ｅ＋Ｆ＝（ＸＹ／２）ｃｏｓωｔ＋Ｚｃｏｓ２ωｔ−
（ＸＹ／２）ｃｏｓ（ωｔ−π）＋Ｚｃｏｓ２（ωｔ−
π）＝ＸＹｃｏｓωｔ となる。

【００３２】したがって、プッシュプル回路１４０，１
５０のバランスが保たれている場合、基本波のみが出力
され、ＣＳＯの原因となる２次歪みはキャンセルされ、
出力されない。

【００３３】図１に示す回路においてプッシュプル回路
１４０，１５０のバランスが保たれている場合（プッシ
ュプルを構成する２つのシングル回路部分の電気的特性
が同一：流れる高周波信号の波形及び振幅が同一で位相
が１８０°ずれている）、図１中Ａ点は、交流的に０Ｖ
となり、接地状態とみなすことができる（仮想接地）。

【００３４】このとき、プッシュプル回路１４０，１５
０は理想的に動作し、偶数次歪み（主に２次歪み）成分
はキャンセルされる。

【００３５】しかし、実際には、素子のばらつき等によ
り２つのプッシュプル回路１４０，１５０のバランスが
崩れてしまう。

【００３６】２つのプッシュプル回路１４０，１５０の
バランスが崩れた場合、Ａ点は交流的に接地と見なせ
ず、交流信号が発生し、接続されているゲート電位に振
動が生じ、それが増幅されて偶数次歪みがキャンセルさ
れずに悪化してしまう。

【００３７】本形態においては、抵抗Ｒ１６５とキャパ
シタＣ１６６とを終端条件とすることで、Ａ点における
電位振動により発生した波は抵抗Ｒ１６５に吸収される
（終端される）。

【００３８】したがって、この波の反射による定在波は
発生せず、既定在波によるバランスの悪化、しいてはＣ
ＳＯの悪化も生じない。

【００３９】また、Ａ点に電位振動（波）が発生しない
ということは、プッシュプル回路１４０，１５０の中点
であるＡ点は交流的に見ると、強制的に接地されている
ものと同一である。

【００４０】したがって、プッシュプル回路１４０，１
５０のバランスを強制的に確保する働きがあり、回路に
本来含まれているバランスの崩れも矯正され、それによ
り、偶数次歪み（主にＣＳＯ）の劣化が防止され、改善
も行われる。

【００４１】上述したように本形態においては、図１中
のＡ点に、終端回路となる抵抗Ｒ１６５とキャパシタＣ
１６６とを接続し、回路定数を終端条件としているた
め、Ａ点における電位変動（波）が抵抗Ｒ１６５に吸収
され、定在波が発生せず、それが原因となって生じる偶
数次歪み（主にＣＳＯ）の劣化を防ぐことができる。

【００４２】（第２の実施の形態）図２は、本発明の半
導体回路の第２の実施の形態を示す回路図である。

【００４３】図２に示すように本形態においては、入力
された信号が２つの異なる信号に分配され、分配された
２つの信号が増幅回路１２，１３にてそれぞれ増幅さ
れ、増幅回路１２，１３にて増幅された信号が合成され
て出力される。なお、増幅回路１２，１３によってプッ
シュプルが形成されている。

【００４４】入力端子１を介して入力された信号を位相
の異なる２つの信号に分配する分配手段として、キャパ
シタＣ３４，Ｃ３５を介して接地されたトランスＴ１が
設けられ、増幅回路１２，１３にて増幅された２つの信
号を１つの信号に合成する合成手段として、キャパシタ
Ｃ３７を介して接地されたトランスＴ２が設けられてい
る。

【００４５】また、増幅回路１２は、多段に接続された
ＦＥＴＱ１１〜Ｑ１３と、２段目のＦＥＴとなるＦＥＴ
Ｑ１１のゲート抵抗として互いに並列に接続されて設け
られたサーミスタＲｔ１１及び抵抗Ｒ１３と、サーミス
タＲｔ１１及び抵抗Ｒ１３とＦＥＴＱ１１のゲート端子
との間に設けられたインダクタＬ１３と、増幅回路１２
の入力となるＦＥＴＱ１２のゲート端子とドレイン端子
との間に直列に接続された抵抗Ｒ１１，キャパシタＣ１
１及びサーミスタＲｔ１２と、ＦＥＴＱ１２のドレイン
端子と所定電位との間に直列に接続された抵抗Ｒ１２及
びキャパシタＣ１２と、サーミスタＲｔ１１及び抵抗Ｒ
１３とＦＥＴＱ１２のドレイン端子との間に接続された
キャパシタＣ１３と、ＦＥＴＱ１２のドレイン端子とＦ
ＥＴＱ１１のソース端子との間に直列に接続されたイン
ダクタＬ１１及び抵抗Ｒ１７と、インダクタＬ１１と抵
抗Ｒ１７との接続点と所定電位との間に接続されたキャ
パシタＣ１５と、ＦＥＴＱ１２のドレイン端子とＦＥＴ
Ｑ１３のドレイン端子との間に直列に接続された抵抗Ｒ
１４，キャパシタＣ１４及びサーミスタＲｔ１３と、Ｆ
ＥＴＱ１３のゲート端子に接続された抵抗Ｒ１６と、Ｆ
ＥＴＱ１３のドレイン端子と増幅回路１２の出力端子と
の間に互いに並列に接続されて設けられた抵抗Ｒ１５、
インダクタＬ１２及びキャパシタＣ１６とから構成され
ており、ＦＥＴＱ１１のドレイン端子とＦＥＴＱ１３の
ソース端子とが接続されている。

【００４６】また、増幅回路１３は、多段に接続された
ＦＥＴＱ２１〜Ｑ２３と、２段目のＦＥＴとなるＦＥＴ
Ｑ２１のゲート抵抗として互いに並列に接続されて設け
られたサーミスタＲｔ２１及び抵抗Ｒ２３と、サーミス
タＲｔ２１及び抵抗Ｒ２３とＦＥＴＱ２１のゲート端子
との間に設けられたインダクタＬ２３と、増幅回路１３
の入力となるＦＥＴＱ２２のゲート端子とドレイン端子
との間に直列に接続された抵抗Ｒ２１，キャパシタＣ２
１及びサーミスタＲｔ２２と、ＦＥＴＱ２２のドレイン
端子と所定電位との間に直列に接続された抵抗Ｒ２２及
びキャパシタＣ２２と、サーミスタＲｔ２１及び抵抗Ｒ
２３とＦＥＴＱ２２のドレイン端子との間に接続された
キャパシタＣ２３と、ＦＥＴＱ２２のドレイン端子とＦ
ＥＴＱ２１のソース端子との間に直列に接続されたイン
ダクタＬ２１及び抵抗Ｒ２７と、インダクタＬ２１と抵
抗Ｒ２７との接続点と所定電位との間に接続されたキャ
パシタＣ２５と、ＦＥＴＱ２２のドレイン端子とＦＥＴ
Ｑ２３のドレイン端子との間に直列に接続された抵抗Ｒ
２４，キャパシタＣ２４及びサーミスタＲｔ２３と、Ｆ
ＥＴＱ２３のゲート端子に接続された抵抗Ｒ２６と、Ｆ
ＥＴＱ２３のドレイン端子と増幅回路１３の出力端子と
の間に互いに並列に接続されて設けられた抵抗Ｒ２５、
インダクタＬ２２及びキャパシタＣ２６とから構成され
ており、ＦＥＴＱ２１のドレイン端子とＦＥＴＱ２３の
ソース端子とが接続されている。

【００４７】なお、ＦＥＴＱ１３のゲート端子とＦＥＴ
Ｑ２３のゲート端子とは抵抗Ｒ１６，Ｒ２６を介して互
いに接続されている。

【００４８】また、トランスＴ１の入力側には、トラン
スＴ１と入力端子１との間に直列に接続されたキャパシ
タＣ３３及びインダクタＬ３１と、キャパシタＣ３３と
インダクタＬ３１との接続点と所定電位との間に直列に
接続されたキャパシタＣ３１及び抵抗Ｒ３１と、キャパ
シタＣ３３とインダクタＬ３１との接続点と所定電位と
の間に接続されたキャパシタＣ３２とが設けられてお
り、さらに、トランスＴ２の出力側には、トランスＴ２
と出力端子２との間に直列に接続されたインダクタＬ３
２及びキャパシタＣ３９と、インダクタＬ３２とキャパ
シタＣ３９との接続点と所定電位との間に接続されたキ
ャパシタＣ３８とが設けられている。

【００４９】また、増幅回路１２と増幅回路１３との間
には、ＦＥＴＱ１１のソース端子とＦＥＴＱ２１のソー
ス端子との間に接続された抵抗Ｒ４１と、ＦＥＴＱ１１
のゲート端子とＦＥＴＱ２１のゲート端子との間に直列
に接続された抵抗Ｒ３９，４０と、抵抗Ｒ３９と抵抗Ｒ
４０との接続点とトランスＴ１との間に直列に接続され
た抵抗Ｒ３３，Ｒ３４と、抵抗Ｒ３３とトランスＴ１と
の接続点と所定電位との間に直列に接続された抵抗Ｒ３
２及びサーミスタＲｔ３１，Ｒｔ３２と、抵抗Ｒ３９，
Ｒ４０の接続点と抵抗Ｒ３４との接続点と所定電位との
間に接続された抵抗Ｒ３５と、ＦＥＴＱ１２のソース端
子とＦＥＴＱ２２のソース端子との間に接続された抵抗
Ｒ３７と、ＦＥＴＱ１２のソース端子と所定電位との間
に接続された抵抗Ｒ３６と、ＦＥＴＱ２２のソース端子
と所定電位との間に接続された抵抗Ｒ３８と、抵抗Ｒ１
６と抵抗Ｒ２６との接続点とトランスＴ２との間に接続
された抵抗Ｒ４２，Ｒ４３と、抵抗Ｒ４２と抵抗Ｒ４３
との接続点と所定電位との間に並列に接続された抵抗Ｒ
４４及びキャパシタＣ４０と、抵抗Ｒ４２とトランスＴ
２との接続点と所定電位との間に接続されたキャパシタ
Ｃ３６とが設けられており、さらに、抵抗Ｒ３３と抵抗
Ｒ３４との接続点、並びに抵抗Ｒ４２とトランスＴ２と
の接続点は、電源電圧Ｖddが印加されている。

【００５０】なお、サーミスタＲｔ１１，Ｒｔ２１，Ｒ
ｔ３１は、周囲温度に応じて負の温度特性を有して抵抗
値が変化する感温抵抗素子であり、サーミスタＲｔ１
２，Ｒｔ１３，Ｒｔ２２，Ｒｔ２３，Ｒｔ３２は、周囲
温度に応じて正の温度特性を有して抵抗値が変化する感
温抵抗素子である。

【００５１】また、抵抗Ｒ４３は、例えば１０〜１００
Ωの抵抗値を有するものである。

【００５２】上記のように構成された半導体回路におい
ては、増幅回路１２，１３にてプッシュプルが形成され
ているため、増幅回路１２と増幅回路１３とが接続され
るＡ点は交流的に０Ｖとなり、接地状態とみなせる仮想
接地点となる。

【００５３】このとき、増幅回路１２，１３は理想的に
動作し、偶数次歪み（主に２次歪み）成分はキャンセル
される。

【００５４】しかし、実際には、素子のばらつき等によ
り２つの増幅回路のバランスが崩れてしまう。

【００５５】２つの増幅回路１２，１３のバランスが崩
れた場合、Ａ点は交流的に接地と見なせず、交流信号が
発生し、接続されているゲート電位に振動が生じ、それ
が増幅されて偶数次歪みがキャンセルされずに悪化して
しまう。

【００５６】本形態においては、抵抗Ｒ４３とキャパシ
タＣ４０とを終端条件とすることで、Ａ点における電位
振動により発生した波は抵抗Ｒ４３に吸収される（終端
される）。

【００５７】したがって、この波の反射による定在波は
発生せず、既定在波によるバランスの悪化、しいてはＣ
ＳＯの悪化も生じない。

【００５８】また、Ａ点に電位振動（波）が発生しない
ということは、増幅回路１２，１３の中点であるＡ点は
交流的に見ると、強制的に接地されているものと同一で
ある。

【００５９】したがって、増幅回路１２，１３のバラン
スを強制的に確保する働きがあり、回路に本来含まれて
いるバランスの崩れも矯正され、それにより、偶数次歪
み（主にＣＳＯ）の劣化が防止され、改善も行われる。

【００６０】上述したように本形態においては、図２中
のＡ点から終端回路となる抵抗Ｒ４３とキャパシタＣ４
０とを接続し、回路定数を終端条件としているため、Ａ
点における電位変動（波）が抵抗Ｒ４３に吸収され、定
在波が発生せず、それが原因となって生じる偶数次歪み
（主にＣＳＯ）の劣化を防ぐことができる。

【００６１】また、本形態においては、ＦＥＴＱ１１，
Ｑ２１のゲート抵抗として、負の温度特性を有するサー
ミスタＲｔ１１，Ｒｔ２１がそれぞれ設けられている。

【００６２】そのため、増幅回路１２内においては、イ
ンダクタＬ１２及びキャパシタＣ１６からなる共振回路
にて発生するゲインスロープの周囲温度に対する利得特
性の変動と、キャパシタＣ１３、サーミスタＲｔ１１、
インダクタＬ１３からなる回路におけるＱ値の周囲温度
に対する変動とが互いに打ち消すように働き、それによ
り、周囲温度が変化した場合においても、増幅回路１２
から出力されるゲインスロープの傾斜特性は一定とな
る。

【００６３】また、増幅回路１３内においても同様に、
インダクタＬ２２及びキャパシタＣ２６からなる共振回
路にて発生するゲインスロープの周囲温度に対する利得
特性の変動と、キャパシタＣ２３、サーミスタＲｔ２
１、インダクタＬ２３からなる回路におけるＱ値の周囲
温度に対する変動とが互いに打ち消すように働き、それ
により、周囲温度が変化した場合においても、増幅回路
１３から出力されるゲインスロープの傾斜特性は一定と
なる。

【００６４】また、本形態においては、ゲインスロープ
が発生する共振回路を構成するインダクタＬ１２及びキ
ャパシタＣ１６、並びにインダクタＬ２２及びキャパシ
タＣ２６がそれぞれ帰還ループの外部に設けられてい
る。

【００６５】そのため、インピーダンスの変化が出力側
においてしか生じず、インピーダンスの修正を容易に行
うことができる。

【００６６】また、本形態においては、抵抗Ｒ３３とト
ランスＴ１との接続点と所定電位との間にサーミスタＲ
ｔ３１，Ｒｔ３２が直列に接続されている。

【００６７】それにより、所定の温度付近における電流
値が最小値をとり、所定の温度から周囲温度が下がるに
つれて回路電流が増加し、かつ、所定の温度から周囲温
度が上昇するにつれて回路電流が増加するようになり、
温度変化により生じる歪み特性の劣化を防止することが
できる。

【００６８】

【発明の効果】以上説明したように本発明においては、
第１の増幅手段と第２の増幅手段とが接続される点に交
流的に０Ｖとなる仮想接地点が存在し、仮想接地点と接
地間に、該仮想接地点にて生じる電位変動を吸収する終
端回路を設けたため、仮想接地点にて電位変動が生じた
場合、終端回路にて電位変動が吸収され、電位変動が反
射して定在波が発生することはない。

【００６９】それにより、第１の増幅手段と第２の増幅
手段とのバランスが保たれ、ＣＳＯの劣化を防止するこ
とができる。

【図面の簡単な説明】

【図１】本発明の半導体回路の第１の実施の形態を示す
回路図である。

【図２】本発明の半導体回路の第２の実施の形態を示す
回路図である。

【図３】プッシュプル回路を用いた従来のＣＡＴＶ用Ｈ
ＩＣ広帯域増幅器の一構成例を示す回路図である。

【符号の説明】

１ 入力端子 ２ 出力端子 １２，１３ 増幅回路 １４０，１５０ プッシュプル回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 雄一 東京都港区芝浦三丁目18番21号 日本電気 エンジニアリング株式会社内

Claims (6)

【特許請求の範囲】
1. 【請求項１】 入力端子を介して入力された信号を位相
   の異なる２つの信号に分配する分配手段と、 該分配手段にて分配された信号をそれぞれ増幅する第１
   及び第２の増幅手段と、 該第１及び第２の増幅手段にて増幅された２つの信号を
   １つの信号に合成して出力する合成手段とを有し、 前記第１の増幅手段と前記第２の増幅手段とが接続され
   る点に交流的に０Ｖとなる仮想接地点が存在する半導体
   回路において、 前記仮想接地点と接地間に、該仮想接地点にて生じる電
   位変動を吸収する終端回路を有することを特徴とする半
   導体回路。
2. 【請求項２】 請求項１に記載の半導体回路において、 前記分配手段は、前記入力端子を介して入力された信号
   を互いの位相差が１８０°となる２つの信号に分配する
   ことを特徴とする半導体回路。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   回路において、 前記第１及び第２の増幅手段は、帰還ループ及び複数の
   抵抗、容量、誘導素子及び多段に接続されたＦＥＴを具
   備することを特徴とする半導体回路。
4. 【請求項４】 請求項３に記載の半導体回路において、 前記多段に接続されたＦＥＴのうち少なくとも１つは、
   ゲート端子が直列に接続された２つの抵抗を介して他の
   増幅手段内のＦＥＴのゲート端子と接続されており、 前記終端回路は、前記２つの抵抗の接続点と接地間に設
   けられていることを特徴とする半導体回路。
5. 【請求項５】 請求項１乃至４のいずれか１項に記載の
   半導体回路において、 前記終端回路は、抵抗とキャパシタとから構成されてい
   ることを特徴とする半導体回路。
6. 【請求項６】 請求項５に記載の半導体回路において、 前記抵抗は、１０〜１００Ωの抵抗値を有することを特
   徴とする半導体回路。