JP3150112B2 - 半導体回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体回路に関
し、特に、ＣＡＴＶ用ハイブリッドＩＣ（ＨＩＣ）に用
いられる半導体回路に関する。

【０００２】

【従来の技術】ＣＡＴＶ用ＨＩＣ広帯域増幅器において
は、接続されるケーブルにおける損失を補うために、周
波数が高くなるにつれて利得が上昇するゲインスロープ
が設定されているが、このゲインスロープは、周囲温度
の変化に応じて変動してしまうという特性を有してい
る。

【０００３】そのため、ＣＡＴＶシステム全体で信号レ
ベルを一定に保つためには、周囲温度変化による利得特
性の変動を補償する必要がある。

【０００４】図１０は、特開昭５７−８３９１０号公報
に示される従来より用いられている周囲温度変化による
利得特性の変動を補償する回路の構成を示す回路図であ
る。

【０００５】本従来例は図１０に示すように、ゲート端
子が整合回路１２６を介して入力端子１２１と接続さ
れ、ドレイン端子が整合回路１２７を介して出力端子１
２２と接続され、ソース端子が接地されたＦＥＴ１２５
と、一端が入力端子１２１と接続されたインダクタＬ１
２１と、一端がインダクタＬ１２１の入力端子１２１が
接続されていない端と接続され、他端がゲートバイアス
供給端子１２３と接続された抵抗Ｒ１２１と、一端がイ
ンダクタＬ１２１の入力端子１２１が接続されていない
端と接続され、他端が接地されたサーミスタＲ１２２
と、一端が出力端子１２２と接続され、他端がドレイン
バイアス供給端子１２４と接続されたインダクタＬ１２
２とから構成されている。ＦＥＴ１２５のゲート端子に
は、整合回路１２６、インダクタＬ１２１及び抵抗Ｒ１
２１を介してゲートバイアス供給端子１２３からゲート
バイアスが供給され、ＦＥＴ１２５のドレイン端子に
は、整合回路１２７及びインダクタＬ１２２を介してド
レインバイアス供給端子１２４からドレインバイアスが
供給されている。

【０００６】ここで、抵抗Ｒ１２１の抵抗値において
は、ゲートバイアス供給端子１２３から供給されるゲー
トバイアスＶgs1が通常のゲートバイアスＶgsに対し
て、 ｜Ｖgs｜＜｜Ｖgs1｜ となるように設定されている。

【０００７】また、周囲温度が室温よりも高い場合、サ
ーミスタＲ１２２の抵抗値は、自己の温度非直線性によ
り周囲温度が室温である場合よりも小さくなり、その時
のゲートバイアスをＶgs2とすると、 ｜Ｖgs2｜＜｜Ｖgs1｜ となる。

【０００８】したがって、ゲートバイアスＶgs1のとき
の利得をＧＶgs1、ゲートバイアスＶgs2のときの利得を
ＧＶgs2とし、サーミスタＲ１２２が設けられていない
バイアス回路を有する増幅器で、ゲートバイアスをＶgs
と設定した増幅器の室温よりも高い雰囲気中における利
得をＧＶgs3とすると、 ＧＶgs3＜ＧＶgs2 となり、周囲温度変化による利得特性の変動を補償する
ことができる。

【０００９】

【発明が解決しようとする課題】しかしながら、上述し
たような従来の回路においては、以下に記載するような
問題点がある。

【００１０】（１）バイアス条件によるＦＥＴの周波数
対利得特性の変化を利用するためにバイアスに温度補償
をかけており、そのため、高温または低温時にてバイア
ス電圧が大きくなり、ＦＥＴの消費電流が増加し、それ
により、高温時に素子にかかる熱ストレスが増大してし
まう。

【００１１】（２）素子の有するＤＣ特性に基づいて動
作点が決められているため、高周波特性は素子のＤＣ特
性に依存している。そのため、素子のＤＣ特性の違いに
よって高周波特性にばらつきが生じてしまう。

【００１２】図１１は、周囲温度変化に応じたゲインス
ロープの利得特性の変動を示す図である。

【００１３】図１１に示すように、ＣＡＴＶシステムの
様に帯域が広い場合、周囲温度が変化すると、ゲインス
ロープを示す利得曲線は、利得方向に平行に変動するば
かりではなく、その傾斜までもが変化してしまう。

【００１４】ここで、図１０に示した回路においては、
利得方向に平行な変動を補償することはできるが、その
傾斜を補償することはできない。

【００１５】（３）バイアスはブリーダー抵抗の分圧比
で設定されているため、温度補償をかけるには複数の素
子が必要となり、回路規模が大型化してしまうととも
に、コストアップが生じてしまう。

【００１６】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、回路規模を
大型化したりコストアップを生じたりすることなく、周
囲温度が変化した場合にゲインスロープの利得特性の変
動を補償することができる半導体回路を提供することを
目的とする。

【００１７】

【課題を解決するための手段】上記目的を達成するため
に本発明は、ドレイン側が出力端子となる第１のＦＥＴ
と、該第１のＦＥＴのゲート端子と入力端子との間に直
列に接続された第１のインダクタ、第１の抵抗及び第１
のキャパシタとを有し、前記入力端子を介して入力され
た信号を所定量だけ増幅して前記出力端子から出力する
半導体回路において、前記第１の抵抗は、周囲温度に応
じて抵抗値が変化する感温素子であることを特徴とす
る。

【００１８】

【００１９】また、前記第１のインダクタは、ボンディ
ングワイヤあるいは導体パターンによって形成されてい
ることを特徴とする。

【００２０】また、前記第１の抵抗と並列に接続された
第２の抵抗を有することを特徴とする。

【００２１】また、前記第１のＦＥＴのソース端子と接
地間に並列に接続された第３の抵抗及び第２のキャパシ
タと、前記第１のキャパシタと前記入力端子との間に、
前記第１のキャパシタにドレイン端子が接続され、前記
入力端子にゲート端子が接続されて設けられた第２のＦ
ＥＴと、該第２のＦＥＴのソース端子と接地間に並列に
接続された第４の抵抗及び第３のキャパシタと、前記第
２のＦＥＴのドレイン端子と接地間に直列に接続された
第５の抵抗及び第４のキャパシタと、前記第１のＦＥＴ
と前記出力端子との間に、ゲート端子が接地され、ソー
ス端子が前記第１のＦＥＴのドレイン端子に接続され、
ドレイン端子が前記出力端子に接続されて設けられた第
３のＦＥＴと、該第３のＦＥＴのドレイン端子と前記第
２のＦＥＴのドレイン端子との間に直列に接続された第
６の抵抗及び第５のキャパシタと、前記第３のＦＥＴの
ドレイン端子と前記出力端子との間に共振回路を有する
ことを特徴とする。

【００２２】また、前記共振回路は、第２のインダクタ
と第６のキャパシタとが並列に接続されて構成されてい
ることを特徴とする。

【００２３】

【００２４】

【００２５】（作用）上記のように構成された本発明に
おいては、ＦＥＴのゲート抵抗として、周囲温度に応じ
て負の温度特性を有して抵抗値が変化する感温抵抗素子
であるサーミスタを用いているが、共振レベルを示すフ
ァクタであるＱ値はサーミスタの抵抗値が高くなるほど
小さくなり、サーミスタの抵抗値が低くなるほど大きく
なるので、Ｑ値は、周囲温度が上昇すると大きくなり、
周囲温度が下がると小さくなる。ここで、半導体素子に
おいては、周囲温度が上昇するとゲインスロープの傾斜
が緩やかとなり、また、周囲温度が下がると利得が増加
してゲインスロープ傾斜が急峻になるため、Ｑ値の周囲
温度に対する変動とゲインスロープの周囲温度に対する
利得特性の変動とが互いに打ち消すように働き、それに
より、周囲温度が変化した場合においてもゲインスロー
プの傾斜特性が一定となる。

【００２６】

【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。

【００２７】（第１の実施の形態）図１は、本発明の半
導体回路の第１の実施の形態を示す回路図であり、主に
ゲインスロープの周囲温度に対する利得特性の変動を補
償する回路を示している。なお、本回路は、本発明の半
導体回路の交流部分のみを抜き出したものである。

【００２８】本形態は図１に示すように、ドレイン側が
出力端子となる第１のＦＥＴＱ１と、一端がＦＥＴＱ１
のゲート端子に接続された第１のインダクタＬ１と、一
端がインダクタＬ１のＦＥＴＱ１と接続されていない端
と接続され、周囲温度に応じて負の温度特性を有して抵
抗値が変化する感温抵抗素子である第１の抵抗であるサ
ーミスタＲｔと、サーミスタＲｔのインダクタＬ１と接
続されていない端と入力端子との間に接続された第１の
キャパシタＣ１と、ＦＥＴＱ１のソース端子とＧＮＤ間
に並行に接続された第３の抵抗Ｒ１及び第２のキャパシ
タＣ２とから構成されている。なお、抵抗Ｒ１及び第２
のキャパシタＣ２は、周波数特性を調整するものであ
り。本発明の必須要件ではない。

【００２９】また、ＦＥＴＱ１の入力抵抗として設けら
れたサーミスタＲｔは、周囲温度が高くなると抵抗値が
低くなり、周囲温度が低くなると抵抗値が高くなるとい
う負の温度特性を有している。

【００３０】以下に、上記のように構成された回路の動
作について説明する。

【００３１】図２は、一般的な共振回路における周波数
に対する利得特性の一例を示す図である。また、図３
は、図１に示した回路における周波数に対する利得特性
を説明するための図である。

【００３２】図２に示すように、一般的な共振回路にお
ける共振点は使用する帯域外に存在し、その共振点レベ
ルを示すファクタであるＱ値は、 Ｑ＝２πｆＬ／Ｒ あるいは Ｑ＝１／（２πｆＣＲ） で表される。

【００３３】ここで、図１に示したように、抵抗Ｒとし
て、周囲温度が上昇すると抵抗値が小さくなり、周囲温
度が低くなると抵抗値が大きくなるサーミスタＲｔを用
いた場合、上式から導き出されるように、Ｑ値は、サー
ミスタＲｔの抵抗値が大きくなるほど小さくなり、サー
ミスタＲｔの抵抗値が小さくなるほど大きくなるため、
図３に示すように、周囲温度が上昇すると大きくなり、
周囲温度が下がると小さくなる。

【００３４】図１に示した回路においては、図３に示す
ような、周囲温度変化による周波数対利得特性が得られ
るが、ゲインスロープを実現する回路においては、周囲
温度が上昇するとゲインスロープの傾斜が緩やかとな
り、また、周囲温度が下がると利得が増加してゲインス
ロープ傾斜が急峻なものとなる。

【００３５】そのため、図１に示した回路におけるＱ値
の周囲温度に対する変動とゲインスロープの周囲温度に
対する利得特性の変動とが互いに打ち消すように働き、
それにより、周囲温度が変化した場合においてもゲイン
スロープの傾斜特性は一定となる。

【００３６】図４は、図１に示した回路を用いた場合の
周囲温度に対するゲインスロープの傾斜特性を示す図で
ある。

【００３７】図４に示すように、従来のものにおいて
は、周囲温度の変化に伴ってゲインスロープが変化して
しまっていたのに対して、本形態においては、周囲温度
が変化した場合においてもゲインスロープの傾斜特性は
変化しない。

【００３８】（第２の実施の形態）図１に示した回路に
おけるインダクタＬ１においては、ＦＥＴＱ１のゲート
端子とサーミスタＲｔとを接続するボンディングワイヤ
あるいは導体パターンによって構成することもできる。

【００３９】図５は、図１に示したＦＥＴＱ１のゲート
入力部分の詳細を示す図である。

【００４０】図５に示すように、ＦＥＴＱ１のゲート端
子にインダクタＬ１を接続しない場合においてもＦＥＴ
Ｑ１のゲート端子とサーミスタＲｔとの間においては、
ＦＥＴＱ１のゲート端子とサーミスタＲｔとを接続する
ボンディングワイヤ等によって微少のＬ成分が寄生して
おり、また、ＦＥＴＱ１のゲート容量分により共振が発
生する。

【００４１】（第３の実施の形態）図６は、本発明の半
導体回路の第３の実施の形態を示す回路図である。な
お、本回路は、本発明の半導体回路の交流部分のみを抜
き出したものである。

【００４２】本形態は図６に示すように、図１に示した
回路にサーミスタＲｔと並列に第２の抵抗Ｒ５が付加さ
れた構成となっている。

【００４３】図７は、負の温度特性を有するサーミスタ
の特性の一例を示す図である。

【００４４】市販されているサーミスタは図７の実線に
示すように、それぞれの特性が互いに連続するものでは
なく、それぞれが予め決められた特性を有するものとな
っている。

【００４５】そこで、破線に示すような特性が必要であ
る場合、図６に示すように、サーミスタＲｔと並列に任
意の抵抗値を有する抵抗Ｒ５を接続し、それにより、所
望の特性を得る。

【００４６】（第４の実施の形態）図８は、本発明の半
導体回路の第４の実施の形態を示す回路図であり、図１
に示した回路をより具体的にした回路を示す。なお、本
回路は、本発明の半導体回路の交流部分のみを抜き出し
たものである。

【００４７】図８に示すように本形態においては、図１
に示した回路の入力側に、入力端子とキャパシタＣ１と
の間にゲート側を入力端子とし、ドレイン端子がキャパ
シタＣ１と接続された第２のＦＥＴＱ２と、ＦＥＴＱ２
のソース端子とＧＮＤ間に並列に接続された第４の抵抗
Ｒ２及び第３のキャパシタＣ３と、ＦＥＴＱ２のドレイ
ン端子とＧＮＤ間に直列に接続された第５の抵抗Ｒ３及
び第４のキャパシタＣ４とが設けられ、また、図１に示
した回路の出力側に、ソース端子がＦＥＴＱ１のドレイ
ン端子に接続され、ゲート端子が接地された第３のＦＥ
ＴＱ３が設けられ、また、ＦＥＴＱ３のドレイン端子と
ＦＥＴＱ２のドレイン端子との間に直列に接続された第
６の抵抗Ｒ４及び第５のキャパシタＣ５が帰還ループと
して設けられ、さらに、出力端子とＦＥＴＱ３のドレイ
ン端子との間に、共振回路となる第６のキャパシタＣ６
及び第２のインダクタＬ２が互いに並列に接続されてい
る。

【００４８】上記のように構成された回路においては、
キャパシタＣ６及びインダクタＬ２からなる共振回路に
おいて、周囲温度が上昇した場合、傾斜が緩やかなゲイ
ンスロープが発生し、周囲温度が下がった場合、傾斜が
急峻なゲインスロープが発生するが、第１の実施の形態
において説明したように、図１に示した回路におけるＱ
値の周囲温度に対する変動とキャパシタＣ６及びインダ
クタＬ２からなる共振回路にて発生したゲインスロープ
の周囲温度に対する利得特性の変動とが互いに打ち消す
ように働き、それにより、周囲温度が変化した場合にお
いてもゲインスロープの傾斜特性は一定となる。

【００４９】（第５の実施の形態）図９は、本発明の半
導体回路の第５の実施の形態を示す回路図である。

【００５０】図９に示すように本形態においては、入力
された信号が２つの異なる信号に分配され、分配された
２つの信号が増幅回路１２，１３にてそれぞれ増幅さ
れ、増幅回路１２，１３にて増幅された信号が合成され
て出力される。

【００５１】入力端子１を介して入力された信号を位相
の異なる２つの信号に分配する分配手段として、キャパ
シタＣ３４，Ｃ３５を介して接地されたトランスＴ１が
設けられ、増幅回路１２，１３にて増幅された２つの信
号を１つの信号に合成する合成手段として、キャパシタ
Ｃ３７を介して接地されたトランスＴ２が設けられてい
る。

【００５２】また、増幅回路１２は、多段に接続された
ＦＥＴＱ１１〜Ｑ１３と、２段目のＦＥＴとなるＦＥＴ
Ｑ１１のゲート抵抗として互いに並列に接続されて設け
られたサーミスタＲｔ１１及び抵抗Ｒ１３と、サーミス
タＲｔ１１及び抵抗Ｒ１３とＦＥＴＱ１１のゲート端子
との間に設けられたインダクタＬ１３と、増幅回路１２
の入力となるＦＥＴＱ１２のゲート端子とドレイン端子
との間に直列に接続された抵抗Ｒ１１，キャパシタＣ１
１及びサーミスタＲｔ１２と、ＦＥＴＱ１２のドレイン
端子と所定電位との間に直列に接続された抵抗Ｒ１２及
びキャパシタＣ１２と、サーミスタＲｔ１１及び抵抗Ｒ
１３とＦＥＴＱ１２のドレイン端子との間に接続された
キャパシタＣ１３と、ＦＥＴＱ１２のドレイン端子とＦ
ＥＴＱ１１のソース端子との間に直列に接続されたイン
ダクタＬ１１及び抵抗Ｒ１７と、インダクタＬ１１と抵
抗Ｒ１７との接続点と所定電位との間に接続されたキャ
パシタＣ１５と、ＦＥＴＱ１２のドレイン端子とＦＥＴ
Ｑ１３のドレイン端子との間に直列に接続された抵抗Ｒ
１４，キャパシタＣ１４及びサーミスタＲｔ１３と、Ｆ
ＥＴＱ１３のゲート端子に接続された抵抗Ｒ１６と、Ｆ
ＥＴＱ１３のドレイン端子と増幅回路１２の出力端子と
の間に互いに並列に接続されて設けられた抵抗Ｒ１５、
インダクタＬ１２及びキャパシタＣ１６とから構成され
ており、ＦＥＴＱ１１のドレイン端子とＦＥＴＱ１３の
ソース端子とが接続されている。

【００５３】また、増幅回路１３は、多段に接続された
ＦＥＴＱ２１〜Ｑ２３と、２段目のＦＥＴとなるＦＥＴ
Ｑ２１のゲート抵抗として互いに並列に接続されて設け
られたサーミスタＲｔ２１及び抵抗Ｒ２３と、サーミス
タＲｔ２１及び抵抗Ｒ２３とＦＥＴＱ２１のゲート端子
との間に設けられたインダクタＬ２３と、増幅回路１３
の入力となるＦＥＴＱ２２のゲート端子とドレイン端子
との間に直列に接続された抵抗Ｒ２１，キャパシタＣ２
１及びサーミスタＲｔ２２と、ＦＥＴＱ２２のドレイン
端子と所定電位との間に直列に接続された抵抗Ｒ２２及
びキャパシタＣ２２と、サーミスタＲｔ２１及び抵抗Ｒ
２３とＦＥＴＱ２２のドレイン端子との間に接続された
キャパシタＣ２３と、ＦＥＴＱ２２のドレイン端子とＦ
ＥＴＱ２１のソース端子との間に直列に接続されたイン
ダクタＬ２１及び抵抗Ｒ２７と、インダクタＬ２１と抵
抗Ｒ２７との接続点と所定電位との間に接続されたキャ
パシタＣ２５と、ＦＥＴＱ２２のドレイン端子とＦＥＴ
Ｑ２３のドレイン端子との間に直列に接続された抵抗Ｒ
２４，キャパシタＣ２４及びサーミスタＲｔ２３と、Ｆ
ＥＴＱ２３のゲート端子に接続された抵抗Ｒ２６と、Ｆ
ＥＴＱ２３のドレイン端子と増幅回路２２の出力端子と
の間に互いに並列に接続されて設けられた抵抗Ｒ２５、
インダクタＬ１３及びキャパシタＣ２６とから構成され
ており、ＦＥＴＱ２１のドレイン端子とＦＥＴＱ２３の
ソース端子とが接続されている。

【００５４】なお、ＦＥＴＱ１３のゲート端子とＦＥＴ
Ｑ２３のゲート端子とは抵抗Ｒ１６，Ｒ２６を介して互
いに接続されている。

【００５５】また、トランスＴ１の入力側には、トラン
スＴ１と入力端子１との間に直列に接続されたキャパシ
タＣ３３及びインダクタＬ３１と、キャパシタＣ３３と
インダクタＬ３１との接続点と所定電位との間に直列に
接続されたキャパシタＣ３１及び抵抗Ｒ３１と、キャパ
シタＣ３３とインダクタＬ３１との接続点と所定電位と
の間に接続されたキャパシタＣ３２とが設けられてお
り、さらに、トランスＴ２の出力側には、トランスＴ２
と出力端子２との間に直列に接続されたインダクタＬ３
２及びキャパシタＣ３９と、インダクタＬ３２とキャパ
シタＣ３９との接続点と所定電位との間に接続されたキ
ャパシタＣ３８とが設けられている。

【００５６】また、増幅回路１２と増幅回路１３との間
には、ＦＥＴＱ１１のソース端子とＦＥＴＱ２１のソー
ス端子との間に接続された抵抗Ｒ４１と、ＦＥＴＱ１１
のゲート端子とＦＥＴＱ２１のゲート端子との間に直列
に接続された抵抗Ｒ３９，Ｒ４０と、抵抗Ｒ３９と抵抗
Ｒ４０との接続点とトランスＴ１との間に直列に接続さ
れた抵抗Ｒ３３，Ｒ３４と、抵抗Ｒ３３とトランスＴ１
との接続点と所定電位との間に直列に接続された抵抗Ｒ
３２及びサーミスタＲｔ３１，Ｒｔ３２と、抵抗Ｒ３
９，Ｒ４０の接続点と抵抗Ｒ３４との接続点と所定電位
との間に接続された抵抗Ｒ３５と、ＦＥＴＱ１２のソー
ス端子とＦＥＴＱ２２のソース端子との間に接続された
抵抗Ｒ３７と、ＦＥＴＱ１２のソース端子と所定電位と
の間に接続された抵抗Ｒ３６と、ＦＥＴＱ２２のソース
端子と所定電位との間に接続された抵抗Ｒ３８と、抵抗
Ｒ１６と抵抗Ｒ２６との接続点とトランスＴ２との間に
接続された抵抗Ｒ４２，Ｒ４３と、抵抗Ｒ４２と抵抗Ｒ
４３との接続点と所定電位との間に並列に接続された抵
抗Ｒ４４及びキャパシタＣ４０と、抵抗Ｒ４２とトラン
スＴ２との接続点と所定電位との間に接続されたキャパ
シタＣ３６とが設けられており、さらに、抵抗Ｒ３３と
抵抗Ｒ３４との接続点、並びに抵抗Ｒ４２とトランスＴ
２との接続点は、電源電圧Ｖddが印加されている。

【００５７】なお、サーミスタＲｔ１１，Ｒｔ２１，Ｒ
ｔ３１は、周囲温度に応じて負の温度特性を有して抵抗
値が変化する感温抵抗素子であり、サーミスタＲｔ１
２，Ｒｔ１３，Ｒｔ２２，Ｒｔ２３，Ｒｔ３２は、周囲
温度に応じて正の温度特性を有して抵抗値が変化する感
温抵抗素子である。

【００５８】上記のように構成された半導体回路におい
ては、増幅回路１２内のキャパシタＣ１３、サーミスタ
Ｒｔ１１、インダクタＬ１３及びＦＥＴＱ１１によっ
て、図１に示した、キャパシタＣ１、サーミスタＲｔ、
インダクタＬ１及びＦＥＴＱ１からなる回路が構成され
ており、増幅回路１２内のインダクタＬ１２及びキャパ
シタＣ１６からなる共振回路にて発生するゲインスロー
プの周囲温度に対する利得特性の変動と、キャパシタＣ
１３、サーミスタＲｔ１１、インダクタＬ１３からなる
回路におけるＱ値の周囲温度に対する変動とが互いに打
ち消すように働き、それにより、周囲温度が変化した場
合においても、増幅回路１２から出力されるゲインスロ
ープの傾斜特性は一定となる。

【００５９】また、増幅回路１３内においても同様に、
キャパシタＣ２３、サーミスタＲｔ２１、インダクタＬ
２３及びＦＥＴＱ２１によって、図１に示した、キャパ
シタＣ１、サーミスタＲｔ、インダクタＬ１及びＦＥＴ
Ｑ１からなる回路が構成されており、増幅回路１３内の
インダクタＬ２２及びキャパシタＣ２６からなる共振回
路にて発生するゲインスロープの周囲温度に対する利得
特性の変動と、キャパシタＣ２３、サーミスタＲｔ２
１、インダクタＬ２３からなる回路におけるＱ値の周囲
温度に対する変動とが互いに打ち消すように働き、それ
により、周囲温度が変化した場合においても、増幅回路
１３から出力されるゲインスロープの傾斜特性は一定と
なる。

【００６０】実際に、上記のように構成された増幅器が
５０〜８６０ＭＨｚのＣＡＴＶ増幅器であれば、サーミ
スタＲｔ１１，Ｒｔ２１にそれぞれ、周囲温度に応じて
Ｂ定数＝８００の負の温度係数を有して抵抗値が変化す
るサーミスタを用いた場合、３０〜１００℃の温度範囲
で利得傾斜を０．８ｄＢ以内の変化に抑制することがで
きる。

【００６１】また、本形態においては、ゲインスロープ
が発生する共振回路を構成するインダクタＬ１２及びキ
ャパシタＣ１６、並びにインダクタＬ２２及びキャパシ
タＣ２６がそれぞれ帰還ループの外部に設けられてい
る。

【００６２】そのため、インピーダンスの変化が出力側
においてしか生じず、インピーダンスの修正を容易に行
うことができる。

【００６３】また、本形態においては、抵抗Ｒ３３とト
ランスＴ１との接続点と所定電位との間にサーミスタＲ
ｔ３１，Ｒｔ３２が直列に接続されている。

【００６４】それにより、所定の温度付近における電流
値が最小値をとり、所定の温度から周囲温度が下がるに
つれて回路電流が増加し、かつ、所定の温度から周囲温
度が上昇するにつれて回路電流が増加するようになり、
温度変化により生じる歪み特性の劣化を防止することが
できる。

【００６５】また、本形態においては、抵抗Ｒ１６と抵
抗Ｒ２６との接続点と抵抗Ｒ４２との間に１０〜１００
Ωの抵抗値を有する抵抗Ｒ４３が設けられ、かつ、抵抗
Ｒ４２と抵抗Ｒ４３との接続点と所定電位との間にキャ
パシタＣ４０が設けられており、それらの回路定数が終
端条件に設定されている。

【００６６】それにより、図中のＡ点において電位変動
が生じた場合、該電位変動（波）が抵抗Ｒ４３に吸収さ
れ、定在波が発生せず、それが原因となって生じる偶数
次歪み（主にＣＳＯ）の劣化を防ぐことができる。

【００６７】

【発明の効果】以上説明したように本発明においては、
ＦＥＴのゲート抵抗として、周囲温度に応じて負の温度
特性を有して抵抗値が変化する感温抵抗素子を用いたた
め、Ｑ値の周囲温度に対する変動とゲインスロープの周
囲温度に対する利得特性の変動とが互いに打ち消すよう
に働き、それにより、周囲温度が変化した場合における
ゲインスロープ特性の変動を防止することができる。

【図面の簡単な説明】

【図１】本発明の半導体回路の第１の実施の形態を示す
回路図である。

【図２】一般的な共振回路における周波数に対する利得
特性の一例を示す図である。

【図３】図１に示した回路における周波数に対する利得
特性を説明するための図である。

【図４】図１に示した回路を用いた場合の周囲温度に対
するゲインスロープの傾斜特性を示す図である。

【図５】図１に示したＦＥＴのゲート入力部分の詳細を
示す図である。

【図６】本発明の半導体回路の第３の実施の形態を示す
回路図である。

【図７】負の温度特性を有するサーミスタの特性の一例
を示す図である。

【図８】本発明の半導体回路の第４の実施の形態を示す
回路図である。

【図９】本発明の半導体回路の第５の実施の形態を示す
回路図である。

【図１０】特開昭５７−８３９１０号公報に示される従
来より用いられている周囲温度変化による利得特性の変
動を補償する回路の構成を示す回路図である。

【図１１】周囲温度変化に応じたゲインスロープの利得
特性の変動を示す図である。

【符号の説明】

１ 入力端子 ２ 出力端子 １２，１３ 増幅回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 雄一 東京都港区芝浦三丁目18番21号 日本電 気エンジニアリング株式会社内 (56)参考文献 特開 昭62−91008（ＪＰ，Ａ) 特開 平11−220333（ＪＰ，Ａ) 実公 昭44−16255（ＪＰ，Ｙ１) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H03F 1/00 - 3/72

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 ドレイン側が出力端子となる第１のＦＥ
   Ｔと、 該第１のＦＥＴのゲート端子と入力端子との間に直列に
   接続された第１のインダクタ、第１の抵抗及び第１のキ
   ャパシタとを有し、 前記入力端子を介して入力された信号を所定量だけ増幅
   して前記出力端子から出力する半導体回路において、 前記第１の抵抗は、周囲温度に応じて抵抗値が変化する
   感温素子であることを特徴とする半導体回路。
2. 【請求項２】 請求項１に記載の半導体回路において、 前記第１のインダクタは、ボンディングワイヤあるいは
   導体パターンによって形成されていることを特徴とする
   半導体回路。
3. 【請求項３】 請求項１または請求項２に記載の半導体
   回路において、 前記第１の抵抗と並列に接続された第２の抵抗を有する
   ことを特徴とする半導体回路。
4. 【請求項４】 請求項１乃至３のいずれか１項に記載の
   半導体回路において、 前記第１のＦＥＴのソース端子と接地間に並列に接続さ
   れた第３の抵抗及び第２のキャパシタと、 前記第１のキャパシタと前記入力端子との間に、前記第
   １のキャパシタにドレイン端子が接続され、前記入力端
   子にゲート端子が接続されて設けられた第２のＦＥＴ
   と、 該第２のＦＥＴのソース端子と接地間に並列に接続され
   た第４の抵抗及び第３のキャパシタと、 前記第２のＦＥＴのドレイン端子と接地間に直列に接続
   された第５の抵抗及び第４のキャパシタと、 前記第１のＦＥＴと前記出力端子との間に、ゲート端子
   が接地され、ソース端子が前記第１のＦＥＴのドレイン
   端子に接続され、ドレイン端子が前記出力端子に接続さ
   れて設けられた第３のＦＥＴと、 該第３のＦＥＴのドレイン端子と前記第２のＦＥＴのド
   レイン端子との間に直列に接続された第６の抵抗及び第
   ５のキャパシタと、 前記第３のＦＥＴのドレイン端子と前記出力端子との間
   に共振回路を有することを特徴とする半導体回路。
5. 【請求項５】 請求項４に記載の半導体回路において、 前記共振回路は、第２のインダクタと第６のキャパシタ
   とが並列に接続されて構成されていることを特徴とする
   半導体回路。