KR100339295B1 - 이득특성보상회로 - Google Patents

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KR100339295B1
KR100339295B1 KR1019980051010A KR19980051010A KR100339295B1 KR 100339295 B1 KR100339295 B1 KR 100339295B1 KR 1019980051010 A KR1019980051010 A KR 1019980051010A KR 19980051010 A KR19980051010 A KR 19980051010A KR 100339295 B1 KR100339295 B1 KR 100339295B1
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요시아끼 후까사와
유이찌 다구찌
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가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
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Abstract

주변 온도의 변화시에 회로 규모를 증가시키지 않고 또는 비용을 부가하지 않고, 이득 슬로프의 이득 특성 변동을 보상하는 것. 주변 온도에 따른 부 온도 특성에 따라서 저항치가 변화하는 감온 저항 소자인 써미스터를 FET 의 게이트 저항으로 이용하고, 주변 온도에 대한 이득 슬로프의 이득 특성의 변동을 주변 온도에 대한 Q 값 변동에 의해 상쇄시키도록 회로 구성을 함으로써, 주변 온도의 변화시에도 이득 슬로프의 특성 변동을 보상한다.

Description

이득 특성 보상 회로{COMPENSATORY CIRCUIT WITH GAIN CHARACTER}
본 발명은 반도체 회로에 관한 것으로서, 특히 CATV (케이블 텔레비젼) 하이브리드 IC (HIC) 용 반도체 회로에 관한 것이다.
CATV 용 HIC 광대역 증폭기에 있어서, 접속 케이블의 손실을 보상하기 위해, 증폭기의 이득이 주파수의 증가에 따라서 증가하도록 이득 슬로프를 설정하더라도, 이러한 이득 슬로프는 주변 온도 변화에 따라서 변동한다.
따라서, 전체 CATV 시스템에 대해서 신호 레벨을 일정하게 유지하기 위해서는, 주변 온도 변화로 인한 이득 특성 변동을 보상해야만 한다.
도 1 은 주변 온도 변화로 인한 이득 특성의 변동을 보상하기 위한 종래 기술에 이용된 것으로서, 일본 특개소 57-83910 호에 개시된 회로 구성을 도시하는 회로도이다.
도 1 에 도시된 바와 같이, 종래 기술의 이러한 예는: 정합 회로 (126) 를 통해서 입력 단자 (121) 에 접속된 게이트 단자, 정합 회로 (127) 를 통해 출력 단자 (122) 에 접속된 드레인 단자, 및 접지된 소오스 단자를 갖는 FET (전계 효과 트랜지스터) (125); 입력 단자 (121) 에 일단이 접속된 인덕터 (L121); 입력단자 (121) 에 접속되지 않은 인덕터 (L121) 의 단자에 일단이 접속되고 타단은 게이트 바이어스 공급 단자 (123) 에 접속된 레지스터 (R121); 입력 단자 (121) 에 접속되지 않은 인덕터 (L121) 의 단자에 일단이 접속되고 타단은 접지된 써미스터 (R122); 및 출력 단자 (122) 에 일단이 접속되고 타단은 드레인 바이어스 공급 단자 (124) 에 접속된 인덕터 (L122) 를 포함하여 이루어진다. 게이트 바이어스는 게이트 바이어스 공급 단자 (123) 로부터 정합 회로 (126), 인덕터 (L121), 및 레지스터 (R121) 을 통해서 FET (125) 의 게이트 단자에 공급되며, 드레인 바이어스 공급 단자 (124) 로부터 드레인 바이어스는 정합 회로 (127) 와 인덕터 (L122) 를 통해서 FET (125) 의 드레인에 공급된다.
이 경우에 있어서, 레지스터 (R121) 의 저항치는, 통상적인 게이트 바이어스 (Vgs) 에 대한 게이트 바이어스 공급 단자 (123) 로부터 공급된 게이트 바이어스 (Vgs1) 의 관계가
｜Vgs｜＜｜Vgs1｜
이 되도록 설정된다.
주변 온도가 실온 보다 높은 경우의 써미스터 (R122) 의 저항치는, 그 자체의 온도 비선형으로 인해, 주변 온도가 실온인 경우에 비해 낮으며, 이러한 경우의 게이트 바이어스가 Vgs2 라면,
｜Vgs2｜＜｜Vgs1｜
이 된다.
따라서, 게이트 바이어스 (Vgs1) 에서의 이득을 GVgs1, 게이트 바이어스(Vgs2) 에서의 이득을 GVgs2, 및 써미스터 (R122) 가 구비되지 않은 바이어스 회로를 포함하는 증폭기에서 게이트 바이어스를 Vgs 로 설정한 증폭기의 실온 보다 높은 주변 온도에서의 이득을 GVgs3 라 하면,
GVgs3 ＜ GVgs2
이고, 주변 온도 변화로 인한 이득 특성 변동은 보상될 수 있다.
그러나, 종래 기술의 상기 회로는 하기의 단점을 가진다.
바이어스 조건에 의한 FET 의 주파수-이득 특성의 변화는 바이어스에 온도 보상을 곱한다는 의미이며, 고온 또는 저온시에 바이어스 전압이 하이 레벨로 커지고, FET 의 소비 전류가 증가하게 됨으로써, 고온시에 소자에 부과되는 열 스트레스가 증가하게 된다.
소자의 DC 특성에 기초하여 동작점이 결정되기 때문에, 고주파 특성은 DC 특성에 의존하며, 따라서, 소자에 따른 DC 특성의 차이에 의해 소자들의 주파수 특성이 일정하지 않게되는 결과를 가져온다.
도 2 는 주변 온도 변화에 따른 이득 슬로프의 이득 특성 변동을 도시하고 있다.
도 2 에 도시된 바와 같이, 주변 온도가 CATV 시스템과 같은 광대역에서 변화하는 경우에, 이득 슬로프를 나타내는 이득 곡선은 이득 방향과 병행하여 변동할 뿐만 아니라, 곡선의 이득 슬로프도 변화한다.
도 1 에 도시된 회로의 이득 방향에 병행하는 변동에 대한 보상을 획득할 수 있지만, 이득 슬로프에 대한 변동을 보상할 수는 없다.
바이어스는 블리더 (bleeder) 저항의 분압비에서 설정되기 때문에, 온도 보상을 실현하기 위해서는 다수의 소자가 필요하며, 이러한 필요로 인해 회로 규모와 비용은 모두 증가하게 된다.
본 발명의 목적은, 주변 온도의 변화시에 회로 규모를 증가시키지 않고 또는 비용을 상승시키지 않고, 이득 슬로프의 이득 특성 변동을 보상할 수 있는 반도체 회로를 제공하는 것이다.
본 발명에 있어서, 주변 온도에 따른 부 온도 특성을 갖는 감온 저항 소자인 써미스터를 FET 의 게이트 저항으로 이용한다. 여기에서, 공진점 레벨을 표시하는 인자인 Q 값은 써미스터 저항치가 증가하는 정도로 감소하기 때문에, Q 값은 주변 온도가 상승함에 따라서 커지고, 주변 온도가 하강함에 따라서 작아진다. 주변 온도가 상승하면, 반도체 소자의 이득 슬로프의 기울기가 완만하게 되지만, 주변 온도가 하강하면, 이득은 증가하고 이득 슬로프의 기울기는 가파르게 된다. 따라서, 주변 온도에 대한 Q 값 변동은 주변 온도에 대한 이득 슬로프의 이득 특성 변동에 의해 상쇄되기 때문에, 이득 슬로프의 기울기 특성은 주변 온도가 변하는 경우에도 일정하다.
본 발명의 상기 및 기타 목적, 특성, 및 이점은, 본 발명의 바람직한 실시예를 예시하는 첨부 도면을 기초로 한 다음 설명으로부터 자명하게 될 것이다.
도 1 은 주변 온도 변화로 인한 이득 특성 변동을 보상하는 것으로서, 일본 특개소 57-83910 호에 개시된 종래 기술의 회로도.
도 2 는 주변 온도 변화에 따른 이득 슬로프의 이득 특성 변동을 도시한 도면.
도 3 은 본 발명의 제 1 실시예에 따른 반도체 회로의 회로도.
도 4 는 통상적인 공진 회로에서의 주파수에 대한 이득 특성의 예를 도시한 도면.
도 5 는 도 3 에 도시된 회로에서의 주파수에 대한 이득 특성의 설명도.
도 6 은 도 3 에 도시된 회로가 이용된 경우의 주변 온도 변화에 대한 이득 슬로프의 기울기 특성을 도시한 도면.
도 7 은 도 3 에 도시된 게이트 입력부의 상세도.
도 8 은 본 발명의 제 3 실시예에 따른 반도체 회로의 회로도.
도 9 는 부 온도 특성을 갖는 써미스터의 특성중 일 예를 도시한 도면.
도 10 은 본 발명의 제 4 실시예에 따른 반도체 회로의 회로도.
도 11 은 본 발명의 제 5 실시예에 따른 반도체 회로의 회로도.
※ 도면의 주요부분에 대한 부호의 설명
1 : 입력 단자
2 : 출력 단자
12, 13 : 증폭 회로
제 1 실시예
도 3 은 본 발명의 제 1 실시예에 따른 반도체 회로의 회로도이며, 주변 온도에 대하여 이득 슬로프의 이득 특성 변동을 보상하는 반도체 회로를 개략적으로 도시하고 있다. 이 회로는 본 발명의 반도체 회로의 교류-전류부만을 나타낸 것이다.
도 3 에 도시된 바와 같이, 본 실시예는 드레인 측이 출력 단자인 제 1 FET (Q1); 일단이 상기 제 1 FET (Q1) 의 게이트 단자에 접속된 제 1 인덕터 (L1); 주변 온도에 따른 부 온도 특성에 따라서 저항치가 변화하는 감온 저항 소자인 제 1 레지스터이며, 일단이 상기 FET (Q1) 에 접속되지 않은 상기 인덕터 (L1) 의 단자에 접속된 써미스터 (Rt); 상기 인덕터 (L1) 에 접속되지 않은 상기 써미스터 (Rt) 의 단자와 상기 입력 단자간에 접속된 제 1 커패시터 (C1); 및 상기 FET (Q1) 의 소오스 단자와 접지 사이에 병렬로 접속된 제 3 레지스터 (R1) 와 제 2 커패시터 (C2) 를 포함한다. 레지스터 (R1) 와 커패시터 (C2) 는 주파수 특성을 조절하는 소자이며, 본 발명의 필수 구성 요소인 것은 아니다.
FET (Q1) 의 입력 저항으로 제공된 써미스터 (Rt) 는 부 온도 특성을 가지기 때문에, 주변 온도가 상승하게 되면 낮은 저항치를 가지며, 주변 온도가 하강하면 높은 저항치를 가진다.
다음으로, 전술한 설명에 따라 구성된 회로의 동작에 관하여 설명한다.
도 4 는 통상적인 공진 회로의 주파수에 대한 이득 특성의 일 예를 도시하고 있다. 도 5 는 도 3 에 도시된 회로에서의 주파수에 대한 이득 특성을 예시하기 위해 제공된다.
도 4 에 도시된 바와 같이, 통상적인 공진 회로의 공진점은 사용되는 대역 밖의 범위에 존재하며, 이러한 공진점 레벨을 표시하는 인자인 Q 값은
Q = 2πfL/R
또는
Q = 1/(2πfCR)
으로 나타낼 수 있다.
도 3 에 도시된 바와 같이, 주변 온도가 상승하면 저항치가 감소하고 주변 온도가 하강하면 저항치가 증가하는 써미스터 (Rt) 를 저항으로 이용한 경우에, 써미스터 (Rt) 의 저항치가 증가하는 범위까지 Q 값은 감소하며, 상기 식에 도시된 바와 같이, 써미스터 (Rt) 의 저항치가 감소하는 범위까지 Q 값은 증가하며, 따라서, 도 5 에 도시된 바와 같이, Q 값은 주변 온도가 상승하면 증가하고, 주변 온도가 하강하면 감소한다.
도 5 에 도시된 바와 같이, 도 3 에 도시된 회로에서 주변 온도 변화로 인한 주파수-이득 특성을 획득할 수 있지만, 이득 슬로프를 실현한 회로에 있어서, 주변 온도의 상승은 이득 슬로프의 완만한 기울기를 유도하고, 주변 온도의 하강은 증가된 이득과 이득 슬로프의 가파른 기울기를 유도한다.
그 결과, 주변 온도에 대한 Q 값 변동은, 도 3 에 도시된 회로의 이득 슬로프의 주변 온도에 대한 이득 특성 변동에 의해 상쇄되고, 따라서, 이득 슬로프의 기울기는 주변 온도 변화에도 불구하고 일정하게 된다.
도 6 은, 도 3 에 도시된 회로를 이용할 때, 주변 온도에 대한 이득 슬로프의 기울기 특성을 도시한다.
이득 슬로프가 주변 온도 변화에 따라서 변하는 종래 기술의 예와 달리, 도 6 에 도시된 바와 같이, 제 1 실시예의 이득 슬로프의 기울기 특성은 주변 온도 변화에도 불구하고 변화하지 않는다.
제 2 실시예
도 3 에 도시된 회로에 있어서, 인덕터 (L1) 는, FET (Q1) 의 게이트 단자 와 써미스터 (Rt) 를 연결하는 본딩 와이어 또는 전도체 패턴으로 구성할 수 있다. 도 7 은 도 3 에 도시된 FET (Q1) 의 게이트 입력부를 상세하게 나타내고 있다. 도 7 에 도시된 바와 같이, 인덕터 (L1) 가 FET (Q1) 의 게이트 단자에 접속되지 않은 경우에도, FET (Q1) 의 게이트 단자 와 써미스터 (Rt) 를 연결하는 본딩 와이어로 인해, FET (Q1) 의 게이트 단자와 써미스터 (Rt) 사이에 미세한 기생 L 성분이 존재하며, 또한 FET (Q1) 게이트 커패시턴스에 의해 공진이 생성된다.
제 3 실시예
도 8 은 본 발명의 제 3 실시예에 따른 반도체 회로 구성을 도시한 회로도이다. 이 회로는 본 발명의 반도체 회로의 교류-전류부만을 나타낸 것이다.
도 8 에 도시된 바와 같이, 제 3 실시예는 써미스터 (Rt) 와 병렬인 제 2 저항 (R5) 이 도 3 에 도시된 회로에 부가된 구성이다.
도 9 는 부 온도 특성을 갖는 써미스터의 특성 예를 도시한 것이다.
도 9 의 실선으로 도시된 바와 같이, 업계의 써미스터는 일관된 특성을 제공하지 않으며, 각각이 자신의 소정 특성을 가진다.
그러나, 점선으로 표시된 특성이 필요하다면, 도 8 에 도시된 바와 같이, 써미스터 (Rt) 와 병렬로 저항 (R5) 을 접속함으로써 원하는 특성을 얻을 수 있다.
제 4 실시예
도 10 은 본 발명의 제 4 실시예에 따른 반도체 회로를 도시한 회로도이다. 이 도면은 도 3 에 도시된 회로를 더 구체적으로 도시한 것이다. 이 회로는 본 발명의 반도체 회로의 단지 교류-전류부만을 나타낸 것이다.
도 10 에 도시된 바와 같이, 본 실시예는 도 3 에 도시된 회로의 입력부에: 입력 단자와 커패시터 (C1) 사이의 게이트부를 입력 단자로 하고, 커패시터 (C1) 에 드레인 단자가 접속된 제 2 FET (Q2); FET (Q2) 의 소오스 단자와 접지 사이에 병렬로 접속된 제 4 레지스터 (R2) 와 제 3 커패시터 (C3); 및 FET (Q2) 의 드레인 단자와 접지 사이에 직렬로 접속된 제 5 레지스터 (R3) 와 제 4 커패시터 (C4) 가 제공되고, 도 3 에 도시된 회로의 출력부에: 소오스 단자가 FET (Q1) 의 드레인 단자에 접속되고, 게이트 단자는 접지된 제 3 FET (Q3); FET (Q3) 의 드레인 단자와 FET (Q2) 의 드레인 단자 사이에 직렬로 접속되고 피드백 루프로 제공된 제 6 레지스터 (R4) 와 제 5 커패시터 (C5); 및 출력 단자와 FET (Q3) 의 드레인 단자 사이에 병렬로 접속되고 공진 회로로 기능하는 제 6 커패시터 (C6) 와 제 2 인덕터 (L2) 가 제공된다.
전술한 바에 따른 회로 구성에 있어서, 커패시터 (C6) 와 인덕터 (L2) 로 이루어진 공진 회로에서, 주변 온도가 상승할 때, 완만한 기울기의 이득 슬로프가 생성되고, 주변 온도가 하강할 때, 가파른 기울기의 이득 슬로프가 생성된다.그러나, 제 1 실시예에서 기술한 바와 같이, 주변 온도 변화에 따른 도 3 에 도시된 회로의 Q 값 변동은, 커패시터 (C6) 와 인덕터 (L2) 로 이루어진 공진 회로에서 생성된 이득 슬로프의 주변 온도에 대한 이득 특성 변동에 의해 상쇄되고, 따라서, 이득 슬로프의 이득 특성은 주변 온도 변화와 무관하게 일정하게 된다.
제 5 실시예
도 11 은 본 발명의 제 5 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 11 에 도시된 바와 같이, 제 5 실시예의 입력된 신호는 2 개의 상이한 신호로 분배되고, 2 개의 분배된 신호는 각각 증폭 회로 (12 와 13) 에 의해 증폭되며, 그런 다음, 증폭 회로 (12 와 13) 에 의해 증폭된 신호는 합성되고 출력된다.
커패시터 (C34 와 C35) 를 통해 접지된 변압기 (T1) 는, 입력 단자 (1) 에 의해 입력된 신호를 상이한 위상의 2 개 신호로 분배하기 위한 분배 수단으로 제공되며; 커패시터 (C37) 를 통해 접지된 변압기 (T2) 는, 증폭 회로 (12 와 13) 에 의해 증폭된 2 개 신호를 하나의 신호로 합성하기 위한 합성 수단으로 제공된다.
증폭 회로 (12) 는: 다단계로 접속된 FET (Q11-Q13); 제 2 단계인 FET (Q11) 의 게이트 저항치로 제공되고 병렬로 접속된 써미스터 (Rt11) 와 레지스터 (R13); 써미스터 (Rt11) 와 레지스터 (R13) 사이의 접속점과 FET (Q11) 의 게이트 단자 사이에 제공된 인덕터 (L13); FET (Q12) 의 드레인 단자와 증폭 회로 (12) 의 입력인 FET (Q12) 의 게이트 단자 사이에 직렬로 접속된 레지스터 (R11), 커패시터 (C11), 및 써미스터 (Rt12); FET (Q12) 의 드레인 단자와 소정 전위 사이에직렬로 접속된 레지스터 (R12) 와 커패시터 (C12); 써미스터 (Rt11) 와 레지스터 (R13) 의 접속점과 FET (Q12) 의 드레인 단자 사이에 접속된 커패시터 (C13); FET (Q12) 의 드레인 단자와 FET (Q11) 의 소오스 단자 사이에 직렬로 접속된 인덕터 (L11) 와 레지스터 (R17); 인덕터 (L11) 와 레지스터 (R17) 의 접속점과 소정 전위 사이에 접속된 커패시터 (C15); FET (Q12) 의 드레인 단자와 FET (Q13) 의 드레인 단자 사이에 직렬로 접속된 레지스터 (R14), 커패시터 (C14), 및 써미스터 (Rt13); FET (Q13) 의 게이트 단자에 접속된 레지스터 (R16); 및 FET (Q13) 의 드레인 단자와 증폭 회로 (12) 의 출력 단자 사이에 병렬로 접속된 레지스터 (R15), 인덕터 (L12), 및 커패시터 (C16)를 포함하며; FET (Q11) 의 드레인 단자와 FET (Q13) 의 소오스 단자는 서로 접속되어 있다.
증폭 회로 (13) 는: 다단계로 접속된 FET (Q21-Q23); 제 2 단계인 FET (Q21) 의 게이트 저항으로 제공되고 병렬로 접속된 써미스터 (Rt21) 와 레지스터 (R23); 써미스터 (Rt21) 와 레지스터 (R23) 사이에 접속부와 FET (Q21) 의 게이트 단자 사이에 제공된 인덕터 (L23); FET (Q22) 의 드레인 단자와 증폭 회로 (13) 의 입력인 FET (Q22) 의 게이트 단자 사이에 직렬로 접속된 레지스터 (R21), 커패시터 (C21), 및 써미스터 (Rt22); FET (Q22) 의 드레인 단자와 소정 전위 사이에 직렬로 접속된 레지스터 (R22) 와 커패시터 (C22); 써미스터 (Rt21) 와 레지스터 (R23) 의 접속점과 FET (Q22) 의 드레인 단자 사이에 접속된 커패시터 (C23); FET (Q22) 의 드레인 단자와 FET (Q21) 의 소오스 단자 사이에 직렬로 접속된 인덕터 (L21) 와 레지스터 (R27); 인덕터 (L21) 와 레지스터 (R27) 의 접속점과 소정 전위 사이에 접속된 커패시터 (C25); FET (Q22) 의 드레인 단자와 FET (Q23) 의 드레인 단자 사이에 직렬로 접속된 레지스터 (R24), 커패시터 (C24), 및 써미스터 (Rt23); FET (Q23) 의 게이트 단자에 접속된 레지스터 (R26); 및 FET (Q23) 의 드레인 단자와 증폭 회로 (13) 의 출력 단자 사이에 병렬로 접속된 레지스터 (R25), 인덕터 (L22), 및 커패시터 (C26)를 포함하며; FET (Q21) 의 드레인 단자와 FET (Q23) 의 소오스 단자는 서로 접속되어 있다.
또한, FET (Q13) 의 게이트 단자와 FET (Q23) 의 게이트 단자는 레지스터 (R16 과 R26) 을 통해서 서로 접속되어 있다.
변압기 (T1) 의 입력부에는: 변압기 (T1) 와 입력 단자 (1) 사이에 직렬로 접속된 커패시터 (C33) 와 인덕터 (L31); 커패시터 (C33) 와 인덕터 (L31) 의 접속점과 소정 전위 사이에 직렬로 접속된 커패시터 (C31) 와 레지스터 (R31); 및 커패시터 (C33) 와 인덕터 (L31) 의 접속점과 소정 전위 사이에 접속된 커패시터 (C32) 가 구비되고, 변압기 (T2) 의 출력부에는: 변압기 (T2) 와 출력 단자 (2) 사이에 직렬로 접속된 커패시터 (C39) 와 인덕터 (L32); 커패시터 (C39) 와 인덕터 (L32) 의 접속점과 소정 전위 사이에 접속된 커패시터 (C38) 가 구비된다.
증폭 회로 (12) 와 증폭 회로 (13) 사이에는: FET (Q11) 의 소오스 단자와 FET (Q21) 의 소오스 단자 사이의 레지스터 (R41); FET (Q11) 의 게이트 단자와 FET (Q21) 의 게이트 단자 사이에 직렬로 접속된 레지스터 (R39 와 R40); 레지스터 (R39) 와 레지스터 (R40) 의 접속점과 변압기 (T1) 사이에 접속된 레지스터 (R33 과 R34); 레지스터 (R33) 과 변압기 (T1) 의 접속점과 소정 전위 사이에 직렬로 접속된 레지스터 (R32), 써미스터 (Rt31), 및 써미스터 (Rt32); 레지스터 (R39) 와 레지스터 (R40) 의 접속점과 레지스터 (R34) 사이의 접속점과 소정 전위 사이에 접속된 레지스터 (R35); FET (Q12) 의 소오스 단자와 FET (Q22) 의 소오스 단자 사이에 접속된 레지스터 (R37); FET (Q12) 의 소오스 단자와 소정 전위 사이에 접속된 레지스터 (R36); FET (Q22) 의 소오스 단자와 소정 전위 사이에 접속된 레지스터 (R38); 레지스터 (R16) 와 레지스터 (R26) 의 접속점과 변압기 (T2) 사이에 접속된 레지스터 (R42 와 R43); 레지스터 (R42) 와 레지스터 (R43) 의 접속점과 소정 전위 사이에 병렬로 접속된 레지스터 (R44) 와 커패시터 (C40); 및 레지스터 (R42) 와 변압기 (T2) 의 접속점과 소정 전위 사이에 접속된 커패시터 (C36) 가 구비되며, 또한, 레지스터 (R33) 과 레지스터 (R34) 사이의 접속점과 레지스터 (R42) 와 변압기 (T2) 사이의 접속점에 전원 전압 (Vdd) 이 인가된다.
써미스터 (Rt11, Rt21, 및 Rt31) 는 주변 온도에 따른 부 온도 특성에 따라서 저항치가 변하는 감온 저항 소자이며, 써미스터 (Rt12, Rt13, Rt22, Rt23, 및 Rt32) 는 주변 온도에 따른 정 온도 특성에 따라서 저항치가 변하는 감온 저항 소자이다.
전술한 바에 따라서 구성된 반도체 회로에 있어서, 커패시터 (C1), 써미스터 (Rt), 인덕터 (L1), 및 FET (Q1) 으로 이루어진 도 3 에 도시된 회로가, 증폭 회로 (12) 의 커패시터 (C13), 써미스터 (Rt11), 인덕터 (L13), 및 FET (Q11) 에 의해 구성되고, 이러한 회로는, 증폭 회로 (12) 의 인덕터 (L12) 와 커패시터 (C16) 로 이루어진 공진 회로의 이득 슬로프의 주변 온도에 대한 이득 특성변동이 커패시터 (C13), 써미스터 (Rt11), 및 인덕터 (L13) 에 의해 이루어진 회로의 주변 온도에 대한 Q 값 변동에 의해 상쇄되도록 구성된다. 그 결과, 증폭 회로 (12) 로부터 출력된 이득 슬로프의 기울기 특성은 주변 온도 변화와 무관하게 일정하게 된다.
유사하게, 증폭 회로 (13) 에서도 마찬가지이며, 커패시터 (C1), 써미스터 (Rt), 인덕터 (L1), 및 FET (Q1) 으로 이루어진 도 3 에 도시된 회로가, 커패시터 (C23), 써미스터 (Rt21), 인덕터 (L23), 및 FET (Q21) 에 의해 구성되고, 이러한 회로는, 증폭 회로 (13) 의 인덕터 (L22) 와 커패시터 (C26) 로 이루어진 공진 회로의 이득 슬로프의 주변 온도에 대한 이득 특성 변동이 커패시터 (C23), 써미스터 (Rt21), 및 인덕터 (L23) 에 의해 이루어진 회로의 주변 온도에 대한 Q 값 변동에 의해 상쇄되도록 구성됨으로써, 증폭 회로 (13) 로부터 출력된 이득 슬로프의 기울기 특성은 주변 온도 변화와 무관하게 일정하게 된다.
실제적인 경우에 있어서, 전술한 바에 따라서 구성된 증폭 회로가 50-860㎒ 의 CATV 증폭기이고, 주변 온도에 따라서 부 온도 계수 상수 (B=800) 에 따라서 저항치가 변화하는 써미스터를 써미스터 (Rt11) 과 써미스터 (Rt21) 에 각각 이용한다면, 이득 기울기가 30-100℃ 의 온도 범위에서 0.8㏈ 의 범위내에서 변화하도록 제어할 수 있다.
또한, 제 5 실시예에 있어서, 인덕터 (L22) 와 커패시터 (C26) 및 인덕터 (L12) 와 커패시터 (C16) 모두 이득 슬로프를 생성하는 공진 회로를 구성하며, 각각 피드백 루프의 외부에 각각 제공된다.
그 결과, 임피던스 변화는 출력부에만 발생하며, 임피던스 보정을 용이하게 달성할 수 있다.
또한, 제 5 실시예에 있어서, 써미스터 (Rt31 와 Rt32) 는 레지스터 (R33) 와 변압기 (T1) 의 접속점과 소정 전위 사이에 접속되어 있다.
그 결과, 전류는 소정 온도 주변에서 최소치가 되며, 회로 전류는 소정 온도로부터 주변 온도가 하강하거나 또는 소정온도로부터 주변 온도가 상승함에 따라서 증가함으로써, 온도 변화로 인한 왜곡 특성의 악화를 방지할 수 있다.
제 5 실시예에 있어서, 레지스터 (R16) 와 레지스터 (R26) 의 접속점과 레지스터 (R42) 사이에 10-100Ω 의 저항치를 갖는 레지스터 (R43) 가 제공되고, 레지스터 (R42) 와 레지스터 (R43) 의 접속점과 소정 전위 사이에 커패시터 (C40) 가 제공되며, 이러한 소자의 회로 상수는 종단 조건에 따라서 설정된다.
따라서, 회로의 점 (A) 에서 전위 변동이 발생하는 경우에, 전위 (파동) 의 변동은 레지스터 (R43) 에 의해 흡수되고, 정현파가 생성되지 않음으로써, 정현파에 의해 유발되는 짝수 왜곡 (주로 CSO) 에 의한 악화를 방지할 수 있다.
본 발명의 바람직한 실시예를 특정 표현을 이용하여 설명하였지만, 이러한 설명은 예시적인 것이며, 첨부 청구 범위의 사상과 범위를 벗어나지 않으면서, 변경 및 변화시킬 수도 있다.

Claims (24)

  1. 드레인측이 출력 단자인 제 1 FET (전계 효과 트랜지스터); 및
    입력 단자와 상기 제 1 FET 의 게이트 단자 사이에 직렬로 접속된 제 1 인덕터, 제 1 레지스터, 및 제 1 커패시터를 포함하며,
    상기 제 1 레지스터는 주변 온도에 따라서 저항치가 변화하는 감온 소자인 것을 특징으로 하는 반도체 회로.
  2. 제 1 항에 있어서,
    상기 제 1 인덕터는 본딩 와이어 또는 전도체 패턴에 의해 형성된 것을 특징으로 하는 반도체 회로.
  3. 제 1 항에 있어서,
    상기 제 1 레지스터에 병렬로 접속된 제 2 레지스터를 더 포함하는 것을 특징으로 하는 반도체 회로.
  4. 제 2 항에 있어서,
    상기 제 1 레지스터에 병렬로 접속된 제 2 레지스터를 더 포함하는 것을 특징으로 하는 반도체 회로.
  5. 제 1 항에 있어서,
    상기 제 1 FET 의 소오스 단자와 접지 사이에 병렬로 접속된 제 3 레지스터 및 제 2 커패시터;
    상기 제 1 커패시터와 상기 입력 단자 사이에 제공되고, 상기 제 1 커패시터에 접속된 드레인 단자와 상기 입력 단자에 접속된 게이트 단자를 갖는 제 2 FET;
    상기 제 2 FET 의 소오스 단자와 접지 사이에 병렬로 접속된 제 4 레지스터 및 제 3 커패시터;
    상기 제 2 FET 의 드레인 단자와 접지 사이에 직렬로 접속된 제 5 레지스터 및 제 4 커패시터;
    상기 제 1 FET 와 상기 출력 단자 사이에 제공되고, 접지된 게이트 단자, 상기 제 1 FET 의 드레인 단자에 접속된 소오스 단자, 및 상기 출력 단자에 접속된 드레인 단자를 갖는 제 3 FET;
    상기 제 3 FET 의 드레인 단자와 상기 제 2 FET 의 드레인 단자 사이에 직렬로 접속된 제 6 레지스터 및 제 5 커패시터; 및
    상기 제 3 FET 의 드레인 단자와 상기 출력 단자 사이의 공진 회로를 포함하는 것을 특징으로 하는 반도체 회로.
  6. 제 2 항에 있어서,
    상기 제 1 FET 의 소오스 단자와 접지 사이에 병렬로 접속된 제 3 레지스터및 제 2 커패시터;
    상기 제 1 커패시터와 상기 입력 단자 사이에 제공되고, 상기 제 1 커패시터에 접속된 드레인 단자와 상기 입력 단자에 접속된 게이트 단자를 갖는 제 2 FET;
    상기 제 2 FET 의 소오스 단자와 접지 사이에 병렬로 접속된 제 4 레지스터 및 제 3 커패시터;
    상기 제 2 FET 의 드레인 단자와 접지 사이에 직렬로 접속된 제 5 레지스터 및 제 4 커패시터;
    상기 제 1 FET 와 상기 출력 단자 사이에 제공되고, 접지된 게이트 단자, 상기 제 1 FET 의 드레인 단자에 접속된 소오스 단자, 및 상기 출력 단자에 접속된 드레인 단자를 갖는 제 3 FET;
    상기 제 3 FET 의 드레인 단자와 상기 제 2 FET 의 드레인 단자 사이에 직렬로 접속된 제 6 레지스터 및 제 5 커패시터; 및
    상기 제 3 FET 의 드레인 단자와 상기 출력 단자 사이의 공진 회로를 포함하는 것을 특징으로 하는 반도체 회로.
  7. 제 3 항에 있어서,
    상기 제 1 FET 의 소오스 단자와 접지 사이에 병렬로 접속된 제 3 레지스터 및 제 2 커패시터;
    상기 제 1 커패시터와 상기 입력 단자 사이에 제공되고, 상기 제 1 커패시터에 접속된 드레인 단자와 상기 입력 단자에 접속된 게이트 단자를 갖는 제 2 FET;
    상기 제 2 FET 의 소오스 단자와 접지 사이에 병렬로 접속된 제 4 레지스터 및 제 3 커패시터;
    상기 제 2 FET 의 드레인 단자와 접지 사이에 직렬로 접속된 제 5 레지스터 및 제 4 커패시터;
    상기 제 1 FET 와 상기 출력 단자 사이에 제공되고, 접지된 게이트 단자, 상기 제 1 FET 의 드레인 단자에 접속된 소오스 단자, 및 상기 출력 단자에 접속된 드레인 단자를 갖는 제 3 FET;
    상기 제 3 FET 의 드레인 단자와 상기 제 2 FET 의 드레인 단자 사이에 직렬로 접속된 제 6 레지스터 및 제 5 커패시터; 및
    상기 제 3 FET 의 드레인 단자와 상기 출력 단자 사이의 공진 회로를 포함하는 것을 특징으로 하는 반도체 회로.
  8. 제 4 항에 있어서,
    상기 제 1 FET 의 소오스 단자와 접지 사이에 병렬로 접속된 제 3 레지스터 및 제 2 커패시터;
    상기 제 1 커패시터와 상기 입력 단자 사이에 제공되고, 상기 제 1 커패시터에 접속된 드레인 단자와 상기 입력 단자에 접속된 게이트 단자를 갖는 제 2 FET;
    상기 제 2 FET 의 소오스 단자와 접지 사이에 병렬로 접속된 제 4 레지스터 및 제 3 커패시터;
    상기 제 2 FET 의 드레인 단자와 접지 사이에 직렬로 접속된 제 5 레지스터 및 제 4 커패시터;
    상기 제 1 FET 와 상기 출력 단자 사이에 제공되고, 접지된 게이트 단자, 상기 제 1 FET 의 드레인 단자에 접속된 소오스 단자, 및 상기 출력 단자에 접속된 드레인 단자를 갖는 제 3 FET;
    상기 제 3 FET 의 드레인 단자와 상기 제 2 FET 의 드레인 단자 사이에 직렬로 접속된 제 6 레지스터 및 제 5 커패시터; 및
    상기 제 3 FET 의 드레인 단자와 상기 출력 단자 사이의 공진 회로를 포함하는 것을 특징으로 하는 반도체 회로.
  9. 제 5 항에 있어서,
    상기 공진 회로는 병렬로 접속된 제 2 인덕터 및 제 6 커패시터에 의해 구성되는 것을 특징으로 하는 반도체 회로.
  10. 제 6 항에 있어서,
    상기 공진 회로는 병렬로 접속된 제 2 인덕터 및 제 6 커패시터에 의해 구성되는 것을 특징으로 하는 반도체 회로.
  11. 제 7 항에 있어서,
    상기 공진 회로는 병렬로 접속된 제 2 인덕터 및 제 6 커패시터에 의해 구성되는 것을 특징으로 하는 반도체 회로.
  12. 제 8 항에 있어서,
    상기 공진 회로는 병렬로 접속된 제 2 인덕터 및 제 6 커패시터에 의해 구성되는 것을 특징으로 하는 반도체 회로.
  13. 제 1 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  14. 제 2 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  15. 제 3 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  16. 제 4 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  17. 제 5 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  18. 제 6 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  19. 제 7 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  20. 제 8 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  21. 제 9 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  22. 제 10 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  23. 제 11 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
  24. 제 12 항에 있어서,
    상기 감온 저항 소자는 부 온도 특성을 가지는 것을 특징으로 하는 반도체 회로.
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