JP3150111B2 - 半導体回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体回路に関
し、特に、ＣＡＴＶ用ハイブリッドＩＣ（ＨＩＣ）に用
いられる半導体回路に関する。
し、特に、ＣＡＴＶ用ハイブリッドＩＣ（ＨＩＣ）に用
いられる半導体回路に関する。
【０００２】
【従来の技術】ＣＡＴＶの信号増幅に用いられる広帯域
増幅器においては、映像品質の劣化を避けるために極め
て低歪の増幅作用が求められるとともに、屋外の厳しい
環境においても一定のレベル以上の性能を維持すること
が必要とされている。
増幅器においては、映像品質の劣化を避けるために極め
て低歪の増幅作用が求められるとともに、屋外の厳しい
環境においても一定のレベル以上の性能を維持すること
が必要とされている。
【０００３】そのため従来より、周囲温度変化による利
得特性の変動を補償する回路等が用いられている。
得特性の変動を補償する回路等が用いられている。
【０００４】
【発明が解決しようとする課題】一般的に半導体回路を
構成する素子においては、ある一定の温度に対して温度
が上昇または下降していくにつれて歪みが増大するとい
う特性を有しているが、歪みの劣化を補償する回路はな
い。
構成する素子においては、ある一定の温度に対して温度
が上昇または下降していくにつれて歪みが増大するとい
う特性を有しているが、歪みの劣化を補償する回路はな
い。
【０００５】本発明は、上述したような従来の技術が有
する問題点に鑑みてなされたものであって、周囲温度が
変化した場合における歪みを補償することができる半導
体回路を提供することを目的とする。
する問題点に鑑みてなされたものであって、周囲温度が
変化した場合における歪みを補償することができる半導
体回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に本発明は、交流信号を増幅して出力する増幅回路を有
する半導体回路において、前記増幅回路の入力側に設け
られ、前記増幅回路に対する入力電流を、予め決められ
た基準温度にて最小となるように制御する補償回路を有
することを特徴とする。
に本発明は、交流信号を増幅して出力する増幅回路を有
する半導体回路において、前記増幅回路の入力側に設け
られ、前記増幅回路に対する入力電流を、予め決められ
た基準温度にて最小となるように制御する補償回路を有
することを特徴とする。
【０００７】
【０００８】また、前記補償回路は、前記増幅回路に対
する入力電流を、周囲温度が前記基準温度よりも低くな
るにつれて増加させ、周囲温度が前記基準温度よりも高
くなるにつれても増加させることを特徴とする。
する入力電流を、周囲温度が前記基準温度よりも低くな
るにつれて増加させ、周囲温度が前記基準温度よりも高
くなるにつれても増加させることを特徴とする。
【０００９】前記補償回路は、周囲温度に応じて正の温
度特性を有して抵抗値が変化する第１の感温抵抗素子
と、前記第１の感温抵抗素子に直列に接続され、周囲温
度に応じて負の温度特性を有して抵抗値が変化する第２
の感温抵抗素子とを具備することを特徴とする。
度特性を有して抵抗値が変化する第１の感温抵抗素子
と、前記第１の感温抵抗素子に直列に接続され、周囲温
度に応じて負の温度特性を有して抵抗値が変化する第２
の感温抵抗素子とを具備することを特徴とする。
【００１０】また、前記増幅回路の入力側に、周囲温度
に応じて抵抗値が変化する第３の感温抵抗素子を有する
ことを特徴とする。
に応じて抵抗値が変化する第３の感温抵抗素子を有する
ことを特徴とする。
【００１１】また、前記第３の感温抵抗素子は、周囲温
度に応じて負の温度特性を有して抵抗値が変化する感温
抵抗素子であることを特徴とする。
度に応じて負の温度特性を有して抵抗値が変化する感温
抵抗素子であることを特徴とする。
【００１２】また、入力端子を介して入力された信号を
位相の異なる２つの信号に分配する分配手段と、前記分
配手段にて分配された信号をそれぞれ増幅する第１及び
第２の増幅手段と、該第１及び第２の増幅手段にて増幅
された２つの信号を１つの信号に合成して出力する合成
手段とを有してなる半導体回路において、前記第１及び
第２の増幅手段の入力側に設けられ、前記第１及び第２
の増幅手段に対する入力電流を、予め決められた基準温
度にて最小となるように制御する補償回路を有すること
を特徴とする。
位相の異なる２つの信号に分配する分配手段と、前記分
配手段にて分配された信号をそれぞれ増幅する第１及び
第２の増幅手段と、該第１及び第２の増幅手段にて増幅
された２つの信号を１つの信号に合成して出力する合成
手段とを有してなる半導体回路において、前記第１及び
第２の増幅手段の入力側に設けられ、前記第１及び第２
の増幅手段に対する入力電流を、予め決められた基準温
度にて最小となるように制御する補償回路を有すること
を特徴とする。
【００１３】（作用）上記のように構成された本発明に
おいては、増幅回路から出力される信号の周囲温度によ
る歪みを補償するために、周囲温度に応じて正の温度特
性を有して抵抗値が変化する感温抵抗素子と、周囲温度
に応じて負の温度特性を有して抵抗値が変化する感温抵
抗素子とを組み合わせた補償回路が設けられているの
で、その組み合わせを、基準温度において流れる電流が
最小となるようにすれば、回路電流は、周囲温度が基準
温度よりも低くなるにつれて増加し、周囲温度が基準温
度よりも高くなるにつれても増加する。
おいては、増幅回路から出力される信号の周囲温度によ
る歪みを補償するために、周囲温度に応じて正の温度特
性を有して抵抗値が変化する感温抵抗素子と、周囲温度
に応じて負の温度特性を有して抵抗値が変化する感温抵
抗素子とを組み合わせた補償回路が設けられているの
で、その組み合わせを、基準温度において流れる電流が
最小となるようにすれば、回路電流は、周囲温度が基準
温度よりも低くなるにつれて増加し、周囲温度が基準温
度よりも高くなるにつれても増加する。
【００１４】ここで、増幅作用における歪みは、回路電
流が増加すると減少し、回路電流が減少すると増大する
ので、周囲温度が変化した場合、回路電流の増加により
歪みが減少する。
流が増加すると減少し、回路電流が減少すると増大する
ので、周囲温度が変化した場合、回路電流の増加により
歪みが減少する。
【００１５】また、増幅回路の入力側に、負の温度特性
を有する感温抵抗素子としてサーミスタを設けた場合
は、サーミスタの抵抗値が高くなるほどＱ値が小さくな
り、サーミスタの抵抗値が低くなるほどＱ値が大きくな
る。それにより、共振レベルを示すファクタであるＱ値
は、周囲温度が上昇すると大きくなり、周囲温度が下が
ると小さくなる。ここで、半導体素子においては、周囲
温度が上昇するとゲインスロープの傾斜が緩やかとな
り、また、周囲温度が下がると利得が増加してゲインス
ロープ傾斜が急峻になるため、Ｑ値の周囲温度に対する
変動とゲインスロープの周囲温度に対する利得特性の変
動とが互いに打ち消すように働き、それにより、周囲温
度が変化した場合においてもゲインスロープの傾斜特性
は一定となる。
を有する感温抵抗素子としてサーミスタを設けた場合
は、サーミスタの抵抗値が高くなるほどＱ値が小さくな
り、サーミスタの抵抗値が低くなるほどＱ値が大きくな
る。それにより、共振レベルを示すファクタであるＱ値
は、周囲温度が上昇すると大きくなり、周囲温度が下が
ると小さくなる。ここで、半導体素子においては、周囲
温度が上昇するとゲインスロープの傾斜が緩やかとな
り、また、周囲温度が下がると利得が増加してゲインス
ロープ傾斜が急峻になるため、Ｑ値の周囲温度に対する
変動とゲインスロープの周囲温度に対する利得特性の変
動とが互いに打ち消すように働き、それにより、周囲温
度が変化した場合においてもゲインスロープの傾斜特性
は一定となる。
【００１６】
【発明の実施の形態】以下に、本発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１７】一般的に半導体回路を構成する素子におい
ては、ある一定の温度に対して温度が上昇または下降し
ていくにつれて歪みが増大するという特性を有している
が、歪み特性は、回路を流れる電流によっても変化す
る。すなわち、回路に流れる電流が減少すれば歪みは増
大し、回路に流れる電流が増加すれば歪みは減少する。
ては、ある一定の温度に対して温度が上昇または下降し
ていくにつれて歪みが増大するという特性を有している
が、歪み特性は、回路を流れる電流によっても変化す
る。すなわち、回路に流れる電流が減少すれば歪みは増
大し、回路に流れる電流が増加すれば歪みは減少する。
【００１８】そこで、回路に流れる電流を制御すれば、
周囲温度に対する歪みの増大を抑制することができる。
周囲温度に対する歪みの増大を抑制することができる。
【００１９】図１は、本発明の半導体回路において周囲
温度に対する歪みの増大を抑制するための手段を説明す
るための図である。
温度に対する歪みの増大を抑制するための手段を説明す
るための図である。
【００２０】図１に示すように、回路に流れる電流を、
ある一定の基準温度において最小とし、周囲温度が基準
温度よりも上昇または下降するにつれて増加させる。
ある一定の基準温度において最小とし、周囲温度が基準
温度よりも上昇または下降するにつれて増加させる。
【００２１】素子特性によりある一定の温度に対して温
度が上昇または下降していくにつれて歪みが増大する
が、ある一定の温度に対して温度が上昇または下降して
いくにつれて回路に流れる電流が増加するため、歪みが
減少し、歪みの変化が互いに相殺される。
度が上昇または下降していくにつれて歪みが増大する
が、ある一定の温度に対して温度が上昇または下降して
いくにつれて回路に流れる電流が増加するため、歪みが
減少し、歪みの変化が互いに相殺される。
【００２２】それにより、ある一定の温度に対して周囲
温度が上昇または下降した場合において生じる歪みの増
大を抑制することができる。
温度が上昇または下降した場合において生じる歪みの増
大を抑制することができる。
【００２３】ここで、周囲温度に対して回路に流れる電
流を制御する方法としてサーミスタを用いる方法があ
る。
流を制御する方法としてサーミスタを用いる方法があ
る。
【００２４】図２は、負の温度特性を有するサーミスタ
の特性を説明するための図である。
の特性を説明するための図である。
【００２５】図２に示すように、負の温度特性を有する
サーミスタにおいては、周囲温度が上昇するにつれて抵
抗値が小さくなり、流れる電流が増加する。
サーミスタにおいては、周囲温度が上昇するにつれて抵
抗値が小さくなり、流れる電流が増加する。
【００２６】そのため、上述したような歪み特性を有す
る半導体回路に負の温度特性を有するサーミスタを用い
た場合、歪みが最も小さな温度よりも高い温度において
は、流れる電流の増加により歪みが減少する。
る半導体回路に負の温度特性を有するサーミスタを用い
た場合、歪みが最も小さな温度よりも高い温度において
は、流れる電流の増加により歪みが減少する。
【００２７】しかしながら、歪みが最も小さな温度より
も低い温度においては、流れる電流の減少によりさらに
歪みが増大してしまう。
も低い温度においては、流れる電流の減少によりさらに
歪みが増大してしまう。
【００２８】図３は、正の温度特性を有するサーミスタ
の特性を説明するための図である。
の特性を説明するための図である。
【００２９】図３に示すように、正の温度特性を有する
サーミスタにおいては、周囲温度が上昇するにつれて抵
抗値が大きくなり、流れる電流が減少する。
サーミスタにおいては、周囲温度が上昇するにつれて抵
抗値が大きくなり、流れる電流が減少する。
【００３０】そのため、上述したような歪み特性を有す
る半導体回路に正の温度特性を有するサーミスタを用い
た場合、歪みが最も小さな温度よりも低い温度において
は、流れる電流の増加により歪みが減少する。
る半導体回路に正の温度特性を有するサーミスタを用い
た場合、歪みが最も小さな温度よりも低い温度において
は、流れる電流の増加により歪みが減少する。
【００３１】しかしながら、歪みが最も小さな温度より
も高い温度においては、流れる電流の減少によりさらに
歪みが増大してしまう。
も高い温度においては、流れる電流の減少によりさらに
歪みが増大してしまう。
【００３２】（第１の実施の形態）図４は、本発明の半
導体回路の第１の実施の形態を示すブロック図である。
なお、本回路は、本発明の半導体回路の交流部分のみを
抜き出したものである。
導体回路の第１の実施の形態を示すブロック図である。
なお、本回路は、本発明の半導体回路の交流部分のみを
抜き出したものである。
【００３３】本形態は図４に示すように、ゲート端子が
入力端子に接続され、ドレイン端子が出力端子に接続さ
れたＦＥＴＱ１と、ＦＥＴＱ１のゲート端子とゲートバ
イアス供給端子との間に接続された抵抗Ｒ１と、交流的
に高インピーダンスを有し、ＦＥＴＱ１のドレイン端子
とドレインバイアス供給端子との間に接続された高イン
ピーダンス回路１０と、ＦＥＴＱ１のゲート端子と接地
間に直列に接続された抵抗Ｒ２及びサーミスタＲｔ１，
Ｒｔ２と、ＦＥＴＱ１のソース端子と接地間に並列に接
続された抵抗Ｒ３及びキャパシタＣ１とから構成されて
いる。なお、サーミスタＲｔ１は図２に示したような負
の温度特性を有する感温抵抗素子であり、また、サーミ
スタＲｔ２は図３に示したような正の温度特性を有する
感温抵抗素子である。
入力端子に接続され、ドレイン端子が出力端子に接続さ
れたＦＥＴＱ１と、ＦＥＴＱ１のゲート端子とゲートバ
イアス供給端子との間に接続された抵抗Ｒ１と、交流的
に高インピーダンスを有し、ＦＥＴＱ１のドレイン端子
とドレインバイアス供給端子との間に接続された高イン
ピーダンス回路１０と、ＦＥＴＱ１のゲート端子と接地
間に直列に接続された抵抗Ｒ２及びサーミスタＲｔ１，
Ｒｔ２と、ＦＥＴＱ１のソース端子と接地間に並列に接
続された抵抗Ｒ３及びキャパシタＣ１とから構成されて
いる。なお、サーミスタＲｔ１は図２に示したような負
の温度特性を有する感温抵抗素子であり、また、サーミ
スタＲｔ２は図３に示したような正の温度特性を有する
感温抵抗素子である。
【００３４】図４に示すように、負の温度特性を有する
サーミスタＲｔ１と正の温度特性を有するサーミスタＲ
ｔ２とを直列に接続した場合、基準温度付近における回
路電流値が最小となるようにサーミスタＲｔ１とサーミ
スタＲｔ２とを組み合わせれば、図１に示すように、予
め設定された基準温度において回路を流れる電流が最小
となり、基準温度に対して温度が上昇または下降してい
くにつれて回路を流れる電流が増加していく。
サーミスタＲｔ１と正の温度特性を有するサーミスタＲ
ｔ２とを直列に接続した場合、基準温度付近における回
路電流値が最小となるようにサーミスタＲｔ１とサーミ
スタＲｔ２とを組み合わせれば、図１に示すように、予
め設定された基準温度において回路を流れる電流が最小
となり、基準温度に対して温度が上昇または下降してい
くにつれて回路を流れる電流が増加していく。
【００３５】それにより、基準温度に対して温度が上昇
または下降していくにつれて歪みが減少するので、周囲
温度が変化した場合における歪みの増大が抑制または防
止される。
または下降していくにつれて歪みが減少するので、周囲
温度が変化した場合における歪みの増大が抑制または防
止される。
【００３６】一般的に、ＣＡＴＶ用ＨＩＣ増幅器におけ
る歪み特性においては、−３０℃〜１００℃の温度内
で、３０℃における歪み値に対して２〜３ｄＢ以内の劣
化に抑えなければならない。歪み特性は回路電流に比例
するが、その回路電流は周囲温度に比例して変化するた
め、周囲温度が上昇すると、歪み特性は２〜３ｄＢ以上
劣化してしまう。
る歪み特性においては、−３０℃〜１００℃の温度内
で、３０℃における歪み値に対して２〜３ｄＢ以内の劣
化に抑えなければならない。歪み特性は回路電流に比例
するが、その回路電流は周囲温度に比例して変化するた
め、周囲温度が上昇すると、歪み特性は２〜３ｄＢ以上
劣化してしまう。
【００３７】そこで、３０℃付近における電流値が最小
値をとり、３０℃から周囲温度が下がるにつれて回路電
流が増加し、かつ、３０℃から周囲温度が上昇するにつ
れて回路電流が増加するように正の温度特性を有するサ
ーミスタと負の温度特性を有するサーミスタとを組み合
わせ、それにより、周囲温度が変化した場合における歪
み特性を周囲温度が３０℃における歪み特性に対して劣
化量を小さく、あるいは劣化を防ぐ。
値をとり、３０℃から周囲温度が下がるにつれて回路電
流が増加し、かつ、３０℃から周囲温度が上昇するにつ
れて回路電流が増加するように正の温度特性を有するサ
ーミスタと負の温度特性を有するサーミスタとを組み合
わせ、それにより、周囲温度が変化した場合における歪
み特性を周囲温度が３０℃における歪み特性に対して劣
化量を小さく、あるいは劣化を防ぐ。
【００３８】図５は、ＣＡＴＶ用ＨＩＣ増幅器において
基準温度付近における回路電流値が最小となるように正
の温度特性を有するサーミスタと負の温度特性を有する
サーミスタとを組み合わせた場合の回路電流の温度特性
を示す図である。なお、図５においては、特性の基準と
なる温度を３０℃に設定している。
基準温度付近における回路電流値が最小となるように正
の温度特性を有するサーミスタと負の温度特性を有する
サーミスタとを組み合わせた場合の回路電流の温度特性
を示す図である。なお、図５においては、特性の基準と
なる温度を３０℃に設定している。
【００３９】回路電流は図５に示すように、３０℃にお
ける回路電流が最小値をとり、３０℃から周囲温度が下
がるにつれて増加し、かつ、３０℃から周囲温度が上昇
するにつれて増加するようなＶ字形の特性となる。
ける回路電流が最小値をとり、３０℃から周囲温度が下
がるにつれて増加し、かつ、３０℃から周囲温度が上昇
するにつれて増加するようなＶ字形の特性となる。
【００４０】（第２の実施の形態）図６は、本発明の半
導体回路の第２の実施の形態を示す回路図である。な
お、本回路は、本発明の半導体回路の交流部分のみを抜
き出したものである。
導体回路の第２の実施の形態を示す回路図である。な
お、本回路は、本発明の半導体回路の交流部分のみを抜
き出したものである。
【００４１】本形態は図６に示すように、図４に示した
回路において、さらに、抵抗Ｒ１，Ｒ２の接続点と入力
端子との間にキャパシタＣ２が設けられ、また、抵抗Ｒ
１，Ｒ２の接続点とＦＥＴＱ１のゲート端子との間に負
の温度特性を有するサーミスタＲｔ３及びインダクタＬ
１が設けられているものである。
回路において、さらに、抵抗Ｒ１，Ｒ２の接続点と入力
端子との間にキャパシタＣ２が設けられ、また、抵抗Ｒ
１，Ｒ２の接続点とＦＥＴＱ１のゲート端子との間に負
の温度特性を有するサーミスタＲｔ３及びインダクタＬ
１が設けられているものである。
【００４２】上記のように構成された半導体回路におい
ては、周囲温度が上昇するとサーミスタＲｔ３の抵抗値
が小さくなり、周囲温度が下がるとサーミスタＲｔ３の
抵抗値が大きくなる。
ては、周囲温度が上昇するとサーミスタＲｔ３の抵抗値
が小さくなり、周囲温度が下がるとサーミスタＲｔ３の
抵抗値が大きくなる。
【００４３】ここで、一般的な共振回路における共振点
レベルを示すファクタであるＱ値は、サーミスタＲｔ３
の抵抗値が大きくなるほど小さくなり、サーミスタＲｔ
３の抵抗値が小さくなるほど大きくなるため、周囲温度
が上昇すると大きくなり、周囲温度が下がると小さくな
る。
レベルを示すファクタであるＱ値は、サーミスタＲｔ３
の抵抗値が大きくなるほど小さくなり、サーミスタＲｔ
３の抵抗値が小さくなるほど大きくなるため、周囲温度
が上昇すると大きくなり、周囲温度が下がると小さくな
る。
【００４４】また、ゲインスロープを実現する回路にお
いては、周囲温度が上昇するとゲインスロープの傾斜が
緩やかとなり、また、周囲温度が下がると利得が増加し
てゲインスロープ傾斜が急峻なものとなる。
いては、周囲温度が上昇するとゲインスロープの傾斜が
緩やかとなり、また、周囲温度が下がると利得が増加し
てゲインスロープ傾斜が急峻なものとなる。
【００４５】そのため、Ｑ値の周囲温度に対する変動と
ゲインスロープの周囲温度に対する利得特性の変動とが
互いに打ち消すように働き、それにより、周囲温度が変
化した場合においてもゲインスロープの傾斜特性は一定
となる。
ゲインスロープの周囲温度に対する利得特性の変動とが
互いに打ち消すように働き、それにより、周囲温度が変
化した場合においてもゲインスロープの傾斜特性は一定
となる。
【００４６】なお、図６に示した回路におけるインダク
タＬ１においては、ＦＥＴＱ１のゲート端子とサーミス
タＲｔ３とを接続するボンディングワイヤあるいは導体
パターンによっても構成することができる。
タＬ１においては、ＦＥＴＱ１のゲート端子とサーミス
タＲｔ３とを接続するボンディングワイヤあるいは導体
パターンによっても構成することができる。
【００４７】（第３の実施の形態）図７は、本発明の半
導体回路の第３の実施の形態を示す回路図である。
導体回路の第３の実施の形態を示す回路図である。
【００４８】図７に示すように本形態においては、入力
された信号が２つの異なる信号に分配され、分配された
２つの信号が増幅回路１２，１３にてそれぞれ増幅さ
れ、増幅回路１２，１３にて増幅された信号が合成され
て出力される。
された信号が２つの異なる信号に分配され、分配された
２つの信号が増幅回路１２，１３にてそれぞれ増幅さ
れ、増幅回路１２，１３にて増幅された信号が合成され
て出力される。
【００４９】入力端子１を介して入力された信号を位相
の異なる２つの信号に分配する分配手段として、キャパ
シタＣ３４，Ｃ３５を介して接地されたトランスＴ１が
設けられ、増幅回路１２，１３にて増幅された２つの信
号を１つの信号に合成する合成手段として、キャパシタ
Ｃ３７を介して接地されたトランスＴ２が設けられてい
る。
の異なる２つの信号に分配する分配手段として、キャパ
シタＣ３４，Ｃ３５を介して接地されたトランスＴ１が
設けられ、増幅回路１２，１３にて増幅された２つの信
号を１つの信号に合成する合成手段として、キャパシタ
Ｃ３７を介して接地されたトランスＴ２が設けられてい
る。
【００５０】また、増幅回路１２は、多段に接続された
ＦＥＴＱ１１〜Ｑ１３と、２段目のＦＥＴとなるＦＥＴ
Ｑ１１のゲート抵抗として互いに並列に接続されて設け
られたサーミスタＲｔ１１及び抵抗Ｒ１３と、サーミス
タＲｔ１１及び抵抗Ｒ１３とＦＥＴＱ１１のゲート端子
との間に設けられたインダクタＬ１３と、増幅回路１２
の入力となるＦＥＴＱ１２のゲート端子とドレイン端子
との間に直列に接続された抵抗Ｒ１１，キャパシタＣ１
１及びサーミスタＲｔ１２と、ＦＥＴＱ１２のドレイン
端子と所定電位との間に直列に接続された抵抗Ｒ１２及
びキャパシタＣ１２と、サーミスタＲｔ１１及び抵抗Ｒ
１３とＦＥＴＱ１２のドレイン端子との間に接続された
キャパシタＣ１３と、ＦＥＴＱ１２のドレイン端子とＦ
ＥＴＱ１１のソース端子との間に直列に接続されたイン
ダクタＬ１１及び抵抗Ｒ１７と、インダクタＬ１１と抵
抗Ｒ１７との接続点と所定電位との間に接続されたキャ
パシタＣ１５と、ＦＥＴＱ１２のドレイン端子とＦＥＴ
Ｑ１３のドレイン端子との間に直列に接続された抵抗Ｒ
１４，キャパシタＣ１４及びサーミスタＲｔ１３と、Ｆ
ＥＴＱ１３のゲート端子に接続された抵抗Ｒ１６と、Ｆ
ＥＴＱ１３のドレイン端子と増幅回路１２の出力端子と
の間に互いに並列に接続されて設けられた抵抗Ｒ１５、
インダクタＬ１２及びキャパシタＣ１６とから構成され
ており、ＦＥＴＱ１１のドレイン端子とＦＥＴＱ１３の
ソース端子とが接続されている。
ＦＥＴＱ１１〜Ｑ１３と、２段目のＦＥＴとなるＦＥＴ
Ｑ１１のゲート抵抗として互いに並列に接続されて設け
られたサーミスタＲｔ１１及び抵抗Ｒ１３と、サーミス
タＲｔ１１及び抵抗Ｒ１３とＦＥＴＱ１１のゲート端子
との間に設けられたインダクタＬ１３と、増幅回路１２
の入力となるＦＥＴＱ１２のゲート端子とドレイン端子
との間に直列に接続された抵抗Ｒ１１，キャパシタＣ１
１及びサーミスタＲｔ１２と、ＦＥＴＱ１２のドレイン
端子と所定電位との間に直列に接続された抵抗Ｒ１２及
びキャパシタＣ１２と、サーミスタＲｔ１１及び抵抗Ｒ
１３とＦＥＴＱ１２のドレイン端子との間に接続された
キャパシタＣ１３と、ＦＥＴＱ１２のドレイン端子とＦ
ＥＴＱ１１のソース端子との間に直列に接続されたイン
ダクタＬ１１及び抵抗Ｒ１７と、インダクタＬ１１と抵
抗Ｒ１７との接続点と所定電位との間に接続されたキャ
パシタＣ１５と、ＦＥＴＱ１２のドレイン端子とＦＥＴ
Ｑ１３のドレイン端子との間に直列に接続された抵抗Ｒ
１４，キャパシタＣ１４及びサーミスタＲｔ１３と、Ｆ
ＥＴＱ１３のゲート端子に接続された抵抗Ｒ１６と、Ｆ
ＥＴＱ１３のドレイン端子と増幅回路１２の出力端子と
の間に互いに並列に接続されて設けられた抵抗Ｒ１５、
インダクタＬ１２及びキャパシタＣ１６とから構成され
ており、ＦＥＴＱ１１のドレイン端子とＦＥＴＱ１３の
ソース端子とが接続されている。
【００５１】また、増幅回路１３は、多段に接続された
ＦＥＴＱ２１〜Ｑ２３と、２段目のＦＥＴとなるＦＥＴ
Ｑ２１のゲート抵抗として互いに並列に接続されて設け
られたサーミスタＲｔ２１及び抵抗Ｒ２３と、サーミス
タＲｔ２１及び抵抗Ｒ２３とＦＥＴＱ２１のゲート端子
との間に設けられたインダクタＬ２３と、増幅回路１３
の入力となるＦＥＴＱ２２のゲート端子とドレイン端子
との間に直列に接続された抵抗Ｒ２１，キャパシタＣ２
１及びサーミスタＲｔ２２と、ＦＥＴＱ２２のドレイン
端子と所定電位との間に直列に接続された抵抗Ｒ２２及
びキャパシタＣ２２と、サーミスタＲｔ２１及び抵抗Ｒ
２３とＦＥＴＱ２２のドレイン端子との間に接続された
キャパシタＣ２３と、ＦＥＴＱ２２のドレイン端子とＦ
ＥＴＱ２１のソース端子との間に直列に接続されたイン
ダクタＬ２１及び抵抗Ｒ２７と、インダクタＬ２１と抵
抗Ｒ２７との接続点と所定電位との間に接続されたキャ
パシタＣ２５と、ＦＥＴＱ２２のドレイン端子とＦＥＴ
Ｑ２３のドレイン端子との間に直列に接続された抵抗Ｒ
２４，キャパシタＣ２４及びサーミスタＲｔ２３と、Ｆ
ＥＴＱ２３のゲート端子に接続された抵抗Ｒ２６と、Ｆ
ＥＴＱ２３のドレイン端子と増幅回路１３の出力端子と
の間に互いに並列に接続されて設けられた抵抗Ｒ２５、
インダクタＬ２２及びキャパシタＣ２６とから構成され
ており、ＦＥＴＱ２１のドレイン端子とＦＥＴＱ２３の
ソース端子とが接続されている。
ＦＥＴＱ２１〜Ｑ２３と、２段目のＦＥＴとなるＦＥＴ
Ｑ２１のゲート抵抗として互いに並列に接続されて設け
られたサーミスタＲｔ２１及び抵抗Ｒ２３と、サーミス
タＲｔ２１及び抵抗Ｒ２３とＦＥＴＱ２１のゲート端子
との間に設けられたインダクタＬ２３と、増幅回路１３
の入力となるＦＥＴＱ２２のゲート端子とドレイン端子
との間に直列に接続された抵抗Ｒ２１，キャパシタＣ２
１及びサーミスタＲｔ２２と、ＦＥＴＱ２２のドレイン
端子と所定電位との間に直列に接続された抵抗Ｒ２２及
びキャパシタＣ２２と、サーミスタＲｔ２１及び抵抗Ｒ
２３とＦＥＴＱ２２のドレイン端子との間に接続された
キャパシタＣ２３と、ＦＥＴＱ２２のドレイン端子とＦ
ＥＴＱ２１のソース端子との間に直列に接続されたイン
ダクタＬ２１及び抵抗Ｒ２７と、インダクタＬ２１と抵
抗Ｒ２７との接続点と所定電位との間に接続されたキャ
パシタＣ２５と、ＦＥＴＱ２２のドレイン端子とＦＥＴ
Ｑ２３のドレイン端子との間に直列に接続された抵抗Ｒ
２４，キャパシタＣ２４及びサーミスタＲｔ２３と、Ｆ
ＥＴＱ２３のゲート端子に接続された抵抗Ｒ２６と、Ｆ
ＥＴＱ２３のドレイン端子と増幅回路１３の出力端子と
の間に互いに並列に接続されて設けられた抵抗Ｒ２５、
インダクタＬ２２及びキャパシタＣ２６とから構成され
ており、ＦＥＴＱ２１のドレイン端子とＦＥＴＱ２３の
ソース端子とが接続されている。
【００５２】なお、ＦＥＴＱ１３のゲート端子とＦＥＴ
Ｑ２３のゲート端子とは抵抗Ｒ１６，Ｒ２６を介して互
いに接続されている。
Ｑ２３のゲート端子とは抵抗Ｒ１６，Ｒ２６を介して互
いに接続されている。
【００５３】また、トランスＴ１の入力側には、トラン
スＴ１と入力端子１との間に直列に接続されたキャパシ
タＣ３３及びインダクタＬ３１と、キャパシタＣ３３と
インダクタＬ３１との接続点と所定電位との間に直列に
接続されたキャパシタＣ３１及び抵抗Ｒ３１と、キャパ
シタＣ３３とインダクタＬ３１との接続点と所定電位と
の間に接続されたキャパシタＣ３２とが設けられてお
り、さらに、トランスＴ２の出力側には、トランスＴ２
と出力端子２との間に直列に接続されたインダクタＬ３
２及びキャパシタＣ３９と、インダクタＬ３２とキャパ
シタＣ３９との接続点と所定電位との間に接続されたキ
ャパシタＣ３８とが設けられている。
スＴ１と入力端子１との間に直列に接続されたキャパシ
タＣ３３及びインダクタＬ３１と、キャパシタＣ３３と
インダクタＬ３１との接続点と所定電位との間に直列に
接続されたキャパシタＣ３１及び抵抗Ｒ３１と、キャパ
シタＣ３３とインダクタＬ３１との接続点と所定電位と
の間に接続されたキャパシタＣ３２とが設けられてお
り、さらに、トランスＴ２の出力側には、トランスＴ２
と出力端子２との間に直列に接続されたインダクタＬ３
２及びキャパシタＣ３９と、インダクタＬ３２とキャパ
シタＣ３９との接続点と所定電位との間に接続されたキ
ャパシタＣ３８とが設けられている。
【００５４】また、増幅回路１２と増幅回路１３との間
には、ＦＥＴＱ１１のソース端子とＦＥＴＱ２１のソー
ス端子との間に接続された抵抗Ｒ４１と、ＦＥＴＱ１１
のゲート端子とＦＥＴＱ２１のゲート端子との間に直列
に接続された抵抗Ｒ３９，Ｒ４０と、抵抗Ｒ３９と抵抗
Ｒ４０との接続点とトランスＴ１との間に直列に接続さ
れた抵抗Ｒ３３，Ｒ３４と、抵抗Ｒ３３とトランスＴ１
との接続点と所定電位との間に直列に接続された抵抗Ｒ
３２及びサーミスタＲｔ３１，Ｒｔ３２と、抵抗Ｒ３
９，Ｒ４０の接続点と抵抗Ｒ３４との接続点と所定電位
との間に接続された抵抗Ｒ３５と、ＦＥＴＱ１２のソー
ス端子とＦＥＴＱ２２のソース端子との間に接続された
抵抗Ｒ３７と、ＦＥＴＱ１２のソース端子と所定電位と
の間に接続された抵抗Ｒ３６と、ＦＥＴＱ２２のソース
端子と所定電位との間に接続された抵抗Ｒ３８と、抵抗
Ｒ１６と抵抗Ｒ２６との接続点とトランスＴ２との間に
接続された抵抗Ｒ４２，Ｒ４３と、抵抗Ｒ４２と抵抗Ｒ
４３との接続点と所定電位との間に並列に接続された抵
抗Ｒ４４及びキャパシタＣ４０と、抵抗Ｒ４２とトラン
スＴ２との接続点と所定電位との間に接続されたキャパ
シタＣ３６とが設けられており、さらに、抵抗Ｒ３３と
抵抗Ｒ３４との接続点、並びに抵抗Ｒ４２とトランスＴ
２との接続点は、電源電圧Ｖddが印加されている。
には、ＦＥＴＱ１１のソース端子とＦＥＴＱ２１のソー
ス端子との間に接続された抵抗Ｒ４１と、ＦＥＴＱ１１
のゲート端子とＦＥＴＱ２１のゲート端子との間に直列
に接続された抵抗Ｒ３９，Ｒ４０と、抵抗Ｒ３９と抵抗
Ｒ４０との接続点とトランスＴ１との間に直列に接続さ
れた抵抗Ｒ３３，Ｒ３４と、抵抗Ｒ３３とトランスＴ１
との接続点と所定電位との間に直列に接続された抵抗Ｒ
３２及びサーミスタＲｔ３１，Ｒｔ３２と、抵抗Ｒ３
９，Ｒ４０の接続点と抵抗Ｒ３４との接続点と所定電位
との間に接続された抵抗Ｒ３５と、ＦＥＴＱ１２のソー
ス端子とＦＥＴＱ２２のソース端子との間に接続された
抵抗Ｒ３７と、ＦＥＴＱ１２のソース端子と所定電位と
の間に接続された抵抗Ｒ３６と、ＦＥＴＱ２２のソース
端子と所定電位との間に接続された抵抗Ｒ３８と、抵抗
Ｒ１６と抵抗Ｒ２６との接続点とトランスＴ２との間に
接続された抵抗Ｒ４２，Ｒ４３と、抵抗Ｒ４２と抵抗Ｒ
４３との接続点と所定電位との間に並列に接続された抵
抗Ｒ４４及びキャパシタＣ４０と、抵抗Ｒ４２とトラン
スＴ２との接続点と所定電位との間に接続されたキャパ
シタＣ３６とが設けられており、さらに、抵抗Ｒ３３と
抵抗Ｒ３４との接続点、並びに抵抗Ｒ４２とトランスＴ
２との接続点は、電源電圧Ｖddが印加されている。
【００５５】なお、サーミスタＲｔ１１，Ｒｔ２１，Ｒ
ｔ３１は、周囲温度に応じて負の温度特性を有して抵抗
値が変化する感温抵抗素子であり、サーミスタＲｔ１
２，Ｒｔ１３，Ｒｔ２２，Ｒｔ２３，Ｒｔ３２は、周囲
温度に応じて正の温度特性を有して抵抗値が変化する感
温抵抗素子である。
ｔ３１は、周囲温度に応じて負の温度特性を有して抵抗
値が変化する感温抵抗素子であり、サーミスタＲｔ１
２，Ｒｔ１３，Ｒｔ２２，Ｒｔ２３，Ｒｔ３２は、周囲
温度に応じて正の温度特性を有して抵抗値が変化する感
温抵抗素子である。
【００５６】上記のように構成された半導体回路におい
ては、ＦＥＴＱ１１，Ｑ１２のゲート電位を制御する抵
抗として、負の温度特性を有するサーミスタＲｔ３１と
正の温度特性を有するサーミスタＲｔ３２とが組み合わ
されているため、予め設定された基準温度において回路
を流れる電流が最小となり、基準温度に対して温度が上
昇または下降していくにつれて回路を流れる電流が増加
していく。
ては、ＦＥＴＱ１１，Ｑ１２のゲート電位を制御する抵
抗として、負の温度特性を有するサーミスタＲｔ３１と
正の温度特性を有するサーミスタＲｔ３２とが組み合わ
されているため、予め設定された基準温度において回路
を流れる電流が最小となり、基準温度に対して温度が上
昇または下降していくにつれて回路を流れる電流が増加
していく。
【００５７】それにより、基準温度に対して温度が上昇
または下降していくにつれて歪みが減少するので、周囲
温度が変化した場合における歪みが補償される。
または下降していくにつれて歪みが減少するので、周囲
温度が変化した場合における歪みが補償される。
【００５８】また、本形態においては、ＦＥＴＱ１１，
Ｑ２１のゲート抵抗として、負の温度特性を有するサー
ミスタＲｔ１１，Ｒｔ２１がそれぞれ設けられている。
Ｑ２１のゲート抵抗として、負の温度特性を有するサー
ミスタＲｔ１１，Ｒｔ２１がそれぞれ設けられている。
【００５９】そのため、増幅回路１２内においては、イ
ンダクタＬ１２及びキャパシタＣ１６からなる共振回路
にて発生するゲインスロープの周囲温度に対する利得特
性の変動と、キャパシタＣ１３、サーミスタＲｔ１１、
インダクタＬ１３からなる回路におけるＱ値の周囲温度
に対する変動とが互いに打ち消すように働き、それによ
り、周囲温度が変化した場合においても、増幅回路１２
から出力されるゲインスロープの傾斜特性は一定とな
る。
ンダクタＬ１２及びキャパシタＣ１６からなる共振回路
にて発生するゲインスロープの周囲温度に対する利得特
性の変動と、キャパシタＣ１３、サーミスタＲｔ１１、
インダクタＬ１３からなる回路におけるＱ値の周囲温度
に対する変動とが互いに打ち消すように働き、それによ
り、周囲温度が変化した場合においても、増幅回路１２
から出力されるゲインスロープの傾斜特性は一定とな
る。
【００６０】また、増幅回路１３内においても同様に、
インダクタＬ２２及びキャパシタＣ２６からなる共振回
路にて発生するゲインスロープの周囲温度に対する利得
特性の変動と、キャパシタＣ２３、サーミスタＲｔ２
１、インダクタＬ２３からなる回路におけるＱ値の周囲
温度に対する変動とが互いに打ち消すように働き、それ
により、周囲温度が変化した場合においても、増幅回路
１３から出力されるゲインスロープの傾斜特性は一定と
なる。
インダクタＬ２２及びキャパシタＣ２６からなる共振回
路にて発生するゲインスロープの周囲温度に対する利得
特性の変動と、キャパシタＣ２３、サーミスタＲｔ２
１、インダクタＬ２３からなる回路におけるＱ値の周囲
温度に対する変動とが互いに打ち消すように働き、それ
により、周囲温度が変化した場合においても、増幅回路
１３から出力されるゲインスロープの傾斜特性は一定と
なる。
【００６１】また、本形態においては、ゲインスロープ
が発生する共振回路を構成するインダクタＬ１２及びキ
ャパシタＣ１６、並びにインダクタＬ２２及びキャパシ
タＣ２６がそれぞれ帰還ループの外部に設けられてい
る。
が発生する共振回路を構成するインダクタＬ１２及びキ
ャパシタＣ１６、並びにインダクタＬ２２及びキャパシ
タＣ２６がそれぞれ帰還ループの外部に設けられてい
る。
【００６２】そのため、インピーダンスの変化が出力側
においてしか生じず、インピーダンスの修正を容易に行
うことができる。
においてしか生じず、インピーダンスの修正を容易に行
うことができる。
【００６３】また、本形態においては、抵抗Ｒ１６と抵
抗Ｒ２６との接続点と抵抗Ｒ４２との間に１０〜１００
Ωの抵抗値を有する抵抗Ｒ４３が設けられ、かつ、抵抗
Ｒ４２と抵抗Ｒ４３との接続点と所定電位との間にキャ
パシタＣ４０が設けられており、それらの回路定数が終
端条件に設定されている。
抗Ｒ２６との接続点と抵抗Ｒ４２との間に１０〜１００
Ωの抵抗値を有する抵抗Ｒ４３が設けられ、かつ、抵抗
Ｒ４２と抵抗Ｒ４３との接続点と所定電位との間にキャ
パシタＣ４０が設けられており、それらの回路定数が終
端条件に設定されている。
【００６４】それにより、図中のＡ点において電位変動
が生じた場合、該電位変動（波）が抵抗Ｒ４３に吸収さ
れ、定在波が発生せず、それが原因となって生じる偶数
次歪み（主にＣＳＯ）の劣化を防ぐことができる。
が生じた場合、該電位変動（波）が抵抗Ｒ４３に吸収さ
れ、定在波が発生せず、それが原因となって生じる偶数
次歪み（主にＣＳＯ）の劣化を防ぐことができる。
【００６５】
【発明の効果】以上説明したように本発明においては、
増幅回路から出力される信号の周囲温度による歪みを補
償するするために、周囲温度に応じて正の温度特性を有
して抵抗値が変化する感温抵抗素子と、周囲温度に応じ
て負の温度特性を有して抵抗値が変化する感温抵抗素子
とを組み合わせた補償回路を設けたため、その組み合わ
せを、基準温度において流れる電流が最小となるように
し、その他の温度で電流が増加することで、周囲温度が
変化した場合における歪みの増大を抑制または防止する
ことができる。
増幅回路から出力される信号の周囲温度による歪みを補
償するするために、周囲温度に応じて正の温度特性を有
して抵抗値が変化する感温抵抗素子と、周囲温度に応じ
て負の温度特性を有して抵抗値が変化する感温抵抗素子
とを組み合わせた補償回路を設けたため、その組み合わ
せを、基準温度において流れる電流が最小となるように
し、その他の温度で電流が増加することで、周囲温度が
変化した場合における歪みの増大を抑制または防止する
ことができる。
【００６６】また、増幅回路の入力側に負の温度特性を
有する感温抵抗素子を用いた場合は、Ｑ値の周囲温度に
対する変動とゲインスロープの周囲温度に対する利得特
性の変動とが互いに打ち消すように働き、それにより、
周囲温度が変化した場合におけるゲインスロープの傾斜
特性の変動を防止することができる。
有する感温抵抗素子を用いた場合は、Ｑ値の周囲温度に
対する変動とゲインスロープの周囲温度に対する利得特
性の変動とが互いに打ち消すように働き、それにより、
周囲温度が変化した場合におけるゲインスロープの傾斜
特性の変動を防止することができる。
【図１】本発明の半導体回路において周囲温度に対する
歪みの増大を抑制するための手段を説明するための図で
ある。
歪みの増大を抑制するための手段を説明するための図で
ある。
【図２】負の温度特性を有するサーミスタの特性を説明
するための図である。
するための図である。
【図３】正の温度特性を有するサーミスタの特性を説明
するための図である。
するための図である。
【図４】本発明の半導体回路の第１の実施の形態を示す
ブロック図である。
ブロック図である。
【図５】ＣＡＴＶ用ＨＩＣ増幅器において基準温度付近
における回路電流値が最小となるように正の温度特性を
有するサーミスタと負の温度特性を有するサーミスタと
を組み合わせた場合の回路電流の温度特性を示す図であ
る。
における回路電流値が最小となるように正の温度特性を
有するサーミスタと負の温度特性を有するサーミスタと
を組み合わせた場合の回路電流の温度特性を示す図であ
る。
【図６】本発明の半導体回路の第２の実施の形態を示す
回路図である。
回路図である。
【図７】本発明の半導体回路の第３の実施の形態を示す
回路図である。
回路図である。
１ 入力端子 ２ 出力端子 １０ 高インピーダンス回路 １２，１３ 増幅回路
───────────────────────────────────────────────────── フロントページの続き (72)発明者 田口 雄一 東京都港区芝浦三丁目18番21号 日本電 気エンジニアリング株式会社内 (56)参考文献 特開 昭56−153810（ＪＰ，Ａ) 特開 平11−220334（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 1/00 - 3/72
Claims (8)
- 【請求項１】 交流信号を増幅して出力する増幅回路を
有する半導体回路において、前記増幅回路の入力側に設けられ、前記増幅回路に対す
る入力電流を、予め決められた基準温度にて最小となる
ように制御する 補償回路を有することを特徴とする半導
体回路。 - 【請求項２】 請求項１に記載の半導体回路において、 前記補償回路は、前記増幅回路に対する入力電流を、周
囲温度が前記基準温度よりも低くなるにつれて増加さ
せ、周囲温度が前記基準温度よりも高くなるにつれても
増加させることを特徴とする半導体回路。 - 【請求項３】 請求項２に記載の半導体回路において、 前記補償回路は、 周囲温度に応じて正の温度特性を有して抵抗値が変化す
る第１の感温抵抗素子と、前記第１の感温抵抗素子に直列に接続され、 周囲温度に
応じて負の温度特性を有して抵抗値が変化する第２の感
温抵抗素子とを具備することを特徴とする半導体回路。 - 【請求項４】 請求項１乃至３のいずれか１項に記載の
半導体回路において、 前記増幅回路の入力側に、周囲温度に応じて抵抗値が変
化する第３の感温抵抗素子を有することを特徴とする半
導体回路。 - 【請求項５】 請求項４に記載の半導体回路において、 前記第３の感温抵抗素子は、周囲温度に応じて負の温度
特性を有して抵抗値が変化する感温抵抗素子であること
を特徴とする半導体回路。 - 【請求項６】 入力端子を介して入力された信号を位相
の異なる２つの信号に分配する分配手段と、前記分配手
段にて分配された信号をそれぞれ増幅する第１及び第２
の増幅手段と、該第１及び第２の増幅手段にて増幅され
た２つの信号を１つの信号に合成して出力する合成手段
とを有してなる半導体回路において、前記第１及び第２の増幅手段の入力側に設けられ、前記
第１及び第２の増幅手 段に対する入力電流を、予め決め
られた基準温度にて最小となるように制御する 補償回路
を有することを特徴とする半導体回路。 - 【請求項７】 請求項６に記載の半導体回路において、 前記補償回路は、前記第１及び第２の増幅手段に対する
入力電流を、周囲温度が前記基準温度よりも低くなるに
つれて増加させ、周囲温度が前記基準温度よりも高くな
るにつれても増加させる ことを特徴とする半導体回路。 - 【請求項８】 請求項７に記載の半導体回路において、 前記補償回路は、 周囲温度に応じて正の温度特性を有して抵抗値が変化す
る第１の感温抵抗素子と、前記第１の感温抵抗素子に直列に接続され、 周囲温度に
応じて負の温度特性を有して抵抗値が変化する第２の感
温抵抗素子とを具備することを特徴とする半導体回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31923498A JP3150111B2 (ja) | 1997-11-27 | 1998-11-10 | 半導体回路 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32644497 | 1997-11-27 | ||
| JP9-326444 | 1997-11-27 | ||
| JP31923498A JP3150111B2 (ja) | 1997-11-27 | 1998-11-10 | 半導体回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11220333A JPH11220333A (ja) | 1999-08-10 |
| JP3150111B2 true JP3150111B2 (ja) | 2001-03-26 |
Family
ID=26569656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31923498A Expired - Fee Related JP3150111B2 (ja) | 1997-11-27 | 1998-11-10 | 半導体回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3150111B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440448B1 (ko) * | 2002-04-12 | 2004-07-14 | 삼성전자주식회사 | 온도 변화에 무관한 지연 시간을 확보할 수 있는 반도체집적 회로장치 |
| CN110361592B (zh) * | 2019-07-19 | 2021-07-20 | 深圳市大能创智半导体有限公司 | 一种电感电流的检测电路及检测方法 |
-
1998
- 1998-11-10 JP JP31923498A patent/JP3150111B2/ja not_active Expired - Fee Related
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|---|---|
| JPH11220333A (ja) | 1999-08-10 |
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