KR100346966B1 - 직교솎음단을갖는수신기및디지탈신호처리방법 - Google Patents

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크리스티안 마리아 기엘스 게라르두스
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코닌클리케 필립스 일렉트로닉스 엔.브이.
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Abstract

수신기에서, 수신 신호는 비교적 높은 샘플링 주파수로 디지털화 된다(5). 아날로그 필터(2,4)는 앨리어싱을 방지한다. 디지털화된 수신 신호는 스플리터(100)를 통해 직교 디지털 신호처리기(9, 10, 11, 12)에 인가된다. 이 처 리기에서, 원하는 반송파가 선택되어 복조된다. 스플리터(100)는 제 1 및 제 2 변환 함수(H1, H2)에 따라 디지털화된 수신 신호를 변환하여 동상 및 직교 위상차 성분(xi,yi)을 각각 얻는다. 샘플링 주파수는 스플리터에서 감소된다(130, 140). 변환 함수(H1, H2)의 위상과 크기간의 특정관계가 앨리어싱을 방지한다. 그런 관계는 비교적 간단한 디지털 필터(110, 120)로 달성될 수 있다.

Description

직교 솎음단을 갖는 수신기 및 디지털 신호 처리 방법{Receiver with quadrature decimation stage, method of processing digital signals}
본 발명은 청구범위 제 1 항의 전제부에 규정된 수신기에 관한 것이다. 또한 본 발명은 디지털 신호 처리 장치, 직교 솎음단(quadrature decimation stage)및 디지털 신호 처리 방법에 관한 것이다.
청구범위 제 1 항의 전제부에 규정된 수신기는 EP-A-0,486,095로부터 공지되어 있다. 이것은 예컨대 라디오와 TV방송 프로그램이 될 수 있는 RF-반송파 변조 정보를 수신하는데 특히 적합하다.
제 1 도에 도시된 공지된 수신기에서, 수신 신호는 우선 필터 (2 및 4)와 증폭기(3)를 포함하는 아날로그 입력부를 통과한 후 A/D 변환기(5)에 의해 디지털화 된다. 스플리터(6)는 제 1 변환 함수(D)와 제 2 변환 함수(HT) 각각에 따라 디지털화된 수신 신호를 변조한다. 따라서, 디지털 직교 처리기(200)에 공급되는 제 1스플릿 신호(xi)와 제 2 스플릿 신호(yj)가 획득된다. 이 처리기에서는 원하는 반송파가 선택되어 복조된다.
공지된 수신기에서, 디지털 직교 처리기(200)는 제 1 좌표 순환 디지털 컴퓨터 (CORDIC)(9), 필터 (10 및 11) 및 제 2 CORDIC(12)을 포함한다. 제1 CORDIC(9)은 주파수 변환을 수행하는 디지털 직교 믹서-발진기단으로서 기능한다. 제 1CORDIC(9)은 원하는 반송파가 필터(10 및 11)의 통과대역으로주파수 변환되는 방식으로 튜닝될 수 있다. 필터(10 및 11)는 원하는 채널선택도를 제공한다. 이들 필터는 원하는 반송파와 주파수가 비슷한 간섭 신호를 억제한다. 필터링되고 주파수 변조된 원하는 반송파가 복조를 위해 제 2 CORDIC(12)에 공급된다. 제 2 CORDIC(12)은 원하는 반송파를 증폭시킬 수도 있고 위상 변조시킬 수도 있는 데카르트-극 변환기(cartesian-to-polar converter)로 기능을 한다.
공지된 수신기에서, 스플리터(6)와 제 1 CORDIC(9)은 적어도 A/D 변환기 (5)의 샘플링 주파수인 클럭 주파수에서 동작해야 한다. EA-A-0,486,095에는 A/D 변환기의 샘플링 주파수가 350MHz인 FM 방송 수신기의 예가 설명되어 있다. 이 수신기에서, 제 1 CORDIC(9)은 보통 고속 소자를 갖는 직접회로의 형태일 것이다. 그 경우, 제 1 CORDIC(9)의 전력 소모는 약 1 와트일 것이다. 이것은 기능상 제 1 CORDIC(9)과 비교될 수 있는 아날로그 직교 믹서-발진기단의 전력 소모보다 상당히 더클 것이다.
본 발명의 목적은 공지된 수신기보다 전력을 적게 소모하는 디지털 직교 처리기를 갖는 수신기를 제공하는 것이다. 그러한 수신기는 청구범위 제 1 항에 규정되어 있다. 또한, 본 발명은 제 6 항에 규정된 디지털 신호처리 장치, 제 7 항에 규정된 직교 솎음단, 및 제 8 항에 규정된 디지털 신호 처리 방법을 제공한다. 양호한 실시 예들은 종속항으로 규정되어 있다.
간단히 말해서, 본 발명에서는 디지털화된 수신 신호의 샘플링 주파수가 스플리터에서 감소된다. 따라서, 디지털 직교 믹서-발진기는 더 낮은 클럭 주파수에서 동작할 수 있으므로 더 적은 전력을 소모할 것이다.
스플리터에서의 서브샘플링에 기인한 앨리어싱(aliasing)은 스플리터의 변환 한수간의 특정 크기 및 위상관계에 의해 방지된다. 이 관계는, 그렇지 않으면 앨리어싱될 신호를, 제 2 변환 함수에 의한 것보다 더 적게 제 1변환 함수에 의해 약 90도 위상이동시키는 것이다.
본 발명은 다음 인식에 근거한다. 디지털 직교 처리기의 입력에서 정주파수와 부주파수의 항으로 구별이 이루어질 수 있다 상기 처리기는 특정 대역 Q 내에서 정주파수 성분과 부주파수 성분중 어느 한 성분에 민감하다. 스플리터에서의 서브샘플링에 의해, 대역 X 내의 정주파수 성분은 이 대역 Q 으로 앨리어싱되고, 0 주파수에 대한 대역 X의 잔상이 되는 대역 Y내의 부주파수 성분은 앨리어싱 되지 않는다. 또는 그 역이 성립할 수도 있다.
상기 대역 X내의 정주파수 성분과 상기 대역 Y내의 부주파수 성분간의 진폭 평형은 변환 함수의 상호 크기 및 위상 특성에 영향 받을 수 있다. 앨리어싱 되지 않는 대역 Y 또는 X 내의 주파수 성분이 최대화되고 앨리어싱되는 대역 X 또는 Y 내의 주파수 성분이 최소화 되므로 앨리어싱은 방지된다.
실제로, 상기 변환 함수를 구현하는 데에는 임의 형태의 필터가 사용될 수 있고 그 필터의 상호 크기 및 위상 특성만이 관심사이다. 디지털 직교처리기가 대역 제한적이라는 점 때문에, 상기 상호 위상 및 크기 특성은 앨리어싱을 방지 하도록 제한된 주파수 범위 내에서 특정 요구사항을 충족시키기만 하면 족하다. 많은 경우, 변환 함수는 비교적 적은 회로 요소로 구현될 수 있다.
양호하게는, 상기 변환 함수는 필터로 구현되는데, 그 필터 계수는 신호 샘플을 비트시프트시킨 후 비트시프트된 신호 샘플을 결합시킴으로써 결정된다. 이것은 증배기용으로도 충분히 사용가능한 하드웨어 및/또는 소프트웨어이다.
양호하게는 상기 변환 함수중 하나는 대칭적 임펄스 응답을 가지고 다른 하나는 반대칭적 임펄스 응답을 갖는다. 이것은 상기 변환 함수의 하드웨어 및/또는 소프트웨어 효율적 실현을 가능하게 한다. (반)대칭적 임펄스 응답을 제공하는데는 신호 샘플의 비교적 적은 스케일링(scaling)이 필요하다.
양호하게는 상기 디지털 직교 처리기는 입력과 직교처리기의 다른 단사이에 결합된 직교 솎음단을 포함한다. 스플릿 수신 신호의 샘플링 주파수를 더 감소시킴으로써, 상기 다른 단은 더 낮은 클럭 주파수에서 동작할 수 있다.
본 발명의 상기 및 다른 특징들은 이하 설명되는 실시예를 창조하면 명백해질 것이다.
제 1 도는 공지된 수신기의 도면.
제 2a 및 2b 도는 A/D 변환 앨리어싱의 도면.
제 3a 및 3b 도는 다른 A/D 변환 앨리어싱의 도면.
제 4a 및 4b 도는 서브샘플링 앨리어싱의 도면.
제 5a 및 5b 도는 다른 서브샘플링 앨리어싱의 도면.
제 6a 및 6b 도는 또 다른 서브샘플링 앨리어싱의 도면.
제 7a 내지 7d 도는 공지된 수신기의 통과대역 특성을 나타내는 도면.
제 8 도는 본 발명에 따른 디지털 신호처리 장치의 도면.
제 9a 내지 9e 도는 이 장치의 주파수 대역을 나타내는 도면.
제 10a 내지 10c 도는 이 장치의 벡터 신호를 나타내는 도면.
제 11a 내지 11c 도는 이 장치의 신호 스펙트럼을 나타내는 도면.
제 12 도는 본 발명에 따른 제 1 수신기의 도면.
제 13a 내지 13e 도는 이 수신기의 주파수 특성을 나타내는 도면.
제 14 도는 스플리터의 실시예를 나타내는 도면.
제 15 도는 본 발명에 따른 제 2 수신기의 도면.
제 16a 및 16e 도는 이 수신기의 주파수 특성을 나타내는 도면.
제 17 도는 본 발명에 따른 제 3 수신기의 도면.
본 발명을 더 상세히 설명하기 위해 EP-A-0,486,095에 개시되고 제 1 도에 도시된 공지된 FM 방송 수신기가 참조된다. 본 발명이 많은 다른 수신기 에서도 양호하게 사용될 수 있음이 명백할 것이다.
우선, 제 1 CORDIC(9)의 클럭 주파수를 감소시키는 두가지 선택사항의 단점이 설명될 것이다. 다음에, 본 발명은 클럭 주파수를 감소시키는데 있어서 이 단점을 모면하는 대안을 제공한다는 것이 제시될 것이다. 마지막으로 양호한 실시예가 예를통해 제시된다.
제 1 CORDIC(9)의 클럭 주파수를 감소시키는 제 1선택사항은 A/D 변환기(5)의 샘플링 주파수를 저하시키는 것이다. 그러나, 이것은 A/D 변환기(5) 앞에 더 복잡한 아날로그 필터를 필요로 한다.
이것은 제 2 도 및 제 3 도에 도시되어 있다. 제 2a 도 및 제 3a 도는 각각350MHz와 250MHz의 샘플링 주파수에 대한 A/D 변환기 (5)의 입력에서의 스펙트럼을 나타낸다. 이 스펙트럼은 주파수 대역 D 및 X를 나타낸다. 샘플링의 결과, 두 대역은 A/D 변환기(5)의 출력에서 공통 주파수 대역으로 변환된다. 원하는 대역 D는 87.5에서 108MHz까지의 FM 방송 대역에 대응한다. 앨리어싱 대역 X내의 주파수 성분은 원하는 대역 D내의 반송파에 방해가 될 수도 있다. 원하는 대역은 두 개의 꼭지점을 접속시키는 하나의 대각선을 포함하는 직사각형에 의해 표시된다. 앨리어싱 대역은 빗금이 쳐져있다. 본 출원은 원하는 대역과 앨리어싱 대역에 대한 이 표현을 고수할 것이다.
제 2b 도 및 3b 도는 각각 350MHz와 250MHz의 A/D 변환기 샘플링 주파수와 관련된 아날로그 입력부의 원하는 주파수 응답을 도시한다. 이 두 도면에는, 원하는 대역 D를 포함하는 통과대역 P와 앨리어싱 대역 X를 포함하는 정지대역 S가 존재한다. 또한 통과대역 P와 정지대역 S가 존재한다. 또한 통과대역 P와 정지대역 S사이에는 천이대역 T가 존재한다. 350MHz의 샘플링 주파수에 대해 천이대역은 108MHz와 142MHz의 사이이다(제 2b 도). 250MHz의 샘플링 주파수에 대해 천이대역은 108MHz와 142MHz의 사이이다(제 2b 도). 두 경우 모두, 천이대역 T에서의 원하는 롤오프(roll-off)는 통과대역 P에서의 OdB 감쇄로부터 정지 대역 S에서의 -6OdB까지 이다. 롤오프는 350MHz에서 보다 250MHz의 샘플링 주파수에서 더 급경사이다. 따라서, 샘플링 주파수가 350MHz에서 250MHz로 낮아질 때 아날로그 필터 (2) 및/또는 필터 (4)의 차수(order)는 증가되어야 한다.
A/D 변환기(5)의 샘플링 주파수는 절충적이다. 샘플링 주파수를 증가시키면디지털 회로의 전력소모가 증가되는 단점이 생긴다. 한편, 샘플링 주파수를 감소시키면 아날로그 필터가 더 복잡해지는 단점이 생긴다. 그런 필터는 예컨데 성분 확장에 대한 민감성이 증가되고 위상 선형성이 떨어진다는 또다른 단점을 초래할 수도 있다. 위상 선형성은 예컨대 텔레비젼 수신기에서 중요하다.
제 1 CORDIC(9)의 클럭 주파수를 감소시키는 제 2 선택 사항은 A/D 변 환기(5)와 스플리터(6) 사이에 서브샘플링 또는 솎음필터를 삽입하는 것이다. 솎음필터는 솎음기와 솎음의 결과에 따른 앨리어싱을 방지하는 디지털 필터의 결합체이다. 솎음기는 그입력에서의 디지털 신호의 R개의 일련의 연속 샘플중 하나만을 출력에 전송시키는 요소로 이해된다. 그런 요소는 예컨대 입력에 인가된 디지털 신호의 샘플링 주파수보다 R배 더낮은 클럭 주파수에서 동작하는 플립플롭이 될 수도 있다. 또한 정수 R은 솎음계수로 언급될 것이다.
이와같이 공지된 수신기는 솎음필터를 포함한다. 필터 (10 및 11)에서, 제 1 CORDIC(9)의 직교 출력 신호쌍은 서브샘플링된다. 이것은 제 2 CORDIC(12)의 클럭 주파수를 감소시키도록 행해진다. 주로, 솎음필터는 비교적 높은 오버 샘플링 계수(oversampling factor)를 갖는 신호를 서브샘플링 하는데 사용된다. 오버샘플링 계수는 신호의 샘플링 주파수와 원하는 대역폭의 지수(quotient)이다. 공지된 수신기에서, 필터(10 및 11)에 대한 오버샘플링 계수는 비교적 높다. 제 1 CORDIC(9)의 출력에서, 샘플링 주파수는 여전히 350MHz 이지만 원하는 대역은 FM 변조된 반송파의 대역보다 낮은 200MHz로 감소한다. 그러한 높은 오버 샘플링 계수에 의해, 엘리어싱 대역은 주파수면에서 원하는 대역과 멀어진다. 이것은 전술된A/D 변환기(5)의 샘플링 주파수와 A/D 변환기 앞에 위치하는 아날로그 필터의 복잡성간의 관계와 다소 유사하다.
변환기(5)와 스플리터(6) 사이의 솎음필터는 그 오버샘플링 계수가 비교적 낮으므로 오히려 비실용적일 것이다. 이점에서, 원하는 대역폭은 20.5MHz가 되고 이에 따라 오버 샘플링 계수는 필터(10 및 11)의 오버샘플링 계수보다 100배 더 낮아진다. 상기 원하는 대역폭은 제 1 CORDIC(9)의 튜닝범위 및 필터(10 및 11)의 통과대역에 의해 규정된다.
예컨대, A/D 변환기(5)(샘플링 주파수 350MHz)와 스플리터(6) 사이에 R=2를 갖는 솎음필터가 배치된다고 가정한다. 제 4a 도는 그 솎음필터의 입력에서 본 스펙트럼을 나타낸다. 이 스펙트럼은 87.5MHz에서 108MHz까지의 원하는 대역폭 D를 포함하는데, 솎음필터의 출력에서는 87.5MHz에서 67MHz까지의 대역이 될 것이다. 즉, 이것은 제 4a 도에 도시된 앨리어싱 대역 X와 일치할 것이다. 제 4b도는 솎음 필터의 원하는 크기-주파수 특성을 나타낸다. 앨리어싱을 방지하기 위해 67MHz에서 87.5MHz까지 정지대역 S가 존재하고 통과 대역은 원하는 대역 D를 포함한다. 천이 대역 T의 폭은 '0'이다 즉, 솎음필터는 87.5MHz에서 무한대의 롤오프를 갖는다. 그런 솎음필터는 실행 불가능함이 명백하다.
'0' 인 천이 대역폭을 극복하기 위해 A/D 변환기(5)의 샘플링 주파수를 조절할 수 있다. 샘플링 주파수는 예컨대 250MHz까지 감소될 수 있다. 제 5a 및 5b 도는 각각 제 4a 및 4b 도와 유사한 대응 스펙트럼 및 원하는 필터 특성을 도시한다. 그러나, 전술된 것처럼 샘플링 주파수를 감소시키면 아날로그 입력부에 더 복잡한필터를 사용해야 한다.
대안으로, A/D 변환기(5)의 샘플링 주파수를 예컨대 500MHz까지 증가시키는 것이 가능하다. 그러나, 그럴 경우 제 1 CORDIC(9)의 클럭 주파수가 350MHz에서 250MHz로 감소된다. 제 1 CORDIC(9)의 전력 소모에 있어서의 약간의 절약은 500MHz의 클럭 주파수에서 동작해야 하는 A/D 변환기의 전력 소모의 증가로 인해 상쇄될 것이다. 제 6a 및 6b 도는 각각 이 경우에 대한 제 4a 및 4b 도와 유사한 스펙트럼 및 원하는 필터 특성을 도시한다.
샘플링 주파수가 감소하든지 증가하든지에 상관없이 솎음 필터 자체는 상당한 양의 전력을 소모할 것이다. 특정 개수의 회로 요소는 제 5b 및 6b도에 도시된 것처럼 비교적 첨예한 앨리어싱 방지 필터 특성을 실현해야 할 것이다. 이들 회로 요소는 비교적 높은 클럭 주파수에서 동작해야하며 따라서 바이어스될 필요가 있다.
본 발명은 공지된 수신기에서 제 1 CORDIC(9)의 클럭 주파수를 감소시키기 위한 대안적인 선택사항을 제공한다.
양호하게는, 본 발명은 제 1 도에 도시된 공지된 수신기의 다음과 같은 특성을 사용한다. 한쌍의 입력(16, 17)에서 볼 때 공지된 수신기의 직교신호 처리기(200)는 통과대역을 갖는다. 이 통과대역은 필터(10 및 11)의 통과대역에서 정 또는 부로 주파수 시프트된 것이다. 예컨대 두 필터(10 및 11)가 제 7a 도에 도시된 것처럼 저역 통과 특성을 제공하고 제 1 CORDIC(9)이 입력쌍(16, 17)에서 스펙트럼을 주파수 +△F 만큼 시프트시킨다고 하자. 상기 입력에서의 대응 통과대역M은 제 7b 도에 도시되어 있다. 이 통과대역 M 내의 신호 성분들만이 필터(10 및 11)의 통과대역 L로 변환될 것이다. 통관대역 M의 정의 주파수 잔상은 존재하지 않는다, 양호하게는 본 발명은 0의 주파수에 대한 통과 대역 특성의 이런 비대칭성을 사용한다.
제 7c 도는 제 1 CORDIC(9)이 최소 시프트 주파수(+△Fmin)에서 최대 시프트 주파수(+△Fmax)까지 튜닝될 때 입력(16, 17)쌍에서 본 통과대역 M의 여러위치를 도시한다. 통과대역 M의 가능한 모든 위치를 포함하는 처리기 대역 Q를 규정하는 것이 가능하다. 이 처리기 대역 Q는 제 7d 도에 도시되어있다. 따라서, 직교 신호 처리기(200)는 0 주파수에 대해 비대칭적으로 위치하는 이 처리기 대역 Q내에서 신호를 처리할 수 있다.
본 발명은 제 8 도를 참조하여 설명될 방식으로 처리기 대역 Q의 전술된 비대칭성을 사용한다. 제 8 도는 스플리터(100)가 그 앞에 위치하는 디지털 직교 신호 처리기 (200)를 포함하는 신호 처리장치를 도시한다. 직교 신호 처리기(200)는 제 9a 도에 도시된 처리기 대역 Q내에서 신호를 처리한다. 직교 신호 처리기(200)는 제 1 도에 도시된 수신기의 처리기와 유사할 수도 있다. 그러나, 이것은 본 발명의 필수요소가 아니다.
스플리터는 솎음기(130 및 140)가 각각 뒤에 위치하며 변환 함수(H1 및 H2)를 각각 갖는 변환단(110 및 120)을 포함한다. 스플리터(100)의 입력에서 수신된 디지털 신호는 제 1 변환 함수 H1과 제 2 변환 함수 H2 각각에 따라 디지털 직교 신호 처리기(200)의 제 1 입력 (201)과 제 2 입력 (202)으로 전달된다. 또한, 입력(101)에서의 샘플링 주파수 Fs1은 입력쌍(201, 202)에서 솎음 계수 R에 의해 F2=Fs1÷R의 샘플링 주파수로 감소된다.
솎음기(130 및 140)의 입력쌍(131, 141)에서 볼 때, 제 9a 도에 도시된 처리기 대역 Q로 변환되는 R개의 주파수 대역이 존재한다. 이 주파수 대역들은 처리기 대역 Q 자체를 포함하여, 처리기 대역 Q를 솎음기(130 및 140)의 출력 샘플링 주파수 Fs2=Fs1÷R의 정수(k)배만큼 주파수 시프트 시킨 것으로, 이때 처리기 대역 Q 자체는 k=0일 경우이다. 일반적으로, 입력쌍(131, 141)에서 본 스펙트럼은 다음과 같이 설정될 수 있다. 우선, 상기 입력쌍에서의 샘플링 주파수 Fs1=R ·Fs2에 따라 주파수 간격이 규정된다. 다음에, 이 간격을 채우기 위해 입력(201, 202)에서의 스펙트럼이 1 샘플 주파수만큼 반복적으로 시프트된다. 예로서, 제 9b 도는 R=2인 경우에 제 9a 도에 도시된 처리기 대역 Q로 변환되는 입력쌍(131, 141)에서의 두 대역 Q'(0) 및 Q'(+1)을 도시한다. 대역 Q'(0)는 제 9a 도의 처리기 대역 Q에 대응한다.
즉, Q'(0)는 처리기 대역 Q 를 0 주파수 시프트(k=0) 시킨 것이다. 대역 Q'(+1)은 제 9a 도의 처리기 대역 Q를 +Fs2(k=+1) 만큼 주파수 시프트시킨 것이다.
입력쌍(131, 141)에서 본 R개의 주파수 대역중 단지 하나 즉, 원하는 신호가 위치하는 대역에 대응하는 주파수 대역만이 필요하다. 앨리어싱 대역으로 언급되는 나머지 R-1 주파수 대역내의 신호는 솎음의 결과 원하는 대역 내의 신호에 방해가 될 것이다. 예컨대, 원하는 신호는 제 9b 도에 도시된 대역 Q'(+1) 내에 위치할 수있다. 이것은 본 예에 따라 입력쌍(131, 141)에서 본 원하는 대역 D 및 앨리어싱대역 X를 도시하는 제 9c 도에 제시되어 있다. 앨리어싱을 방지하기 위해서는 대역 X 내의 신호의 발생이 방지되어야 한다.
입력쌍(131, 141)에서 앨리어싱 대역내의 신호의 발생은 제 1 변환 함수 H1과 제 2 변환 함수의 H2 간의 다음 관계에 의해 방지될 수 있다. 앨리어싱 대역에서, H1의 위상 특성은 H2의 위상 특성보다 90도 뒤져야 한다. 또한, H1 및 H2의 크기 특성은 앨리어싱 대역에서 일치되어야 한다. 그 경우에, 입력(101)의 신호는 앨리어싱 대역내의 주파수 성분을 생성할 수 없다. 이것은 다음과 같이 설명될 수 있다.
우선, 디지털 직교 신호 처리기(200)는 벡터 신호 v(k)의 직교 좌표로서 입력(201 및 202)에서 신호 x(k) 띤 y(k)를 각각 수신한다. 이것은 제10a 도에 가시화되어 있는데, 여기서 샘플 x(n)은 가로축에 표시되어 있고 샘플 y(n)은 세로축에 표시되어 있다. 따라서, 입력쌍(131, 141)에서 샘플쌍 x'(n) 및 y'(n)은 벡터 v'(n)의 직교 좌표를 형성한다.
이제, 입력 (201)의 신호 s(k)가 그 스펙트럼 이 제 11a 도에 도시되어 있는 사인파 신호로 디지털화 된다고 하자. 또한, 제 1 변환단(110)에 의한 s(k)의 위상 시프트는 제 2 변환단(120)에 의한 위상 시프트에 90도 뒤지는 반면, 이 두 변환단의 크기 특성은 같다고 하자. 제 10b 도는 입력쌍(131, 141)에서의 대응 벡터 신호 v'(k)를 도시한다. 제 1 변환단(110)으로 부터의 그다음 샘플 x'(1) 내지 x'(4)는 x축상에 투영되고 제 2 변환단(120)으로부터의 그다음 샘플 y'(1) 내지 y'(4)는 y축상에 투영된다.
입력쌍(131, 141)에서의 벡터 신호 v'(k)는 원형 시계방향 회전을 나타낸다. 이 벡터 신호의 스펙트럼은 제 11b 도에 도시되어 있는데, 이 도면은 부주파수 성분만을 포함한다. 이 부주파수 성분은 제 11a 도에 도시된 입력 신호 s(k)의 주파수 성분의 0 주파수에 대한 잔상이다. 명백히, 입력쌍(131, 141)에서, 제 11a 도에 도시된 주파수 성분과 동일한 정주파수 성분의 발생은 방지되었다.
반대의 경우는 제 10c도에 도시되어 있는데, 여기서는 신호 x'(k)가 신호 y'(k)에 대해 위상에서 90도 앞선다. 제 10c 도의 벡터 신호 v'(k)는 원형 반시계방향 회전을 나타낸다. 따라서, 이것은 제 11c 도에 도시된 것처럼 정주파수 성분만을 포함한다. 부주파수 잔상의 발생은 방지된다.
앨리어싱을 방지하기 위해 입력쌍(131, 141)에서 정주파수나 부주파수 중 어느한 주파수로의 신호의 선택적 변환이 사용될 수 있다. 이것은 처리기 대역 Q가 0 주파수에 대해 잔상을 갖지 않으므로 0주파수에 대한 서로의 잔상인 앨리어싱 대역이 존재하지 않는다는 사실에 기인한다. 예컨대, 제 9c 도에 도시된 경우를 고려하자. 앨리어싱 대역 X 대신 제 9d 도에 도시된 대역 Y에서 신호성분이 발생하는 것으로 정할 수 있다. 대역 Y는 앨리어싱 대역 X의 잔상이다. 대역 Y는 앨리어싱 대역과 일치하지 않고 원하는 대역 D의 외부에 있으므로 이들 신호 성분은 어떤 간섭도 발생시킬 수 없다.
일반적인 규칙으로서 본 발명에서는 앨리어싱 대역에서 H1은 H2에 대해 크기는 거의 동일하지만 위상에 있어서 약 90도 뒤진다. 이것은 양의 주파수인 앨리어싱 대역 및 제 90 도의 앨리어싱 대역 X와 같은 음의 주파수인 앨리어싱 대역 모두에 적용된다. 위상 특성이 0 주파수에 대해 반대칭적이라는 것은 기본 특성이다. 따라서, 상기 규칙은 제 9d 도에 도시된 대역 Y 내에서 H1이 H2에 대해 위상이 뒤짐을 나타낸다. 상기 규칙에 따라, 부주파수 잔상이 앨리어싱 대역 X 내에 존재하는 사인파 신호 s(k)는 제 10c 도에 도시된 벡터 신호로 변환된다.
앨리어싱을 방지하는 전술된 기술은 앨리어싱 대역이 스플리터의 입력(101)에서 본 원하는 대역에 가까울 때 특히 유리하다. 제 9e 도는 제 9c 도의 스펙트럼에 대응하는 입력(101)에서 본 스펙트럼을 도시한다. 앨리어싱은 제 8 도의 두 변환단(110 및 120)이 제 9e 도에 도시된 앨리어싱 대역 X를 포함하는 정지 대역을 가질 경우에 또한 방지될 수 있다, 그러나, 앨리어싱 대역 X는 원하는 대역 D에 가까우므로, 복잡한 필터 구조가 필요하다. 본 발명은 이에 대한 대안을 제공한다.
각 앨리어싱 대역에 대해 전술된 기술을 사용할 필요는 없다. 앨리어싱 대역이 원하는 대역에서 충분히 멀다면 각 변환 함수가 이 앨리어싱 대역을 포함하는 정지 대역을 갖는 것이 실용적이다. 대안으로, 스플리터 앞에 위치하는 단일 필터가 이 정지대역을 제공할 수도 있다.
이제 본 발명에 따른 수신기가 예를 통해 제시될 것이다.
제 12 도는 제 1 도에 도시된 수신기와 유사한 구조를 갖는 FM 방송 라디오 수신기를 도시한다. 대응 요소는 제 1 도와 동일한 도면부호로 표기된다. A/D 변환기(5)의 샘플링 주파수는 375MHz이다. 솎음 계수 R=3인 두 개의 솎음기(130 및 140)를 포함하는 스플리터 (100)가 A/D 변환기 (5)와 제 1CORDIC(9) 사이에 배치된다. 따라서, 제 1 CORDIC(9)의 클럭 주파수는 125MHz 즉, A/D 변환기의 샘플링 주파수의 1/3이다.
필터(10 및 11)는 100MHz의 차단 주파수를 갖는 솎음형 저역 통과 필터이다. 제 1 CORDIC(9)에 의한 주파수 시프트는 -17.1MHz에서 -37.4MHz까지 튜닝된다. 제 13a 도는 +17MHz에서 +37.5MHz까지의 범위인 제 1 CORDIC(9)의 입력에서의 원하는 대역을 도시한다. 이 대역내의 신호는 필터 (10 및 11)의 통과대역내로 시프트될 수 있다.
입력쌍(131, 141)에는 솎음의 결과 이 원하는 대역으로 변환되는 3개의 주파수 대역이 존재한다. 이 주파수 대역들은 제 13b 도에 도시되어 있다. 이들은 125MHz인 솎음기(130 및 140)의 출력에서의 샘플링 주파수의 정수배의 주파수 시프트에 대응한다. 이들 주파수 대역중 하나는 -87.5에서 -108MHz까지의 원하는 FM 방송 대역이다. 나머지 두 주파수 대역은 앨리어싱 대역이다.
상기 앨리어싱 대역내의 주파수 성분의 발생은 변환단(110 및 130)에 의해 방지된다. 예로서, 변환단(110 및 120)은 횡방향 필터(transversal filter) 형태이다. 이 필터는 z 표기법으로 주로 다음과 같이 표현될 수 있는 변환 함수를 제공한다.
여기서 L은 변환 함수의 길이를 나타낸다. 변환단(110 및 120)은 둘다 L=6의 길이를 갖는다. 제 1 변환단(110)의 계수는 다음과 같다.
c0 = -0.015625
c1 = -0.156250
c2 = 0.187500
c3 = 0.187500
c4 = -0.156250
c5 = -0.015625
제 2 변환단(120)의 계수는 다음과 같다.
c0 = -0.062500
c1 = 0.093750
c2 = 0.234375
c3 = -0.23475
c4 = -0.093750
c5 = 0.062500
제 13c 도는 제 1 및 제 2 변환단(110 및 120) 각각의 크기 특성 mag{H1} 및 mag{H2}를 도시한다. 제 13d 도는 위상 특성 pha{H1} 및 pha{H2}을 도시한다. 앨리어싱 대역에서 크기 특성은 거의 같다. 정 주파수에서 위상 특성 pha{H1}은 위상 특성 pha{H2}에 대해 정확히 90도 뒤진다. 부주파수에서는 위상차의 부호가 변한다. 즉, pha{H1}은 pha{H2}에 대해 90도 앞선다. 크기 특성은 0 주파수에 대해 대칭적이고 위상 특성은 0 주파수에 대해 반대칭적이다. (반)대칭성은 모든 필터에 적용되므로 정주파수 즉, 0에서 +375MHz까지에 대한 크기 및 위상 특성을 표시하는 것으로 충분할 것이다.
H1과 H2의 크기가 정확히 동일하고 H1의 위상이 90도 뒤지는 다섯 개의 주파수 fn1 ‥‥ fn5가 존재한다. 이 주파수 fn1 ‥‥ fn5 중 임의의 주파수를 갖는 사인파 신호가 입력(101)에 인가될 경우 완전한 원형 시계방향 회전을 나타내는 입력쌍(131, 141)의 벡터 신호가 초래될 것이다. 따라서, 정주파수 성분은 존재하지 않으며 부주파수 성분만이 존재한다.
fn1 ‥‥ fns 이외의 주파수에서, 사인파 입력 신호는 완전한 원형이 아닌 타원형인 입력쌍(131, 141)의 벡터 신호를 생성할 것이다. 타원형 회전은 시계방향 회전과 반시계 방향 회전의 벡터합이다. 따라서, 벡터 신호는 정 및 부주파수 성분을 둘다 포함한다. 정 및 부주파수 성분의 크기는 상기 반시계 방향 및 시계 방향 회전에 각각 대응한다. mag{H1} 과 mag{H2}가 많이 일치될수록 벡터 신호는 완전한 원형회전에 더 근사화될 것이고, 따라서 주파수 성분중 한 성분은 더욱 억제된다.
제 13e 도는 모든 주파수에 대해 입력(101)의 사인파 신호에 대응하는 입력쌍(131, 141)에서의 정 및 부 성분의 크기를 도시한다. 앨리어싱 대역의 주파수 fn1 ‥‥ fn5에는 노치(notch)가 존재한다. 앨리어싱 대역에서는 mag{H1}과 mag{H2}간의 차가 비교적 작다는 사실 때문에 이 대역내의 주파수 성분은 원하는 대역에 비해 적어도 40dB 감쇄된다. 제 13c 도와 13e 도를 비교하면, 정주파수 성분의 크기와 크기 특성의 일치 사이의 관계가 명백하다. 앨리어싱 대역에서 더 많은 감쇄가 필요하다면, 크기 특성간의 불일치가 감소되어야 한다. 이것은 예컨대 길이가 6 보다 큰 필터를 사용함으로써 달성 될 수 있다.
본 발명에서는 앨리어싱 대역 외부의 주파수 성분의 억제는 관심밖이라는 점이 중요하다. 이 주파수 성분들은 예컨대 제 12 도에 도시된 수신기에서 제 1 CORDIC(9) 뒤에 위치하는 필터 (10 및 11)에 의해 억제될 것이다. 따라서, 이들 필터의 존재로 인해 스플리터의 크기 및 위상 특성에 있어서의 필요조건이 완화된다.
제 14 도는 스플리터(100)의 실시예를 도시한다. 스케일 유닛(scaling unit : SCU)에서 입력 샘플은 시스템 함수 H1(z) 및 H2(z)에 따라 스케일된다. 스케일된 입력 샘플은 두 개의 지연 결합 유닛 DCUI 및 DCU2에 각각 공급된다. DCUI 및 DCU2의 출력 신호는 솎음기(130 및 140)에 의해 각각 솎아진다. 쏙음기(130 및 140)는 125MHz의 클럭 주파수에서 동작하는, 'F' 인사이드(inside)를 갖는 정사각형으로 표현된 플립플롭이다. 다른 플립플롭들은 모두 375㎒의 클럭 주파수에서 동작하여 유닛 지연 요소로 기능한다. 유닛지연 요소는 z-영역에서 z-1연산에 대응한다.
양호하게는, 필터 계수는 신호 샘플을 비트 시프트 시킨 후 비트 시프트된 신호 샘플을 결합시킴으로써 결정된다. 이것은 증배기가 사용되지 않는다는 점에서 스케일 유닛 SCU의 하드제어 효율적 실현을 허용한다. 변환 함수 H1(z)의 계수는 다음과 같이 표현될 수 있다.
c0 = c5 = -2-6
c1 = c4 = -2-3-2-5
c2 = c3 = 2-2-2-4
변환 함수 H2(z)의 계수는 다음과 같이 표현될 수 있다.
c0 = -c5 = -2-4
c1 = -c4 = -2-3-2-5
c2 = -c3 = 2-2-2-6
샘플의 비트가 최하위 비트 위치에서 최상위 비트위치 방향으로 n 비트 위치 만큼 시프트될 때 샘플은 2n으로 스케일된다. 대안으로, 샘플의 비트가 최상위 비트 위치에서 최하위 비트 위치 방향으로 n 비트 위치단큼 시프트될 때 샘플은 2-n으로 스케일 된다. 이런 연산은 각각 n 비트 시프트와 -n비트 시프트로도 언급될 것이다.
H1(z) 및 H2(z)의 계수는 이들 다수의 비프 시프트를 덧셈 및/또는 뺄셈한 것에 대응한다. 예컨대 H1(z)의 계수 c1은 -3비트 시프트와 -5비트 시프트의 선형 결차에 따라 실현될 수 있다. 당업자에게는 비트 시프트의 선형 결합을 실현하는 방법이 명백할 것이므로 스케일 유닛 SCU의세부 구조는 제 14 도에 도시하지 알았다.
양호하게는, 변환 함수 H1(z) 및 H2(z)는 각각 대칭적 및(반)대칭적이다. 따라서, 각 변환 함수에 대해 이들 함수 길이의 절반인 3 스케일만이 필요하다. 스케일 유닛 SCU는 출력 s1, s2, s3, s4, s5 및 s6에 H1(z)의 계수 cO, c1, c2와 H2(z)의 계수 c3, c4 및 c5와 동일한 계수로 스케일된 입력 샘플을 각각 제공한다. 출력s0, s1 및 s2에서 스케일된 샘플은 제 1 지연 및 결합 유닛 DCU1에 공급되고 출력 s3, s4 및 s5에서 스케일된 샘플은 제 2 유닛 DCU2에 공급된다. 유닛 DCU1 및 DCU2는 둘다 덧셈기 또는 뺄셈기가 그 사이에 배치되는 플립플롭의 직렬 배열이다. DCU2에서는 변환 함수 H2(z)의 원하는 반대칭성을 제공하기 위해 세개의 뺄셈기가 사용된다. 지연 및 결합 유닛 DCU1 및 DCU2의 각 플립플롭을 z-1연산기로 생각하면 제 14 도에 도시된 실시예가 원하는 변환 함수 H1(z) 및 H2(z)를 각각 제공한다는 것을 쉽게 증명할 수 있다.
이제 제 12 도에 도시된 수신기를 참조하면, 제 1 CORDIC(9)의 클럭주파수를 더 감소시키는 것이 가능하다. 제 13a 도에 도시된 제 1 CORDIC(9)의 입력에서의 원하는 대역은 -1/2Fs2에서 +1/2Fs2까지인 총 스펙트럼에서 여전히 비교적 작은 부분을 차지한다. 이것은 샘플링 주파수에서의 오버헤드(overhead)의 표시이다.
제 15 도는 제 1 CORDIC(9) 의 클럭 주파수가 62.5MHz 로 감소되는 FM 방송 수신기를 도시한다. 제 12 도와 비교하면, R=2인 직교 솎음 필터(150)가 스플리터(100)와 제 1 CORDIC(9) 사이에 배치된다. A/D 변환기(5)에서 제 1 CORDIC(9) 까지의 유효 솎음 계수는 6이다. 스플리터(100)의 시스템 함수 H1(z) 및 H2(z)는 제 12 도에 도시된 수신기에서와 동일하다.
제 1. CORDIC(9) 에 의한 주파수 시프트는 -25.1 에서 -31.25MHz 까지 및 +31.25 에서 +17.1MHz 까지 튜닝된다. 제 16a 도는 제 1 CORDIC(9)의 입력에서의 원하는 대역을 도시한다. 샘플링 주파수의 절반인 +31.25 와 -31.25MHz사이의 시사된 불연속성이 표시(presentation) 에 의한 결과이다. 제 16a 도의 스펙트럼은 자체의 각 샘플링 주파수 시프트를 반복한다.
제 16b 도는 솎음기(180 및 190) 각각의 입력쌍(181, 191)에서 본 스펙트럼을 도시한다. 제 1 CORDIC(9)의 입력에서 원하는 대역으로 변환되는 두개의 대역이 존재한다. 이 대역중 하나는 제 13a도에 도시된 원하는 대역에 대응하며, 다른 한 대역은 앨리어싱 대역이다. 입력쌍(181, 191)에서 앨리어싱 대역내 주파수 성분의 발생은 변환단(160a, 160b 및 170a, 170b)에 의해 방지된다. 단(160a 및 160b) 의 변환 함수는 H3 이고 단(170a 및 170b)의 변환 함수는 H4 이다. 이 변환단들은 길이 L=4 인 횡방향 필터(transversal filter)이다.
H3의 계수는 다음과 같다 :
c0 = c3 = 0.06250 = 2-4
c1 = c2 = -0.28125 = -2-2-2-5
H4의 계수는 다음과 같다 :
c0 = -c1 = 0.109375 = 2-3-2-6
c1 = -c2 = 0.234375 = -2-2-2-5
필터/솎음단(150)의 입력에서의 부주파수 성분은 입력(151)의 제 1 사인파 신호 및 제 1 사인파 신호와 크기는 같고 위상이 90도 앞서는 제 2 사인파 신호에 의해 형성된다. 두 사인파 신호는 H3 및 H4 각각에 따라 전송되고 뺄셈기(S)와 덧셈기(A) 각각에서 결합된다. H3 이 제 1 사인파 신호를 H4에 대해 90도 앞서도록 위상시프트시킬 경우 전송된 신호는 감산기(S)의 반전입력과 비반전입력에서 동일할 것이고, 따라서 서로 소거될 것이다. 덧셈기(A)의 입력에서 전송된 신호는 서로 크기는 같고 위상이 반대일 것이다.
크기 및 위상 특성 mag{H3}, mag{H4} 및 pha{H3}, pha{H4}이 각각 제 16c 도 및 16d 도에 도시되어 있다. 앨리어싱 대역에서 pha{H3}은 pha{H4} 보다 90도 뒤지고 mag{H3} 및 mag{H4}는 거의 같다. 이제 상기 특성이 입력쌍(181,191)에서 앨리어싱 대역내 주파수 성분의 발생을 거의 방지함이 이해될 것이다. 제 16e 도는 입력쌍(151, l52)에서 입력쌍(181,191)으로의 전송에 관련된 크기-주파수 플롯(plot)을 도시한다. 스플리터(100)와 직교 솎음 필터(150)의 직렬 접속은 R=6 인 단일 스플리터로 대체될 수 있다. 이것은 제 17 도에 도시되어 있다. 제 15 도에 도시된 수신기의 변환 함수 H1, H2, H3 및 H4 가 주어질 경우 앨리어싱 대역내 주파수 성분의 발생을 억제하는 변환함수 H5 및 H6 의 가능한 세트는 쉽게 결정될 수 있다. z-표기법에서 다음이 적용된다.
상기 표현식에 도달하기 위해, 제 15 도의 솎음기(130 및 140)는 변환단(160a, 160b, 170a 및 170b)을 통해 '시프트' 되어 솎음기 (180 및 190)에서 R=6 으로 결합된다. 이에따라 변환 함수 H3(z) 및 H4(z) 는 H3(z3) 및 H4(23) 로 변경된다.
그러나, 일반적으로 제 15 도에 도시된 것처럼 직교 솎음필터가 수반 될때 스플리터는 제 17 도에 도시된 비교적 높은 솎음계수를 갖는 단일 스플리터에 비해 비교적 낮은 솎음계수를 갖는 이점이 있다. 예컨대 단일 스플리터가 사용될 경우, 상기 표현식에 따는 변환 함수 H5(z) 및 H6(z) 를 실현하기 위해 길이 L=15 인 두개의 횡방향 필터가 필요하다. 이 두개의 필터는 제 15 도에 도시된 수신기의 스플리터 및 직교 솎음필터의 횡방향 필터에서 필요한 회로 요소의 총수보다 더 많은 회로 요소를 필요로 할 것이다, 더욱이, 제 17 도에서 L=15 인 두개의 횡방향 필터는 비교적 높은 클럭 주파수(375MHz)에서 동작하는 반면, 제 15 도의 직교 솔음 필터는 이 클럭 주파수의 1/3인 주파수에서 동작한다. 제 15 도에 도시된 수신기에서는 L=6 인 두개의 횡방향 필터만이 375MHz에서 동작한다. 따라서, 제 15 도의 수신기는 제 17 도에 도시된 수신기보다 적은 전력을 소모할 것이다.
정리하면, 비교적 간단한 구조의 전력 효율적인 디지털 수신기가 제공되었다. 수신 신호는 비교적 높은 샘플링 주파수로 디지털화되고, 간단한 아날로그 필터가 앨리어싱을 방지한다. 디지털화된 수신 신호는 스플리터를 통해 직교 디지털 신호 처리기에 인가된다. 이 처리기에서 원하는 반송파가 선택되어 복조된다. 스플리터는 디지털화된 수신 신호를 제 1 및 제 2 변환 함수에 따라 변환하여 동상 및 직교 위상차 성분을 각각 얻는다. 그 샘플링 주파수는 스플리터에서 감소된다. 변환 함수의 위상과 크기간의 특정관계는 적어도 하나의 주파수 대역에 대한 앨리어싱을 방지한다. 그런 관계는 비교적 간단한 필터로 달성될 수 있다.
본 발명을 명백히 하기위해 제한된 수의 실시 예가 도시되고 설명되었지만, 당업자라면 본 발명의 정신 및 범위에서 벗어나지 않은채 많은 다른 대안적 실시예를 생각할 수 있을 것이다.
본 발명에 따른 수신기에서, 수신된 RF 신호는 디지털화 되기전에 우선 중간 주파수(IF) 신호로 변환될 것이다. 예컨대, 텔레비젼 수상기에서는 약 40MHz 의 IF 신호를 제공하는 텔레비젼 튜너의 출력신호를 디지털화하는 것이 바람직할 것이다. 다음에, 디지털화된 IF 신호는 제 8 도에 도시된다. 디지털 신호 처리장치에 인가된다. 유사한 기술은 DAB 수신기에 적용될 수 있다. 디지털화된 DAB IF 신호는 솎음기를 포함하는 스플리터에 인가되며, 다음에, 필터처리되고 OFDM 복조동안 고속 푸리에 변환이 적용되는 동상 및 직교 위상차 기본 대역으로 변환된다.
제 15 도에 도시된 수신기에서, 직교 솎음 필터(150)와 제 1 CORDI(9) 사이에 또하나의 직교 솎음 필터가 삽입될 수도 있다. 원칙상, 샘플링 주파수는 원하는 대역폭이 그 샘플링 주파수를 초과하치 않는 한 감소될 수 있다. 예컨대 상기 또 하나의 직교 솎음 필터의 솎음계수는 R=3 이 될 수 있다. 이 것은 제 1 CORDIC(9) 의 입력에서 샘플링 주파수를 20.83MHz 로 감소시킬 것인데, 이 샘플링 주파수는 원하는 대역폭 20.5MHz를 초과하는 것이다.
스플리터 및 직교 솎음 필터가 실현되는 다양한 방법이 있다. 제 14 도에 도시된 실시예는 하나의 가능한 실시예일 뿐이다. 대안적 실시예로 솎음기는 필터에 포함될 수도 있다. 이것은 다상 구조(polyphase structure)로 공지되어 있으며 예컨대 R,E.Crochiere 및 L.R.Rabiner 에 의한 'Multirate Digital SignalProcessing' 의 79 페이지 등에 기술되어 있다. 그런 다상구조는 일반적으로 전력 효율적이다. 필터는 횡방향 필터일 필요는 없다. 예컨대 순환 필터가 마찬가지로 사용될 수도 있다. 본 발명은 스플리터나 솎음 직교 필터에서 필터의 특정 크기 및 위상 관계를 처리한다. 당업자라면 특정 크기 및 위상 관계를 갖는 다양한 필터 구조를 생각할 수 있을 것이다.
직교 솎음 필터는 모든 경우에서 제 15 도의 변환단(170a 및 170b)과 같이 동상 및 직교 위상차 신호 경로 사이에서 교차 결합되어야 하는 것은 아니다. 이 교차 결합을 생략하는 것이 유리할지의 여부는 원하는 대역에 대한 앨리어싱 대역의 위치에 달려있다. 이와 같이, 예컨대 제 15 도의 변환단(170a 및 170b)인 동상 및 직교 위상차 신호 경로와 직렬인 변환단은 단지 0주파수에 대해 대칭인 크기 특성을 제공할 수 있다. 0 주파수에 대한 앨리어싱 대역의 잔상이 원하는 대역에 가까울 경우, 교차 결합이 사용되지 않는다면 상기 변환단은 오히려 복잡해질 것이다.
스플리터 및/또는 직교 솎음 필터의 변환 함수는 디지털 직교 처리기의 튜닝에 따라 제어될 수 있다. 그런식으로, 관련 변환 함수의 상호 위상 및 크기관계는 특정 튜닝에 대한 최대 앨리어싱 억제를 제공하도록 최적화될 수 있다.
일반적으로, 도면은 기능도로서 최고로 간주된다. 사실상 많은 디지털신호 처리 모드는 예컨대 소프트웨어로 실현될 수도 있다. 필터는 이 처리기의 내부 또는 외부의 메모리에 기억된 필터 계수를 갖는 다목적 디지털신호 처리기의 형태가 될 수도 있다. 물론 도면에 도시된 적어도 하나의 CORDIC이 이 처리기내에 포함될수도 있다. 소프트웨어로 실현할 경우, 본 발명은 특히 비교적 적은 계산 사이클이라는 이점을 제공한다.
또한, 도면에서 병렬로 도시된 디지털 신호 처리단은 시분할 다중 동작으로 동작하는 하나의 단으로 대체될 수도 있다. 예컨대, 직교 솎음 필터는 두개의 변환 함수에 대한 계수가 기억되는 메모리에 결합된 하나의 계산 유닛을 포함할 수도 있다. 이 계산 유닛은 제 1 및 제 2 스플릿 신호의 샘플에 대응하는 출력 샘플을 교대로 계산한다. 그 경우, 스플리터는 두 개의 스플릿 신호를 시분할 다중적으로 제공하고 제 1 CORDIC 은 동상 및 직교 위상차 신호를 시분할 다중적으로 수신할 것이다.
마지막으로, 본 발명의 요지는 상승샘플링(upsampling) 즉, 샘플링 주파수를 증가시키는 데에도 적용될 수 있다. 그 경우 요소들은 반대의 순서로 배치되고 그 함수는 서브 샘플링에 대해 역이 된다. 디지털 신호 처리기는 동상 및 직교 위상차 성분을 갖는 주파수 대역 Q 내의 디지털 신호를 제공한다. 두 성분의 샘플링 주파수는 보간 계수인 계수 R에 의해 증가된다. 또한, 동상 및 직교 위상차 성분 제 1 및 2 변환 함수 각각에 따라 변환된 후 결합된다. 상승샘플링에 있어서는 상기에 제시된 서브샘플링에 있어서와 유사한 앨리어싱 방지기술이 사용될 수 있다.
상승 샘플링에 의해, 주파수 간격은 디지털 직교 처리기 출력에서의[-1/2Fs2, +1/2Fs2]에서 보간기 출력에서의 [-1/2Fs1, +1/2Fs1]으로 확장되므로 샘플링 주파수는 Fs2 에서 Fsl = R ·Fs2 로 증가된다. 예컨대, 디지털 신호 처리기의 출력에서 본 스펙트럼은 제 9a 도에 도시된 것일 수도 있다. 이때 , R=2 에 대해보간기의 출력에서 본 대응 스펙트럼은 제 9b 도에 도시된 것이다. 서브샘플링의 경우와 마찬가지로 제 9b 도의 두개의 주파수 대역중 하나만이 필요하다. 서브샘플링과 마찬가지로 원하는 대역내 신호 성분의 발생은 상기 대역내 변환 함수간에 약 90 도 위상 관계로 이루어질 수 있다.

Claims (9)

  1. 제 1 샘플링 주파수 Fs1을 갖는 디지털화된 수신 신호를 수신 하는 입력,
    제 1 및 제 2 변환 함수 각각에 따라 상기 디지털화된 수신 신호를 변환하여 제 1 스플릿 신호 및 제 2 스플릿 신호를 각각 얻는 스플리터, 및
    상기 제 1 및 제 2 스플릿 신호를 동상 및 직교 위상차 신호 성분으로 각각 수신하는 입력을 구비하여 대역 Q 내의 신호를 처리하는 디지털 직교 처리기를 포함하는 수신기에 있어서,
    상기 스플리터는 상기 제 1 및 제 2 스플릿 신호가 상기 제 1 샘플링 주파수보다 R(R=솎음 계수)배 낮은 제 2 샘플링 주파수 Fs2 를 갖도록 하는 샘플링 주파수 감소 수단을 포함하고,
    상기 대역 Q 가 k ·Fs2(k는 정수)만큼 주파수 시프트되는 적어도 하나의 앨리어싱 대역(aliasing band) X 에서 상기 제 1 변환 함수는 상기 제 2 변환 함수에 대해 위상 특성이 약 90 도 뒤지고 크기 특성이 거의 동일한 것을 특징으로하는 수신기.
  2. 제 1 항에 있어서,
    상기 디지털 직교처리기는 상기 입력과 상기 디지털 직교처리기의 다른 단 사이에 배치된 직교 솎음단을 포함하는 것을 특징으로 하는 수신기.
  3. 제 2 항에 있어서,
    상기 직교 솎음단은,
    상기 제 1 및 제 2 스플릿 신호를 모두 제 3 변환 함수에 따라 변환하는 제 1 수단,
    상기 제 1 및 제 2 스플릿 신호를 모두, 적어도 하나의 앨리어싱 대역에서 상기 제 3 변환 함수에 대해 약 90 도 위상이 다르고 크기는 같은 제 4 변환 함수에 따라 변환하는 제 2 수단,
    상기 제 3 및 제 4 변환 함수에 따라 각각 변환된 상기 제 1 및 제 2 스플릿 신호를 결합시켜 결합된 신호를 상기 다른 직교단에 동상 성분으로 인가하는 제 3 수단, 및
    상기 제 4 및 제 3 변환 함수에 따라 각각 변환된 상기 제 1 및 제 2 스플릿 신호를 결합시켜 결합된 신호를 상기 다른 직교단에 직교 위상차 성분으로 인가하는 제 4 수단을 포함하는 것을 특징으로하는 수신기.
  4. 제 1 항에 있어서,
    상기 변환 함수는 필터로서 구현되며, 그 필터 계수가 신호 샘플을 비트 시프트 시킨후 상기 비트 시프트된 신호샘플을 결합시키는 수단에 의해 결정되는 것을 특징으로하는 수신기.
  5. 제 1 항 또는 2 항에 있어서,
    상기 변환 함수 중 하나는 대칭적 임펄스 응답을 가지며, 나머지 변환 함수는 반-대칭적 펄스 응답을 갖는 것을 특징으로하는 수신기.
  6. 제 1 및 제 2 변환 함수 각각에 따라 디지털 신호를 변환시켜 제 1 스플릿 신호 및 제 2 스플릿 신호를 각각 얻는 스플리터, 및
    상기 제 1 및 제 2 스플릿 신호를 동상 및 직교 위상차 신호 성분으로 각각 수신하는 입력을 구비하여 대역 B 내의 디지털 신호 성분을 선택하는 디지털 직교처리기를 포함하는 디지털 신호처리 장치에 있어서,
    상기 스플리터는 상기 제 1 및 제 2 스플릿 신호가 제 1 샘플링 주파수보다 R(R=솎음 계수)배 낮은 제 2 샘플링 주파수 Fs2 를 갖도록 하는 샘플링 주파수 감소 수단을 포함하고,
    대역 B가 k ·Fs2(k는 정수)만큼 주파수 시프트되는 적어도 하나의 앨리어싱 대역 X에서 상기 제 1 변환 함수는 상기 제 2 변환 함수에 대해 위상 특성이 약 90 도 뒤지고 크기 특성은 거의 동일한 것을 특징으로하는 디지털 신호 처리 장치.
  7. 직교 입력 신호의 동상 및 직교 위상차 성분을 모두 제 1 변환 함수에 따라 변환하는 제 1 수단,
    상기 동상 및 상기 직교 위상차 성분을 모두, 적어도 하나의 앨리어싱대역에서 제 3 변환 함수에 대해 약 90 도 위상이 다르고 크기는 같은 제 2 변환 함수에따라 변환하는 제 2 수단,
    상기 제 1 및 제 2 변환 함수에 따라 각각 변환된 상기 동상 및 상기직교 위상차 성분을 결합시켜 결합된 성분을 출력 신호의 동상 성분으로 공급하는 제 3 수단, 및
    상기 제 2 및 제 1 변환 함수에 따라 각각 변환된 상기 동상 및 상기 직교 위상자 성분을 결합시켜 결합된 성분을 출력 신호의 직교 위상차 성분으로 공급하는 제 4 수단을 포함하는 것을 특징으로 하는 직교 솎음단.
  8. 샘플링 주파수 Fs1을 갖는 디지털 신호의 처리방법에 있어서,
    제 1 변환 함수에 따라 상기 디지털 신호를 변환시켜 제 1 스플릿 신호를 얻는 단계,
    제 2 변환 함수에 따라 상기 디지털 신호를 변환시켜 제 2 스플릿 신호를 얻는 단계,
    상기 디지털 신호를 상기 제 1 및 제 2 스플릿 신호로 각각 변환시키는 동안 상기 제 1 및 제 2 스플릿 신호를 동상 및 직교 위상차 성분으로 각각 사용하여 상기 신호의 성분을 대역 Q 내에서 처리하는 단계,
    상기 제 1 및 제 2 스플릿 신호가 Fs1 보다 R(R은 정수)배 낮은 샘플링 주파수 Fs2를 갖도록 상기 샘플링 주파수를 감소시키는 단계,
    앨리어싱 대역 X 내에서 제 1 스플릿 신호의 위상이 상기 제 2 스플릿신호보다 약 90 도 뒤지도록 하는 단계, 및
    상기 스플릿 신호의 크기를, 대역 Q가 k ·Fs2(k는 정수)만큼 주파수 시프트되는 상기 앨리어싱 대역 X 에서 거의 동일한 값으로 유지하는 단계를 포함하는 것을 특징으로하는 디지털 신호 처리 방법.
  9. 주파수 대역 Q 로 처리하는 디지털 직교 신호처리기에 샘플링 주파수 Fs1을 갖는 디지털 직교 신호를 공급하는 방법에 있어서,
    제 1 변환 함수에 따라 상기 신호의 동상 성분을 변환시키고 상기 제 1 변환 함수보다 위상이 90도 뒤지는 제 2 변환 함수에 따라 상기 신호의 직교 위상차 성분을 변환시켜 제 1 변환 성분 및 제 2 변환 성분을 각각 얻는 단계,
    상기 제 1 변환 성분에서 상기 제 2 변환 성분을 뺄셈하여 그 결과를 동상 신호 성분으로 상기 디지털 직교 신호 처리기의 입력에 인가하는 단계,
    제 1 변환 함수에 따라 상기 신호의 직교 위상차 성분을 변환시키고 제 2 변환 함수에 따라 상기 신호의 동상 성분을 변환시켜 제 3 변환 성분 및 제 4 변환 성분을 각각 얻는 단계,
    상기 제 3 변환 성분과 상기 제 4 변환 성분을 더하여 그 결과를 직교 위상차 신호 성분으로 상기 디지털 직교 신호처리기의 입력에 인가하는 단계, 및
    상기 디지털 직교 신호처리기의 입력에 인가된 직교 위상차 신호가 Fs1 보다 R(R은 정수)배 낮은 샘플링 주파수 Fs2를 갖도록 상기 샘플링 주파수를 감소시키는 단계를 포함하는 것을 특징으로 하는 신호 공급 방법.
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