KR100326824B1 - 부동 게이트를 갖는 ｍｏｓ 트랜지스터를 구비한 기준전압 발생회로 - Google Patents

부동 게이트를 갖는 ｍｏｓ 트랜지스터를 구비한 기준전압 발생회로 Download PDF

Info

Publication number
KR100326824B1
KR100326824B1 KR1019990001875A KR19990001875A KR100326824B1 KR 100326824 B1 KR100326824 B1 KR 100326824B1 KR 1019990001875 A KR1019990001875 A KR 1019990001875A KR 19990001875 A KR19990001875 A KR 19990001875A KR 100326824 B1 KR100326824 B1 KR 100326824B1
Authority
KR
South Korea
Prior art keywords
mos transistor
gate
floating gate
charge
voltage
Prior art date
Application number
KR1019990001875A
Other languages
English (en)
Other versions
KR19990068062A (ko
Inventor
수도나오아끼
Original Assignee
가네꼬 히사시
닛뽕덴끼 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛뽕덴끼 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR19990068062A publication Critical patent/KR19990068062A/ko
Application granted granted Critical
Publication of KR100326824B1 publication Critical patent/KR100326824B1/ko

Links

Classifications

    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/26—Current mirrors
    • G—PHYSICS
    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
    • G05F3/00—Non-retroactive systems for regulating electric variables by using an uncontrolled element, or an uncontrolled combination of elements, such element or such combination having self-regulating properties
    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
    • G05F3/10—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics
    • G05F3/16—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices
    • G05F3/20—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations
    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G05F3/242—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only with compensation for device parameters, e.g. channel width modulation, threshold voltage, processing, or external variations, e.g. temperature, loading, supply voltage

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Nonlinear Science (AREA)
  • Electromagnetism (AREA)
  • General Physics & Mathematics (AREA)
  • Radar, Positioning & Navigation (AREA)
  • Automation & Control Theory (AREA)
  • Control Of Electrical Variables (AREA)
  • Static Random-Access Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

부동 게이트를 갖는 MOS 트랜지스터를 구비한 기준전압 발생회로를 개시한다. 기준전압 발생회로는 전류 미러회로에 의해 거의 동일한 전류가 흐르는 제 1 및 제 2 MOS 트랜지스터를 구비한다. 제 1 및 제 2 MOS 트랜지스터의 문턱 전압간의 차 전압이 기준전압으로서 제 1 트랜지스터의 소스로부터 인가된다. 이 제 1 및 제 2 MOS 트랜지스터는 부동 게이트를 포함하는 구조로서, 그 문턱 전압이 부동 게이트에 주입된 전하량에 의해 임의의 값으로 설정될 수 있다.

Description

부동 게이트를 갖는 ＭＯＳ 트랜지스터를 구비한 기준전압 발생회로 {REFERENCE VOLTAGE GENERATING CIRCUIT WITH MOS TRANSISTORS HAVING A FLOATING GATE}
본 발명은 반도체 집적 장치에 탑재되어 외부 변화에 의한 변동이 거의 없는 기준전압을 발생시키는 기준전압 발생회로에 관한 것이다.
반도체 집적 장치에서는, 외부 전원 전압 또는 외부 온도 변화에 의해 반도체 집적 장치내의 회로 동작이 변동될 수도 있는 위험성이 있다. 특히, 아날로그 회로에서는, 외부 변동에 의해 회로 동작이 불안정하게 되어 오동작이 발생하게 된다. 따라서, 외부 변동에 의한 변동이 거의 없는 기준전압이 필요하게 된다. 외부 변동에 의한 영향을 비교적 받지 않는 기준전압을 발생시키는 기준전압 발생회로의 일 예가 일본 특개평 제 296491/89 호에 개시되어 있다.
도 1 은 이와 같은 종래의 기준전압 발생회로의 회로도를 나타낸 것이다.
이 기준전압 발생회로는 P-채널 MOS 트랜지스터 (11-13), N-채널 MOS 트랜지스터 (21-24, 45 및 46) 및 저항 (1) 으로 구성되어 있다.
P-채널 MOS 트랜지스터 (11) 는 전원 전압 (VCC) 에 접속된 소스 및 기준전압 발생회로 활성화 신호 (BVREF) 에 접속된 게이트를 구비한다. 이 경우, 기준전압 발생회로를 활성화하는 경우에는 기준전압 발생회로 활성화 신호 (BVREF) 가 로우 레벨 (이하 'L' 로 표시한다) 로 되고, 기준전압 발생회로를 비활성화하는 경우에는 기준전압 발생회로 활성화 신호 (BVREF) 가 하이 레벨 (이하 'H' 로 표시한다) 로 된다. 저항 (1) 은 P-채널 MOS 트랜지스터 (11) 의 드레인과 N-채널 MOS 트랜지스터 (23) 의 드레인 사이에 접속된다. N-채널 MOS 트랜지스터 (23) 는 서로 접속된 게이트와 드레인, 및 접지에 접속된 소스를 구비한다. N-채널 MOS 트랜지스터 (21) 는 N-채널 MOS 트랜지스터 (23) 의 게이트에 접속된 게이트를 구비하며, N-채널 MOS 트랜지스터 (23) 와 함께 전류 미러회로를 구성한다.
P-채널 MOS 트랜지스터 (12) 는 서로 접속된 게이트와 드레인, 및 VCC 에 접속된 소스를 구비하며, 그 드레인은 N-채널 MOS 트랜지스터 (21) 의 드레인에 접속된다. P-채널 MOS 트랜지스터 (13) 는 VCC 에 접속된 소스 및 P-채널 MOS 트랜지스터 (12) 의 게이트에 접속된 게이트를 구비하며, P-채널 MOS 트랜지스터 (12) 와 함께 전류 미러회로를 구성한다. N-채널 MOS 트랜지스터 (45) 는 P-채널 MOS 트랜지스터 (13) 의 드레인에 접속된 드레인 및 이 드레인과 함께 접속된 게이트를 구비한다. N-채널 MOS 트랜지스터 (46) 는 P-채널 MOS 트랜지스터 (13) 의 드레인에 접속된 드레인, 이 드레인과 함께 접속된 게이트 및 접지에 접속된 소스를 구비한다. N-채널 MOS 트랜지스터 (45 및 46) 의 문턱 전압은 서로 다른 값으로 설정되며, 각각 VT45및 VT46으로 표시된다. N-채널 MOS 트랜지스터 (22) 는 N-채널 MOS 트랜지스터 (45) 의 소스에 접속된 드레인, 접지에 접속된 소스 및 N-채널 MOS 트랜지스터 (23) 의 게이트에 접속된 게이트를 구비한다. N-채널 MOS 트랜지스터 (22) 의 게이트 폭은 N-채널 MOS 트랜지스터 (21 및 23) 의 게이트 폭의 1/2 로 설정되므로 , 게이트 전압이 동일할 경우에 N-채널 MOS 트랜지스터 (21 및 23) 의 전류값의 1/2 이 그 드레인과 소스 사이에 흐르게된다.
종래의 기준전압 발생회로에서는, N-채널 MOS 트랜지스터 (45) 의 소스 전압을 기준전압 (VREF) 으로 출력하였다.
N-채널 MOS 트랜지스터 (24) 는 기준전압 발생회로 활성화 신호 (BVREF) 가 인가되는 게이트, 접지된 소스 및 N-채널 MOS 트랜지스터 (23) 의 게이트에 접속된 드레인을 구비한다.
N-채널 MOS 트랜지스터 (24) 는, 기준전압 발생회로의 동작이 정지되어 기준전압 발생회로 활성화 신호 (BVREF) 가 H 로 될 경우에, N-채널 MOS 트랜지스터 (21, 22 및 23) 의 게이트 전압을 L 로 되게 한다.
이하, 종래의 기준전압 발생회로의 동작을 설명한다.
기준전압 발생회로를 동작시키기 위하여, 먼저, 기준전압 발생회로 활성화 신호 (BVREF) 는 P-채널 MOS 트랜지스터 (11) 을 온으로 하고 N-채널 MOS 트랜지스터 (24) 를 오프로 한다.
그 후, 저항 (1) 및 N-채널 MOS 트랜지스터 (23) 에 의해 결정된 전류 (I) 가 N-채널 MOS 트랜지스터 (23) 의 드레인과 소스 사이에 흐르며, 전원 전압 (VCC) 보다 더 낮은 전압 (V1) 을 발생시킨다. 전압 (V1) 이 N-채널 MOS 트랜지스터 (21) 의 게이트에 인가되어, N-채널 MOS 트랜지스터 (21) 의 소스와 드레인 사이에도 전류 (2I) 가 흐르게 된다. 또한, N-채널 MOS 트랜지스터 (22) 에서는, 전압 (V1) 이 게이트에 인가되어, 그 소스와 드레인 사이에 전류 (2I)의 전류값의 1/2 인 전류 (I) 가 흐르게 된다. 또한, N-채널 MOS 트랜지스터 (45) 의 드레인과 소스 사이에는 전류 (I) 가 흐른다. 동일값의 전류를 P-채널 MOS 트랜지스터 (12) 및 P-채널 MOS 트랜지스터 (13) 로 흐르도록 하는 전류 미러회로가 제공되므로, P-채널 MOS 트랜지스터 (13) 의 소스와 드레인 사이에도 전류 (2I) 가 흐른다.
N-채널 MOS 트랜지스터 (45) 의 드레인과 N-채널 MOS 트랜지스터 (46) 의 드레인은 N-채널 MOS 트랜지스터 (13) 의 드레인에 모두 접속되며, 정전류원으로서 동작한다. 따라서, N-채널 MOS 트랜지스터 (45) 로 흐르는 것과 동일한 값의 전류 (I; 2I-I=I) 가 N-채널 MOS 트랜지스터 (46) 로 흐르게 된다.
N-채널 MOS 트랜지스터 (45 및 46) 가 둘다 트랜지스터 포화 영역에서 동작한다고 가정하면, 그 각 드레인과 소스 사이에 흐르는 전류는 동일하고, 다음식
이 성립되며, 이 때, β45및 β46은 각각 N-채널 MOS 트랜지스터 (45 및 46) 의 컨덕턴스 계수이고, V2는 P-채널 트랜지스터 (13) 의 드레인 전압이다.
β45및 β46가 거의 동일한 경우, N-채널 MOS 트랜지스터 (45 및 46) 의 각 문턱값의 차 전압인 ｜VT46｜- ｜VT45｜ 은 N-채널 MOS 트랜지스터 (45) 의 소스로부터의 출력인 기준전압 (VREF) 으로 출력된다. 이 값 (VREF) 은 N-채널MOS 트랜지스터 (45) 와 N-채널 MOS 트랜지스터 (46) 의 문턱 전압간의 차에만 의존한다. 그 결과, 반도체 장치의 제조시에 트랜지스터 문턱값의 변동 또는 외부 온도에 의한 MOS 트랜지스터의 문턱값의 변동에도 불구하고, 기준전압 (VREF) 값은 거의 변화되지 않게 된다.
그러나, 종래의 기준전압 발생회로는, N-채널 MOS 트랜지스터 (45 및 46) 의 문턱값이 일정하기 때문에, 특정의 일정한 기준전압 (VREF) 만을 발생시킬 수 있다는 문제점을 갖고 있다. 또한, 상술한 종래의 기준전압 발생회로는, 제조시의 회로 소자의 특성 변화가 기준전압의 출력을 변화시키게 되므로, 원하는 기준전압을 얻을 수 없게 된다.
본 발명의 목적은, 임의의 값의 기준전압을 얻을 수 있는 기준전압 발생회로를 제공하는 데 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 기준전압 발생회로는 게이트와 드레인이 함께 접속된 제 1 MOS 트랜지스터, 및 게이트와 드레인이 함께 접속되고 상기 제 1 MOS 트랜지스터와는 다른 문턱값을 갖는 제 2 MOS 트랜지스터를 구비한다.
전류 미러회로에 의해 상기 제 1 및 제 2 MOS 트랜지스터에 거의 동일한 값의 전류가 흐르며, 상기 제 1 MOS 트랜지스터의 소스 전압이 기준전압으로서 출력된다.
본 발명의 일 실시예에 따르면, 상기 제 1 및 제 2 MOS 트랜지스터 중의 하나 이상은 부동 게이트를 포함하는 구조이다. 따라서, 2 개의 MOS 트랜지스터의 문턱 전압을 임의의 값으로 설정할 수 있게 됨으로써, 기준전압의 전압값을 임의의 값으로 설정할 수 있게 된다.
본 발명의 또다른 실시예에 따르면, 본 발명의 기준전압 발생회로는 부동 게이트를 갖는 MOS 트랜지스터의 부동 게이트에 주입되는 전하량을 제어하여 문턱 전압을 변경하는 수단을 더 포함한다. 따라서, 이 실시예는 기준전압의 전압값을 제조후나 출하후에도 자유롭게 재설정할 수 있게 한다.
도 1 은 종래의 기준전압 발생회로를 나타낸 회로도.
도 2 는 본 발명의 제 1 실시예에 따른 기준전압 발생회로를 나타낸 회로도.
도 3 은 본 발명의 제 2 실시예에 따른 기준전압 발생회로를 나타낸 회로도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 저항
5,6 : 부동 게이트 N-채널 MOS 트랜지스터
11-13 : P-채널 MOS 트랜지스터
21-24, 36-38, 45, 46 : N-채널 MOS 트랜지스터
26 : 문턱값 설정 제어회로 27 : 기록 회로
28 : 소거 회로 29 : 판독 회로
31-35 : 전압 발생회로 VCC : 전원 전압
VREF : 기준전압 VREF : 기준전압 발생회로 활성화 신호
제 1 실시예
도 2 를 참조하면, 이 실시예에 따른 기준전압 발생회로는, 각각, 도 1 에 도시된 종래의 기준전압 발생회로의 N-채널 MOS 트랜지스터 (45 및 46) 대신에 부동 게이트를 갖는 N-채널 MOS 트랜지스터 (5 및 6) 를 포함한다.
부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 문턱 전압은 서로 다른 값으로 설정되며, 각각 VT5, VT6로 표시된다.
이 실시예의 동작은, 부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 문턱 전압의 차 전압 (｜VT6｜-｜VT5｜) 이 기준전압 (VREF) 으로 제공된다는 점을 제외하고는, 도 1 에 도시된 종래 예의 동작과 동일하다.
부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 문턱 전압이 부동 게이트에 주입되는 전하량에 따라 변화되므로, 문턱 전압의 전압값 (VT6및 VT5) 을 자유롭게 설정할 수 있으며, 또한, 이 전압값들의 차 전압인 기준전압 (VREF) 값도 임의의 값으로 설정할 수 있다.
제 2 실시예
이하, 도 3 을 참조하여, 본 발명의 제 2 실시예를 설명한다.
이 실시예의 기준전압 발생회로는, N-채널 MOS 트랜지스터 (36-38) 및 도 2 에 도시된 제 1 실시예의 기준전압 발생회로의 부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 부동 게이트에 주입될 전하량을 설정하는 전압 발생회로 (31-35) 를 포함할 뿐만 아니라, 문턱값 설정 제어회로 (26) 를 더 포함한다.
N-채널 MOS 트랜지스터 (38) 는 P-채널 MOS 트랜지스터 (13) 의 드레인과 부동 게이트 N-채널 MOS 트랜지스터 (5) 의 드레인 사이에 접속되며, 문턱값 설정 신호 (VTSET) 가 인가되는 게이트를 갖는다.
문턱값 설정 신호 (VTSET) 는, 부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 문턱 전압을 설정할 때 L 로 되고, 기준전압 (VREF) 을 발생시키는 동작을 행할 때에는 VPP 레벨로 된다. 이 경우, VPP 레벨은 N-채널 MOS 트랜지스터 (36, 37 및 38) 를 온하는 데 충분한 전압 레벨이다.
N-채널 MOS 트랜지스터 (36) 는 부동 게이트 N-채널 MOS 트랜지스터 (5) 의게이트와 드레인 사이에 접속되고, N-채널 MOS 트랜지스터 (37) 는 부동 게이트 N-채널 MOS 트랜지스터 (6) 의 게이트와 드레인 사이에 접속되며, 각 N-채널 MOS 트랜지스터 (36 및 37) 의 게이트에는 문턱값 설정 신호 (VTSET) 가 인가된다.
문턱 전압을 설정할 때에는, 문턱값 설정 신호 (VTSET) 가 L 로 변함에 따라 N-채널 MOS 트랜지스터 (36, 37 및 38) 가 오프됨으로써, 부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 게이트와 드레인이 비접속 상태로 되며, 또한, P-채널 MOS 트랜지스터 (13) 와 부동 게이트 N-채널 MOS 트랜지스터 (5) 도 비접속상태로 된다.
기준전압 (VREF) 이 발생되는 정상적인 동작 동안에는, 문턱값 설정 신호 (VTSET) 가 VPP 레벨로 변경되어, N-채널 MOS 트랜지스터 (36, 37 및 38) 를 오프시킨다. 이 때, 이 동작은 도 2 에 도시된 기준전압 발생회로의 동작과 동일하게 행해진다.
문턱값 설정 제어회로 (26) 는 기록 회로 (27), 소거 회로 (28) 및 판독 회로 (29) 로 구성된다. 각 기록 회로 (27), 소거 회로 (28) 및 판독 회로 (29) 는, 각각, 기록시, 소거시 및 판독시에 전압 발생회로 (31-35) 가 소정의 전압을 출력하도록 제어한다.
전압 발생회로 (31) 는 N-채널 MOS 트랜지스터 (5 및 6) 의 드레인에 전압을 인가하며, 전압 발생회로 (32) 는 N-채널 MOS 트랜지스터 (5) 의 게이트에 전압을 인가하고, 전압 발생회로 (33) 는 N-채널 MOS 트랜지스터 (6) 의 게이트에 전압을 인가하며, 전압 발생회로 (34) 는 N-채널 MOS 트랜지스터 (6) 의 소스에 전압을 인가하고, 전압 발생회로 (35) 는 N-채널 MOS 트랜지스터 (5) 의 소스에 전압을 인가한다. 전압 발생회로 (34) 는, 문턱값 설정 신호 (VTSET) 가 VPP 레벨인 정상 동작시에는 GND 레벨의 전위를 발생시켜, 부동 게이트 N-채널 MOS 트랜지스터 (6) 의 소스에 GND 레벨의 전위를 인가함으로써, 부동 게이트 N-채널MOS 트랜지스터 (6) 의 소스를 GND 에 접속시킬 필요성을 제거한다.
하기의 표 1 은, 기록 회로 (27), 소거 회로 (28) 및 판독 회로 (29) 의 제어하에, 전압 발생회로 (31-35) 가 각 모드에서 출력하는 전압의 예를 나타낸 것이다.
모드 드레인 게이트 소스
전압 발생회로 (31) 전압 발생회로 (32, 33) 전압 발생회로 (34, 45)
기록 6V 12 V GND
소거 Open GND 12 V
판독 VCC 6 V GND
이하, 도 3 을 참조하여, 이 실시예의 동작을 설명한다.
먼저, 기준전압 발생회로를 문턱 전압 설정 상태로 하기 위해 문턱값 설정 신호 (VTSET) 가 VPP 레벨에서 L 레벨로 전환된다. 그 후, 문턱값 설정 제어회로 (26) 에 의해 아래와 같은 제어가 이루어진다. 부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 문턱 전압을 높게 하기 위해서는, 기록용의 전압이 선택되며, 각 게이트에 12 V, 각 드레인에 6 V 및 각 소스에 GND 레벨이 인가된다. 이와 유사하게, 문턱 전압을 낮게 하기 위해서는, 소거용의 전압이 부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 각 게이트, 드레인 및 소스에 인가된다. 이와 같이, 부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 문턱 전압을 가변시킬 수 있다.
문턱값을 판독하여 검증하기 위해서는, 부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 의 각 게이트, 드레인 및 소스에 판독용의 전압이 인가된다. 도면에는 도시되어 있지 않지만, 판독된 전압값은, 예를 들면, 센스 증폭기를 사용하여 검증될 수도 있다.
이 때, 일 예로서 12 V 및 6 V 의 전압값이 주어지나, 다른 전압값을 사용할 경우에도 동일한 동작을 실현할 수 있다. 또한, 부동 게이트 N-채널 MOS 트랜지스터 (5 및 6) 양쪽의 문턱 전압을 동시에 변경할 필요는 없고, 어느 한 쪽의 전압만을 변경시켜 원하는 기준전압 (VREF) 을 발생시킬 수 있다.
끝으로, 기준전압 발생회로를 정상 동작 상태로 하기 위해 문턱값 설정 신호 (VTSET) 가 L 레벨에서 VPP 레벨로 전환된다.
이 실시예에 따른 기준전압 발생회로는 상술한 제 1 실시예에 따른 기준전압 발생회로와 동일한 효과를 가짐과 동시에, 부동 게이트 N-채널 트랜지스터 (5 및 6) 의 문턱 전압이 변경될 수 있기 때문에, 출력된 기준전압 (VREF)의 전압값을 재설정할 수 있다.
지금까지 도면을 이용하여 제 1 및 제 2 실시예에 대해 설명하였지만, 본 발명이 여기에 한정되는 것은 아니며, 추후 설명될 경우에서도 유사하게 적용될 수 있다.
서로 다른 문턱값을 갖는 2 개의 MOS 트랜지스터의 문턱 전압차를 기준전압으로서 출력하는 기준전압 발생회로에서는, 그 2 개의 MOS 트랜지스터 중의 하나 이상이 부동 게이트를 갖는 트랜지스터이면, 이 회로 구성은 어떠한 형태도 취할 수 있다. 본 발명은, 전원 전압 및 접지가 전환되고, 제 1 및 제 2 실시예의 회로 구성에서 도전율이 바뀌더라도 실현가능하다. 제 2 실시예에서 설명한 문턱값 설정 방법은 자외선 조사와 같은 또다른 형태를 취할 수도 있다.
특정 용어를 사용하여 본 발명의 바람직한 실시예를 설명하였지만, 그러한 설명은 단지 예시 목적을 위해서이며, 다음의 청구 범위의 취지 또는 범주를 벗어남이 없이 수정 및 변경이 가능하다는 것을 이해해야 한다.
본 발명의 기준전압 발생회로는 2 개의 MOS 트랜지스터 중의 적어도 하나가 부동 게이트를 포함하는 구조로서, 2 개의 MOS 트랜지스터의 문턱 전압을 임의로 설정할 수 있게 되어, 기준전압을 전압값을 원하는 어떠한 값으로도 설정할 수 있다.

Claims (12)

  1. 부동 게이트를 가지며, 게이트와 드레인이 함께 접속되고, 소스 전압을 기준전압으로서 출력시키는 제 1 MOS 트랜지스터;
    게이트와 드레인이 함께 접속되며, 상기 제 1 MOS 트랜지스터의 문턱 전압과는 다른 문턱 전압을 갖는 제 2 MOS 트랜지스터;
    상기 제 1 및 제 2 MOS 트랜지스터로 거의 동일한 값의 전류를 흐르게 하는 전류 미러회로; 및
    문턱 전압의 설정을 변경하기 위하여, 상기 제 1 MOS 트랜지스터의 부동 게이트에 주입될 전하량을 제어하는 수단을 포함하고,
    전하량을 제어하는 상기 수단은,
    상기 부동 게이트에 전하를 주입할 때, 상기 부동 게이트로부터 전하를 제거할 때 및 문턱 전압을 검증할 때에, 소정 전압을 상기 제 1 MOS 트랜지스터의 게이트, 드레인 및 소스에 각각 인가하는 복수의 전압 발생 수단;
    상기 각 전압 발생 수단으로 하여금 상기 부동 게이트에 전하를 주입하고, 상기 부동 게이트로부터 전하를 제거하며, 문턱 전압을 검증하도록 하는 문턱 전압 설정 제어 수단;
    상기 제 1 MOS 트랜지스터와 상기 전류 미러회로간의 접속 상태를 전환하는 제 1 스위치; 및
    상기 제 1 MOS 트랜지스터의 게이트와 드레인간의 접속 상태를 전환하는 제 2 스위치를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  2. 게이트와 드레인이 함께 접속되며, 소스 전압을 기준전압으로서 출력시키는 제 1 MOS 트랜지스터;
    부동 게이트를 가지며, 게이트와 드레인이 함께 접속되고, 상기 제 1 MOS 트랜지스터의 문턱 전압과는 다른 문턱 전압을 갖는 제 2 MOS 트랜지스터;
    상기 제 1 및 제 2 MOS 트랜지스터로 거의 동일한 값의 전류를 흐르게 하는 전류 미러회로; 및
    문턱 전압의 설정을 변경하기 위하여, 상기 제 2 MOS 트랜지스터의 부동 게이트에 주입될 전하량을 제어하는 수단을 포함하고,
    전하량을 제어하는 상기 수단은,
    상기 부동 게이트에 전하를 주입할 때, 상기 부동 게이트로부터 전하를 제거할 때 및 문턱 전압을 검증할 때에, 소정 전압을 상기 제 2 MOS 트랜지스터의 게이트, 드레인 및 소스에 각각 인가하는 복수의 전압 발생 수단;
    상기 각 전압 발생 수단으로 하여금 상기 부동 게이트에 전하를 주입하고, 상기 부동 게이트로부터 전하를 제거하며, 문턱 전압을 검증하도록 하는 문턱 전압 설정 제어 수단;
    상기 제 2 MOS 트랜지스터와 상기 전류 미러회로간의 접속 상태를 전환하는 제 1 스위치; 및
    상기 제 2 MOS 트랜지스터의 게이트와 드레인간의 접속 상태를 전환하는 제 2 스위치를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  3. 부동 게이트를 가지며, 게이트와 드레인이 함께 접속되고, 소스 전압을 기준전압으로서 출력시키는 제 1 MOS 트랜지스터;
    부동 게이트를 가지며, 게이트와 드레인이 함께 접속되고, 상기 제 1 MOS 트랜지스터의 문턱 전압과는 다른 문턱 전압을 갖는 제 2 MOS 트랜지스터;
    상기 제 1 및 제 2 MOS 트랜지스터로 거의 동일한 값의 전류를 흐르게 하는 전류 미러회로; 및
    문턱 전압의 설정을 변경하기 위하여, 상기 제 1 및 제 2 MOS 트랜지스터의 부동 게이트에 주입될 전하량을 제어하는 수단을 포함하고,
    전하량을 제어하는 상기 수단은,
    상기 부동 게이트에 전하를 주입할 때, 상기 부동 게이트로부터 전하를 제거할 때 및 문턱 전압을 검증할 때에, 소정 전압을 상기 제 1 및 제 2 MOS 트랜지스터의 게이트, 드레인 및 소스에 각각 인가하는 복수의 전압 발생 수단;
    상기 각 전압 발생 수단으로 하여금 상기 부동 게이트에 전하를 주입하고, 상기 부동 게이트로부터 전하를 제거하며, 문턱 전압을 검증하도록 하는 문턱 전압 설정 제어 수단;
    상기 제 1 및 제 2 MOS 트랜지스터와 상기 전류 미러회로간의 접속 상태를 전환하는 제 1 스위치; 및
    상기 제 1 MOS 트랜지스터의 게이트와 드레인간의 접속 상태를 전환하는 제 2 스위치; 및
    상기 제 2 MOS 트랜지스터의 게이트와 드레인간의 접속 상태를 전환하는 제 3 스위치를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  4. 부동 게이트를 가지며, 게이트와 드레인이 함께 접속되고, 소스 전압을 기준전압으로서 출력시키는 제 1 MOS 트랜지스터;
    상기 제 1 MOS 트랜지스터와 접지 사이에 제공되어, 소정의 일정한 전류값을 갖는 전류를 발생시키는 제 1 정전류원;
    함께 접속된 게이트와 드레인, 및 접지에 접속된 소스를 갖고, 상기 제 1 MOS 트랜지스터의 문턱 전압과는 다른 문턱 전압을 갖는 제 2 MOS 트랜지스터; 및
    상기 제 1 및 상기 제 2 MOS 트랜지스터의 드레인에 공통으로 접속된 한 단자 및 전원 전압에 접속된 다른 단자를 갖고, 상기 제 1 정전류원에 의해 발생된 전류의 거의 2 배의 전류값을 갖는 전류를 발생시키는 제 2 정전류원을 포함하는 것을 특징으로 하는 기준전압 발생회로.
  5. 제 10 항에 있어서,
    문턱 전압의 설정을 변경하기 위하여, 상기 제 1 MOS 트랜지스터의 부동 게이트에 주입될 전하량을 제어하는 수단을 더 포함하는 것을 특징으로 하는 기준전압 발생회로.
  6. 제 11 항에 있어서,
    전하량을 제어하는 상기 수단은,
    상기 부동 게이트에 전하를 주입할 때, 상기 부동 게이트로부터 전하를 제거할 때 및 문턱 전압을 검증할 때에, 소정 전압을 상기 제 1 MOS 트랜지스터의 게이트, 드레인 및 소스에 각각 인가하는 복수의 전압 발생 수단;
    상기 각 전압 발생 수단으로 하여금 상기 부동 게이트에 전하를 주입하고, 상기 부동 게이트로부터 전하를 제거하며, 문턱 전압을 검증하도록 하는 문턱 전압 설정 제어 수단;
    상기 제 1 MOS 트랜지스터와 상기 제 2 정전류원간의 접속 상태를 전환하는 제 1 스위치; 및
    상기 제 1 MOS 트랜지스터의 게이트와 드레인간의 접속 상태를 전환하는 제 2 스위치를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  7. 게이트와 드레인이 함께 접속되며, 소스 전압을 기준전압으로서 출력시키는 제 1 MOS 트랜지스터;
    상기 제 1 MOS 트랜지스터와 접지 사이에 제공되어, 소정의 일정한 전류값을 갖는 전류를 발생시키는 제 1 정전류원;
    부동 게이트 및 함께 접속된 게이트와 드레인, 및 접지에 접속된 소스를 가지며, 상기 제 1 MOS 트랜지스터의 문턱 전압과는 다른 문턱 전압을 갖는 제 2 MOS 트랜지스터; 및
    상기 제 1 및 상기 제 2 MOS 트랜지스터의 드레인에 공통으로 접속된 한 단자 및 전원 전압에 접속된 다른 단자를 갖고, 상기 제 1 정전류원에 의해 발생된 전류의 거의 2 배의 전류값을 갖는 전류를 발생시키는 제 2 정전류원을 포함하는 것을 특징으로 하는 기준전압 발생회로.
  8. 제 13 항에 있어서,
    문턱 전압의 설정을 변경하기 위하여, 상기 제 2 MOS 트랜지스터의 부동 게이트에 주입될 전하량을 제어하는 수단을 더 포함하는 것을 특징으로 하는 기준전압 발생회로.
  9. 제 14 항에 있어서,
    전하량을 제어하는 상기 수단은,
    상기 부동 게이트에 전하를 주입할 때, 상기 부동 게이트로부터 전하를 제거할 때 및 문턱 전압을 검증할 때에, 소정 전압을 상기 제 2 MOS 트랜지스터의 게이트, 드레인 및 소스에 각각 인가하는 복수의 전압 발생 수단;
    상기 각 전압 발생 수단으로 하여금 상기 부동 게이트에 전하를 주입하고, 상기 부동 게이트로부터 전하를 제거하며, 문턱 전압을 검증하도록 하는 문턱 전압 설정 제어 수단;
    상기 제 2 MOS 트랜지스터와 상기 제 2 정전류원간의 접속 상태를 전환하는 제 1 스위치; 및
    상기 제 2 MOS 트랜지스터의 게이트와 드레인간의 접속 상태를 전환하는 제 2 스위치를 포함하는 것을 특징으로 하는 기준전압 발생회로.
  10. 부동 게이트를 가지며, 게이트와 드레인이 함께 접속되고, 소스 전압을 기준전압으로서 출력시키는 제 1 MOS 트랜지스터;
    상기 제 1 MOS 트랜지스터와 접지 사이에 제공되어, 소정의 일정한 전류값을 갖는 전류를 발생시키는 제 1 정전류원;
    부동 게이트 및 함께 접속된 게이트와 드레인, 및 접지에 접속된 소스를 갖고, 상기 제 1 MOS 트랜지스터의 문턱 전압과는 다른 문턱 전압을 갖는 제 2 MOS 트랜지스터; 및
    상기 제 1 및 상기 제 2 MOS 트랜지스터의 드레인에 공통으로 접속된 한 단자 및 전원 전압에 접속된 다른 단자를 갖고, 상기 제 1 정전류원에 의해 발생된 전류의 거의 2 배의 전류값을 갖는 전류를 발생시키는 제 2 정전류원을 포함하는 것을 특징으로 하는 기준전압 발생회로.
  11. 제 16 항에 있어서,
    문턱 전압의 설정을 변경하기 위하여, 상기 제 1 및 제 2 MOS 트랜지스터의 부동 게이트에 주입될 전하량을 제어하는 수단을 더 포함하는 것을 특징으로 하는 기준전압 발생회로.
  12. 제 11 항에 있어서,
    전하량을 제어하는 상기 수단은,
    상기 부동 게이트에 전하를 주입할 때, 상기 부동 게이트로부터 전하를 제거할 때 및 문턱 전압을 검증할 때에, 소정 전압을 상기 제 1 및 제 2 MOS 트랜지스터의 게이트, 드레인 및 소스에 각각 인가하는 복수의 전압 발생 수단;
    상기 각 전압 발생 수단으로 하여금 상기 부동 게이트에 전하를 주입하고, 상기 부동 게이트로부터 전하를 제거하며, 문턱 전압을 검증하도록 하는 문턱 전압 설정 제어 수단;
    상기 제 1 및 제 2 MOS 트랜지스터와 상기 제 2 정전류원간의 접속 상태를 전환하는 제 1 스위치;
    상기 제 1 MOS 트랜지스터의 게이트와 드레인간의 접속 상태를 전환하는 제 2 스위치; 및
    상기 제 2 MOS 트랜지스터의 게이트와 드레인간의 접속 상태를 전환하는 제 3 스위치를 포함하는 것을 특징으로 하는 기준전압 발생회로.
KR1019990001875A 1998-01-28 1999-01-22 부동 게이트를 갖는 ｍｏｓ 트랜지스터를 구비한 기준전압 발생회로 KR100326824B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP1566798A JP3139542B2 (ja) 1998-01-28 1998-01-28 参照電圧発生回路
JP98-015667 1998-01-28

Publications (2)

Publication Number Publication Date
KR19990068062A KR19990068062A (ko) 1999-08-25
KR100326824B1 true KR100326824B1 (ko) 2002-03-04

Family

ID=11895103

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990001875A KR100326824B1 (ko) 1998-01-28 1999-01-22 부동 게이트를 갖는 ｍｏｓ 트랜지스터를 구비한 기준전압 발생회로

Country Status (4)

Country Link
US (1) US6215352B1 (ko)
JP (1) JP3139542B2 (ko)
KR (1) KR100326824B1 (ko)
CN (1) CN1169155C (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101800598B1 (ko) * 2010-02-04 2017-11-23 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 기준 전류 및 기준 전압을 생성하는 혼합―모드 회로들 및 방법들

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6552603B2 (en) * 2000-06-23 2003-04-22 Ricoh Company Ltd. Voltage reference generation circuit and power source incorporating such circuit
US6724220B1 (en) 2000-10-26 2004-04-20 Cyress Semiconductor Corporation Programmable microcontroller architecture (mixed analog/digital)
US8149048B1 (en) 2000-10-26 2012-04-03 Cypress Semiconductor Corporation Apparatus and method for programmable power management in a programmable analog circuit block
US8103496B1 (en) 2000-10-26 2012-01-24 Cypress Semicondutor Corporation Breakpoint control in an in-circuit emulation system
US7765095B1 (en) 2000-10-26 2010-07-27 Cypress Semiconductor Corporation Conditional branching in an in-circuit emulation system
US8160864B1 (en) 2000-10-26 2012-04-17 Cypress Semiconductor Corporation In-circuit emulator and pod synchronized boot
US8176296B2 (en) 2000-10-26 2012-05-08 Cypress Semiconductor Corporation Programmable microcontroller architecture
US7406674B1 (en) 2001-10-24 2008-07-29 Cypress Semiconductor Corporation Method and apparatus for generating microcontroller configuration information
US8078970B1 (en) 2001-11-09 2011-12-13 Cypress Semiconductor Corporation Graphical user interface with user-selectable list-box
US8042093B1 (en) 2001-11-15 2011-10-18 Cypress Semiconductor Corporation System providing automatic source code generation for personalization and parameterization of user modules
US8069405B1 (en) 2001-11-19 2011-11-29 Cypress Semiconductor Corporation User interface for efficiently browsing an electronic document using data-driven tabs
US7770113B1 (en) 2001-11-19 2010-08-03 Cypress Semiconductor Corporation System and method for dynamically generating a configuration datasheet
US7844437B1 (en) 2001-11-19 2010-11-30 Cypress Semiconductor Corporation System and method for performing next placements and pruning of disallowed placements for programming an integrated circuit
US7774190B1 (en) 2001-11-19 2010-08-10 Cypress Semiconductor Corporation Sleep and stall in an in-circuit emulation system
US6971004B1 (en) 2001-11-19 2005-11-29 Cypress Semiconductor Corp. System and method of dynamically reconfiguring a programmable integrated circuit
US8103497B1 (en) 2002-03-28 2012-01-24 Cypress Semiconductor Corporation External interface for event architecture
US7308608B1 (en) 2002-05-01 2007-12-11 Cypress Semiconductor Corporation Reconfigurable testing system and method
US7761845B1 (en) 2002-09-09 2010-07-20 Cypress Semiconductor Corporation Method for parameterizing a user module
US6870764B2 (en) * 2003-01-21 2005-03-22 Xicor Corporation Floating gate analog voltage feedback circuit
US6768371B1 (en) 2003-03-20 2004-07-27 Ami Semiconductor, Inc. Stable floating gate voltage reference using interconnected current-to-voltage and voltage-to-current converters
US7429888B2 (en) * 2004-01-05 2008-09-30 Intersil Americas, Inc. Temperature compensation for floating gate circuits
US7295049B1 (en) * 2004-03-25 2007-11-13 Cypress Semiconductor Corporation Method and circuit for rapid alignment of signals
US7332976B1 (en) * 2005-02-04 2008-02-19 Cypress Semiconductor Corporation Poly-phase frequency synthesis oscillator
US7400183B1 (en) 2005-05-05 2008-07-15 Cypress Semiconductor Corporation Voltage controlled oscillator delay cell and method
US8089461B2 (en) 2005-06-23 2012-01-03 Cypress Semiconductor Corporation Touch wake for electronic devices
US8085067B1 (en) 2005-12-21 2011-12-27 Cypress Semiconductor Corporation Differential-to-single ended signal converter circuit and method
US8067948B2 (en) * 2006-03-27 2011-11-29 Cypress Semiconductor Corporation Input/output multiplexer bus
JP2007294846A (ja) * 2006-03-31 2007-11-08 Ricoh Co Ltd 基準電圧発生回路及びそれを用いた電源装置
US8516025B2 (en) 2007-04-17 2013-08-20 Cypress Semiconductor Corporation Clock driven dynamic datapath chaining
US8040266B2 (en) * 2007-04-17 2011-10-18 Cypress Semiconductor Corporation Programmable sigma-delta analog-to-digital converter
US9564902B2 (en) 2007-04-17 2017-02-07 Cypress Semiconductor Corporation Dynamically configurable and re-configurable data path
US7737724B2 (en) * 2007-04-17 2010-06-15 Cypress Semiconductor Corporation Universal digital block interconnection and channel routing
US8130025B2 (en) 2007-04-17 2012-03-06 Cypress Semiconductor Corporation Numerical band gap
US8111577B2 (en) 2007-04-17 2012-02-07 Cypress Semiconductor Corporation System comprising a state-monitoring memory element
US8092083B2 (en) 2007-04-17 2012-01-10 Cypress Semiconductor Corporation Temperature sensor with digital bandgap
US8026739B2 (en) 2007-04-17 2011-09-27 Cypress Semiconductor Corporation System level interconnect with programmable switching
US9720805B1 (en) 2007-04-25 2017-08-01 Cypress Semiconductor Corporation System and method for controlling a target device
US8065653B1 (en) 2007-04-25 2011-11-22 Cypress Semiconductor Corporation Configuration of programmable IC design elements
US8266575B1 (en) 2007-04-25 2012-09-11 Cypress Semiconductor Corporation Systems and methods for dynamically reconfiguring a programmable system on a chip
US8049569B1 (en) 2007-09-05 2011-11-01 Cypress Semiconductor Corporation Circuit and method for improving the accuracy of a crystal-less oscillator having dual-frequency modes
JP2009141640A (ja) * 2007-12-06 2009-06-25 Seiko Instruments Inc 電源切換回路
US9448964B2 (en) 2009-05-04 2016-09-20 Cypress Semiconductor Corporation Autonomous control in a programmable system
US8878511B2 (en) * 2010-02-04 2014-11-04 Semiconductor Components Industries, Llc Current-mode programmable reference circuits and methods therefor
US8680840B2 (en) * 2010-02-11 2014-03-25 Semiconductor Components Industries, Llc Circuits and methods of producing a reference current or voltage
US9411348B2 (en) * 2010-04-13 2016-08-09 Semiconductor Components Industries, Llc Programmable low-dropout regulator and methods therefor
CN101814829B (zh) * 2010-04-22 2015-09-16 上海华虹宏力半导体制造有限公司 电荷泵电路的参考电压产生电路及电荷泵电路
CN103886903B (zh) * 2012-12-21 2017-11-03 华邦电子股份有限公司 用以产生参考电流的参考单元电路以及方法
US10248177B2 (en) * 2015-05-22 2019-04-02 Advanced Micro Devices, Inc. Droop detection and regulation for processor tiles
KR102583770B1 (ko) * 2016-09-12 2023-10-06 삼성디스플레이 주식회사 메모리 트랜지스터 및 이를 갖는 표시장치
KR101890309B1 (ko) * 2016-10-18 2018-08-24 히트러너 주식회사 해충 퇴치기
US10782723B1 (en) 2019-11-01 2020-09-22 Analog Devices International Unlimited Company Reference generator using fet devices with different gate work functions

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB1602898A (en) * 1977-04-26 1981-11-18 Suwa Seikosha Kk Circuit for detecting a voltage
JPS59212927A (ja) 1983-05-18 1984-12-01 Mitsubishi Electric Corp 定電圧発生回路
JPS601018A (ja) 1983-06-20 1985-01-07 Mitsubishi Electric Corp 自動車用空気調和装置
JPS6121515A (ja) 1984-09-28 1986-01-30 Hitachi Ltd 半導体集積回路装置
JPH01296491A (ja) 1988-05-25 1989-11-29 Hitachi Ltd 基準電圧発生回路
JP2637791B2 (ja) 1988-09-28 1997-08-06 日本電気株式会社 ブログラマブル基準電圧発生器
JPH02245913A (ja) 1989-03-20 1990-10-01 Mitsubishi Electric Corp 定電圧発生回路
JPH02245810A (ja) 1989-03-20 1990-10-01 Hitachi Ltd 基準電圧発生回路
US5218571A (en) * 1990-05-07 1993-06-08 Cypress Semiconductor Corporation EPROM source bias circuit with compensation for processing characteristics
JPH05119859A (ja) 1991-10-24 1993-05-18 Sony Corp 基準電圧発生回路
FR2703526B1 (fr) 1993-04-02 1995-05-19 Gemplus Card Int Circuit de déclenchement automatique.
JPH08211953A (ja) 1995-01-31 1996-08-20 Nkk Corp 半導体レギュレータ装置
US5629893A (en) * 1995-05-12 1997-05-13 Advanced Micro Devices, Inc. System for constant field erasure in a flash EPROM
JP2780674B2 (ja) 1995-06-20 1998-07-30 日本電気株式会社 不揮発性半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101800598B1 (ko) * 2010-02-04 2017-11-23 세미컨덕터 콤포넨츠 인더스트리즈 엘엘씨 기준 전류 및 기준 전압을 생성하는 혼합―모드 회로들 및 방법들

Also Published As

Publication number Publication date
US6215352B1 (en) 2001-04-10
KR19990068062A (ko) 1999-08-25
CN1169155C (zh) 2004-09-29
CN1228597A (zh) 1999-09-15
JP3139542B2 (ja) 2001-03-05
JPH11212660A (ja) 1999-08-06

Similar Documents

Publication Publication Date Title
KR100326824B1 (ko) 부동 게이트를 갖는 ｍｏｓ 트랜지스터를 구비한 기준전압 발생회로
US5706240A (en) Voltage regulator for memory device
KR100231951B1 (ko) 반도체 집적회로
KR100301368B1 (ko) 파워온리셋회로
KR0153603B1 (ko) 반도체 장치의 파워-업 리세트신호 발생회로
EP0747800A1 (en) Circuit for providing a bias voltage compensated for P-channel transistor variations
KR100190763B1 (ko) 차동 증폭기
KR100548558B1 (ko) 반도체 장치용 내부전압 발생기
JPH08272467A (ja) 基板電位発生回路
JP4169288B2 (ja) 低出力装置用電源投入検出回路
JP3354590B2 (ja) Ｄａｃ電流源構造、インバータ構造及びこれらの構造を提供するための方法
KR100266901B1 (ko) 내부 전원 전압 발생 회로 및 그것을 이용한 반도체 메모리 장치
KR100452333B1 (ko) 파워 업 신호 발생기
KR100764428B1 (ko) 반도체 메모리 소자의 전압발생장치
KR0152957B1 (ko) 반도체 메모리장치
JP3935266B2 (ja) 電圧検知回路
JPH08255491A (ja) 正または負の高電圧のリセット回路
KR100833416B1 (ko) 파워업 리셋 회로
KR20050050207A (ko) 파워 업 회로
KR100324300B1 (ko) 로직 회로
JPS6129077B2 (ko)
KR100327427B1 (ko) 메모리 소자의 파워 업 회로
KR100224760B1 (ko) 입력핀 제어회로를 가지는 반도체 메모리 장치
JPH0636584A (ja) バイアス電位発生回路
KR0168831B1 (ko) 메모리 장치

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090209

Year of fee payment: 8

LAPS Lapse due to unpaid annual fee