KR100294411B1 - 반도체장치 - Google Patents

Abstract

본 발명은 실리콘 질화막에 의한 자기정렬 콘택트를 사용한 반도체 장치에 있어서, 이 실리콘 질화막을 관통하여 층간 도통로를 형성하기 위한 것으로, 메모리 셀 어레이부 주변의 층간 도통로가 필요한 회로 영역에서, 자기정렬 콘택트용으로 사용된 실리콘 질화막을 제거한 후 층간 산화막을 형성하던가, 실리콘 질화막상에 층간 산화막을 형성한 후에 층간 산화막과 실리콘 질화막을 개구하여 도통로를 형성한다.

Description

반도체 장치

본 발명은 자기정렬 콘택트를 이용한 반도체 장치와 그 제조방법에 관한 것으로, 특히 자기정렬 콘택트 처리 후 공정에서의 알루미늄 콘택트에 관한 것이다.

자기정렬 콘택트를 이용한 종래의 반도체 장치에 대하여 다이나믹 랜덤 액세스 메모리(이하, DRAM이라 칭한다)를 예로 하여 설명한다. 도 29는 종래의 DRAM의 평면 디자인과 단면 구조를 도시하는 도면이다. 도 29에 도시된 바와 같이, DRAM의 메모리 셀은, 우선 반도체 기판상에 트랜스퍼 게이트(워드라인:WL)를 배치하고, 그 윗쪽에 비트라인(BL)을 배치하고 있다. 따라서, 비트라인 콘택트는 워드라인들 사이에 디자인되며, 윗쪽으로부터 워드라인들 사이의 간격내로로 연장되어 있다.

한편, 캐패시터와 관련하여 용량이 극한에 달한 통상의 평행 평판형 전극 대신에, 3차원화의 스택형 셀(적층형)또는 트렌치형 셀(홈형)이 개발되었다. 특히, 스택형에서 COB 구조(Capacitor-Over-Bitline)는, 비트라인 콘택트에 상관없이, 메모리 영역으로서 단위 셀의 전체 영역을 사용할 수 있다(IDEM Tech. Dig. 1988. pp.592-595 참조). 이 구조에서는 그 이름대로, 캐패시터가 비트라인과 윗쪽에 위치하므로, 캐패시터의 콘택트, 즉 저장 노드 콘택트를, 비트라인과 워드라인에 의해 형성된 격자 사이에 디자인하고, 윗쪽으로부터 격자 사이의 간격내로 연장시킬 필요가 있다.

미세 가공 기술이 발전함에 따라. 중합(重合)이나 수치의 총 편차를 미세화율보다 작게 제어하는 것이 매우 어려워지고 있다. 중합이 어긋나면, 예를 들면, 도 29에 도시된 바와 같이, 비트라인 콘택트 또는 저장 노드 콘택트가 트랜스퍼 게이트와 단락되어 버린다. 따라서, 미세 제조 공정 분야에서는, 횡방향 제어성에 대하여 어느 정도의 여유도를 갖는 공정 조립 기술, 즉 자기정렬 콘택트 기술이 필요하게 된다.

도 30은 실리콘 질화막을 사용한 자기정렬 콘택트 기술의 예를 도시한다. 질화막을 사용한 자기정렬 콘택트 기술에서는 배선층의 상부 및 측벽을 질화막으로 덮는 SiN(실리콘 질화물) 측벽 방식(USP5270240참조)이나, 층간 산화막 사이에 하나의 질화막층이 삽입되는 블랭킷 SiN(실리콘 질화물)막 방식(Symp, VLSI.Tech.Dig. 1987. pp.93-94 참조)이 있다. 어느것이나 하부 배선인 트랜스퍼 게이트를 에칭 스토퍼인 SiN막으로 덮도록 되어 있다. SiN 측벽 방식에서는 SiN을없애지 않고 산화막 에칭을 수행하여 기판과의 콘택트를 형성하고, 블랭킷 SiN 방식에서는 산화막 콘택트 에칭을 SiN에서 일단 멈춘 후, SiN과 하부 산화막을 에칭하여 기판과의 콘택트를 형성하도록 하고 있다.

이상과 같은 질화막을 스토퍼하는 자기정렬 콘택트 개구를 갖는 디바이스의 후공정에서 생기는 문제는 배선용 알루미늄 콘택트 에칭의 문제이다. 도 31은 층간 절연막을 관통하는 알루미늄 콘택트의 상태를 도시한 것으로, 층간 막의 여러 깊이에 콘택트를 가질 필요가 있음을 도시하고 있다. 도 31에 도시된 바와 같이, 특히, 알루미늄 콘택트의 층간 막을 완전 평탄하게 하면, 활성 영역이나 워드라인상의 콘택트가 깊어지므로, 종횡비(aspect ratio)가 커진다. 종횡비가 큰 미세 콘택트의 경우 홀의 바닥부에서 에칭 속도가 떨어지는 RIE Lag(Reactive Ion Etching Lag)가 발생한다. 특히, 질화막을 스토퍼로 사용한 자기정렬 방식에서는, 에칭되기 어려운 질화막이 RIE Lag가 일어나기 쉬운 깊은 콘택트 홀의 바닥에 위치된다. 질화막에 다른 구멍을 뚫는 사이에 상부의 비트라인 홀이나 셀 플레이트 홀내에 과도한 에칭이나 침투가 발생할 수도 있다.

이상과 같이, 종래의 경우, 자기정렬 콘택트를 이용한 반도체 장치의 제조에 있어서, 후공정의 알루미늄 콘택트 형성시에 여러가지 문제점이 있었다. 본 발명은 이와 같은 문제를 해결하기 위하여 이루어진 것으로, 실리콘 질화막 등에 의한 자기정렬 콘택트 기술을 이용한 반도체 장치에 있어서, 층간에 알루미늄 콘택트 등의 도통로를 효과적으로 형성한 반도체 장치와 그 제조방법을 제공하는 데 있다.

본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 주표면상에 피착(被着)된 절연막과, 상기 절연막내에서 상기 반도체 기판의 주표면 근방에 설치된 콘택트부를 갖는 도전부와, 상기 절연막내에서 상기 반도체 기판의 주표면과 상기 도전부를 덮는 실리콘 질화막과, 상기 절연막과 상기 실리콘 질화막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 구비한 것을 특징으로 한다.

본 발명의 다른 반도체 장치는, 주표면에 콘택트부를 갖는 반도체 기판과, 상기 반도체 기판의 주표면에 피착된 절연막과, 상기 절연막내에서 상기 반도체 기판의 주표면 근방에 설치된 콘택트부를 갖는 도전부와, 상기 절연막내에서 상기 반도체 기판의 주표면과 상기 도전부를 덮는 실리콘 질화막과, 상기 절연막과 상기 실리콘 질화막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로와, 상기 절연막과 상기 실리콘 질화막을 관통하여 상기 반도체 기판의 콘택트부에 이르는 도통로를 구비한 것을 특징으로 한다.

본 발명의 또 다른 반도체 장치는, 주표면에 콘택트부를 가지는 반도체 기판과, 상기 반도체 기판의 주표면에 피착된 절연막과, 상기 절연막내에서 상기 반도체 기판의 주표면 근방에 설치된 콘택트부를 갖는 제 1 도전부와, 상기 절연막내에서 상기 반도체 기판의 주표면의 콘택트부를 덮도록 남겨지고 상기 제 1 도전부의 영역에서는 제거된 실리콘 질화막과, 상기 절연막내에 설치된 제 2 도전부와, 상기 제 2 도전부로부터 상기 절연막 및 상기 실리콘 질화막을 관통하여 상기 반도체 기판의 콘택트부에 이르는 도통로와, 상기 절연막을 관통하여 상기 제 1 도전부의 콘택트부에 이르는 도통로를 구비한 것을 특징으로 한다.

본 발명의 또 다른 반도체 장치는, 주표면의 한쪽 및 다른 한쪽에 콘택트부를 갖는 반도체 기판과, 상기 반도체 기판의 주표면에 피착된 절연막과, 상기 절연막내에서 상기 반도체 기판의 주표면 근방에 설치된 콘택트부를 갖는 제 1 도전부와, 상기 절연막내에서 상기 반도체 기판의 주표면의 상기 다른 한쪽의 콘택트부에서는 덮도록 남겨지고 상기 한쪽의 콘택트부 및 상기 제 1 도전부의 영역에서는 제거된 실리콘 질화막과, 상기 절연막내에 설치된 제 2 도전부와, 상기 제 2 도전부로부터 상기 절연막 및 상기 실리콘 질화막을 관통하여 상기 반도체 기판의 상기 다른 쪽의 콘택트부에 이르는 도통로와, 상기 절연막을 관통하여 상기 제 1 도전부의 콘택트부에 이르는 도통로와, 상기 절연막을 관통하여 상기 한쪽의 콘택트부에 이르는 도통로를 구비한 것을 특징으로 한다.

본 발명의 또 다른 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 주표면에 피착된 절연막과, 상기 절연막내의 상기 반도체 기판의 주표면 근방에서 상기 주표면으로부터 돌출하게 설치된 도전부와, 상기 절연막내에 설치된 상기 도전부의 측면을 덮는 실리콘 질화막과, 상기 절연막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 구비한 것을 특징으로 한다.

본 발명의 또 다른 반도체 장치는, 주표면에 콘택트부를 가지는 반도체 기판과, 상기 반도체 기판의 주표면에 피착된 절연막과, 상기 절연막내에서 상기 반도체 기판의 주표면 근방에서 상기 주표면으로부터 돌출하게 설치된 콘택트부를 갖는 도전부와, 상기 절연막내에서 상기 도전부의 측면을 덮는 실리콘 질화막과, 상기 절연막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로와, 상기 절연막을 관통하여 상기 반도체 기판의 주표면의 콘택트부에 이르는 도통로를 구비한 것을 특징으로 한다.

본 발명의 다른 반도체 장치는, 반도체 기판과, 상기 반도체 기판의 주표면에 피착된 절연막과, 상기 절연막내의 상기 반도체 기판의 주표면 근방에서 상기 주표면으로부터 돌출하게 설치된 도전부와, 상기 절연막내에 설치된 상기 도전부를 덮는 실리콘 질화막과, 상기 절연막과 상기 실리콘 질화막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 구비한 것을 특징으로 한다.

본 발명의 다른 반도체 장치는, 주표면에 콘택트부를 갖는 반도체 기판과, 상기 반도체 기판의 주표면에 피착된 절연막과, 상기 절연막내의 상기 반도체 기판의 주표면 근방에서 상기 주표면으로부터 돌출하게 설치된 도전부와, 상기 절연막내에서 상기 도전부에 피착된 실리콘 질화막과, 상기 절연막과 상기 실리콘 질화막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로와, 상기 절연막을 관통하여 상기 반도체 기판의 콘택트부에 이르는 도통로를 구비한 것을 특징으로 한다.

본 발명의 다른 반도체 장치는, 상기 각 발명에서, 상기 절연막내에 설치된 콘택트부를 갖는 다른 도전부와, 상기 절연막을 관통하여 상기 다른 도전부의 콘택트부에 이르는 도통로를 구비한 것을 특징으로 한다.

다음으로, 본 발명의 반도체 장치의 제조방법은, 반도체 기판의 주표면에 제 1 절연막을 피착하는 공정과, 상기 제 1 절연막에 도전부를 설치하는 공정과, 상기 제 1 절연막과 상기 도전부를 실리콘 질화막으로 덮는 공정과, 상기 실리콘 질화막의 적어도 상기 도전부의 콘택트부 영역을 제거한 후 제 2 절연막으로 덮는 공정과, 상기 제 2 절연막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 설치하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 반도체 장치의 제조방법은 반도체 기판의 주표면에 제 1 절연막을 피착하는 공정과, 상기 제 1 절연막에 도전부를 설치하는 공정과, 상기 도전부에 제 2 절연막을 피착하는 공정과, 상기 제 1 절연막과 제 2 절연막에 실리콘 질화막을 피착하는 공정과, 상기 실리콘 질화막의 적어도 상기 도전부의 콘택트부 영역을 제거하고 제 3 절연막을 피착하는 공정과, 상기 제 3 절연막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 설치하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 다른 반도체 장치의 제조방법은, 반도체 기판의 주표면에 제 1 절연막을 피착하는 공정과, 상기 제 1 절연막에 도전부를 설치하는 공정과, 상기 도전부에 제 2 절연막을 피착하는 공정과, 상기 제 1 절연막과 제 2 절연막에 실리콘 질화막을 피착하는 공정과, 상기 실리콘 질화막을 상기 반도체 기판의 주표면의 일부에 남겨두고 나머지를 제거한 후 제 3 절연막을 피착하는 공정과, 제 3 절연막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 설치하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 다른 반도체 장치의 제조방법은, 반도체 기판의 주표면에 제 1 절연막을 피착하는 공정과, 상기 제 1 절연막에 도전부를 설치하는 공정과, 상기 도전부를 제 2 절연막으로 덮는 공정과, 상기 제 1 절연막과 제 2 절연막에 실리콘질화막을 피착하는 공정과, 상기 실리콘 질화막을 상기 도전부의 측면 부분을 남겨두고 나머지를 제거한 후 제 3 절연막을 피착하는 공정과, 상기 제 3 절연막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 설치하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 다른 반도체 장치의 제조방법은, 반도체 기판의 주표면에 제 1 절연막을 피착하는 공정과, 상기 제 1 절연막에 도전부를 설치하는 공정과, 상기 도전부에 제 2 절연막을 피착하는 공정과, 상기 제 1 절연막과 제 2 절연막에 실리콘 질화막을 피착하는 공정과, 상기 실리콘 질화막에 제 3 절연막을 피착하는 공정과, 상기 제 3 절연막과 상기 실리콘 질화막 및 제 2 절연막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 설치하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 다른 반도체 장치의 제조방법은, 반도체 기판의 주표면에 제 1 절연막을 피착하는 공정과, 상기 제 1 절연막에 도전부를 설치하는 공정과, 상기 도전부에 제 2 절연막을 피착하는 공정과, 상기 제 1 절연막과 제 2 절연막에 실리콘 질화막을 피착하는 공정과, 제 2 도전부를 둘러싸는 한편 실리콘 질화막에 제 3 절연막을 피착하는 공정과, 상기 제 3 절연막을 관통하여 상기 제 2 도전부의 콘택트부에 이르는 도통로를 설치하는 공정과, 상기 제 3 절연막과 상기 실리콘 질화막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 설치하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 다른 반도체 장치의 제조방법은, 반도체 기판의 주표면에 제 1 절연막을 피착하는 공정과, 상기 제 1 절연막에 도전부를 설치하는 공정과, 상기 도전부에 제 2 절연막을 피착하는 공정과, 상기 제 1 절연막과 제 2 절연막에 실리콘 질화막을 피착하는 공정과, 제 2 실리콘 질화막이 피착된 제 2 도전부를 둘러싸는 한편 상기 실리콘 질화막에 제 3 절연막을 피착하는 공정과, 상기 제 3 절연막을 관통하여 상기 도전부의 콘택트부를 향하여 상기 실리콘 질화막에 이르는 개구(開口)를 설치함과 동시에, 상기 제 3 절연막을 관통하여 상기 제 2 도전부의 콘택트부를 향하여 상기 제 2 실리콘 질화막에 이르는 개구를 설치하는 공정과, 상기 각 개구에서 상기 실리콘 질화막과 상기 제 2 절연막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 설치함과 동시에, 상기 제 2 실리콘 질화막을 관통하여, 상기 제 2 도전부의 콘택트부에 이르는 도통로를 설치하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 다른 반도체 장치의 제조방법은, 반도체 기판의 주표면에 제 1 절연막을 피착하는 공정과, 상기 제 1 절연막에 도전부를 설치하는 공정과, 상기 도전부를 실리콘 질화막으로 덮은 공정과, 상기 실리콘 질화막을 제 2 절연막으로 덮는 공정과, 상기 제 2 절연막과 상기 실리콘 질화막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 설치하는 공정을 포함하는 것을 특징으로 한다.

본 발명의 다른 반도체 장치의 제조방법은, 반도체 기판의 주표면에 제 1 절연막을 피착하는 공정과, 상기 제 1 절연막에 도전부를 설치하는 공정과, 상기 도전부를 실리콘 질화막으로 덮는 공정과, 상기 실리콘 질화막을 제 2 절연막으로 덮는 공정과, 상기 제 1 절연막 및 제 2 절연막을 관통하여 상기 반도체 기판의 콘택트부에 이르는 도통로를 설치하는 공정과, 상기 제 2 절연막과 상기 실리콘 질화막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 설치하는 공정을 포함하는 것을 특징으로 한다.

제1도는 본 발명의 제 1 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제2도는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제3도는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제4도는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제5도는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제6도는 본 발명의 제 3 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제7도는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제8도는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제9도는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제10도는 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제11도는 본 발명의 제 5 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제12도는 본 발명의 제 6 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제13도는 본 발명의 제 6 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제14도는 본 발명의 제 6 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제15도는 본 발명의 제 7 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제16도는 본 발명의 제 8 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제17도는 본 발명의 제 8 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제18도는 본 발명의 제 8 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제19도는 본 발명의 제 9 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제20도는 본 발명의 제 10 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제21도는 본 발명의 제 10 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제22도는 본 발명의 제 10 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제23도는 본 발명의 제 10 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제24도는 본 발명의 제 10 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제25도는 본 발명의 제 11 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제26도는 본 발명의 제 12 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제27도는 본 발명의 제 12 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제28도는 본 발명의 제 12 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 도면.

제29도는 종래의 DRAM 구조를 도시하는 도면.

제30도는 실리콘 질화막을 사용한 자기정렬 콘택트 기술을 설명하기 위한 도면.

제31도는 층간 산화막을 관통하는 도통로(알루미늄 콘택트)의 상태를 도시하는 도면.

<도면의 주요부분에 대한 부호의 설명>

1 : 반도체 기판 1a,1b : 콘택트부

2 : 제 1 절연막(산화막) 2a,3a,4a,4b : 개구

3 : 제 2 절연막(산화막) 4 : 실리콘 질화막

5 : 제 3 절연막(층간 산화막) 5a,5b,5c,5d : 개구

5' : 제 4 절연막 6 : 도전부(트랜스퍼 게이트)

6a : 콘택트부 7 : 도전부(워드라인)

8 : 도전부(비트라인) 8a : 콘택트부

9 : 도전부(셀 플레이트) 9a : 콘택트부

10 : 도전부 11 : 비트라인 콘택트 통로

12,13 : 레지스트 14 : 제 5 절연막(산화막)

[제 1 실시예]

도 1은 본 발명의 제 1 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것으로, (a)는 평면의 상태를 도시하는 도면, (b)는 단면의 구조를 도시하는 도면이다. 본 실시예에서는, 반도체 장치중 DRAM을 예로 들어 설명한다. 도시된 반도체 장치(DRAM)는 알루미늄 콘택트가 없는 메모리 셀 어레이부A와, 기판, 트랜스퍼게이트, 비트라인 및 셀 플레이트 위로 알루미늄 콘택트가 형성된 주변 회로부B로 이루어진다.

도시된 바와 같이, 이 반도체 장치는 반도체 기판(1)과, 제 1 절연막(산화막)(2)과, 제 2 절연막(산화막)(3)과, 실리콘 질화막(4)과, 제 3 절연막(층간 산화막)(5)과, 제 1 절연막(2) 위의 도전부(6, 7)와, 제 3 절연막(층간 산화막)(5)내의 도전부(8, 9), 제 3 절연막(층간 산화막)(5)내의 다른 도전부(10)와, 그 콘택트 통로(11)를 구비한다.

반도체 기판(1)의 주표면에는 많은 소자가 형성되는데, 여기에서는 층간의 콘택트를 갖는 콘택트부(1a)와, 도전부(10)와의 콘택트를 갖는 콘택트부(1b)가 도시되어 있다. 제 1 절연막(2)은 반도체 기판의 주표면에 피착되어 게이트 산화막이 되며, 반도체 기판(1)의 콘택트부(1a)내에서 개구(2a)를 갖는다. 제 2 절연막(3)은 도전부(6, 7)를 덮도록 형성된다. 도전부(6)를 덮는 제 2 절연막(3)은 상기 도전부(6)의 콘택트부(6a)내에서 개구(3a)를 갖는다.

실리콘 질화막(SiN)(4)은 제 1 절연막(2) 및 제 2 절연막(3)에 피착되지만, 반도체 기판(1)의 주표면의 콘택트부(1a)내에서 개구(4a)를 가지며, 도전부(6)의 콘택트부(6a)내에서 개구(4b)를 갖는다. 또한, 이 실리콘 질화막(4)은 메모리 셀 어레이부A에서 자기정렬 콘택트를 위해 형성됨과 동시에, 주변 회로부B에서도 형성된다.

제 3 절연막(층간 산화막)(5)은, 반도체 기판(1)의 주표면의 콘택트부 주변의 영역과, 도전부(6)의 콘택트부(6a) 주변의 제 1 절연막(2) 및 제 2 절연막(3)과, 실리콘 질화막(4)에 피착되며, 반도체 기판(1)의 콘택트부(1a)내에서 개구(5a)를 가지며, 도전부(6)의 콘택트부(6a)내에서 개구(5b)를 갖는다. 그리고, 상기 제 3 절연막(층간 산화막)(5)내의 중공 위치의 도전부(8)의 콘택트부(8a)내에서 개구(5c)를 가지며, 도전부(9)의 콘택트부(9a)내에서 개구(5d)를 갖는다.

도전부(6)는, 제 1 절연막(2) 위로 돌출하도록 형성되며 트랜스퍼 게이트로서의 워드라인이 되는 도전부이다. 도전부(7)는, 제 1 절연막(2) 위로 돌출하도록 형성되며 게이트 전극 또는 워드라인으로 이루어지는 도전부이다. 도전부(8)는 제 3 절연막(층간 산화막)(5)내의 중공 위치에 배치된 비트라인으로서의 도전부이며, 콘택트부(8a)를 갖는다. 도전부(9)는 제 3 절연막(층간 산화막)(5)내 중공 위치에 배치된 캐패시터의 셀 플레이트로서의 도전부이며, 콘택트부(9a)를 갖는다. 도전부(10)는 도전부(8)와 마찬가지로, 제 3 절연막(층간 산화막)(5)내의 중공 위치에 배치된 비트라인으로서의 도전부이며, 콘택트부 통로(11)를 갖는다.

본 반도체 장치의 메모리 셀 어레이부A에서는 반도체 기판(1)으로의 도통로가 되는 비트라인 콘택트 통로(11)나 저장 노드 콘택트(도시하지않음)가 있으며, 여기에서 자기정렬 기술이 사용된다.

한편, 주변 회로부B에서는 메모리 셀 어레이부A의 비트라인 콘택트부 통로(11)와 동시에 비트라인 콘택트 통로(11)가 형성된다. 또한, 제 3 절연막(층간 산화막)(5)의 개구(5a), (5b), (5c), (5d)에는 층간의 도통로로서 형성된 상부 금속배선, 즉, 알루미늄 콘택트가 있으며, 각각 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 중공 위치의 도전부(8)의 콘택트부(8a) 및 중공 위치의 도전부(9)의 콘택트부(9a)로 연장된다.

이상과 같이, 본 실시예의 반도체 장치는, 상부 금속 배선(알루미늄 콘택트)과의 콘택트가 필요한 콘택트부에 있어서, 그 주위의 실리콘 질화막을 제거하였다. 이렇게 함으로써, 모든 알루미늄 콘택트에서 자기정렬용으로 사용된 질화막이 제거되어, 질화막상에서의 에칭 스톱 문제가 해결된다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 반도체 장치에서는 반도체 기판(1)의 주표면에 각 절연막(2),(3),(5)을 포함하는 절연막이 피착되며, 이 절연막내에서 반도체 기판(1)의 주표면 근방에 도전부(6)가 설치되어 있다. 또한, 이 절연막내에 실리콘 질화막(4)이 반도체 기판(1)의 주표면과 도전부(6)의 덮도록 형성된다. 그리고, 절연막과 실리콘 질화막(4)을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로가 형성되어 있다. 또한, 절연막과 실리콘 질화막(4)을 관통하여 반도체 기판(1)의 콘택트부(1a)에 이르는 도통로가 형성되어 있다. 실리콘 질화막(4)의 개구 직경은 이들 도통로의 직경보다 크게 형성되어 있다. 또한, 절연막내에 다른 도전부(8, 9)가 형성되며 절연막을 관통하여 이들 도전부의 콘택트부(8a, 9a)에 이르는 도통로가 형성된다.

[제 2 실시예]

도 2 내지 도 5는 본 발명의 제 2 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 제 1 실시예의 구조를 갖는 반도체 장치를 제조하기 위한 제조 방법으로서 가장 적합하다. 도면중, 도 1과 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

제조 공정을 설명하면, 우선 도 2에 도시된 바와 같이, 반도체 기판(1)의 주표면에 제 1 절연막(산화막)(2)이 피착된다. 다음으로, 제 1 절연막(2)의 일부에 도전부(트랜스퍼 게이트)(6) 및 도전부(워드라인)(7)를 돌출시켜 형성한다. 또한, 이 도전부(6, 7)를 제 2 절연막(산화막)(3)으로 피착한다.

또한, 전면에 걸쳐 실리콘 질화막(4)을 피착한다. 이 실리콘 질화막(4)은 메모리 셀 어레이부A에서 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변부B에서도 형성된다. 다음으로, 전면에 걸쳐 제 4 절연막(실리콘 산화막)(5')을 피착한다. 그 후, 전면에 걸쳐 레지스트(12)를 도포한 후, 반도체 기판(1)의 콘택트부(1a) 주위 영역과 도전부(6)의 콘택트부(6a) 주위 영역에 개구를 형성한다.

다음으로, 도 3에 도시된 바와 같이, 이 개구로부터 제 4 절연막(5')을 선택적 에칭에 의해 제거한다. 그 후, 도 4에 도시된 바와 같이, 레지스트(12)를 제거한 후 남겨진 제 4 절연막(5')을 마스크로 사용하여 열인산 등으로 습식 에칭을 실시하여 실리콘 질화막(4)을 선택적으로 제거한다.

다음으로, 도 5에 도시된 바와 같이, 반도체 기판(1)의 제 1 및 제 2 절연막(2),(3) 위를 포함하여 전면에 제 3 절연막(층간 산화막)(5)을 평탄하게 피복한다. 남겨진 제 4 절연막(5')은 제 3 절연막(층간 산화막)(5)과 일체화되므로, 나누어 도시하지 않기로 한다. 이 공정에서, 반도체 기판(1)의 주표면의 비트라인 콘택트부(1b)상의 실리콘 질화막(4)과 제 1 절연막(2)을 관통하여 개구부가 설치되고, 비트라인 콘택트 통로(11)가 형성된다. 또한, 도전부(비트라인)(8) 및 도전부(비트라인)(10)가 제 3 절연막(층간 산화막)(5)내의 중공 위치에 설치된다. 그리고, 도전부(셀 플레이트)(9)가 마찬가지로 설치되어 제 3 절연막(층간 산화막)(5)내에 묻히는 형태가 된다.

그 후, 레지스트(13)를 도포한 후 상부로부터 알루미늄 콘택트가 필요한 부위를 개구하여 제 3 절연막(층간 산화막)(5)을 선택적으로 에칭함으로써, 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 도전부(8)의 콘택트부(8a) 및 도전부(9)의 콘택트부(9a)로 통하는 개구부가 형성된다. 그 후, 레지스트(13)를 제거하고, 제 3 절연막(층간 산화막)(5)내의 개구에 의해 제 3 절연막(층간 산화막)(5)의 상측 회로와의 사이에 도통로가 되는 알루미늄 콘택트를 형성한다.

이와 같이, 본 실시예에서는 실리콘 질화막(4) 위에 제 4 절연막(실리콘 산화막)(5')을 중첩시키고, 레지스트(12)로 제 4 절연막(5')을 패터닝한 후, 레지스트(12)를 제거하고 제 4 절연막(5')을 마스크로 하여 열인산 등으로 습식 에칭을 실시한다.

이상 설명한 바와 같이, 본 실시예의 반도체 장치의 제조방법에서는, 상부 금속 배선(알루미늄)과의 콘택트가 필요한 콘택트부에 있어서, 그 주위의 실리콘 질화막을 제거하였다. 이에 의해, 모든 알루미늄 콘택트내에 자기정렬용으로 사용된 질화막이 제거되므로, 질화막 위에서의 에칭 스톱 문제가 해결된다. 또한, 종래와 같이, 레지스트를 마스크로 하여 건식 에칭으로 질화막을 잘라내는 방법에서는, 산화막에 대한 선택비가 충분하지 않아 기판(1)을 깍아낼 우려가 있었으나, 본 실시예와 같이, 산화막에 대한 선택비가 큰 습식 에칭을 이용하면, 기판을 잘못 깍아내거나 플라즈마 손상이 없는 안정된 제조방법이 달성된다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 제조방법은, 반도체 기판(1)의 주표면에 제 1 절연막(2)을 피착하고, 이 제 1 절연막(2)에 도전부(6)를 설치하고, 이 도전부(6)에 제 2 절연막(3)을 피착하고, 제 1 절연막(2)과 제 2 절연막(3)에 실리콘 질화막(4)을 피착하고, 실리콘 질화막(4)의 적어도 도전부의 콘택트부(6a) 영역을 제거한 후 제 3 절연막(5)을 피착하며, 제 3 절연막(5)에 개구를 설치하고, 제 3 절연막(5)을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로를 설치한 각 공정을 포함한다.

[제 3 실시예]

도 6은 본 발명의 제 3 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것으로, (a)는 평면의 상태를 도시하는 도면, (b)는 단면의 구조를 도시하는 도면이다. 도시된 바와 같은 반도체 장치(DRAM)는 알루미늄 콘택트가 없는 메모리 셀 어레이부A와, 기판, 트랜스퍼 게이트, 비트라인 및 셀 플레이트 위로 알루미늄 콘택트가 있는 주변 회로부B로 이루어진다. 또한, 도면중 도 1과 같은 부호는 각각 동일하거나 유사한 부분을 나타낸다.

도시된 바와 같이, 이 반도체 장치는, 반도체 기판(1)과, 제 1 절연막(2)과, 제 2 절연막(3)과, 실리콘 질화막(4)과, 제 3 절연막(층간 산화막)(5)과, 제 1 절연막(2) 위의 도전부(6, 7)와, 제 3 절연막(층간 산화막)(5)내 중공 위치에 배치된 도전부(8, 9)와, 제 3 절연막(층간 산화막)(5)내 중공 위치에 배치된 다른 도전부(10)와 그 콘택트 통로(11)를 구비한다.

반도체 기판(1)의 주표면에는 많은 소자가 형성되는데, 여기에서는 층간의 콘택트를 갖는 콘택트부(1a)와, 도전부(10)의 콘택트를 갖는 콘택트부(1b)가 도시되어 있다. 제 1 절연막(2)은 반도체 기판(1)의 주표면에 피착되어, 게이트 산화막이 되며, 반도체 기판(1)의 콘택트부(1a)내에서 개구(2a)를 갖는다.

제 2 절연막(3)은 제 1 절연막(2) 위에 설치된 도전부(6, 7)를 덮도록 피착된다. 도전부(6)를 덮는 제 2 절연막(3)은 이 도전부(6)의 콘택트부(6a)내에서 개구(3a)를 갖는다.

실리콘 질화막(SiN)(4)은, 메모리 셀 어레이부A에서는 제 1 절연막(2) 및 제 2 절연막(3)에 피착되나, 알루미늄 콘택트가 있는 주변 회로부B에서는 비트라인 콘택트 통로(11)의 주변에서 비트라인 콘택트부를 둘러싸는 영역에서만 제 1 절연막(2)에 피착된다. 또한, 이 실리콘 질화막(4)은 메모리 셀 어레이부A에서의 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변부B에서도 형성된다.

제 3 절연막(층간 산화막)(5)은 제 1 절연막(2) 및 제 2 절연막(3)과, 실리콘 질화막(4)에 피착되며, 반도체 기판(1)의 콘택트부(1a)내에서 개구(5a)를 가지며, 도전부(6)의 콘택트부(6a)내에서 개구(5b)를 갖는다. 또한, 이 제 3 절연막(층간 산화막)(5)내 중공 위치의 도전부(8)의 콘택트부(8a)내에서 개구(5c)를 가지며, 중공 위치의 도전부(9)의 콘택트부(9a)내에서 개구(5d)를 갖는다.

도전부(6)는 트랜스퍼 게이트로서의 워드라인이 되는 도전부이다. 도전부(7)는 게이트 전극 또는 워드라인이 되는 도전부이다. 도전부(8)는 제 3 절연막(층간 산화막)(5)내 중공 위치의 비트라인으로서의 도전부이며, 콘택트부(8a)를 갖는다. 도전부(9)는 제 3 절연막(층간 산화막)(5)내 중공 위치의 캐패시터의 셀 플레이트로서의 도전부이며, 콘택트부(9a)를 갖는다. 도전부(10)는 제 3 절연막(층간 산화막)(5)내 중공 위치의 도전부(6)과 마찬가지로, 비트라인으로서의 도전부이며, 반도체 기판(1)으로의 콘택트 통로(11)를 갖는다.

본 반도체 장치의 메모리 셀 어레이 부A에서는 반도체 기판(1)에 대한 통로를 갖는 비트라인 콘택트 통로(11)나 저장 노드 콘택트(도시하지 않음)가 있으며, 여기에서 자기정렬 기술이 사용된다.

한편, 주변 회로부B에서는 메모리 셀 어레이부A의 비트라인 콘택트 통로(11)와 동시에 비트라인 콘택트 통로(11)가 형성된다. 또한, 제 3 절연막(층간 산화막)(5)의 개구(5a),(5b),(5c),(5d)에는 층간의 도통로로서 상부 금속 배선, 즉, 알루미늄 콘택트가 형성되며, 각각 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 중공 위치의 도전부(8)의 콘택트부(8a) 및 중공 위치의 도전부(9)의 콘택트부(9a)로 연장되도록 형성된다.

한편, 주변 회로부B에는 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 중공 위치의 도전부(8)의 콘택트부(8a), 중공 위치의 도전부(9)의 콘택트부(9a)에 대한 상부 금속 배선으로서의 알루미늄 콘택트가 형성된다. 또한, 메모리 셀 어레이부A의 비트라인(10) 및 그 콘택트부(11)와 동시에, 비트라인(10) 및 그 콘택트 통로(11)가 형성된다.

본 실시예에 따른 반도체 장치는 알루미늄 콘택트가 있는 주변 회로부B에서, 비트라인 콘택트(1b) 주변에 실리콘 질화막(4)을 남겨둔다. 비트라인 콘택트(1b) 주변에 실리콘 질화막을 남기는 것은 메모리 셀 어레이부A의 비트라인 콘택트가 같은 자기정렬 기술을 사용하기 위해 실리콘 질화막이 필요하기 때문이다.

이와 같이 함으로써, 주변 회로부B에서 모든 알루미늄 콘택트에 자기정렬용으로 사용된 질화막(4)이 제거되므로, 질화막(4) 위에서의 에칭 스톱 문제가 해결된다. 또한, 본 실시예에서는 메모리 셀 어레이부 이외의 주변 회로부에서 실리콘 질화막이 남겨지는 면적을 최소화하므로, 회로부상의 배선 사이에 유전율이 높은 실리콘 질화막을 최소한으로 감소시킴으로써, 배선간 용량을 감소시키며, 전기적 특성, 특히, 동작 속도를 향상시키는 효과가 있다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 반도체 기판은, 콘택트부(1a, 1b)를 갖는 반도체 기판(1)의 주표면에 각 절연막(2),(3),(5)을 포함하는 절연막을 피복하고, 이 절연막내에서 반도체 기판(1)의 주표면 근방에 도전부(6)가 설치된다. 또한, 절연막내에 실리콘 질화막(4)이 설치되되, 반도체 기판(1)의 주표면의 콘택트부(1b)를 덮도록 남겨지고, 콘택트부(1a) 및 도전부(6) 영역에서는 제거된다. 또한, 절연막내에 다른 도전부(10)가 설치되며, 이 도전부(10)로부터 절연막 및 실리콘 질화막(4)을 관통하여 반도체 기판(1)의 콘택트부(1b)에 이르는 콘택트부(11)가 형성된다. 또한, 절연막을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로와, 반도체 기판(1)의 콘택트부(1a)에 이르는 도통로가 각각 형성된다. 또한, 절연막을 관통하여 절연막내의 도전부(8, 9)의 콘택트부(8a, 9a)에 이르는 도통로가 각각 형성된다.

[제 4 실시예]

도 7 내지 도 10은 본 발명의 제 4 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 것으로, 제 3 실시예의 구조를 가지는 반도체 장치를 제조하기 위한 제조방법으로서 가장 적합하다. 도면에서, 도 1 및 도 2와 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

제조 공정을 설명하면, 우선 도 7에 도시된 바와 같이, 반도체 기판(1)의 주표면에 제 1 절연막(산화막)(2)을 피착한다. 다음으로, 제 1 절연막(2)의 일부에 도전부(트랜스퍼 게이트)(6) 및 도전부(워드라인)(7)를 형성한다. 또한, 이 도전부(6) 및 (7)를 제 2 절연막(산화막)(3)으로 피착한다. 여기에, 전면에 걸쳐서 실리콘 질화막(4)을 피착한다. 이 실리콘 질화막(4)는 메모리 셀 어레이부A에서, 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변 회로부B에서도 형성된다. 그리고 전면에 걸쳐서 제 4 절연막(실리콘 산화막)(5')을 피착한다. 다음으로, 전면에 걸쳐 레지스트(12)를 도포한 후, 알루미늄 콘택트가 있는 주변 회로부B에서는, 비트라인으로의 콘택트를 갖는 반도체 기판(1)의 주표면의 콘택트부(1b)의 주변 영역에만 레지스트(12)를 남기고, 나머지 영역에서는 레지스트를 제거한다. 다음으로, 도 8에 도시된 바와 같이, 레지스트(12)가 제거된 영역의 제 4 절연막(5')을 선택적 에칭에 의해 제거한다.

다음으로, 도 9에 도시된 바와 같이, 남아 있는 레지스트(12)를 제거하고, 선택적 에칭으로 남겨진 제 4 절연막(5')을 마스크로 하여 열인산 등으로 습식 에칭을 행하여 비트라인 콘택트(1b) 주변의 실리콘 질화막(4)을 남기고, 다른 영역의 실리콘 질화막(4)을 선택적으로 에칭하여 제거한다.

다음으로, 도 10에 도시된 바와 같이, 반도체 기판(1)의 제 1 및 제 2 절연막(2, 3) 및 실리콘 질화막(4) 위를 포함하여 전면에 제 3 절연막(층간 산화막)(5)을 평탄하게 피착한다. 남아 있던 제 4 절연막(5')은 제 3 절연막(층간 산화막)(5)과 일체화되므로, 나누어 도시하지 않는다. 이 공정에서, 반도체 기판(1) 주표면의 비트라인 콘택트부(1b) 위의 실리콘 질화막(11)과 제 1 절연막(2)을 관통하여 개구부 및 비트라인 콘택트 통로(11)가 설치된다. 또한, 도전부(8)(비트라인) 및 도전부(10)(비트라인)가 제 3 절연막(층간 산화막)(5)내의 중공 위치에 설치된다. 또한, 도전부(9)(셀 플레이트)가 마찬가지로 설치되어 제 3 절연막(층간 산화막)(5)내에 묻혀지는 형태로 된다.

그 후, 전면에 레지스트(13)를 도포하고, 상부로부터의 알루미늄 콘택트가 필요한 부위를 개구하여 제 3 절연막(층간 산화막)(5)을 선택적 에칭함으로써, 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 워드라인(8)의 콘택트부(8a) 및 셀 플레이트(9)의 콘택트부(9a)로 통하는 개구부가 형성된다. 그 후, 레지스트(13)를 제거하고, 층간 산화막(5)의 각 개구에 의해 상부와의 사이에 도통로가 되는 알루미늄 콘택트를 형성한다.

이와 같이, 본 실시예에서는 실리콘 질화막(4) 위에 제 4 절연막(실리콘 산화막)(5')을 겹쳐지게 한 후, 레지스트(12)로 제 4 절연막(5')을 패터닝하고, 그 후 레지스트(12)를 제거하고 제 4 절연막(5')을 마스크로 하여 열인산 등으로 습식 에칭을 수행한다.

본 실시예의 제조방법에 의하면, 주변 회로부B에서 모든 알루미늄 콘택트에 자기정렬 콘택트용으로 이용된 실리콘 질화막(4)이 제거되므로, 실리콘 질화막(4)위에서의 에칭 스톱 문제가 해결된다. 또한, 본 실시예에서는 메모리 셀 어레이부 이외의 주변 회로부B에서, 실리콘 질화막(4)이 남겨지는 면적을 최소화하기 때문에, 주변 회로부B의 배선간에 유전율이 큰 실리콘 질화막을 최소한으로 감소시킴으로써 배선간 용량을 감소시키며, 전기적 특성, 특히, 동작 속도를 향상시키는 효과가 있다.

또한, 종래와 같이 레지스트를 마스크로 하여 건식 에칭으로 질화막을 잘라 내는 방법에서는, 산화막에 대한 선택비가 충분하지 않아 기판을 잘라낼 염려가 있었으나, 본 실시예와 같이 산화막에 대한 선택비가 큰 습식 에칭을 사용하면, 기판이 잘못 잘라내지거나 플라즈마 손상이 없는 안정된 제조방법이 달성된다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 제조방법은, 반도체 기판(1)의 주표면에 제 1 절연막(2)을 피착하고, 이 절연막(2)에 도전부(6)를 설치하고, 이 도전부(6)에 제 2 절연막(3)을 피착하고, 제 1 절연막(2)과 제 2 절연막(3)에 실리콘 질화막(4)을 피착하고, 실리콘 질화막(4)을 반도체 기판(1)의 주표면의 일부(비트라인 콘택트를 가지는 영역)에만 남기고 제거한 후 제 3 절연막(5)을 피착하고, 제 3 절연막(5)에 개구를 설치하고, 상기 제 3 절연막(5)을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로를 설치하는 각 공정을 포함한다.

또한, 제 1 실시예 내지 제 4 실시예의 요점은 하부 배선(트랜스퍼 게이트)의 윗쪽에 질화막과 같은 산화막의 에칭 스톱 재료가 놓이는 구조에 있어서, 메모리 셀 어레이부 이외의 알루미늄 콘택트를 갖는 회로부에서 상기 에칭 스톱 재료가 제거된다. 또한, 제 1 및 제 2 실시예에서는 알루미늄 콘택트가 있는 회로부에서, 원하는 콘택트 주변에만 실리콘 질화막(SiN)이 제거되며, 제 3 및 제 4 실시예에서는 알루미늄 콘택트가 있는 회로부에서 비트라인 콘택트 주변에만 SiN이 남겨진다.

[제 5 실시예]

도 11은 본 발명의 제 5 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것으로, 단면 구조를 도시한 도면이다. 도시된 바와 같은 반도체 장치(DRAM)는 알루미늄 콘택트가 없는 메모리 셀 어레이부A와, 기판, 트랜스퍼 게이트, 비트라인 및 셀 플레이트 위로 알루미늄 콘택트가 있는 주변 회로부B로 이루어진다. 또한, 도면에서 도 1과 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

도시된 바와 같이, 본 반도체 장치는 반도체 기판(1)과, 제 1 절연막(산화막)(2)과, 제 2 절연막(산화막)(3)과, 실리콘 질화막(4)과, 제 3 절연막(층간 산화막)(5)과, 제 1 절연막(2) 위의 도전부(트랜스퍼 게이트)(6) 및 도전부(워드라인)(7)와, 제 3 절연막(층간 산화막)(5)내 중공 위치의 도전부(비트라인)(8)와 도전부(셀 플레이트)(9)와, 제 3 절연막(층간 산화막)(5)내 중공 위치의 다른 도전부(비트라인)(10)와 그 콘택트 통로(11)를 구비한다.

반도체 기판(1)의 주표면에는 많은 소자가 형성되는데, 여기에서는 층간 콘택트를 갖는 콘택트부(1a)와, 도전부(비트라인)(10)와의 콘택트를 갖는 콘택트부(1b)가 도시되어 있다. 제 1 절연막(2)은 반도체 기판(1)의 주표면에 피착되며, 이 반도체 기판(1)의 콘택트부(1a)내에서 개구(2a)를 갖는다.

제 2 절연막(3)은 제 1 절연막(2) 위에 설치된 도전부(6, 7)를 덮도록 피착된다. 도전부(6)를 덮는 제 2 절연막(3)은 이 도전부(6)의 콘택트부(6a)내에서 개구(3a)를 갖는다.

실리콘 질화막(SiN)(4)은 제 1 절연막(2) 및 제 2 절연막(3)에 피착되며, 반도체 기판(1)의 주표면의 콘택트부(1a)내에서 개구(4a)를 가지며, 도전부(6)의 콘택트부(6a)내에서 개구(4b)를 갖는다. 또한, 이 실리콘 질화막(4)은 메모리 셀어레이A에서 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변 회로부B에서도 형성된다.

제 3 절연막(층간 산화막)(5)은 실리콘 질화막(4)에 피착되며, 반도체 기판(1)의 콘택트부(1a)내에서 개구(5a)를 가지며, 또 도전부(6)의 콘택트부(6a)내에서 개구(5b)를 갖는다. 또한, 이 제 3 절연막(층간 산화막)(5)내 중공 위치의 도전부(8)의 콘택트부(8a)내에서 개구(5c)를 가지며, 도전부(9)의 콘택트부(9a)내에서 개구(5d)를 갖는다.

도전부(6)는 제 1 절연막(2)의 일부에 이 제 2 절연막(2)으로부터 돌출하도록 형성되며, 트랜스퍼 게이트로서의 워드라인이 되는 도전부이다. 도전부(7)는 제 1 절연막(2)의 일부에 이 제 1 절연막(2)으로부터 돌출하도록 형성되며, 게이트 전극 또는 워드라인이 되는 도전부이다. 도전부(8)는 제 3 절연막(층간 산화막)(5)내에 반도체 기판(1)의 주표면으로부터 일정 간격으로 형성된 중공 위치의 비트라인으로서의 도전부이며, 콘택트부(8a)를 갖는다. 도전부(9)는 제 3 절연막(층간 산화막)(5)내에 반도체 기판(1)의 주표면으로부터 일정 간격으로 중공 위치에 형성되며, 캐패시터의 셀 플레이트로서의 도전부이며, 콘택트부(9a)를 갖는다. 도전부(10)는 제 3 절연막(층간 산화막)(5)내 다른 중공 위치의 도전부(8)와 마찬가지로, 비트라인으로서의 도전부이며, 콘택트 통로(11)를 갖는다.

본 반도체 장치의 메모리 셀 어레이부A에서는 반도체 기판(1)으로의 통로가 되는 비트라인 콘택트 통로(11)나 저장 노드 콘택트(도시하지 않음)가 있고, 여기에서 자기정렬 기술이 사용된다.

한편, 주변 회로부B는 메모리 셀 어레이부A의 비트라인 콘택트 통로(11)와 동시에 비트라인 콘택트 통로(11)가 형성된다. 또한, 제 3 절연막(층간 산화막)(5)의 개구(5a),(5b),(5c),(5d)에는 층간 도통로로서 형성된 상부 금속 배선, 즉, 알루미늄 콘택트가 형성되며, 각각 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 중공 위치의 도전부(8)의 콘택트부(8a) 및 중공 위치의 도전부(9)의 콘택트부(9a)로 연장된다.

본 실시예에서는, 블랭킷 SiN형 자기정렬 방식의 반도체 장치에 있어서, 실리콘 질화막을 관통하여 반도체 기판의 콘택트부와 트랜스퍼 게이트의 콘택트부에 알루미늄 콘택트를 확실히 형성할 수 있다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 반도체 장치에서는, 반도체 기판(1)의 주표면에 각 절연막(2),(3),(5)을 포함하는 절연막이 피착되며, 이 절연막내에서 반도체 기판(1)의 주표면 근방에 도통로(6)가 설치된다. 또한, 이 절연막내에 실리콘 질화막(4)이 반도체 기판(1)의 주표면과 도전부(6)를 덮도록 설치된다. 그리고, 절연막과 상기 실리콘 질화막(4)을 관통하여 상기 도전부(6)의 콘택트부(6a)에 이르는 도통로가 형성된다. 또한, 절연막과 실리콘 질화막(4)을 관통하여 반도체 기판(1)의 콘택트부(1a)에 이르는 도통로가 형성된다. 실리콘 질화막(4)의 개구의 직경은 이들의 도통로의 직경과 같으며 서로 접한다. 또한, 절연막내에, 다른 도전부(8, 9)가 설치되며, 절연막을 관통하여 이들의 도전부(8, 9)의 콘택트부(8a, 9a)에 이르는 도통로가 각각 형성된다.

[제 6 실시예]

도 12 내지 도 14는 본 발명의 제 6 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 것으로, 제 5 실시예의 구조를 가지는 반도체 장치를 제조하기 위한 제조방법으로서 가장 적합하다. 또한, 도면중 도 1 또는 도 2와 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

제조 공정을 설명하면, 우선 도 12에 도시된 바와 같이, 반도체 기판(1)의 주표면에 제 1 절연막(산화막)(2)을 피착한다. 다음으로, 이 제 1 절연막(2)의 일부에 이 제 1 절연막(2)으로부터 돌출하도록 도전부(트랜스퍼 게이트)(6) 및 도전부(워드라인)(7)를 형성한다. 또한, 이 도전부(6) 및 도전부(7)에 제 2 절연막(산화막)(3)으로 피착한다. 이 제 1 절연막(2) 및 제 2 절연막(3) 위의 전면에 걸쳐 실리콘 질화막(4)을 피착한다. 이 실리콘 질화막(4)은 메모리 셀 어레이부A에서 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변부B에서도 형성된다.

다음으로, 실리콘 질화막(4) 위에 제 3 절연막(층간 산화막)(5)을 평탄하게 형성한다. 이 공정에서 반도체 기판(1)의 주표면의 비트라인 콘택트부(1b) 위의 실리콘 질화막(4) 및 제 1 절연막(2)을 관통하여 개구부가 설치되고, 비트라인 콘택트 통로(11)가 설치된다. 또한, 도전부(비트라인)(8) 및 도전부(비트라인)(10)가 반도체 기판(1)의 주표면의 실리콘 질화막(4)으로부터 일정 간격으로 중공 위치에 설치되고, 도전부(10)에는 반도체 기판(1)에 이르는 콘택트 통로(11)가 형성된다. 또한, 도전부(셀 플레이트)(9)가 마찬가지로 설치되어 제 3 절연막(층간 산화막)(5)내에 묻히는 형태로 된다.

그 후, 레지스트(13)를 도포하고, 우선 실리콘 질화막(4)으로 덮여 있지 않은 비트라인(8)과 셀 플레이트(9)의 위치를 개구하고, 제 3 절연막(층간 산화막)(5)을 선택적으로 에칭하여 콘택트부(8a, 8b)에 이르는 개구(5c, 5d)를 형성한다.

다음으로, 도 13에 도시된 바와 같이, 비트라인(8)과 셀 플레이트(9)의 콘택트부(8a, 9a)에 이르는 개구를 레지스트로 막고, 실리콘 질화막(4)으로 덮여 있는 반도체 기판(1)의 콘택트부(1a) 및 트랜스퍼 게이트(6)의 콘택트부(6a) 위치의 레지스트(13)에 개구를 형성하고, 제 3 절연막(층간 산화막)(5)을 선택적으로 에칭하여 실리콘 질화막(4)에 이르는 개구를 형성한다.

이어서, 도 14에 도시된 바와 같이, 반도체 기판(1)의 콘택트부(1a) 위치의 개구(5a) 및 트랜스퍼 게이트(6)의 콘택트부(6a) 위치의 개구(5b)로부터 실리콘 질화막(4)과 실리콘 산화막(2)을 에칭하여 콘택트부(1a) 및 콘택트부(6a)에 이르는 개구(5a, 5b)를 형성한다. 그 후, 레지스트(13)를 제거하여 층간 산화막(5)의 각 개구에 의해 상부와의 사이에 도통로가 되는 알루미늄 콘택트를 형성한다.

본 실시예는, 블랭킷 SiN형 자기정렬 방식에 있어서, 알루미늄 콘택트의 에칭을 2장의 마스크를 사용하여, 2회로 나누어 개구하는 제조방법이다. 개구 홀내에 질화막이 없는 비트라인(8) 및 셀 플레이트(9) 위의 콘택트부의 제 1 개구 공정과, 개구 홀내에 질화막이 있는 기판(1) 및 트랜스퍼 게이트(6) 위의 콘택트의 제 2 개구 공정으로 이루어진다. 제 1 공정은 산화막 건식 에칭만으로 개구하고, 제 2 공정은 산화막 건식 에칭 후 질화막 에칭과 하부 산화막 에칭을 추가 실시한다.

이와 같이 하면, 에칭에 의한 개구를, 개구 홀내에 질화막이 있는 콘택트와 없는 콘택트로 나누어 수행하기 때문에 각각 다른 종류의 에칭 방식이 적용되어 과도한 에칭에 의한 상부 배선의 막의 감소나 막에 구멍이 뚫리는 등의 문제를 방지할 수 있는 효과가 있다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 제조방법은, 반도체 기판(1)의 주표면에 제 1 절연막(2)을 피착하고, 이 제 1 절연막(2)에 도전부(6)를 설치하고, 이 도전부(6)에 제 2 절연막(3)을 피착하고, 제 1 절연막(2)과 제 2 절연막(3)에 실리콘 질화막(4)을 피착하고, 다른 도전부(8)를 둘러싸는 실리콘 질화막(4)에 제 3 절연막(5)을 피착하고, 제 3 절연막(5)에 개구를 설치하고, 제 3 절연막(5)을 관통하여 다른 도전부(8)의 콘택트부(8a)에 이르는 도통로를 설치하고, 제 3 절연막(5)과 실리콘 질화막(4)에 개구를 설치하고, 제 3 절연막(5)과 실리콘 질화막(4)을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로와 반도체 기판(1)의 콘택트부(1a)에 이르는 도통로를 각각 설치하는 각 공정을 포함한다.

[제 7 실시예]

도 15는 본 발명의 제 7 실시예에 따른 반도체 장치의 구조를 설명하기 위한 것으로, 단면 구조를 도시하는 도면이다. 도시된 바와 같은 반도체 장치(DRAM)에서는, 알루미늄 콘택트가 없는 메모리 셀 어레이부A와, 기판, 트랜스퍼 게이트, 비트라인 및 셀 플레이트 위로 알루미늄 콘택트가 있는 주변 회로부B로 이루어진다. 또한, 도면중 도 1과 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

도시된 바와 같이, 이 반도체 장치는 제 1 절연막(산화막)(2)과, 제 2 절연막(산화막)(3)과, 실리콘 질화막(4)과, 제 3 절연막(층간 산화막)(5)과, 제 1 절연막(2) 위의 도전부(트랜스퍼 게이트)(6) 및 도전부(워드라인)(7)와, 제 3 절연막(층간 산화막)(5)내 중공 위치의 도전부(비트라인)(8) 및 도전부(셀 플레이트)(9)와, 제 3 절연막(층간 산화막)(5)내 중공 위치의 다른 도전부(비트라인)(10)와 그 콘택트 통로(11)를 구비한다.

반도체 기판(1)의 주표면에는 많은 소자가 형성되는데, 여기에서는 층간의 콘택트를 가지는 콘택트부(1a)와, 도전부(10)와의 콘택트를 가지는 콘택트부(1b)가 도시되어 있다. 제 1 절연막(2)은 반도체 기판(1)의 주표면에 피착되며, 이 반도체 기판(1)의 콘택트부(1a)내에서 개구(2a)를 갖는다.

제 2 절연막(3)은 제 1 절연막(2) 위에 설치된 도전부(6, 7)를 덮도록 피착된다. 도전부(6)를 덮는 제 2 절연막(3)은 이 도전부(6)의 콘택트부(6a)내에서 개구(3a)를 갖는다.

실리콘 질화막(SiN)(4)은 제 1 절연막(2) 및 제 2 절연막(3)에 피착되어 있으나, 반도체 기판(1)의 주표면의 콘택트부(1a)내에서 개구(4a)를 가지며, 도전부(6)의 콘택트부(6a)내에서 개구(4b)를 갖는다. 또한, 이 실리콘 질화막(4)은 메모리 셀 어레이부A에서 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변 회로부B에서도 형성된다.

제 3 절연막(층간 산화막)(5)은 실리콘 질화막(4)에 피착되며, 반도체 기판(1)의 콘택트부(1a)내에서 개구(5a)를 가지며, 또한 도전부(6)의 콘택트부(6a)내에서 개구(5b)를 갖는다. 또한, 이 제 3 절연막(층간 산화막)(5)내 중공 위치의 도전부(8)의 콘택트부(8a)내에서 개구(5c)를 가지며, 도전부(9)의 콘택트부(9a)내에서 개구(5d)를 갖는다.

도전부(6)는 제 1 절연막(2)의 일부에 이 제 1 절연막(2)으로부터 돌출하도록 형성되며, 트랜스퍼 게이트로서의 워드라인이 되는 도전부이다. 도전부(7)는 제 1 절연막(2)의 일부에 이 제 1 절연막(2)으로부터 돌출하도록 형성되며, 게이트 전극 또는 워드라인이 되는 도전부이다. 도전부(8)는 제 3 절연막(층간 산화막)(5)내에 반도체 기판(1)의 주표면으로부터 일정 간격으로 중공 위치에 형성된 비트라인으로서의 도전부이며, 콘택트부(8a)를 갖는다. 이 도전부(8)의 상면에는 실리콘 질화막(4')이 피착되며, 도전부(8)의 콘택트부(8a)의 위치에 개구를 갖는다.

도전부(9)는 제 3 절연막(층간 산화막)(5)내에 반도체 기판(1)의 주표면으로부터 일정 간격으로 중공 위치에 형성된 캐패시터의 셀 플레이트로서의 도전부이며, 콘택트부(9a)를 가진다. 이 도전부(9)의 상면에는 실리콘 질화막(4')이 피착되며, 도전부(9)의 콘택트부(9a)의 위치에 개구를 갖는다. 도전부(10)는 제 3 절연막(층간 산화막)(5)내 다른 중공 위치의 도전부(8)와 마찬가지로 비트라인으로서의 도전부이며, 콘택트 통로(11)를 갖는다.

이 반도체 장치의 메모리 셀 어레이부A에서는 반도체 기판(1)으로의 도통로가 되는 비트라인 콘택트 통로(11)나 저장 노드 콘택트(도시하지 않음)가 있으며, 여기에서 자기정렬 기술이 사용된다.

한편, 주변 회로부B에서는 메모리 셀 어레이부A의 비트라인 콘택트 통로(11)와 동시에 형성되는 비트라인 콘택트 통로(11)가 형성된다. 그리고, 제 3 절연막(층간 산화막)(5)의 개구(5a),(5b),(5c),(5d)에는 층간의 도통로로서 상부 금속 배선, 즉, 알루미늄 콘택트가 형성되며, 각각 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 중공 위치의 도전부(8)의 콘택트부(8a) 및 중공 위치의 도전부(9)의 콘택트부(9a)로 연장된다.

본 실시예는 알루미늄 콘택트가 형성되는 모든 배선 및 기판의 상부에 질화막을 배치하는 구조로 되어 있다. 알루미늄 콘택트를 일단, 질화막에서 멈추게 하고, 가스 등의 에칭 조건을 바꾸어 질화막을 제거한 후 약간의 산화막 에칭을 가하여 콘택트를 형성한다.

본 실시예에 의하면, 상부층과의 도통로가 되는 알루미늄 콘택트가 자기정렬 콘택트용으로 사용된 실리콘 질화막(4)을 확실히 관통하여 형성될 수 있다. 또한, 각 도전부가 마찬가지로 실리콘 질화막으로 덮여있으므로, 마찬가지로 처리 및 가공이 가능하다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 이 실시예의 반도체 장치에서는 반도체 기판(1)의 주표면에 각 절연막(2),(3),(5)를 포함하는 절연막이 피착되며, 이 절연막내에서 반도체 기판(1)의 주표면 근방에 도전부(6)가 설치된다. 또한, 이 절연막내에 실리콘 질화막(4)이 반도체 기판(1)의 주표면과 도전부(6)를 덮도록 형성된다. 그리고, 절연막과 실리콘 질화막(4)을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로가 형성된다. 또한, 절연막과 실리콘 질화막(4)을 관통하여 반도체 기판(1)의 콘택트부(1a)에 이르는 도통로가 형성된다. 실리콘 질화막(4)의 개구 직경은 이들의 도통로의 직경과 같으며, 서로 접한다. 또한, 절연막내에 실리콘 산화막(4')이 피착된 다른 도전부(8, 9)가 설치되며, 절연막과 이 실리콘 산화막(4')을 관통하여 이들 도전부(8),(9)의 콘택트부(8a), (8a)에 이르는 도통로가 형성된다.

이상 설명한 바와 같은 제 1, 제 3, 제 5 및 제 7 실시예에서는 메모리 셀 어레이부에서 블랭킷 SiN 방식의 자기정렬 콘택트에 의해 실리콘 질화막이 형성되며, 이와 동시에 주변 회로부에서 형성된 실리콘 질화막을 관통하여 상부층으로부터의 배선, 즉, 알루미늄 콘택트를 가지는 반도체 장치가 도시된다. 또한, 이 중에서 제 1 및 제 3 실시예에서는 실리콘 질화막의 개구의 크기가 도통로, 즉, 알루미늄 콘택트 홀의 직경보다 여유도를 가지고 크게 형성된다. 이에 대하여, 제 5 및 제 7 실시예에서는 실리콘 질화막의 개구의 크기가 도통로, 즉, 알루미늄 콘택트의 직경과 같게 형성된다.

[제 8 실시예]

도 16 내지 도 18은 본 발명의 제 8 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 것으로, 제 7 실시예의 구조를 가지는 반도체 장치를 제조하기 위한 제조방법으로서 가장 적합하다. 또한, 도면에서 도 1 또는 도 2와 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

제조 공정을 설명하면, 우선 도 16에 도시된 바와 같이, 반도체 기판(1)의 주표면에 제 1 절연막(산화막)(2)을 피착한다. 다음으로, 이 제 1 절연막(2)의 일부에 이 제 1 절연막(2)으로부터 돌출하도록 도전부(6)(트랜스퍼 게이트) 및 도전부(7)(워드라인)를 형성한다. 또한, 이 도전부(6, 7)에 제 2 절연막(산화막)(3)이 피착된다. 이 제 1 절연막(2) 및 제 2 절연막(3) 위의 전면에 걸쳐 실리콘 질화막(4)을 피착한다. 이 실리콘 질화막(4)는 메모리 셀 어레이부A에서 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변 회로부B에서도 형성된다.

다음으로, 실리콘 질화막(4) 위의 전면에 제 3 절연막(층간 산화막)(5)을 평탄하게 형성한다. 이 공정에서, 반도체 기판(1)의 주표면의 비트라인 콘택트부(1b) 위의 실리콘 질화막(4) 및 제 1 절연막(2)을 관통하여 개구부가 설치되고, 비트라인 콘택트 통로(11)가 설치된다. 또한, 도전부(비트라인)(8) 및 도전부(비트라인)(10)가 반도체 기판(1)의 주표면의 실리콘 질화막(4)으로부터 일정 간격으로 중공 위치에 설치된다. 그리고, 이 비트라인(8),(10)의 상면에 실리콘 질화막(4')을 피착한다. 또한, 마찬가지로 도전부(셀 플레이트)(9)의 상면에 실리콘 산화막(4')이 피착되며, 그 위에 제 3 절연막(층간 산화막)(5)이 형성된다.

그 후, 도 17에 도시된 바와 같이 층간 산화막(5)의 전면에 레지스트(13)를 도포하고, 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 비트라인(8)의 콘택트부(8a) 및 셀 플레이트(9)의 콘택트부(9a)의 위치에서 이 레지스트(13)에 개구를 설치하고, 이 개구내의 제 3 절연막(층간 산화막)(5)을 선택적으로 에칭하여 각각 실리콘 질화막(4),(4')에 이르는 개구(5a),(5b),(5c),(5d)를 형성한다.

계속해서, 도 18에 도시된 바와 같이, 이들 개구로부터 실리콘 질화막(4)을 에칭하여 비트라인(8)의 콘택트부(8a) 및 셀 플레이트(9)의 콘택트부(9a)에 이르는 개구를 형성한다. 반도체 기판(1)의 콘택트부(1a) 및 도전부(6)의 콘택트부(6a)의 개구에 대해서는 실리콘 질화막(4)이 제거된 후, 또한 제 1 절연막(2) 또는 제 2 절연막(3)을 에칭에 의해 제거하고, 각각에 대해 콘택트부(1a) 및 콘택트부(6a)에 이르는 개구(5a),(5b)를 형성한다. 그 후, 레지스트(13)를 제거함으로써, 제 3 절연막(층간 산화막)(5)의 각 개구에 의해 상부와의 사이에 도통로가 되는 알루미늄 콘택트가 형성된다.

본 실시예는 알루미늄 콘택트가 형성되는 모든 배선 및 기판상부에 질화막을 배치하는 제조방법이다. 알루미늄 콘택트를 일단 질화막에서 멈추게 하고, 가스등의 에칭 조건을 바꾸어 질화막을 제거한 후, 약간의 산화막 에칭을 가하여 콘택트를 형성한다.

이와 같이 하면, 얕은 콘택트는 기판 콘택트와 같은 깊은 콘택트에 비하여, 에칭 시간이 상당히 길어지지만, 각 배선이 에칭 스토퍼인 질화막으로 덮여 있으므로 벗겨지지 않는 효과가 있다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 제조방법은, 반도체 기판(1)의 주표면에 제 1 절연막(2)을 피착하고, 이 제 1 절연막(2)에 도전부(6)를 설치하고, 이 도전부(6)에 제 2 절연막(3)을 피착하고, 제 1 절연막(2)과 제 2 절연막(3)에 실리콘 질화막(4)을 피착하고, 다른 실리콘 질화막이 피착된 다른 도전부(8)를 둘러싸는 실리콘 질화막(4)에 제 3 절연막(5)을 피착하고, 제 3 절연막(5)을 관통하여 도전부(6)의 콘택트(6a)을 향해 실리콘 질화막(4)에 이르는 개구를 형성함과 동시에, 제 3 절연막(5)을 관통하여 다른 도전부(8)의 콘택트부(8a)를 향하여 다른 실리콘 질화막(4')에 이르는 개구를 설치하고, 이들 개구로부터 실리콘 질화막(4)과 제 2 절연막(2)을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로를 설치함과 동시에, 다른 실리콘 질화막(4')을 관통하여 다른 도전부(8)의 콘택트부(8a)에 이르는 도통로를 설치하는 각 공정을 포함한다.

또한, 이상 설명한 제 2, 제 4, 제 6 및 제 8 실시예에서는 메모리 셀 어레이부A에서 블랭킷 SiN 방식의 자기정렬 콘택트를 위해 실리콘 질화막(4)이 형성되고, 이와 동시에 주변 회로부B에서 실리콘 질화막(4)이 형성되고, 이 실리콘 질화막(4)을 관통하여 상부층으로 부터의 배선, 즉, 알루미늄 콘택트가 형성된 반도체 장치의 제조방법을 예시한다. 또한, 이중에서 제 2 및 제 4 실시예에서는 주변 회로부B에서 알루미늄 콘택트를 가지는 영역의 실리콘 질화막(4)을 미리 제거하고 나서, 제 3 절연막(층간 산화막)(5)을 피착시키고, 그 후 이 제 3 절연막(층간 산화막)(5)을 관통하여 도통로, 즉, 알루미늄 콘택트를 형성한다. 이에 대하여, 제 6 및 제 8 실시예에서는 주변 회로부B에서도 실리콘 질화막(4) 위에 제 3 절연막(층간 산화막)(5)이 피착되고, 그 후 제 3 절연막(층간 산화막)(5)과 실리콘 질화막(4)을 관통하여 도통로, 즉, 알루미늄 콘택트가 형성된다.

[제 9 실시예]

도 19는 본 발명의 제 9 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 것으로, 단면 구조를 도시하는 도면이다. 도시한 반도체장치(DRAM)는, 알루미늄 콘택트가 없는 메모리 셀 어레이부A와, 기판, 트랜스퍼 게이트, 비트라인 및 셀 플레이트 위로 알루미늄 콘택트가 있는 주변 회로부B로 이루어진다. 또한, 도면에서 도 1 또는 도 2와 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

도시된 바와 같이, 본 반도체 장치는 반도체 기판(1)과, 제 1 절연막(산화막)(3)과, 제 2 절연막(산화막)(3)과, 실리콘 질화막(4)과, 제 3 절연막(층간 절연막)(5)과, 제 1 절연막(2) 위의 도전부(트랜스퍼 게이트)(6) 및 도전부(워드라인)(7)와, 제 3 절연막(층간 산화막)(5)내 중공 위치의 도전부(비트라인)(8)와 도전부(셀 플레이트)(9)와, 제 3 절연막(층간 산화막)(5)내 중공 위치의 다른 도전부(비트라인)(10)와 그 콘택트 통로(11) 및 얇은 제 5 절연막(산화막)(14)을 구비한다.

반도체 기판(1)의 주표면에는 많은 소자가 형성되는데, 여기에서는 층간의 콘택트를 갖는 콘택트부(1a)와, 도전부(10)와의 콘택트부를 가지는 콘택트부(1b)가 도시되어 있다. 제 1 절연막(2)은 반도체 기판(1)의 주표면에 피착되며, 비트라인 콘택트 통로(11)가 통과하는 곳에 개구를 갖는다. 제 2 절연막(3)은 도전부(6, 7)의 상면에 피착된다. 도전부(6)의 상면을 덮는 제 2 절연막(3)은 이 도전부(6)의 콘택트부(6a)내에서 개구(3a)를 갖는다.

제 5 절연막(14)은 도전부(6, 7)의 측면과, 그 위의 제 2 절연막(3)의 측면 및 상면에 얇게 피착된다. 또한, 이 제 5 절연막(14)은 필수적인 것은 아니며, 이것이 없는 경우도 있다.

실리콘 질화막(4)(SiN)은 메모리 셀 어레이부A에서는 제 1 절연막(2) 및 제 2 절연막(14)에 피착되나, 알루미늄 콘택트가 있는 주변 회로부B에서는 도전부(6),(7)의 측면이 되는, 제 5 절연막(14)의 상승부에만 피착된다. 또한, 이 실리콘 질화막(4)은 메모리 셀 어레이부A에서 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변 회로부B에서도 형성된다.

제 3 절연막(층간 산화막)(5)은 제 1 절연막(2), 제 5 절연막(14) 및 실리콘 질화막(4)에 피착되며, 반도체 기판(1)의 콘택트부(1a)내에서 개구(5a)를 가지며, 도전부(6)의 콘택트부(6a)내에서 개구(5b)를 갖는다. 또한, 이 제 3 절연막(층간 산화막)(5)내 중공 위치의 도전부(8)의 콘택트부(8a)내에서 개구(5c)를 가지며, 중공 위치의 도전부(9)의 콘택트부(9a)내에서 개구(5d)를 갖는다.

도전부(6)는 제 1 절연막(2)로부터 돌출하여 형성되며, 트랜스퍼 게이트로서의 워드라인이 되는 도전부이다. 도전부(7)는 게이트 전극 또는 워드라인이 되는 도전부이다. 도전부(8)는 제 3 절연막(층간 산화막)(5)내 중공 위치의 비트라인으로서의 도전부이며, 콘택트부(8a)를 갖는다.

도전부(9)는 제 3 절연막(층간 산화막)(5)내 다른 중공 위치의 캐패시터의 셀 플레이트로서의 도전부이며, 콘택트부(9a)를 가진다. 도전부(10)는 제 3 절연막(층간 산화막)(5)내 다른 중공 위치의 도전부(8)와 마찬가지로 비트라인으로서의 도전부이며, 반도체 기판(1)으로의 콘택트 통로(11)를 갖는다.

본 반도체 장치의 메모리 셀 어레이부A에서는 반도체 기판(1)에 대하여 통로를 가지는 비트라인 콘택트부나 저장 노드 콘택트(도시하지 않음)가 있으며, 여기에서 자기정렬 기술이 사용된다.

한편, 주변 회로부B에서는 메모리 셀 어레이부A의 비트라인 콘택트와 동시에 비트라인 콘택트 통로(11)가 형성된다. 또한, 제 3 절연막(층간 산화막)(5)의 개구(5a),(5b),(5c),(5d)에는 층간의 도통로로서 상부 금속 배선, 즉, 알루미늄 콘택트가 형성되며, 각각 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 중공 위치의 도전부(8)의 콘택트부(8a) 및 중공 위치의 도전부(9)의 콘택트부(9a)로 연장된다.

본 실시예는 측벽 SiN형 자기정렬 방식에 있어서, 트랜스퍼 게이트(6)의 측벽 제 5 절연막(산화막)(14)은 박막화하고, 알루미늄 콘택트가 있는 주변 회로부B에서, 질화막(4)을 트랜스퍼 게이트(6)의 측벽에만 남긴다.

이와 같이 하면, 사용되는 마스크가 메모리 셀 어레이부A에만 남겨진 것으로 족하므로, 콘택트의 주위만 빼거나 남기는 마스크에 비해 패터닝하기 쉬우며, 주변 회로부B에서 모든 알루미늄 콘택트에 자기정렬용으로 사용된 질화막(4)이 제거되므로, 질화막 위에서의 에칭 스톱 문제가 해결된다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 반도체 장치에서는 콘택트부를 가지는 반도체 기판(1)의 주표면에 각 절연막(2),(3),(5)을 포함하는 절연막이 피착되며, 이 절연막내에서 상기 반도체 기판(1)의 주표면 근방에 도통로(6)가 이 주표면으로부터 돌출하여 설치된다. 또한, 주변 회로부에서는 실리콘 질화막(4)이 도전부(6)의 측면에 피착된다. 그리고, 절연막을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로가 형성된다. 또한, 절연막을 관통하여 반도체 기판(1) 주표면의 콘택트부(1a)에 이르는 도통로가 형성된다. 또한, 절연막내에 다른 도전부(8),(9)가 설치되며, 절연막을 관통하여 이들 도전부의 콘택트부에 이르는 도통로가 형성된다.

[제 10 실시예]

도 20 내지 도 24는 본 발명의 제 10 실시예에 따른 반도체 장치의 제조방법을 설명하기 위한 것으로, 제 9 실시예의 구조를 가지는 반도체 장치를 제조하기 위한 제조방법으로서 가장 적합하다. 또한, 도면에서 도 1 또는 도 2와 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

제조 공정을 설명하면, 우선 도 20에 도시된 바와 같이, 반도체 기판(1)의 주표면에 제 1 절연막(산화막)(2)을 피착한다. 다음으로, 이 제 1 절연막(2)의 일부에, 이 제 1 산화막(산화막)(2)으로부터 돌출하도록 도전부(6)(트랜스퍼 게이트) 및 도전부(7)(워드라인)를 형성한다. 또한, 이 도전부(6, 7)의 상면을 제 2 절연막(산화막)(3)으로 피착한다. 이 도전부(6, 7)와 그 위의 제 2 절연막(3)의 주위 측면 및 상면에 제 5 절연막(산화막)(14)을 얇게 피착한다.

이 제 1 절연막(2) 및 제 5 절연막산화막(14) 위의 전면에 걸쳐서 실리콘 질화막(4)을 피착한다. 이 실리콘 질화막(4)은 메모리 셀 어레이부A에서 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변 회로부B에서도 형성된다. 다음으로, 전면에 레지스트(12)를 도포한 후, 메모리 셀 어레이부A의 레지스트(12)는 남겨두고, 알루미늄 콘택트가 있는 주변 회로부B의 레지스트는 제거한다.

그 후, 도 21에 도시된 바와 같이, 레지스트(12)가 제거된 주변 회로부B에서, 이방성 에칭에 의해 도전부(6, 7)의 측면의 실리콘 질화막(4)을 제외한 나머지 부분의 실리콘 질화막(4)을 제거한다. 이와 같이 하면, 메모리 셀 어레이부A의 도전부(7)와, 알루미늄 콘택트가 있는 주변 회로부B의 도전부(6,7)가 각각 도 24에 도시된 바와 같이 형성된다.

다음으로, 도 22에 도시된 바와 같이, 반도체 기판(1)의 제 1 절연막(2), 실리콘 질화막(4) 및 제 5 절연막(14) 위를 포함하는 전면에 제 3 절연막(층간 산화막)(5)을 평탄하게 피착한다. 이 공정중에, 반도체 기판(1) 주표면의 비트라인 콘택트부(1b) 위의 제 1 절연막(2)을 관통하여 개구부가 설치되고, 비트라인 콘택트 통로(11)가 형성된다. 또한, 도전부(비트라인)(8) 및 도전부(비트라인)(10)가 제 3 절연막(층간 산화막)(5)의 중공 위치에 설치된다. 또한, 도전부(셀 플레이트)(9)가 마찬가지로 형성되며, 제 3 절연막(층간 산화막)(5)내에 묻히는 형태로 된다. 그 후, 전면에 레지스트(13)를 도포하고, 상부로부터의 알루미늄 콘택트가 필요한 부위를 개구한다.

다음으로, 도 23에 도시된 바와 같이, 이 레지스트(13)의 개구로부터 제 3 절연물(층간 산화막)(5)을 선택적으로 에칭함으로써, 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 워드라인(8)의 콘택트부(8a) 및 셀 플레이트(9)의 콘택트부(9a)로 통하는 개구부가 형성된다. 반도체 기판(1)의 콘택트부(1a) 위의 제 1 절연막(2) 및 도전부(6) 위의 제 2 절연막(3)과 제 5 절연막(14)도 마찬가지로 에칭된다. 그 다음, 레지스트(13)를 제거하고, 제 3 절연막(층간 산화막)(5)의 이들 각 개구에 상부와의 사이에 도통로가 되는 알루미늄 콘택트를 형성한다.

이와 같이, 본 실시예에서는 도전부(트랜스퍼 게이트)(6)를 형성한 후, 박막의 제 5 절연물(산화막)(14)과 실리콘 질화물(4)을 도전부(트랜스퍼 게이트)(6)의 게이트 전극 형상을 따라 그에 적합하게 막을 형성하고, 메모리 셀 어레이부A에 레지스트(13)를 패터닝한 후, 질화막(4)을 이방성으로 건식 에칭한다. 이방성 건식 에칭은 에칭이 수직방향으로만 진행되므로, 도전부(트랜스퍼 게이트)(6)의 측벽이 종방향으로 두꺼워지는 질화막(4)이 측벽부에만 남겨진다.

본 실시예에서는 실리콘 질화막(4)의 선택적 에칭을 위해 사용되는 마스크가 메모리 셀 어레이부A에만 남겨지는 것으로 족하며, 알루미늄 콘택트의 주위에만 뚫거나 또는 남기는 마스크에 비해 패터닝하기 쉬우며, 주변 회로부B에서는 모든 알루미늄 콘택트에 자기정렬용으로 사용된 질화막이 제거되므로 질화막 위에서의 에칭 스톱 문제가 해결된다.

또한, 본 실시예에서는 메모리 셀 어레이부A 이외의 알루미늄 콘택트가 있는 주변 회로부B에서 실리콘 질화막이 남겨지는 면적을 최소화하므로, 알루미늄 콘택트가 있는 주변 회로부B의 배선 사이에 유전율이 높은 실리콘 질화막(4)을 최소한으로 감소시켜 배선간 용량을 감소시키며, 전기적 특성, 특히, 동작 속도를 향상하는 효과가 있다.

또한, 이상과 같은 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 제조방법은, 반도체 기판(1)의 주표면에 제 1 절연막(2)을 피착하고, 이 절연막(2)에 도전부(6)를 설치하고, 이 도전부(6)에 제 2 절연막(3)을 피착하고, 제 1 절연막(2)과 제 2 절연막(3)에 실리콘 질화막(4)을 피착하고, 실리콘 질화막(4)을 도전부(6)의 측면 부분을 남기고 제거한 후, 제 3 절연막(5)을 피착하고, 제 3 절연막(5)에 개구를 설치하고, 제 3 절연막(5)을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로와 반도체 기판(1)의 콘택트부(1a)에 이르는 도통로를 각각 설치하는 각 공정을 포함한다.

[제 11 실시예]

도 25는 본 발명의 제 11 실시예의 반도체 장치의 구조를 설명하기 위한 것으로, 단면 구조를 도시한 도면이다. 도1에 도시된 바와 같은 반도체 장치(DRAM)는 알루미늄 콘택트가 없는 메모리 셀 어레이부A와, 기판, 트랜스퍼 게이트, 비트라인 및 셀 플레이트 위로 알루미늄 콘택트가 있는 주변 회로부B로 이루어진다. 또한, 도면에서 도 1과 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

도시된 바와 같이, 본 반도체 장치는 반도체 기판(1)과, 제 1 절연막(산화막)(2)과, 실리콘 질화막(4)과, 제 3 절연막(층간 산화막)(5)과, 제 1 절연막(2) 위의 도전부(트랜스퍼 게이트)(6) 및 도전부(워드라인)(7)와, 제 3 절연막(층간 산화막)(5)내 중공 위치의 도전부(비트라인)(8) 및 도전부(셀 플레이트)(9)와, 제 3 절연막(층간 산화막)(5)내 중공 위치의 다른 도전부(비트라인)(10)와 그 콘택트 통로(11)를 구비한다.

반도체 기판(1)의 주표면에는 많은 소자가 형성되는데, 여기에서는 층간 콘택트를 가지는 콘택트부(1a)와, 도전부(비트라인)(10)의 콘택트를 가지는 콘택트부(1b)가 도시되어 있다. 제 1 절연막(2)은 반도체 기판(1)의 주표면에 피착되며, 이 반도체 기판(1)의 콘택트부(1a)내에서 개구(2a)를 갖는다.

실리콘 질화막(SiN)(4)은 제 1 절연막(2) 위의 도전부(6, 7)를 덮도록 형성된다. 도전부(6)를 덮는 실리콘 질화막(4)은 도전부(6)의 콘택트부(6a)내에서 개구(4a)를 갖는다. 또한, 이 실리콘 질화막(4)은 메모리 셀 어레이부A에서 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변 회로부B에서도 형성된다.

제 3 절연막(층간 산화막)(5)은 제 1 절연막(2)과 실리콘 질화막(4)에 피착되며, 반도체 기판(1)의 콘택트부(1a)내에서 개구(5a)를 가지며, 또 도전부(6)의 콘택트부(6a)내에서 개구(5b)를 갖는다. 또한, 이 제 3 절연막(층간 산화막)내 중공 위치의 도전부(8)의 콘택트부(8a)내에서 개구(5c)를 가지며, 도전부(9)의 콘택트부(9a)내에서 개구(5d)를 갖는다.

도전부(6)는 제 1 절연막(2)의 일부에 이 제 1 절연막(2)으로부터 돌출하도록 형성되며, 트랜스퍼 게이트로서의 워드라인이 되는 도전부이다. 도전부(7)는 제 1 절연막(2)의 일부에 이 제 1 절연막(2)으로부터 돌출하도록 형성되며, 게이트 전극 또는 워드라인이 되는 도전부이다. 도전부(8)는 제 3 절연막(층간 산화막)(5)내에, 반도체 기판(1)의 주표면으로부터 일정 간격으로 중공 위치에 형성된 비트라인으로서의 도전부이며, 콘택트부(8a)를 갖는다. 도전부(9)는 제 3 절연막(층간 산화막)(5)내에 반도체 기판(1)의 주표면으로부터 일정 간격으로 중공 위치에 형성되며, 캐패시터의 셀 플레이트로서의 도전부이며, 콘택트부(9a)를 가진다. 도전부(10)는 도전부(8)와 마찬가지로 비트라인으로서의 도전부이며, 콘택트 통로(11)를 갖는다.

이 반도체 장치의 메모리 셀 어레이부A에서는 반도체 기판(1)으로의 도통로가 되는 비트라인 콘택트 통로(11)나 저장 노드 콘택트(도시하지 않음)가 있고, 여기에서 자기정렬 기술이 사용된다.

한편, 주변 회로부B에서는 메모리 셀 어레이부A의 비트라인 콘택트 통로(11)와 동시에 비트라인 콘택트 통로(11)가 형성된다. 또한, 제 3 절연막(층간 산화막)(5)의 개구(5a),(5b),(5c),(5d)에는 층간 도통로로서 상부 금속 배선, 즉, 알루미늄 콘택트가 형성되며, 각각 반도체 기판(1)의 콘택트부(1a), 도전부(6)의 콘택트부(6a), 중공 위치의 도전부(8)의 콘택트부(8a) 및 중공 위치의 도전부(9)의 콘택트부(9a)로 연장된다.

본 실시예에서는 메모리 셀 어레이부A 이외의 주변 회로부B에서 실리콘 질화막(4)이 남겨지는 면적을 최소화하므로, 주변 회로부B의 배선 사이에 유전율이 높은 실리콘 질화막(4)을 최소한으로 감소시킴으로서, 배선간 용량을 감소시켜, 전기적 특성, 특히, 동작 속도를 향상시키는 효과가 있다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 반도체 기판에서는 콘택트부(1a)를 가지는 반도체 기판(1)의 주표면에 각 절연막(2),(5)을 포함하는 절연막이 피착된다. 이 절연막내에서 반도체 기판(1)의 주표면 근방에 도전부(6)가 이 주표면으로부터 돌출하여 설치된다. 이 도전부(6)의 상면과 측면에, 실리콘 질화막(4)이 피착된다. 또한, 절연막과 실리콘 질화막(4)을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로가 형성된다. 또한, 제 3 절연막(층간 산화막)(5)을 관통하여 반도체 기판(1)의 콘택트부(1a)에 이르는 도통로가 형성된다. 또한, 절연막내에 다른 도전부(8,9)가 설치되며, 절연막을 관통하여 이들 도전부의 콘택트부에 이르는 도통로가 형성된다.

또한, 이상 설명한 바와 같은 제 9 실시예 및 제 11 실시예에서는 메모리 셀 어레이부에서 SiN 측벽 방식의 자기정렬 콘택트를 위해 실리콘 질화막이 형성되며, 이와 동시에 주변 회로부에서 형성된 실리콘 질화막을 관통하여 상부층으로부터의 배선, 즉, 알루미늄 콘택트를 가지는 반도체 장치를 예시한다. 또한, 이중에서 제 9 실시예에서는 실리콘 질화막의 개구의 직경이 도통로, 즉, 알루미늄 콘택트홀의 직경의 크기보다 크게 형성된다. 이에 대하여, 제 11 실시예에서는 실리콘 질화막의 개구의 크기가 도통로, 즉, 알루미늄 콘택트 홀의 직경의 크기와 같게 형성된다.

[제 12 실시예]

도 26 내지 도 28은 본 발명의 제 12 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 것으로, 제 11 실시예의 구조를 가지는 반도체 장치를 제조하기 위한 제조 방법으로서 가장 적합하다. 도면중 도 1과 동일한 부호는 각각 동일하거나 유사한 부분을 나타낸다.

제조 공정을 설명하면, 우선 도 26에 도시된 바와 같이, 반도체 기판(1)의 주표면에 제 1 절연막(산화막)(2)을 피착한다. 다음으로, 이 제 1 절연막(2)의 일부에 이 제 1 절연막(2)으로부터 돌출하도록 도전부(트랜스퍼 게이트)(6) 및 도전부(워드라인)(7)를 형성한다. 그 후, 이 도전부(6)를 덮고 메우도록 제 1 절연막(산화막)(2)으로부터 도전부(6)를 따라 실리콘 질화막(4)을 피착한다. 이 과정은 처음으로 제 1 절연막(2)의 전면에 실리콘 질화막(4)을 형성한 후, 선택적 에칭에 의해 도전부(6, 7) 주위의 실리콘 질화막(4)만 남겨두고 나머지 부분의 실리콘 질화막(4)을 제거하는 방법 등에 의해 달성된다. 이 실리콘 질화막(4)은 메모리 셀 어레이부A에서, 자기정렬 콘택트를 위하여 형성됨과 동시에, 주변회로부B에서도 형성된다.

다음으로, 제 1 절연막(2)과 실리콘 질화막(4) 위의 전면에 제 3 절연막(층간 산화막)(5)을 평탄하게 형성한다. 이 공정중에서, 반도체 기판(1) 주표면의 비트라인 콘택트부(1b) 위의 제 1 절연막(2)을 관통하여 비트라인 콘택트 통로(11)가 설치된다. 또한, 도전부(비트라인)(8) 및 도전부(비트라인)(10)가 반도체 기판(1)의 주표면의 실리콘 질화막(4)으로부터 일정 간격으로 중공 위치에 설치된다. 또한, 도전부(셀 플레이트)(9)가 마찬가지로 설치되고, 제 3 절연물(층간 산화막)(5)내에 묻히는 형태가 된다.

그 후, 레지스트(13)를 도포하고, 우선 실리콘 질화막(4)으로 덮혀 있지 않은 반도체 기판(1)의 콘택트부(1a), 비트라인(8)의 콘택트부(8a) 및 셀 플레이트(9)의 콘택트부(9a)의 위치를 개구하고, 제 3 절연막(층간 산화막)(5)을 선택적으로 에칭하여 콘택트부(1a),(8a),(9a)에 이르는 개구를 형성한다.

다음으로, 도 27에 도시된 바와 같이, 반도체 기판(1), 비트라인(8) 및 셀 플레이트(9)의 콘택트부(1a),(8a),(9a)에 이르는 개구(5a),(5b),(5d)를 레지스트(13)로 메우고, 실리콘 질화막(4)으로 덮여 있는 도전부(6)의 콘택트부(6a) 위치의 레지스트(13)에 개구를 형성하고, 제 3 절연물(층간 산화막(5)을 선택적으로 에칭하여, 도전부(6)의 실리콘 질화막(4)에 이르는 개구를 형성한다.

계속해서, 도 28에 도시된 바와 같이, 도전부(6)의 콘택트부(6a) 위치의 개구(5b)로부터, 실리콘 질화막(4)을 에칭하여 콘택트부(6a)에 이르는 개구를 형성한다. 그 후, 레지스트(13)를 제거하고, 제 3 절연막(층간 산화막)(5)의 이들 각 개구를 통하여 상부와의 사이에 도통로가 되는 알루미늄 콘택트를 형성한다.

본 실시예는 SiN 측벽 방식의 자기정렬 방식에 있어서, 알루미늄 콘택트의 에칭을 2장의 마스크를 사용하여 2회로 나누어 개구하는 제조방법이다. 개구 홀내에 질화막이 없는 비트라인 및 셀 플레이트 위의 콘택트부의 제 1 개구 공정과, 개구 홀내에 질화막이 있는 트랜스퍼 게이트 위의 콘택트의 제 2 개구 공정으로 이루어진다. 제 1 공정은 산화막 건식 에칭만으로 개구하고, 제 2 공정은 산화막 건식 에칭 후, 질화막 에칭을 추가 실시한다.

이와 같이 하면, 에칭에 의한 개구를 개구 홀내에 질화막이 있는 콘택트와 없는 콘택트로 나누어 수행하므로 각각 다른 에칭 방식을 적용할 수 있으므로 과도 에칭에 의한 상부 배선의 막의 감소나 구멍뚫림 등의 문제를 방지할 수 있는 효과가 있다.

또한, 본 실시예는 다음과 같이 파악될 수 있다. 즉, 본 실시예의 제조방법은, 반도체 기판(1)의 주표면에 제 1 절연막(2)을 피착하고, 이 절연막(2)에 도전부(6)를 설치하고, 이 도전부(6)에 실리콘 질화막(4)을 피착하고, 실리콘 질화막(4)에 다른 절연막(5)을 피착하고, 하나의 절연막(2) 및 다른 절연막(5)에 개구를 설치하고, 하나의 절연막(2) 및 다른 절연막(5)을 관통하여 반도체 기판(1)의 콘택트부(1a)에 이르는 도통로를 설치하고, 다른 절연막(5)과 실리콘 질화막(4)에 개구를 설치하고, 다른 절연막(5)과 실리콘 질화막(4)을 관통하여 도전부(6)의 콘택트부(6a)에 이르는 도통로를 설치하는 각 공정을 포함한다.

또한, 이상 설명한 바와 같은 제 10 실시예 및 제 12 실시예에서는 메모리 셀 어레이부A에서 SiN 측벽 방식의 자기정렬 콘택트를 위해 실리콘 질화막(4)을 형성하며, 이와 동시에 주변 회로부B에서 실리콘 질화막(4)을 형성하며, 이 실리콘 질화막(4)을 관통하여 상부층으로부터의 배선, 즉, 알루미늄 콘택트를 가지도록 하였다. 또한, 이중에서 제 10 실시예에서는 주변 회로부B에서 알루미늄 콘택트를 가지는 영역의 실리콘 질화막(4)을 미리 제거하고, 제 3 절연막(층간 산화막)을 피착시킨 후, 이 제 3 절연막(층간 산화막)(5)을 관통하여 도통로, 즉, 알루미늄 콘택트를 형성한다. 이에 대하여, 제 12 실시예에서는 주변 회로부B에서도 실리콘 질화막(4) 위에 제 3 절연막(층간 산화막)(5)을 피착하며, 그 후 이 제 3 절연막(층간 산화막)(5)과 실리콘 질화막(4)을 관통하여 도통로, 즉, 알루미늄 콘택트를 형성하였다.

이상과 같이, 본 발명에 의하면, 자기정렬 콘택트를 이용한 반도체 장치의 제조에 있어서, 후공정의 알루미늄 콘택트의 형성시의 여러가지 문제점이 해결되며, 층간에 알루미늄 콘택트 등의 도통로를 효과적으로 형성할 수 있는 효과가 있다.

Claims (4)

1. 콘택트부를 갖는 반도체 기판과, 상기 반도체 기판의 주 표면에 피착된 절연막과, 상기 절연막 내에서 상기 반도체 기판의 주 표면 근방에 설치된 콘택트부를 갖는 도전부와, 상기 절연막 내에 설치되고, 상기 반도체 기판의 주 표면과 상기 도전부를 덮고 있으며, 상기 반도체 기판의 콘택트부를 포함하는 부분과 상기 도전부의 콘택트부를 포함하는 부분에서 개구된 실리콘 질화막과, 상기 절연막을 관통하여 상기 반도체 기판의 콘택트부에 이르는 도통로와 상기 도전부의 콘택트부에 이르는 도통로를 구비하는 것을 특징으로 하는 반도체 장치.
2. 주 표면에 콘택트부를 갖는 반도체 기판과, 상기 반도체 기판의 주 표면에 피착된 절연막과, 상기 절연막 내에서 상기 반도체 기판의 주 표면 근방에 설치된 콘택트부를 갖는 제 1 도전부와, 상기 절연막 내에 설치되되, 상기 반도체 기판의 주 표면의 콘택트부를 포함하는 부분을 덮도록 남겨지고 상기 제 1 도전부의 영역에서는 제거된 실리콘 질화막과, 상기 절연막 내에 설치된 제 2 도전부와, 상기 제 2 도전부로부터 상기 절연막 및 상기 실리콘 질화막을 관통하여 상기 반도체 기판의 콘택트부에 이르는 도통로와, 상기 절연막을 관통하여 상기 제 1 도전부의 콘택트부에 이르는 도통로를 구비하는 것을 특징으로 하는 반도체 장치.
3. 콘택트부를 갖는 반도체 기판과, 상기 반도체 기판의 주 표면에 피착된 절연막과, 상기 절연막 내에서 상기 반도체 기판의 주 표면 근방에 이 주 표면으로부터 돌출하게 설치된 도전부와, 상기 절연막 내에 설치된 상기 도전부의 측면을 덮는 실리콘 질화막과, 상기 절연막을 관통하여 상기 반도체 기판의 콘택트부에 이르는 도통로와, 상기 절연막을 관통하여 상기 도전부의 콘택트부에 이르는 도통로를 구비하는 것을 특징으로 하는 반도체 장치.
4. 콘택트부를 갖는 반도체 기판과, 상기 반도체 기판의 주 표면에 피착된 절연막과, 상기 절연막 내에서 상기 반도체 기판의 주 표면 근방에 이 주표면으로부터 돌출하게 설치된 콘택트부를 갖는 도전부와, 상기 절연막 내에 설치된 상기 도전부를 덮는 실리콘 질화막과, 상기 절연막을 관통하여 상기 반도체 기판의 콘택트부에 이른 도통로와, 상기 절연막과 상기 실리콘 질화막을 관통하여 상기 도전막의 콘택트부에 이르는 도통로를 구비하는 것을 특징으로 하는 반도체 장치.