KR100276854B1 - 반도체 장치 및 그 형성 방법 - Google Patents

반도체 장치 및 그 형성 방법 Download PDF

Info

Publication number
KR100276854B1
KR100276854B1 KR1019980039982A KR19980039982A KR100276854B1 KR 100276854 B1 KR100276854 B1 KR 100276854B1 KR 1019980039982 A KR1019980039982 A KR 1019980039982A KR 19980039982 A KR19980039982 A KR 19980039982A KR 100276854 B1 KR100276854 B1 KR 100276854B1
Authority
KR
South Korea
Prior art keywords
ring
crack
active region
edge
chip
Prior art date
Application number
KR1019980039982A
Other languages
English (en)
Other versions
KR19990036684A (ko
Inventor
로버트 프란시스 쿡
에릭 저하드 리니거
로날드 리 멘델슨
리차드 찰스 화이트사이드
Original Assignee
포만 제프리 엘
인터내셔널 비지네스 머신즈 코포레이션
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 포만 제프리 엘, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 포만 제프리 엘
Publication of KR19990036684A publication Critical patent/KR19990036684A/ko
Application granted granted Critical
Publication of KR100276854B1 publication Critical patent/KR100276854B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05556—Shape in side view
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/928—Front and rear surface processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Dicing (AREA)

Abstract

사형(蛇形)(serpentine) 패턴은 박막층내에서 층박리형 균열의 전파를 중단하는데 효과적이라고 밝혀졌다. 반도체 칩상에는 링이 제공되어, 칩 에지로부터의 균열 전파를 억제한다. 이 링은 금속으로 충진된다 하더라도 효과적이며, 이 사형 패턴은 표준 선형 균열 정지부에 비하여, 균열 전파를 위한 에너지가 방산(dissipate)되도록 충분히 증가된 영역을 제공한다. 사형 이외에도, 엇갈린 충진 링 패턴 및 접속된 링과 같은 패턴 피쳐는 또한, 균열과 균열 정지부간의 상호작용 영역을 증가시킴으로써, 에지로부터 능동 영역으로의 층박리형 균열의 전파를 줄이는데 효과적일 것이다.

Description

반도체 장치 및 그 형성 방법{CHIP CRACK STOP}
본 발명은 전반적으로 균열(cracks)이 전파되는 것을 방지하는 것에 관한 것이다. 보다 구체적으로는, 반도체 칩의 에지를 따라 위치하는 균열 정지 구조체에 관한 것이다. 보다 더 구체적으로는, 층박리(層剝離)(delamination)형 균열이 박막층을 통하여 칩의 능동 영역으로 전파되는 것을 방지하는, 반도체 칩의 에지를 따라 위치하는 구조체에 관한 것이다.
반도체 웨이퍼의 다이싱(dicing)은, 칩을 가로질러 전파되어 칩 고장을 유발할 수 있는 균열을 수반하는 것으로 알려져 있다. 도 1a 및 1b에 도시한 바와 같이, 반도체 웨이퍼(10)는, 웨이퍼(10)를 물(18)로 세척하는 동안, 내장된 다이아몬드 입자를 구비한 고속 원형 금속 혹은 수지(resin) 톱날로 개개의 칩(12)으로 다이싱된다. 고속의 다이아몬드 혹은 실리콘 입자들의 충돌 및 다이싱 채널에서의 톱날의 측면 운동 ― 톱날 채터(chatter)로서 알려져 있고 도 1b에 도시됨 ― 으로 인하여, 칩 에지(20)가 종종 손상된다. 이러한 손상은 반도체 기판(22)내에서 개시된 균열일 수 있다. 이는 또한, 반도체 기판(22)과 그 상위 절연층 사이의 계면, 또는 그 상위 금속층과 절연층 사이의 계면에서의 층박리(delamination)일 수 있다.
일단 상위층(32)내의 층박리형 균열(30)이 개시되면, 도 2에 도시한 바와 같이, 이는 에지(20)에서 내부 방향으로 칩의 표면을 가로질러 그 칩의 능동 영역으로 전파될 수 있다. 다이싱 동안 입자와 날(blade)의 충돌은 반도체 상의 박막층내에 본래부터 존재하는 열적 또는 증착 스트레스와 결합하여, 칩의 능동 디바이스 영역내에 층박리형 균열을 야기할 수 있다. 또한, 금속과, 산화물 및 질화물 절연체와 같은 다른 박막층 재료는 다이싱 수용액(18) 혹은 대기중의 습기와 반응하여, 층박리를 진전시키는 스트레스-부식 메카니즘을 제공할 수 있다. 이와 같이, 층박리형 균열은 칩을 가로질러 전파되는 경향이 있고, 이들 균열은 전기적 끊어짐 혹은 단락을 야기할 수 있어서, 결국 반도체 칩의 고장을 유발할 수 있다.
칩 수율 및 신뢰성을 향상시키기 위하여, 도 3a 내지 3d에 도시한 바와 같이, 층박리형 균열의 개시를 방지하든지, 층박리형 균열의 전파 가능성을 줄이든지 하는 여러 가지 방법들이 제안되어 왔다. 예컨대, 도 3a에 도시한 바와 같이, 모든 층들이 다이싱 이전에 다이싱 채널(40)로부터 제거될 수도 있다. 이와 같이 하면, 도시한 6개의 박막 금속배선 층중 임의의 층과 인접 절연층 사이에서 다이싱 날에 의한 층박리 균열의 개시를 피하게 된다. 또한, 도 3b에 도시한 바와 같이, 다이싱 채널(40)내 모든 박막층을 제거한 후, 연성(延性) 혹은 충격 흡수용 재료(42)를 사용하여, 다이싱 동안 생성된 입자들이 인접한 부서지기 쉬운 박막층과 접촉하거나 충돌하지 못하게 할 수 있다. 이와 달리, 도 3c에 도시한 바와 같이, 작은 트렌치(44)를 다이싱 채널(40')의 어느 한 측면상의 하나이상의 최상위층내로 에칭하여, 이들 층내에서 균열의 전파를 중지시킬 수 있다. 물론, 하위층 D0-D6내에서 개시된 균열은 도 3c의 작은 트렌치(44)에 의해 중지되지 않을 것이다. 이와 반대로, 도 3d의 깊은 트렌치(46)를 사용하면, 기판의 임의의 층의 다이싱 채널(40')내에서 개시된 층박리형 균열의 전파를 방지할 수 있다.
불행하게도, 갭(40,44,또는 46)과 같은 갭을 형성하는 데에는, 프로세스 단계 및 실질적인 비용이 추가로 필요하게 된다. 능동 디바이스 영역이 소정의 갭을 형성하는 데 필요한 에칭 단계동안 마스킹되어야 하는 경우, 또는 상이한 재료가 적층되고 그 층을 제거하는데 상이한 재료가 순차적으로 사용될 수 있는 경우에 특히 그러하다. 더욱이, 연성 재료(42)를 위한 임의의 증착 단계는 여전히 추가적인 비용을 발생시키고, 연성 재료를 다이싱 채널내에 첨가하면 과도한 다이싱 날 고착(sticking) 및 다이싱 품질 불량이 야기된다. 따라서, 처리 단계 혹은 비용을 추가하지 않고서 보다 효과적으로 균열 전파를 억제하는 해결 방안이 필요하며, 이러한 해결 방안은 이하의 본 발명에 의해 제공된다.
따라서, 본 발명의 목적은 웨이퍼 제조시 마스크 혹은 처리 단계를 추가로 필요로 하지 않는, 층박리형 균열의 전파를 억제하는 구조를 제공하는 것이다.
본 발명의 또다른 목적은 별도의 에칭 혹은 증착 단계를 요구하지 않고서 층박리형 균열의 전파를 억제하는 충진된 균열 정지부(a filled crack stop)를 제공하는 것이다.
본 발명의 특징은 대규모 계면 영역을 제공하는 충진된 균열 정지부가 제공되는데 있다.
본 발명의 특징은 충진된 균열 정지부가 사형(蛇形)(serpentine) 패턴을 구비하는데 있다.
본 발명의 장점은, 어떠한 추가적인 비용 혹은 처리 단계 없이도 균열이 실질적으로 억제되는데 있다.
본 발명의 이러한 그리고 기타 목적, 특징 및 장점은, 에지 및 능동 영역을 구비한 반도체 칩을 포함하는 반도체 구조체에 의해 달성된다. 제 1 실질적으로 충진된 링은 능동 영역 주위로 확장하는데, 이 제 1 링은 에지로부터 능동 영역으로의 층박리형 균열의 전파를 줄이기 위한 제 1 패턴 피쳐(feature)를 구비한다.
또다른 측면에 있어서, 본 발명은 에지 및 능동 영역을 구비한 반도체 칩을 포함하는 반도체 구조체에 관한 것이다. 사형 링은 이 능동 영역 주위로 확장한다.
다른 측면에 있어서, 본 발명은 (a) 에지 및 능동 영역을 구비한 반도체 칩을 제공하는 단계와, (b) 상기 능동 영역 주위로 확장하는 제 1 실질적으로 충진된 링을 제공하는 단계 ― 상기 링은 다수의 금속 배선(metalization) 레벨을 포함하고, 상기 제 1 링은 상기 에지로부터 상기 능동 영역으로의 층박리형 균열의 전파를 줄이기 위한 제 1 패턴 피쳐를 구비함 ― 를 포함하는, 반도체 칩내에 균열 정지 구조를 형성하는 방법이다.
도 1a은 반도체 웨이퍼를 칩으로 다이싱하는 톱날(saw blade)의 측단면도로서, 반도체의 균열 혹은 반도체상의 박막층의 층박리형 균열을 야기할 수 있는 입자들의 칩과의 충돌을 보여주는 도면.
도 1b는 반도체 웨이퍼를 칩으로 다이싱하는 톱날의 측단면도로서, 반도체의 균열 혹은 반도체 상의 박막층의 층박리형 균열을 야기할 수 있는 톱날 채터를 보여주는 도면.
도 2는 다이싱 이후의 칩에 대한 측단면도로서, 칩 에지로부터 칩의 능동 영역쪽으로 전파하고 있는 층박리형 균열을 보여주고 있는 도면.
도 3a는 소거된(cleared) 다이싱 채널을 구비한 칩의 측단면도.
도 3b는 소거된 다이싱 채널내에 충격 흡수용 재료를 구비한 칩의 측단면도.
도 3c는 적어도 하나의 박막층을 관통하여 확장하는 한 쌍의 공기로 충진된 트렌치를 구비하여, 다이싱 단계로부터 발생한 층박리형 균열이 그 박리층들 사이에서 전파되는 것을 방지하는 칩의 측단면도.
도 3d는 모든 박막층을 관통하여 확장하는 한 쌍의 공기로 충진된 트렌치를 구비하여, 다이싱 단계로부터 발생한 층박리형 균열이 그 박리층들 사이에서 전파되는 것을 방지하는 칩의 측단면도.
도 4의 (a)는 선형 금속 충진 균열 정지 링(linear metal filled crack stop ring)을 도시한 평면도.
도 4의 (b)는 도 4의 (a)의 선형 금속 충진 균열 정지 링을 도시한 측단면도.
도 5의 (a)는 칩의 능동 영역 및 인접 에지 주위로 확장하는 사형(蛇形) 균열 정지 링을 구비한 본 발명의 칩의 평면도.
도 5의 (b)는 도 5의 (a)의 평면도의 부분도.
도 5의 (c)는 도 5의 (a)의 사형 링의 측단면도.
도 6의 (a)는 전도체 층들이 오버레이 허용 오차보다 큰 소정의 양만큼 엇갈려 있는 선형 충진 균열 정지 링을 도시한 평면도.
도 6의 (b)는 도 6의 (a)의 엇갈린 균열 정지 링에 대한 측단면도.
도 7a는 이중 선형 충진 균열 정지 링을 도시한 평면도.
도 7b는 도 7a의 이중 선형 충진 균열 정지 링을 도시한 측단면도.
도 7c는 전도체 층들이 링에서 링으로 상호접속되어 있는 도 7a의 이중 선형 충진 균열 정지 링을 도시한 측단면도.
도 8a는 한 쌍의 사형 충진 균열 정지 링을 도시한 평면도.
도 8b는 개개의 칩들이 엇갈려 있는 도 8a의 한 쌍의 사형 링에 대한 측단면도.
도면의 주요 부분에 대한 부호의 설명
10: 웨이퍼 12: 칩
14: 다이싱 휠 16: 다이아몬드 입자
18: 물 20: 칩 에지
22: 반도체 기판 30: (층박리형) 균열
40: 다이싱 채널 42: 충격 흡수용 재료
44: 트렌치 60: 링
62: 능동 영역
본 발명자는 보다 큰 균열 정지 장벽 영역, 다중 에지, 다중 스택형 전도체 층 및 기타 패턴 피쳐가 균열 전파의 방지를 상당히 개선함을 알게 되었다. 본 발명은 이러한 발견에 근거한 것으로서, 도 5의 (a)에 도시한 바와 같이, 칩(12)의 능동 영역(62) 주위에, 일반적으로는 칩의 인접 에지(20) 주위에 전도체의 사형(蛇形) 링과 같은 패턴을 제공한다. 링(60)은 적층된 전도체 및 절연체 층으로 형성되어 있고, 도 5의 (b)에 도시한 바와 같이, 금속 배선 레벨 M0-M6, 최종 금속 혹은 본딩 패드 TV, 금속 배선 상호접속 스터드 V1-V5, 절연체 층 D0-D6 및 최종 패시베이션 층 FV,TP를 포함한다. 이들 금속 배선, 스터드 및 절연체 층은 모두, 능동 영역(62)내에 이들을 제공하는데 사용되는 것과 동일한 마스킹 및 증착 단계에서 링(60)에 제공된다. 하지만, 본 발명자는 단순히 사형 링(60)과 같은 기하학적 패턴으로 된 균열 정지 링을 제공함으로써, 어떠한 추가적인 마스킹 혹은 에칭 단계 없이도, 거의 기존의 공기 충진 균열 정지부 만큼 효율적인 균열 정지부를 제공할 수 있음을 알게 되었다. 이 사형 패턴은, 아래의 표 1내의 데이타에 의해 도시한 바와 같이, 파열(fracture) 저항이 실질적으로 증가되고 파열 구동력(fracture driving force)이 실질적으로 감소되도록, 균열 정지 영역 및 균열 정지부를 둘러싸고 있는 스트레스 완화 용적(stress relaxed volume)을 모두 충분히 증가시킨다.
다이싱된 칩 에지내에 의도적으로 손상을 발생시킨 실험에서, 디바이스(3a)에 대한 표 1의 데이타는, 칩 에지와 40 ㎛ 간격을 두고 있는 알루미늄 충진 사형 패턴형 균열 정지부가 거의, 35 및 45 ㎛ 폭의 간격을 구비한 공기 충진 선형 균열 정지부 만큼 균열 전파를 막고, 텅스텐 충진 선형 균열 정지부보다 실질적으로 더 양호하게 균열 전파를 방지함을 보여 주고 있다. 이 데이타는 또한, 보다 넓은 커프(kerf)가 보다 좁은 커프보다 더 나은 보호를 제공할 것이라는 예상과 일치한다. 표 1은 균열 정지부에 도달한 균열중 균열 정지부에 의해 중지된 균열의 비율을 제시하고 있다. 따라서, 사형 패턴 균열 정지부는 공기 충진 균열 정지부를 제공하는데 드는 비용없이도, 거의 공기 충진 균열 정지부 만큼 효과적이다. 물론, 원한다면, 마스킹 및 에칭과 같은 다른 프로세스 단계들을 계속 적용하여 하나이상의 금속 레벨을 제거함으로써, 균열 정지 효과를 더 증가시킬 수도 있다.
사형 이외에도, 엇갈리게 충진된 링 패턴(64)(도 6의 (a) 및 6의 (b)), 이중 선형 링(66)(도 7a 및 7b) 및 이중 상호접속 링(68)(도 7c)은 또한, 단일 선형 충진 링(50)(도 4의 (a) 및 4의 (b))과 비교할 때 균열 전파의 방지를 증가시키는 패턴 대안들(pattern alternatives)을 제공하지만, 반면에 완전히 금속으로 충진된 균열 정지 링이 선호되며, 도 7b 및 7c에 도시한 바와 같이, 필요하면 절연체 층을 포함할 수 있다. 또한, 엇갈린 패턴을 구비한 다중 사형(도 8a 및 8b) 또는 상호접속된 다중 사형(도시하지 않음)과 같은 조합 패턴들을 사용하면, 균열 전파의 방지를 더 증가시킬 수 있다. 연속되는 마스킹 레벨에서 층 두께와 대략 동일한 양만큼 링(60)을 확장하거나 축소하는 것과 같은 방법으로 엇갈린 패턴을 구현할 수 있다. 따라서, 약 1㎛ 폭 및 0.5㎛ 두께의 층의 경우, 약 0.5㎛의 층 중첩(layer overlap)이 선호된다. 금속과 절연체간의 계면은 연속적인 절연체 보다 약하며, 균열이 중단되거나 또는 보다 유순한(compliant) 균열 정지 에지를 따라 표면쪽으로 비껴가게 될 기회를 제공한다. 스트레인(strain) 에너지가 축소된 영역이 균열 정지부의 폭(균열 정지부의 높이와 대략 동일한 폭까지)의 제곱에 비례하기 때문에, 보다 넓은 균열 정지부를 수반한 패턴은 보다 좁은 균열 정지부 보다 더 양호한 보호를 제공한다. 하지만, 보다 넓은 균열 정지부가 칩 및 커프 테스트 구조를 위한 영역을 보다 작게 제공하기 때문에, 폭에 대한 엄격한 제한이 가해진다. 본 발명자는, 사형 균열 정지부가 한 쌍의 분리된 선형 균열 정지부보다 더 유순하기 때문에, 보다 작은 영역으로 균열 정지를 보다 양호하게 수행함을 알게 되었다.
사형, 엇갈린 층 및 이중 상호접속 링과 같은 구조에 의해 제공되는 구성은, 층박리형 균열이 알맞은 방향으로 뻗어 있는 계면에 도달하여 정지할 가능성을 증가시킨다. 또한, 이 구조는 스트레스 완화된 보다 큰 용적의 재료를 제공하므로, 균열 전파를 더 감소시킨다.
본 발명의 여러 가지 실시예들이, 그 변형예와 함께, 본 명세서에 상세히 기술되고, 첨부된 도면에 예시되었지만, 본 발명의 사상을 벗어나지 않고서 추가적으로 여러 가지 변형이 가능함은 자명할 것이다. 예컨대, 균열 정지부는 다중 접속된 엇갈린 사형을 구비할 수 있다. 본 명세서내의 어떠한 내용도 본 발명을 첨부된 청구항보다 더 좁게 제한하려는 것은 아니다. 주어진 실시예들은 단지 예시적인 것이지, 제한적인 것은 아니다.
따라서, 본 발명에 의하면, 웨이퍼 제조시 마스크 혹은 처리 단계를 추가로 필요로 하지 않는, 층박리형 균열의 전파를 억제하는 구조가 제공되며, 별도의 에칭 혹은 증착 단계를 요구하지 않고서 층박리형 균열의 전파를 억제하는 충진된 균열 정지부(a filled crack stop)가 제공된다.

Claims (13)

  1. 에지 및 능동 영역을 구비한 반도체 칩과,
    상기 능동 영역 주위로 확장하는 제 1 실질적으로 충진된 링 ― 상기 제 1 링은 상기 에지로부터 상기 능동 영역으로 층박리형 균열의 전파를 줄이기 위한 제 1 패턴 피쳐를 구비함 ― 을 포함하는 반도체 구조체.
  2. 제 1 항에 있어서,
    상기 칩은 4 개의 에지를 포함하고, 상기 링은 상기 에지들중 각각에 인접하게 연장되어 있는 반도체 구조체.
  3. 제 1 항에 있어서,
    상기 링은 실질적으로 전도체로 충진된 반도체 구조체.
  4. 제 3 항에 있어서,
    상기 전도체는 전도체 층들을 포함하는 반도체 구조체.
  5. 제 3 항에 있어서,
    상기 제 1 링 패턴 피쳐는 엇갈린 전도체 층들을 포함하는 반도체 구조체.
  6. 제 1 항에 있어서,
    상기 제 1 링 패턴 피쳐는 사형을 포함하는 반도체 구조체.
  7. 제 1 항에 있어서,
    상기 제 1 링 패턴 피쳐는 상기 능동 영역 주위에 위치하는 제 2 실질적으로 충진된 링을 포함하는 반도체 구조체.
  8. 제 7 항에 있어서,
    상기 제 2 링은 상기 에지로부터 상기 능동 영역으로의 층박리형 균열의 전파를 줄이기 위한 제 2 패턴 피쳐를 구비하는 반도체 구조체.
  9. 제 8 항에 있어서,
    상기 제 2 링은 상기 제 1 링과 상호접속되는 반도체 구조체.
  10. 제 1 항에 있어서,
    상기 제 1 링 패턴 피쳐는 선형 충진 링과 비교하여, 균열 전파를 더욱더 억제하는 계면 영역을 제공하는 반도체 구조체.
  11. 에지 및 능동 영역을 구비한 반도체 칩과, 상기 능동 영역 주위로 연장되어 있는 사형 링을 포함하는 반도체 구조체.
  12. 반도체 칩내에 균열 정지 구조를 형성하는 방법에 있어서,
    (a) 에지 및 능동 영역을 구비한 반도체 칩을 제공하는 단계와,
    (b) 상기 능동 영역 주위로 연장되어 있는 제 1 실질적으로 충진된 링 ― 상기 링은 복수의 금속 배선 레벨을 포함하고, 상기 제 1 링은 상기 에지로부터 상기 능동 영역으로의 층박리형 균열의 전파를 줄이기 위한 제 1 패턴을 구비함 ― 을 제공하는 단계를 포함하는 균열 정지 구조 형성 방법.
  13. 제 12 항에 있어서,
    상기 단계 (b)는 충진된 트렌치를 형성하는 단계를 포함하는 균열 정지 구조 형성 방법.
KR1019980039982A 1997-10-15 1998-09-25 반도체 장치 및 그 형성 방법 KR100276854B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US08/950,691 US6022791A (en) 1997-10-15 1997-10-15 Chip crack stop
US8/950,691 1997-10-15

Publications (2)

Publication Number Publication Date
KR19990036684A KR19990036684A (ko) 1999-05-25
KR100276854B1 true KR100276854B1 (ko) 2001-02-01

Family

ID=25490760

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019980039982A KR100276854B1 (ko) 1997-10-15 1998-09-25 반도체 장치 및 그 형성 방법

Country Status (3)

Country Link
US (1) US6022791A (ko)
KR (1) KR100276854B1 (ko)
TW (1) TW382755B (ko)

Families Citing this family (97)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1174229A (ja) * 1997-08-29 1999-03-16 Toshiba Microelectron Corp 半導体装置
US6303977B1 (en) * 1998-12-03 2001-10-16 Texas Instruments Incorporated Fully hermetic semiconductor chip, including sealed edge sides
JP3502288B2 (ja) * 1999-03-19 2004-03-02 富士通株式会社 半導体装置およびその製造方法
US6268642B1 (en) * 1999-04-26 2001-07-31 United Microelectronics Corp. Wafer level package
US6261945B1 (en) * 2000-02-10 2001-07-17 International Business Machines Corporation Crackstop and oxygen barrier for low-K dielectric integrated circuits
EP1275152A2 (en) * 2000-04-12 2003-01-15 Koninklijke Philips Electronics N.V. Bonding pad in semiconductor device
US6480990B1 (en) * 2000-05-01 2002-11-12 Hewlett-Packard Company Application specific integrated circuit with spaced spare logic gate subgroups and method of fabrication
US6495918B1 (en) * 2000-09-05 2002-12-17 Infineon Technologies Ag Chip crack stop design for semiconductor chips
US6492247B1 (en) * 2000-11-21 2002-12-10 International Business Machines Corporation Method for eliminating crack damage induced by delaminating gate conductor interfaces in integrated circuits
EP1283549A1 (en) * 2001-08-02 2003-02-12 STMicroelectronics S.r.l. Semiconductor device with mechanical stress protection during wafer cutting, and manufacturing process thereof
JP3813562B2 (ja) * 2002-03-15 2006-08-23 富士通株式会社 半導体装置及びその製造方法
US6709954B1 (en) * 2002-06-21 2004-03-23 Advanced Micro Devices, Inc. Scribe seal structure and method of manufacture
JP2004172169A (ja) * 2002-11-15 2004-06-17 Toshiba Corp 半導体装置
US7087452B2 (en) * 2003-04-22 2006-08-08 Intel Corporation Edge arrangements for integrated circuit chips
US20050026397A1 (en) * 2003-07-28 2005-02-03 International Business Machines Corporation Crack stop for low k dielectrics
JP2005142262A (ja) * 2003-11-05 2005-06-02 Toshiba Corp 半導体装置および半導体装置の製造方法
US7453128B2 (en) 2003-11-10 2008-11-18 Panasonic Corporation Semiconductor device and method for fabricating the same
JP3962402B2 (ja) * 2003-11-10 2007-08-22 松下電器産業株式会社 半導体装置
JP4855973B2 (ja) * 2003-11-10 2012-01-18 パナソニック株式会社 半導体装置およびその製造方法
US7115997B2 (en) * 2003-11-19 2006-10-03 International Business Machines Corporation Seedless wirebond pad plating
JP4492926B2 (ja) * 2003-11-28 2010-06-30 ルネサスエレクトロニクス株式会社 半導体装置
JP2005195965A (ja) * 2004-01-08 2005-07-21 Sharp Corp ホログラム素子、その製造方法、電子光学部品
TWI227936B (en) * 2004-01-14 2005-02-11 Taiwan Semiconductor Mfg Sealed ring for IC protection
US7629689B2 (en) * 2004-01-22 2009-12-08 Kawasaki Microelectronics, Inc. Semiconductor integrated circuit having connection pads over active elements
US7208837B2 (en) * 2004-02-10 2007-04-24 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US6900541B1 (en) * 2004-02-10 2005-05-31 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7265436B2 (en) * 2004-02-17 2007-09-04 Taiwan Semiconductor Manufacturing Company, Ltd. Non-repeated and non-uniform width seal ring structure
JP2006013229A (ja) * 2004-06-28 2006-01-12 Toshiba Corp 半導体装置及びその製造方法
US7223673B2 (en) * 2004-07-15 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing semiconductor device with crack prevention ring
JP4636839B2 (ja) * 2004-09-24 2011-02-23 パナソニック株式会社 電子デバイス
US7741715B2 (en) * 2005-03-14 2010-06-22 Infineon Technologies Ag Crack stop and moisture barrier
US7572738B2 (en) * 2005-05-23 2009-08-11 Sony Corporation Crack stop trenches in multi-layered low-k semiconductor devices
US20060267136A1 (en) * 2005-05-24 2006-11-30 International Business Machines Corporation Integrated circuit (ic) with on-chip programmable fuses
KR100781850B1 (ko) * 2005-07-20 2007-12-03 주식회사 하이닉스반도체 반도체 소자 및 그 제조 방법
US7176555B1 (en) * 2005-07-26 2007-02-13 United Microelectronics Corp. Flip chip package with reduced thermal stress
JP2007067372A (ja) * 2005-08-03 2007-03-15 Matsushita Electric Ind Co Ltd 半導体装置
US8624346B2 (en) * 2005-10-11 2014-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Exclusion zone for stress-sensitive circuit design
US20070102791A1 (en) * 2005-11-07 2007-05-10 Ping-Chang Wu Structure of multi-layer crack stop ring and wafer having the same
US20070108638A1 (en) * 2005-11-16 2007-05-17 International Business Machines Corporation Alignment mark with improved resistance to dicing induced cracking and delamination in the scribe region
US7382038B2 (en) * 2006-03-22 2008-06-03 United Microelectronics Corp. Semiconductor wafer and method for making the same
CN100466252C (zh) * 2006-03-30 2009-03-04 联华电子股份有限公司 半导体晶片及其制造方法
TWI367551B (en) * 2006-07-07 2012-07-01 Via Tech Inc Bonding pad structure and bonding pad structure for electronic device and integrated circuit
DE102006037633B4 (de) 2006-08-10 2008-06-19 Infineon Technologies Ag Halbleiterchip mit Beschädigungs-Detektierschaltung und ein Verfahren zum Herstellen eines Halbleiterchips
US20080079159A1 (en) * 2006-10-02 2008-04-03 Texas Instruments Incorporated Focused stress relief using reinforcing elements
US7910408B2 (en) * 2006-10-26 2011-03-22 International Business Machines Corporation Damage propagation barrier and method of forming
US7466284B2 (en) * 2006-11-30 2008-12-16 International Business Machines Corporation Chip seal ring having a serpentine geometry
KR100995558B1 (ko) 2007-03-22 2010-11-22 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치 및 반도체 장치의 제조 방법
JP5448304B2 (ja) 2007-04-19 2014-03-19 パナソニック株式会社 半導体装置
US7952167B2 (en) 2007-04-27 2011-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line layout design
US8125052B2 (en) * 2007-05-14 2012-02-28 Taiwan Semiconductor Manufacturing Co., Ltd. Seal ring structure with improved cracking protection
US7659616B2 (en) * 2007-10-10 2010-02-09 International Business Machines Corporation On-chip cooling systems for integrated circuits
KR101369361B1 (ko) * 2007-10-15 2014-03-04 삼성전자주식회사 일체형 크랙 스탑 구조물을 구비한 반도체 장치
US8643147B2 (en) * 2007-11-01 2014-02-04 Taiwan Semiconductor Manufacturing Company, Ltd. Seal ring structure with improved cracking protection and reduced problems
KR20090046993A (ko) * 2007-11-07 2009-05-12 주식회사 동부하이텍 반도체 소자 및 그 제조 방법
US8008750B2 (en) * 2008-02-01 2011-08-30 Infineon Technologies Ag Crack stops for semiconductor devices
US7871902B2 (en) * 2008-02-13 2011-01-18 Infineon Technologies Ag Crack stop trenches
US7491578B1 (en) 2008-04-02 2009-02-17 International Business Machines Corporation Method of forming crack trapping and arrest in thin film structures
US8334582B2 (en) * 2008-06-26 2012-12-18 Taiwan Semiconductor Manufacturing Company, Ltd. Protective seal ring for preventing die-saw induced stress
US7968974B2 (en) * 2008-06-27 2011-06-28 Texas Instruments Incorporated Scribe seal connection
US7948060B2 (en) * 2008-07-01 2011-05-24 Xmos Limited Integrated circuit structure
US7955952B2 (en) * 2008-07-17 2011-06-07 International Business Machines Corporation Crackstop structures and methods of making same
US8169059B2 (en) * 2008-09-30 2012-05-01 Infineon Technologies Ag On-chip RF shields with through substrate conductors
US8178953B2 (en) 2008-09-30 2012-05-15 Infineon Technologies Ag On-chip RF shields with front side redistribution lines
US8889548B2 (en) 2008-09-30 2014-11-18 Infineon Technologies Ag On-chip RF shields with backside redistribution lines
US7948064B2 (en) * 2008-09-30 2011-05-24 Infineon Technologies Ag System on a chip with on-chip RF shield
US8063469B2 (en) * 2008-09-30 2011-11-22 Infineon Technologies Ag On-chip radio frequency shield with interconnect metallization
US7906836B2 (en) 2008-11-14 2011-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. Heat spreader structures in scribe lines
US20100127937A1 (en) 2008-11-25 2010-05-27 Qualcomm Incorporated Antenna Integrated in a Semiconductor Chip
KR20100064602A (ko) * 2008-12-05 2010-06-15 삼성전자주식회사 미로 같은 크랙 스토퍼 구조물을 갖는 반도체 및 제조 방법
US7897433B2 (en) * 2009-02-18 2011-03-01 Advanced Micro Devices, Inc. Semiconductor chip with reinforcement layer and method of making the same
US8368180B2 (en) * 2009-02-18 2013-02-05 Taiwan Semiconductor Manufacturing Company, Ltd. Scribe line metal structure
US8309957B2 (en) * 2009-04-16 2012-11-13 Texas Instruments Incorporated Replacement of scribeline padframe with saw-friendly design
WO2011063547A1 (en) * 2009-11-25 2011-06-03 Intel Corporation Through silicon via guard ring
US9269676B2 (en) 2009-11-25 2016-02-23 Intel Corporation Through silicon via guard ring
US8859390B2 (en) 2010-02-05 2014-10-14 International Business Machines Corporation Structure and method for making crack stop for 3D integrated circuits
US8058108B2 (en) * 2010-03-10 2011-11-15 Ati Technologies Ulc Methods of forming semiconductor chip underfill anchors
JP4932944B2 (ja) * 2011-02-04 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP5879774B2 (ja) * 2011-06-30 2016-03-08 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP5849478B2 (ja) * 2011-07-11 2016-01-27 富士通セミコンダクター株式会社 半導体装置および試験方法
US8604618B2 (en) 2011-09-22 2013-12-10 International Business Machines Corporation Structure and method for reducing vertical crack propagation
US9059191B2 (en) * 2011-10-19 2015-06-16 International Business Machines Corporation Chamfered corner crackstop for an integrated circuit chip
US8685761B2 (en) * 2012-02-02 2014-04-01 Harris Corporation Method for making a redistributed electronic device using a transferrable redistribution layer
US8987923B2 (en) * 2012-07-31 2015-03-24 Taiwan Semiconductor Manufacturing Company Limited Semiconductor seal ring
CN104919569B (zh) * 2013-01-11 2017-12-22 瑞萨电子株式会社 半导体装置
US8937009B2 (en) 2013-04-25 2015-01-20 International Business Machines Corporation Far back end of the line metallization method and structures
CN104701271A (zh) 2013-12-05 2015-06-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法
US20150255362A1 (en) * 2014-03-07 2015-09-10 Infineon Technologies Ag Semiconductor Device with a Passivation Layer and Method for Producing Thereof
US9583410B2 (en) 2014-03-21 2017-02-28 International Business Machines Corporation Volumetric integrated circuit and volumetric integrated circuit manufacturing method
US10126260B2 (en) 2015-05-07 2018-11-13 International Business Machines Corporation Moisture detection and ingression monitoring systems and methods of manufacture
US9589911B1 (en) 2015-08-27 2017-03-07 Globalfoundries Inc. Integrated circuit structure with metal crack stop and methods of forming same
US9589912B1 (en) 2015-08-27 2017-03-07 Globalfoundries Inc. Integrated circuit structure with crack stop and method of forming same
US10153232B2 (en) 2017-04-26 2018-12-11 Globalfoundries Inc. Crack stop with overlapping vias
US10969422B2 (en) 2018-05-16 2021-04-06 International Business Machines Corporation Guard ring monitor
US10636750B1 (en) 2018-10-15 2020-04-28 International Business Machines Corporation Step pyramid shaped structure to reduce dicing defects
US11177253B2 (en) * 2018-11-09 2021-11-16 Texas Instruments Incorporated Transistor with integrated capacitor
US20240113055A1 (en) * 2022-09-30 2024-04-04 International Business Machines Corporation Structure for hybrid bond crackstop with airgaps
CN115376905B (zh) * 2022-10-27 2023-01-31 山东中清智能科技股份有限公司 一种半导体晶片的切割工艺

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4455739A (en) * 1982-04-19 1984-06-26 Texas Instruments Incorporated Process protection for individual device gates on large area MIS devices
US5096855A (en) * 1988-05-23 1992-03-17 U.S. Philips Corporation Method of dicing semiconductor wafers which produces shards less than 10 microns in size
US5414297A (en) * 1989-04-13 1995-05-09 Seiko Epson Corporation Semiconductor device chip with interlayer insulating film covering the scribe lines
US5217916A (en) * 1989-10-03 1993-06-08 Trw Inc. Method of making an adaptive configurable gate array
JPH0574932A (ja) * 1991-09-17 1993-03-26 Fujitsu Ltd 半導体ウエハのダイシング方法
JPH0621188A (ja) * 1991-12-13 1994-01-28 Yamaha Corp 半導体ウェハ
JP2776457B2 (ja) * 1992-12-29 1998-07-16 インターナショナル・ビジネス・マシーンズ・コーポレイション 半導体デバイスのクラックストップ形成方法及び半導体デバイス
US5552345A (en) * 1993-09-22 1996-09-03 Harris Corporation Die separation method for silicon on diamond circuit structures
US5521125A (en) * 1994-10-28 1996-05-28 Xerox Corporation Precision dicing of silicon chips from a wafer
US5834829A (en) * 1996-09-05 1998-11-10 International Business Machines Corporation Energy relieving crack stop

Also Published As

Publication number Publication date
TW382755B (en) 2000-02-21
US6022791A (en) 2000-02-08
KR19990036684A (ko) 1999-05-25

Similar Documents

Publication Publication Date Title
KR100276854B1 (ko) 반도체 장치 및 그 형성 방법
US7741196B2 (en) Semiconductor wafer with improved crack protection
JP5341087B2 (ja) 半導体デバイスの応力緩和
JP4636839B2 (ja) 電子デバイス
US7777304B2 (en) Semiconductor device
US7223673B2 (en) Method of manufacturing semiconductor device with crack prevention ring
JP4471852B2 (ja) 半導体ウェハ及びそれを用いた製造方法ならびに半導体装置
KR20010014950A (ko) 반도체 장치에서의 스크라이브 스트리트 밀봉 및 제작 방법
US20070102791A1 (en) Structure of multi-layer crack stop ring and wafer having the same
KR20060054145A (ko) 실 링을 구비한 반도체장치
US20110241178A1 (en) Semiconductor device and method of manufacturing the same
JPH03204954A (ja) 半導体装置の製造方法
US6163065A (en) Energy-absorbing stable guard ring
US20120286397A1 (en) Die Seal for Integrated Circuit Device
JP5271610B2 (ja) 半導体装置の製造方法
US6465872B2 (en) Semiconductor device
JP2005260059A (ja) 半導体装置、半導体ウェハおよび半導体装置の製造方法
JP4491036B2 (ja) 半導体装置の製造方法
US20230187381A1 (en) Method of manufacturing semiconductor devices by filling grooves formed in a front side surface of a wafer with a side face protection material
EP1562227A1 (en) Semiconductor device
US7276440B2 (en) Method of fabrication of a die oxide ring
JP4581158B2 (ja) 半導体基板の切断方法
US6043551A (en) Metal locking structures to prevent a passivation layer from delaminating
JP2006222258A (ja) 半導体ウエハと半導体素子およびその製造方法
US5880528A (en) Energy absorbing structures to prevent damage to an integrated circuit

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111005

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee