KR100225217B1 - 회로 패키지에 땜납을 선택적으로 용착시키는 공정 및 그 공정을 위한 전기도금 장치 - Google Patents

회로 패키지에 땜납을 선택적으로 용착시키는 공정 및 그 공정을 위한 전기도금 장치

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KR100225217B1
KR100225217B1 KR1019950061276A KR19950061276A KR100225217B1 KR 100225217 B1 KR100225217 B1 KR 100225217B1 KR 1019950061276 A KR1019950061276 A KR 1019950061276A KR 19950061276 A KR19950061276 A KR 19950061276A KR 100225217 B1 KR100225217 B1 KR 100225217B1
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프란시스 카레이 찰스
미카엘 팰론 케니쓰
리스타 마르코비치 보여
올리버 포웰 더글라스
폴 블라삭 그레이
스튜어트 자르 리챠드
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윌리엄 티. 엘리스
인터내셔널 비지네스 머신즈 코포레이션
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Abstract

개구 또는 오목한 부분[예를 들어, 차폐공(blind aperture)] 및 상기 개구 또는 오목한 부분들에 의하여 노출된 도전체 및/또는 패드들을 갖는 유전층의 표면 상에 도전성 재료층을 용착시키고, 또다른 패터닝된 유전층으로 상기 도전성 재료 영역을 마스킹하며, 상기 마스크에 의하여 노출된 상기 도전성 재료 영역 상에 땜납 재료를 전기 도금하고, 선택적 에칭에 의하여 상기 마스크 및 상기 도전성 재료의 부분을 제거하며, 또 상기 개구를 갖는 유전층 표면의 최소한 한 부분으로부터 땜납을 리플로우시킴으로써 작고 밀착 이격된 땜납 재료의 용착이 높은 부피 정확도 및 모양의 균일성을 갖도록 형성될 수 있다. 차폐공들 내의 전기 도금의 균일성은 유체 제트 스퍼징(fluid jet sparging) 및 음극 애지테이션의 조합에 의하여 개선된다. 전기 도금 전에 침적 용기(immersion bath) 내의 땜납 재료의 구성 성분으로 도전체 재료를 대체시킴으로써 최종의 땜납 용착물 내에 도전체 재료가 과도하게 남겨지는 것이 방지될 수 있다.

Description

회로 패키지에 땜납을 선택적으로 용착시키는 공정 및 그 공정을 위한 전기 도금 장치
제1도는 본 발명에 따라 땜납 용착을 형성하는 초기 단계에 대한 단면도.
제2도 내지 제5도는 본 발명에 따라 땜납 용착을 형성하는 중간 단계에 대한 단면도.
제6도는 본 발명에 따라 완성된 땜납 용착의 단면도.
제7a도 및 제7b도는 본 발명의 실시에서 장점으로 사용될 수 있는 본 발명의 한 양태에 따른 스퍼저(sparger)의 전면 또는 정면도.
제7c도는 제7b도의 스퍼저의 상면 또는 평면도.
제8도는 제7도에 도시된 스퍼저의 양호한 사용 방법을 도시하는 도면.
제9도는 제3도에 도시된 상기 중간 단계의 형성 후에 양호하게 수행되는 본 발명 및 그 형성 방법의 변형에 대한 단면도.
제10도는 본 발명에 따라 형성될 수 있는 땜납 용착 및 접속의 유리한 배치에 대한 도면.
* 도면의 주요부분에 대한 부호의 설명
10 : 땜납 용착 형성 초기 단계 12 : 평면 기판
14 : 도전체 또는 패드 16 : 땜납 비용착성 재료층
20 : 도전층 30 : 도금 마스크
32 : 개구 에지 34 : 추가 개구
40 : 금속 땜납 재료 71 : 파이프
74, 76 : 오리피스 77 : 리턴 개구
78 : 소수 플리넘 120 : 패드 또는 접속
본 발명은 일반적으로 땜납 접속 형성에 관한 것으로, 특히 작은 크기 및 인접 간격으로 전자 회로 패키지 상에 땜납 프리폼(preform)을 형성하는 것에 관한 것이다.
땜납은 금속 표면들 간의 전기적 및/또는 기계적 접속들을 형성하는데 매우 많이 사용되어 왔으며, 전자 산업의 많은 응용들에서 선택되는 기법이다. 따라서, 금속들 간의 접촉면 또는 표면에 땜납을 도포하기 위해 다양한 땜납 기법들이 개발되어 다양한 응용 분야로 확장해 왔다.
전자 산업에 있어서, 특히 구성 소자들의 크기가 더 작아지고 또 직접 회로의 집적도가 더 커지는 경향은 도전체들 사이의 땜납 브리징(solder bridging)을 피하도록 땜납을 매우 작은 영역들에 조심스럽에 제어된 부피로 도포하는 기법을 필요로 하게 되었다. 널리 사용되는 한가지 기법, 특히 보드 또는 모듈에 대한 디렉트 칩 부착(direct chip attachment)에 사용되는 기법은 흔히 플립-칩(flip-chip)[또는 구성 소자들의 총체적 구조에 관한 표면 장착 기법(surface mount technology:SMT)]으로 언급되는데, 이는 땜납 접속들이 행해져야하는 위치로의 도포를 위해, 가능하면 원하는 플럭스를 포함하여, 이른바 C4 프리폼과 같은 프리폼을 사용하는 것이다. 이러한 프리폼은, 각각의 프리콤에 포함되는 땜납의 부피가 정확하게 제어될 수 있기 때문에, 작은 크기 및 인접 간격으로 땜납 접속을 형성하는 데 매우 성공적이었다. 그러나, 이러한 프리폼의 최소 크기는 자동화된 장비에 의하여 효과적으로 처리될 수 있는 크기에 따라 제한되며, 많은 전자 패키지 제조 응용들에 대한 현재의 요구들을 만족시키지 못한다.
광범위하게 사용되는 다른 기법은, 스텐슬링(stenciling) 기법으로 도포될 수 있는 페이스트 형태의 점성 바인더(viscous binder)에 분쇄된 땜납 재료를 제공하는 것이다. 이러한 기법은, 땜납 프리폼이 사용될 수 있는 위치보다 크기가 작고 간격이 좁은 위치에 땜납을 도포하는 데에는 성공적이었지만, 페이스트가 밀려나올 때 통과하는 스텐슬링 마스크의 오염, 마모 및 손상(damage) 가능성으로 인해, 땜납의 분배 부피에 대한 정확도가 스텐슬링 공정에 의하여 제한된다. 또한, 땜납 페이스트가 스텐슬링되는 표면으로부터 마스크가 분리되어, 땜납 페이스트가 불규칙적으로 분산되게 된다. 또한, 형성될 수 있는 땜납 재료의 최소 입자 크기도 입자들의 형성 공정에 의하여 제한될 수 있다. 즉, 최소 크기의 입자들은 액상 땜납의 분쇄(atomization) 및 고형화(solidification)에 의하여 형성되는데, 이는 크기가 작아짐에 따라 부피에 대한 표면적의 비가 증가되게 하고, 입자 표면 상의 산화물의 두께가 일정할 때 금속 부피에 대한 산화물의 비를 증가시키며, 입자들을 포함하는 페이스트의 주어진 금속 부하에 대한 상기 페이스트의 점성을 더 크게 한다. 스텐슬 개구(stencil opening)의 높은 종횡비( 및 높은 점성)는 페이스트가 스텐슬로부터 방출되는 능력을 감소시키기 때문에, 금속 부하 및 점성을 낮추기 위해서는, 스텐슬이 작은 최소 배선폭을 이르기 위한 조건과는 반대로, 더 높은 종횡비의 개구를 갖는 금속의 원하는 부피를 얻기 위하여 더 두꺼운 스텐슬이 필요하다. 따라서, 성취될 수 있는 용착 크기 및 스텐슬링 해상도와 페이스트 또는 땜납 자체가 흐를 수 있는 위치에 대한 제어를 제한하는 조건 및 공정 복잡도 사이에서 적절하게 선택된다.
또한, 스텐슬링 공정 및 스텐슬링에 사용될 마스크의 제조 공정은 리쏘그래픽 기법(lithographic technology)에 의하여 형성될 수 있는 땜납 접속 위치들의 인접 간격 또는 미세한 피치들을 지원하지 않는다. 또한, 인접 간격의 접속이 요구되는 경우에는, 접속 위치들을 상기 마스크에 등록하는 것이 어려워진다.
또한, 구리 도전체에 대한 땜납 접속 형성 공정에서, 약간의 구리가 상기 구리로부터 제거되어 땜납 접속 재료의 일부가 된다는 사실이 공지되어 있다. 이것은 마이크로전자 제조(microelectronic manufacturing)시의 몇몇의 응용, 고온 동작 및 열적 사이클링(thermal cycling) 처리의 대상이 되는 소자들에서 결정적인 요인이 될 수 있는데, 이는 얇은-구리 금속간 화합 침전물(precipitate)이 형성될 수 있기 때문이다. 또한, 전형적인 땜납 재료 내의 구리 용해도는 0.3% 정도로 매우 작다. 따라서, 땜납 재료 내에 함유된 대부분의 과다 구리(excess copper)들은 상기와 같은 금속간 화합물의 형태일 것이다.
또한, 땜납 재료 내의 작은 양의 구리는 땜납의 리플로우(reflow)특성을 저하시킨다. 특히, 도전체들이 인접 간격으로 배치되는 경우, 땜납은 접속이 형성되는 도전체 방향으로는 당겨지고 인접 도전체로부터는 멀어지려 하는 경향을 가지는 것이 바람직하다. 또한, 이러한 반응(action)은 접속 내의 도전 재료를 최대화하며, 상기 소자가 사용된 후 정상 또는 비정상적인 온도에 의하여 연성화된 경우에도, 안정된 구조의 땜납 재료를 제공한다. 이러한 리플로우 특성은 땜납 재료 내의 매우 작은 구리 함유에 의하여 전체적으로 파괴될 수 있다.
또한, 이러한 리플로우는 주변 기판 상의 소량의 구리에 의해 악영향을 받아서, 이러한 영역들이 부분적으로 침수되거나 또는 브리징되는 것을 허용한다. 현재에 있어서 유일한 해결책은, 이러한 땜납 내의 구리 용착물을 용해시키고(이는 특히 도전체가 땜납 재료 내의 구리 용질의 소스를 제공하는 경우에, 땜납 재료 내의 구리가 낮은 용해도를 갖기 때문에 어려움), 땜납으로부터의 구리를 다른 재료들과 반응시키거나 또는 침투성 플럭스(aggressive flux)를 사용하는 것이다. 상기 해결책들은 장시간의 리플로우 시간을 요구하며, 형성된 상기 땜납 접속의 완전성(integrity)을 손상시킬 수 있다. 또한, 금과 같은 다른 재료들도 땜납 내에서 낮은 용해도를 가지며, 땜납 접속 및 리플로우에 대해 유사한 악영향을 받는 것으로 공지되어 있다.
따라서, 본 발명의 목적은 높은 균일성을 갖고 225㎛ 정도의 인접 간격으로 배치된 접속을 형성할 수 있는 땜납 재료 용착 방법을 제공하는 것이다.
본 발명의 다른 목적은 현재의 리쏘그래피 공정에 필적할만한 크기 및 간격으로 땜납 접속을 형성하는 기법을 제공하는 것이다.
본 발명의 또 다른 목적은 완성된 접속 내의 구리 함유량을 감소시키는 동시에 높은 해상도로 땜납 접속을 생성하는 기법을 제공하는 것이다.
본 발명의 역시 다른 목적은 표면의 오목한 모양 내에서의 도금 공정들을 개선하기 위한 방법 및 장치를 제공하는 것이다. 본 발명의 역시 또 다른 목적은 온도가 상승하는 경우에서도 안정한 모양을 갖는 땜납 접속을 제공하는 것이다.
본 발명의 상기 및 다른 목적들을 이루기 위하여, 내부에 개구(aperture)를 갖는 제1 유전층의 최소한 표면 상의 도전층의 일부분으로서 제2 유전층의 개구들에 의하여 노출되는 부분 상에 땜납 재료들을 전기 도금(electroplating)시키는 단계 및 상기 제1 유전층의 표면 부분으로부터 땜납 재료들을 리플로우시키는 단계를 포함하는 땜납 부위를 형성하는 방법이 제공된다.
본 발명의 다른 특징에 따라서, 도전층 방향으로의 전기 도금 유체(electroplaing fluid)의 흐름을 제어하는 구성(arrangement) 및 상기 전기 도금 유체의 흐름에 대하여 일반적으로 직각 방향으로 상기 도전층을 이동시키는 구성을 포함하는 전기 도금 장치가 제공된다.
첨부된 도면들을 참조하여 본 발명의 양호한 실시예에 대한 다음의 상세한 설명들로부터 상술된 목적, 특징 및 장점들과 다른 목적, 특징 및 장점들이 더 명확하게 이해될 것이다.
이제 도면들, 특히 제1도를 참조하면, 상기 도면에는 본 발명에 따른 땜납 용착 형성의 초기 단계(10)가 도시된다. 설명의 간략화 및 명확화를 위하여, 도전체 또는 패드(14)는 단순히 평면 기판(12) 상에 단순히 지지되는 것으로 가정되지만, 층(12)은 복수일 수 있는 칩을 지지하고 상호 접속할 수 있으며, 일부는 다른 위치에서 불규칙한 표면 지세(topography)를 나태낼 수 있는 이른바 다중층 모듈(Multi-Layer Module: MLM)과 같은 집적 회로 또는 전자 패키지의 임의의 층일 수 있다는 점을 이해해야만 한다. 마찬가지로, 다른 도전체 또는 패드들이 도전체 또는 패드(14)에 거의 근접될 수 있으며, 또 통상 근접될 것이라는 사실을 이해해야만 한다.
제1도에 더 도시된 바와 같이, 땜납 비용착성 재료층(16)이 가능하면 리쏘그래픽 또는 다른 고해상도 기법들에 의하여 [파선(18)에 의하여 표시된 바와 같이] 도포되고 패터닝되어, 땜납 접속이 행해질 영역 주변의 재료를 제거하는 것으로 가정된다. 따라서 이러한 패터닝된 층(16)은 상기 상호접속 영역을 둘러싸게 되며, 순차적인 납땜 및/또는 땜납 해체(desoldering) 공정 또는 공정들 동안 땜납 이동(soldering migration)을 방지하는 역할을 한다. 이러한 층은 상기 목적에 적합한 위치에 양호하게 남기 때문에, 상기 층의 두께는 본 발명에 따라 용착된 땜납의 부피를 한정하는 데에 결정적이지는 않다. 그러나, 아래에 더 자세하게 검토될 바와 같이, 양호한 완정성[ 및 아래에 검토될 바와 같이 층(20)을 용해하기에 충분한 부피의 땜납)을 갖는 층을 생성시키는 두께를 초과하여 증가된 두께는 유익한 결과를 가져오지 않으며, 또 본 발명에 따른 다음의 공정들 중의 몇몇이 수행될 수 있는 효과 및/또는 신뢰성을 감소시킬 수 있기 때문에, 층(16)은 비교적 얇은 것이 바람직하다.
층(16)을 패터닝하는 공정은, 양호하게도 층(16)의 개구들이 상기 도전체 또는 패드의 폭에 의하여 표시되는 최소 배선폭(feature size)보다 어느 정도 더 크기 때문에, 소자 설계 규칙(design rule)에 따른 최소 배선폭에서의 패터닝을 요구하지 않으며, 어느 정도의 오등록(misregistration)을 허용함에 유의한다. 그러나, 이러한 허용오차(tolerance)가 제공될 필요는 없으며, 본 발명이 사용될 수 있는 몇몇 설계에서는 방지될 수 있고, 또 등록 허용오차는 이에 따라 더 결정적일 수 있다.
이제 제2도를 참조하면, 땜납 용착성 도전층(20)이 땜납이 도포될 표면을 포함하여 상기 소자의 전체 표면 상에 용착된다. 공지된 무전자(無電子) 도금 공정 및 진공 스퍼터링이 이러한 구리층을 용착시키는 데 적절한 것으로 알려져 있다.[금, 은 불활성 금속(noble metal)과 같은 다른 재료 및 다른 도전 재료들이 본 발명의 실시에 사용될 수 있지만, 구리 이외의 양호한 도전체들은 매우 고가이며, 도전성이 약한 도전 재료의 경우에는 층(20)이 더 두꺼워질 필요가 있어서, 공정을 복잡하게 한다. 또한 금은 용해도가 낮고, 금/주석 금속간 화합물을 형성하므로, 비용을 무시한다 해도 구리에 비하여 매우 적은 장점만을 갖는다.] 구리는, 일반적으로 본 발명을 신뢰도있게 실시하는 데 충분한 양호한 고착성(adhesion)을 갖기 때문에, 대부분의 기판 및 도전 재료보다 선호되며, 단가도 저렴하다.
전기 도금 공정 동안 나중에 용착되는 층(30)을 지지해야만 하는 도전층(20)의 고착을 개선하기 위하여, 땜납 마스크의 표면을 기계적으로 -예를 들어, 숫돌로 문지르는 것(pumice scrubbing)에 의해 -거칠게 하고/하거나, 화학적으로 -예를 들어 O2또는 CF4/O2플라즈마 또는 알카리성 과망간산(alkaline permanganate) 또는 설퍼릭 크롬산(sulfuric-chromic acid) 용액 등을 사용하는 화학 처리에 의하여 변형시켜 용착을 개선하는 것이 바람직하다고 간주되는데, 이때 특수 처리는 금과 같은 특정 금속의 접속 또는 패드에 손상을 주지 않도록 선택된다.
또한, 구리는 높은 도전성 재료이며, 비교적 얇은층으로도 아래에 설명될 후속적인 전기 도금 공정에 충분하다. 그러나, 도전층(20)으로 사용된 재료에 상관없이, 피착 또는 가열의 불균일함을 초래하여 도금 마스크(30)의 레지스트를 손상시킬 수 있는 도전층(20) 내의 전압 구배(電壓 勾配: voltage gradient)를 유발하지 않고서 전기 도금용 전류를 전달하는 데 충분한 두께가 사용되어야만 한다. 구리가 사용되는 경우, 위에서 검토된 바와 같이 대부분의 땜납 재료 내에서 구리의 용해도가 낮기 때문에, 층(20)이 가능한 얇게 유지되어야 한다는 사실이 약간은 중요하다.
그 다음으로 제3도에 도시된 바와 같이, 패터닝 가능하고 제거 가능한 유전층(30)이 상기 땜납 용착성 층(20) 상에 형성되고, 층(16)의 개구보다 어느 정도 더 큰 가로 크기(transverse dimension)를 양호하게 갖는 개구를 형성하도록 패터닝된다. 유전체는, 도금시 층(30)의 표면 상으로 부풀어오르지(mushrooming) 않고, 원하는 부피의 땜납 재료를 함유하기에 충분한 두께여야만 한다. 이러한 이유로 인해, 특히 건식막 포투레지스트(dry film photoresist)들이 적절하다. 일반적으로, 기판의 양면에 유전층(30)을 도포하여, 층(30) 중 패터닝에 의하여 노출된 도전성 표면 이외에 노출된 도전성 표면 상에 땜납이 용착되는 것이 바람직하다.
본 발명에 따라 용착될 땜납 재료의 양은 상기 개구의 부피에 의해 한정되므로, 이러한 개구들의 개구 에지(aperture edge, 32) 간의 가로 크기는 층(30)의 두께에 따라 선택되어야만 한다. 게다가, 더 큰 가로 크기는 층(30)의 패터닝시 어느 정도의 등록 허용 오차를 제공한다. 또한, 층(30)의 두께로 인한 개구의 깊이 증가는 후속 공정들을 손상시킬 수 있다. 따라서, 개구의 가로 크기는 개구들 간의 충분한 분리를 유지하기 위해 가능한 한 큰 것이 바람직하며, 층(30)은 단지 원하는 부피의 땜납 재료를 한정하는 데 충분한 두께 정도로 적절히 얇은 것이 바람직하다. 플립칩(DCA) 응용의 경우, 원하는 땜납 부피는 일반적으로 40 내지 70 입방 밀(mil)(즉 0.000,000,040 내지 0.000.000.070 입방 인치)이다. 규정된 땜납 부피를 산정하기 위한 모델은 D. O. Powell 및 A. K. Trivedi에 의한 FLIP-CHIP on FR-4 Integrated Circuit Packaging, 1993년 IEEE의 제43차 전자 구성소자 및 기법 컨퍼런스의 프로씨딩즈(proceedings), pp.182 - 186에 개시된다. 경우에 따라서는, 땜납 부피는 실험적으로 결정될 수 있다.
제3도로부터, 층(30)에 대한 패터닝은 땜납 접속들이 이루어질 모든 위치에 땜납 용착성 재료를 노출시켜, 층(20)의 노출된 위치들이 모두 전기적으로 접속된다는 사실을 주목해야만 한다. 또한, 제4도 및 제8도에 도시된 공정을 수행하기 위해, (파선에 의하여 개략적으로 도시된) 최소한 하나의 추가 개구(34)가 층 (20)에 대한 전기적 접속용으로 형성되어야 한다.
제4도에 도시된 바와 같이, 금속 땜납 재료(40)는 개구(32 및 16')에 의하여 한정되는 개구 내의 도전층(20) 상에 전기 도금에 의해 용착된다. 양호하게 주석 및 납일 수 있는 금속 땜납 재료들은 순차적인 전기 도금 공정 및/또는 합금 전기 도금에 의하여 다수의 층 내에 용착될 수 있다. 주석-비스무트(tin-bismuth) 및 납인듐(lead indium)과 같은 다른 합금 및 다른 전기 도금 가능한 금속들의 조합들이 사용될 수 있다. 전기 도금 공정 또는 공정들은 대부분 등방성으로 행해지며, 용착 두께는 모든 도전체 표면으로부터 점진적으로 형성되므로, 층(16 및 30)의 개구에 의해 대강 한정된 부피 내에 용착된 땜납 부피에 대한 미세 제어가 가능해진다.
다음으로, 제5도에 도시된 바와 같이, 유전층(30)은 제거되고, 층(20) 중 용착된 땜납 재료에 의하여 덮이지 않은 부분들이 본 기술 분야에 널리 공지된 선택적 에칭제(etchant) 및 공정을 사용하여 선택적으로 에칭 처리된다. 이러한 층의 제거에 의해 격리된 땜납 재료 영역이 생성되지만, 잠재적으로 이들은 약간 더 클 수 있으며 상기 개구(16')와 어느 정도 일치하지 않을 수 있다. 또한 층(20)의 잔존 부분들의 땜납 용착성 재료는 위에서 지적된 바와 같이 후속 납땜 공정 동안 땜납이 이동하는 것을 방지하기 위한 층(16) 표면의 작은 영역에 걸쳐 연장된다. 도금된 땜납의 화학적 처리는 스트립핑(stripping) 및 에칭 공정들로부터의 오염 물질 및 잔류물을 제거하도록 선택적으로 행해질 수 있다.
따라서, 제6도에 도시된 바와 같이, 땜납 접속을 형성하기 전에 상기 땜납 용착물을 리플로우시키는 것이 바람직하다. 제5도에 도시된 바와 같이, 땜납 재료(40)를 용융시키기에 충분한 열을 소자에 가하면, 층(20)의 땜납 용착성 재료는 땜납 재료 내로 용해된다. 이와 동시에, 층(20)의 땜납 용착성 표면이 파괴됨에 따라, 땜납 비용착성인 층(16)의 표면이 노출된다. 이는 땜납 재료를 층(16)의 표면으로부터 개구들의 에지(16') 내의 위치로 끌어당기며, 땜납 재료의 모양을 개구 내의 중심점인 곳에서, 상기 패드 또는 접속(14) 상부로 끌어올려진 형태로 만든다. 따라서, 상기 패터닝의 작은 불일치는 보정되며 용착물의 가로 크기가 감소되며, 돔 형태의 땜납 용착물[예를 들어, 개구와의 자동 일치(self-registration), 플럭스 도포 및/또는 땜납 접속이 형성될 대향 패드의 중앙 접속을 만들기 위한 것임]이 얻어진다. 많은 응용에서 이러한 돔 형태가 바람직할 수 있으나, 몇몇의 응용에서는 땜납 접속을 형성하기 전에 돔이 평탄화될 필요가 있을 수 있다.
전술한 공정은 본 발명의 실시를 위한 가장 일반적인 방법을 나타내는 반면에, 특정 기판 및 특정 유형의 전자 패키징에 대해서는 사소한 변경들이 바람직한 것으로 생각된다. 상세하게는, 일반적으로 폴리이미드(polyimide) 또는 글래스-에폭시(glass-epoxy)로 제조되고 구리 접속이 노출된 인쇄 회로 기판의 경우, 구리 접속은 땜납이 용착되는 면적을 제어하도록 땜납 비용착성 재료의 땜납 마스크(30)로 양호하게 덮인다. 양호하게, 땜납 마스크(30)는 도포 후에 스텐슬링 또는 리쏘그라피 공정에 의하여 패터닝될 수 있는 유기 폴리머막(organic polymer film)이다.
수성(水性 처리 가능한 땜납 레지스트들은, 도금을 방해하고 땜납 내에 함유물을 형성할 수 있는 잔유물을 개구(16') 내에 남기는 경향이 줄어들기 때문에 선호된다. 인쇄 회로 기판 내의 도금된 관통홀(through hole)의 텐팅(tenting)의 이점을 사용할 수 있는 응용의 경우[예를 들어, 도금된 관통홀이 칩 부착 위치에 있는 경우 및 땜납 접합의 약화를 방지하기 위해 낮은 점성의 유체로서 보강재를 도포할 필요가 있는 경우 등에서 유용하고, 이러한 텐팅에 의해 홀이 폐쇄되지 않으면 도금된 관통홀 밖으로 흘러나오는 도금된 관통홀의 종단부의 브리징(bridging)], 자연적으로 도금된 관통홀을 텐팅하는 건식막 땜납 레지스트가, 텐팅을 하지 않는 액상 레지스트 재료보다 바람직하다. 또한, 크롬과 같은 땜납 비용착성 금속막도, 크롬 및 구리와 땜납 재료들 간의 상이한 에칭 속도가 공지된 공정 및 에칭제에 의하여 이루어질 수 있기 때문에, 사용될 수 있다. 알루미늄도 역시 땜납 비용착성이므로 사용될 수 있다. 또한, 본 발명에 대한 이러한 변형들은 땜납이 도포될 층의 기판으로 폴리이미드를 사용하는 MLM, 몰딩된 회로 보드(molded circuit board) 및 금속화된 세라믹 기판(metallized ceramic substrate)들에 대하여 역시 적절히 사용될 수 있다. 또한, 상기 금속화된 세라믹 기판의 경우, 층(16)은 후막(thick film) 유전체로서 형성되어 스텐슬링에 의해 패터닝될 수 있다.
기판이 유연성 폴리이미드 또는 아크릴 수지이지만 다른 것은 인쇄 회로 기판과 유사한 플렉스 회로(flex circuit)인 경우, 유사한 재료인 유연성 유전체가 층(16)에 대하여 사용되어야만 한다. 그러나, 제조 시에는 상기 굴곡성(flexure)이 필요하지 않기 때문에, 인쇄 회로 기판에서 사용된 땜납 마스크 재료와 유사한 땜납 마스크 재료들로 충분하다.
통상적으로, 구리, 텅스텐, 몰리브덴 또는 다른 적절한 금속들의 도전성 패턴을 갖는 산화 알루미늄, 산화 베릴륨 또는 글래스 세라믹 재료와 같은 세라믹 유전체들로 구성되는 다층 세라믹(Multi-Layer Ceramic: MLC) 모듈의 경우, 층간 접속들은 주로 비아(via)로 공지된 홀을 통하여 채워진 도전체에 의해 형성된다. 비아를 둘러 싼 재료는 땜납 비용착성이기 때문에, 땜납 마스크가 개별적으로 제공될 필요가 없으며, 세라믹층 자체가 땜납 마스크 역할을 한다. 비아 재료가 땜납 비용착성인 경우, 재료는 구리 또는 금과 같은 땜납 용착성 금속으로 도금함으로써 땜납 용착성으로 만들어질 수 있다.
본 발명은 상술된 예에 기초하여 다른 재료들을 도전층(20) 및 유전층(30)으로 사용함으로써 다른 구성에 응용될 수 있다. 도전층(20)은 도전성을 가져야 하고, (모든 도전층 재료가 용해될 수는 없는 경우) 도전체에 대한 양호한 부착성을 가져야만 하며, 땜납 재료들과 비교하여 선택적으로 제거 가능하고, 상기 재료들에 의해 용착성이어야 한다. 또한, 땜납이 응용되어 리플로우될 때 땜납이 개구(16')로 당겨지도록 하기 위해서는 상기 도전성 재료가 어느 정도의 용해도를 갖는 것이 바람직하다. (도금이 안되는) 유전층(30)은, 패터닝될 수 있고 쉽게 제거 가능하며 또 상기 전기 도금 공정에서 사용되는 화학제들에 대해 저항할 수 있는 것이라면 어떠한 재료라도 가능하다.
상술된 공정이 리쏘그래픽 기법의 최소 배선폭에 해당하는 매우 작은 크기로, 또한 실질적인 공정 허용범위(latitude)와 기하학적 허용오차를 갖도록 땡납 부위를 생성하는 데 효과적이지만, 최근 리쏘그래픽 기법으로 생성될 수 있는 최선 배선폭이 감소하고 있기 때문에, 상술한 등록 허용 오차의 감소와 같은 상기 공정의 몇가지 양상들이 더 중요해지지만, 이들은 더 엄격한 허용 오차 및 감소된 공정 허용 범위에 의해 해결될 수 있다. 극단적으로 작은 최소 배선폭 및 간격에 부수되는 다른 문제점들은 약간의 공정 변형을 요구할 수 있다.
상세하게는, 개구(16' 및 32)들의 가로 크기가 작아질수록 개구들의 종횡비(예를 들면, 폭에 대한 깊이비)는 더 커질 수 있다. 작은 가로 크기 또는 증가된 종횡비는, 전기 도금 공정시 개구 내의 유체 흐름 및 순환(예를 들어, 대류)과, 확산을 통해서만 실질적으로 발생하는 금속 입자 또는 이온의 전송을 방해할 수 있다. 이러한 순환이 없으면, 개구 내의 전기 도금 유체는 도전층(20)의 노출 부분 상으로 도금되는 재료가 급격히 소모되며, 땜납 용착은 연장된 처리를 요구할 수 있고, 또는 신뢰할 수 없게 형성될 수 있다. 즉, 땜납 재료의 도금 속도 제어가 실제적으로 상실된다. 또한 감소된 도금 속도는, 전기 분해를 통한 수소 방출없이 사용될 수 있고 용착이 요구되는 표면 상으로부터 도금 용액을 더 제거할 수 있는 전기 도금 전류를 제한한다. 도금 시간이 연장된 경우에도 도금층 내에 관찰되는 빈 공간(void)들은 이러한 구성 때문에 생긴 것이다. 농도 구배(concentration gradient) 및 확산 속도를 증가시키기 위하여 용액 내의 도금된 재료의 벌크 농도(bulk concentration)를 증가시키는 것은 도금 두께 및 부피 균일성에 악영향을 미치는 것으로 알려져 있다. 예를 들어, 20내지 40 그램/리터의 금속 함유물을 갖는 도금조(plating bath)는 (비록 그와 같은 함유물이 산, 첨가제 등에 따라 상당히 변경될 수 있긴 하지만) 양호한 도금 균일성을 제공한다. 그러나, 만일 상기 금속 함유물이 농도 구배를 크게 변화시키기 위하여 (도금조 구성의 다른 함유물들은 일반적으로 변경되지 않고 유지되면서) 2배 또는 3배가 되는 경우, 통상적으로 도금 균일성의 실질적인 감소가 초래될 것이다.
또한, 농도 구배를 약간 증가시킬 수 있는 몇 가지 애지테이션 기법(agitation technique)들이 공지되어 있지만, 어떠한 것도 작은 개구 내의 불량한 용착 균일성을 효과적으로 보정하는 것으로는 판정되지 않았다. 예를 들어, 용액 재순환은 상기 확산층 두께를 감소시키며, 유체 내의 전단력(shear force)에 의해 농도 구배를 증가시킨다. 그러나, 수소 가스의 방출을 막기 위해, 제한 전류는 전단력의 크기가 최저인 (그리고 농도 구배가 최저인) 위치에 의해 결정된다. 최소의 전단력은 차페공(blind aperture)에 유지된다. 또한, 전단력의 국부적인 변화는 전류 밀도 및 도금 두께에 국부적인 차이를 야기한다. 유체를 통해 공기 등의 기체를 불어넣음으로써 난류(turbulence)를 제공하는 공기 스퍼징(air sparging)은 유사한 작용을 하지만, 큰 면적에 걸쳐서 균일성이 저하되고 가스 거품이 트랩(trap)되는 문제가 있다. 또한 2가 주석 이온의 존재 시에는 유체조(fluid bath)로부터 침전되는 4가 상태로의 2가 주석 이온의 고속 산화로 인해 공기 대신 질소가 사용되어야만 하는데, 이 경우 비용이 크게 증가한다. 따라서, 도금조 내의 주석 농도와 용착된 층 또는 합금의 제어가 상실된다. 용착면의 평면에서의 음극 애지테이션(cathode agitation)은 넓은 면적에 걸쳐서 균일성을 향상시키지만, 전단력이 낮게 유지되는 높은 종횡비의 차폐공에서는 그다지 효과적이지 못하다.
이러한 문제점을 방지하기 위해서는, 용착면에 난류를 생성하기 위한 용착면으로의 유체 제트 애지테이션(jet agitation)과, 유체 흐름에 대하여 일반적으로 수직한 평면에서의 음극 애지테이션을 조합하여 사용하는 것이 효과적인 것으로 판명되었다. 수 인치의 거리에서 스퍼저(spager)로 알려진 다지관(manifold) 내의 다수의 작은 오리피스(orifice)를 통해, 도금용액을 용착 또는 도금면으로 펌핑하는 것이 바람직하다. 다지관 내의 제트 오리피스의 간격에 대한 음극 애지테이션의 최소 크기는, 도금될 패널 상의 각 점이 오리피스의 정반대쪽의 약 0.25인치 내에서 제트 스트림[예를 들면, 1 또는 바람직하게는 양 좌표 방향에서 오리피스 간격 미만의 약 1/2 인치의 애지테이션 스트로크(agitation stroke)]에 의해 영향을 받도록 하는 것이 바람직하다. 음극 애지테이션 스프로크의 연장(extension)은 도금 균일성을 향상 시키더라고 매우 적은 양만을 향상시키는 것으로 보이며, 탱크 크기가 증가될 것을 요구할 수 있다.
제7a도에 예시적인 스피저가 도시되어 있다. 이러한 경우, 상기 스피저의 크기는 10인치 x 15인치 패널 아우트타인(outline)에 해당하며 12인치 폭에 대하여 중심에서 3인치 이격된 4개의 파이프(71)로 이루어져 있으므로, 파선 및 도트라인(72, 73)으로 도시한 바와 같이 음극 애지테이션에 대한 패널 이동의 크기가 2.5인치로 될 수 있다. 1/8 인치의 직경을 가진 44개의 오리피스(74)가 제공된다. 제8도는 상기 배열의 평면도로서 패널면에서 3.5 인치 이격된 스피저 뒤에 역시 2 인치 이격된 아노드 바(annode bar, 75)를 포함하고 있다.
이러한 배열은 패널면 부근의 제트 스트림의 정체점(stagnation point)이 분당 5 내지 10갈론(gallon)의 용액 흐름 속도를 갖도록 한다. 이러한 위치의 정체점은 상기 패널의 표면에서 유체의 난류를 최대화한다. 분당 흐름 속도를 15 갈론으로 고속화하면 용착물이 부적절하게 부식된다. 즉 정체점이 고속 흐름 속도에서 실제적으로 패널의 뒤(behind)에 있으므로, 부식은 패널에 대한 과도한 유체 속도 및 유압으로 인해 발생하는 것으로 보인다.
제8도의 배열을 이용한 최적의 음극 애지테이션은, 2.5인치 스트로크로 분당 60 - 120 스트로크인 것으로 실험적으로 결정되었다. 이러한 레벨의 음극 애지테이션은 제트로부터의 난류내의 국부적인 변동을 최적으로 균일화 시키는 경향이 있으며, 차폐공 내에 순환을 제공하기 위한 난류의 효과를 향상시키는 유체에 대한 전단 작용을 제공한다. 또한 제7A도 및 제8도의 배열을 이용하면, 전류밀도는 도금된 영역의 평단 피트당 15 - 25암페어가 되고, 도금조 농도는 리터당 총 금속(주석 과납의 총합)이 14 - 40그램이 되며, 유리산(free acid)은 리터당 250 - 350 그램이 된다, 이들 조건들의 결합은, 전기분해에 의한 수소 기체의 발생을 방지하면서 신속하게 재료를 용착시킨다는 관점에서 최적인데, 이에 따라 공극이 없는 양호한 용착 균일성이 제공되어 거의 100% 가까운 생산성이 달성된다.
제7A도의 다지관의 변형예가 제7B도 및 제7C도에 도시되어 있다. 제7B도에 도시한 바와 같이 오리피스(76)들은 보다 작으며(예를 들면 1/16인치) 스피저의 경계부에 45。인 열로 더 인접하게 배열되어 있을 뿐만 아니라 그 수가 더 많다. 이는 패널면에 대해 더 균일한 난류를 제겅하는 것으로 판명되었다. 보다 큰 난류 균일성은 음극 애지테이션 스트로크의 조정을 필요로 하지 않으며, 더 인접한 제트의 간격은 음극 애지테이션 스트로크 동안 패널 상의 임의의 점에서의 난류의 국부 변동이 효과적으로 더 자주 발생하도록 만든다(4 x 0.75 인치는 제7B도의 실시예의 3인치 간격과 동일함을 유의해야 한다).
아울러, 제7B도에 도시한 바와 같이, 대안적인 스퍼저에는 위에서 검토된 제트 오리피스(76)들 사이에 산재된 비교적 큰(예를 들어, 1/4 인치) 개구(77)의 추가 배열을 포함한다. 이들 오리피스는 제7C도에 잘 도시된 바와 같이 튜브로 형성되어 있으며 스피저의 외부와 제트 오리피스(76)에 유체를 공급하는 소스 플리넘(source plenum, 78) 뒤에 위치된 리턴 플리넘(return plenum, 79) 사이에서 연통된다. 이와 같은 방식의 리턴 오리피스(77) 배열은 패널을 가로지르는 평균 흐름의 지향성 형성을 실질적으로 방지한다. 흐름의 지향성 형성은 임의 제트로부터 임의의 리턴 입구로의 거리에 대해 패널을 통하여 점증적이며, 그 효과는 리턴 입구가 패널 영역 외부에 제공되는 경우 패널 에지 측의 용착 두께의 실질적인 변화로서 나타난다. 따라서, 양 좌표 방향에서 각각의 제트쌍 간에 리턴 입구를 배열하는 것이, 패널을 가로지르는 흐름 방향성의 추가적인 형성을 방지하는데 보다 효과적이다.
제7b도 및 제7c도의 실시예의 제트 오리피스의 전체 영역은 제7a도에 도시된 실시예의 제트 오리피스의 전체 영역과도 비교될 수 있으므로, 각각의 유체 제트의 흐름 속도 및 구조도 비교할 수 있음을 주목해야 한다. 따라서, 동일한 도금조 농도 및 도금 전류가 각각의 스피저 실시예에 사용될 수 있다. 제트 오리피스(76)에 비해 면적이 훨씬 큰 리턴 개구(77)는 각각의 제트에 대해 거의 영향을 미치지 않는 것으로 가정한다.
본 발명이 리쏘그래피 기법의 현재 한계에서 지극히 작은 용착물의 형성에 적용될 때 발생되는 두 번째 문제점은, 구리의 용해에 사용되는 땜납 재료의 부피 감소에 기인한다. 즉, 땜납 용착물의 가로 크기 감소는, 층(16, 30)의 두께가 동일하다 해도 땜납 용착물의 부피가 그에 비례하여 감소하게 한다. 구리로 도금된 표면적이 어느 정도 감소되고, 땜납 부피가 훨씬 더 감소하게 되어, 구리의 소정 두께에 대하여, 땜납 부피에 대한 구리 부피의 비는 땜납 용착물의 가로 크기가 감소됨에 따라 상당히 증가된다. 그러나, 실제로 층(16, 30)에 의해 한정되는 땜납 용착물의 두께는, 간격이 감소됨에 따라 다른 도전체 또는 패드와의 브리지 접속을 형성하는 땜납의 부피를 감소시키고, 용착물의 가로 크기가 감소됨에 따라 차폐공의 종횡비를 적정값으로 유지하도록 감소된다.
위에서 지적한 바와 같이, 땜납 재료 내의 구리의 용해성이 매우 낮고, 용융된 땜납은 구리로 용이하게 포화될 수 있으며, 땜납이 냉각될 때 땜납 재료로부터 침전되는 구리-주석 금속간 화합물이 형성되어 땜납의 합금 조성비 및 용융점에 상당한 영향이 있을 수 있다.
가장 간단한 경우로서, 차폐공의 바닥의 구리층의 부분만이 (금속의 모든 부피가 각 부위의 상대적 두께에 비례하도록) 고려되면, 25㎛ 두께의 땜납 용착물 속으로 용해되어야 하는 0.625㎛ 두께의 구리층은 땜납 재료에 의한 구리의 용해도를 훨씬 초과하는 2.5%의 구리 농도를 나타낸다. 차폐공의 측벽과 층(16)의 표면에 용착되는 구리의 부피가 고려되면 실제 상황은 더욱 악화되므로, 후자는 땜납 리플로우의 구조에 가장 중요하며 (땜납의 두께가 용착물의 다른 영역만큼 크지 않기 때문에 이 영역에서는 구리의 부피가 불균일하게 증가되기는 하지만) 땜납 용착물의 부피를 증가시키도록 증가될 수 있다. 상술한 바와 같이, 접속 또는 패드(14)는 구리의 중요한 첨가원(additional source)일 수도 있다.
본 발명이 매우 작은 크기의 용착에 적용될 때 발생하는 땜납 재료 내의 구리 과잉 문제를 방지하기 위해, 제1도 내지 제6도와 관련하여 상술한 방법에 추가의 단계가 제공된다. 특히, 제9도에 도시한 바와 같이, 참조 번호(32)로 도시한 바와 같이 층(30)을 도포하고 패터닝한 후, 화살표(92)로 표시한 것처럼 층(20)에 있는 노출된 구리 모두를 원하는 땜납 합금의 성분인 주석 또는 다른 재료로 대체하는 데 충분한 시간 동안 소자를 침적 용기에서 처리하여 땜납 구성 재료(20')의 용착물을 형성한다. 즉, 땜납 구성 재료가 대체되지 않은 임의의 나머지의 구리의 양은 땜납 재료로 용이하게 용해될 수 있는 구리의 양보다 적어야 한다. 따라서, 이러한 공정의 타이밍은 실험적으로 결정될 수 있다. 층(20) 중 노출되지 않은 부분에서는 구리의 대체가 일어나지 않아서 주석 또는 다른 땜납 구성 재료의 최종 용착물은 서로 전기적으로 접속되고 높은 도전성 구리 그리드와 같은 전기 도금 전류원이 된다.
이러한 방법으로 구리를 대체한 후, 제4도 내지 제6도와 관련하여 상술한 처리 단계의 나머지 처리가 땜납 재료의 용착을 완료하도록 수행될 수 있다. 전기 도금 처리는 대체 금속이 충분한 전류를 전달할 수 있는 저저항 구리 그리드에 의해 전기적 접속이 유지되므로 종래와 같이 정밀하게 진행된다. 이어서, 층(30)이 동일한 방식으로 정밀하게 제거될 수 있고, 동일한 선택적 에칭제가 땜납 용착물을 손상시키지 않고 구리층(20)의 나머지 부분을 선택적으로 제거하는 데 사용될 수 있다. 땜납 재료는 리플로우될 수 있으며, 층(16)이 땜납에 용착성이 없고, 땜납 내에 흔적량 이상의 구리를 용해할 필요성이 없으므로 상술한 바와 같이 개구(16')로 다시 회수되게 된다.
주석의 도전층(20)을 초기에 형성하는 것은 만족스러운 결과를 제공하지 못하는 것이 사실인데, 그 이유는 대게 층(16)에 대한 주석의 접착성이 본래 낮아서 개구 표면을 박리(flake)시키고 오염시키는 경향이 있기 때문이다. 접착성은 전기 도금 동안 층(30)을 지지하는 데 확실히 불충분하다. 이러한 낮은 접착성은 층(16)이 땜납 비용착성 재료이어야하기 때문에 방지될 수 없다. 또한, 전기 도금 전류를 전달하기 위해, 보다 두꺼운 주석 또는 다른 재료가 요구된다. 이러한 추가적인 두께, 자체는, 전기 도금 후에 층(20) 중 땜납 용착물 사이의 부분들을 제거하는 데 효과적인 에칭제가 땜납 용착물을 손상시킬 수 있으므로 추가의 복잡성을 제공한다.
이러한 목적을 위한 적절한 침적 용기는 인쇄 회로 기판의 제조시에 사용되는 것으로 알려져 있으나 구리의 얇은 표면층의 대체용으로서 사용된다. 구리를 대체할 적정 재료로서, 주석, 납 또는 그들의 조합을 포함하는 침적 용기가 알려져 있으며 본 발명의 실시에 가능하다. 주석/비스무트 땜납 재료가 용착될 경우 구리 대체용으로서 순수 주석이 사용되어야 한다. 그렇지 않으면, 용착될 땜납 재료 내의 원하는 상대 농도에 근접하게 일치하는 주석/납 결합재는, 대체 재료가 땜납 재료의 잔류 물질과 혼합되게 될 때 전체 땜납 용착물의 용융점을 정밀하게 조정해야 한다. 순수 주석 및 순수 납의 대체 재료 중에서는 땜납 내의 주석 양의 변화가 납의 양의 비교가능한 변화보다 땜납의 용융점에 영향을 덜 미치는 순수 주석이 바람직하다.
땜납 접합부에서의 과잉 구리의 문제점과 땜납 리플로우에 의한 부수적인 문제점을 방지함과 아울러, 또한, 여러 가지 다른 이유로서 본 발명의 상술한 변형예가 유리하게 고려된다. 예를 들면, 본 발명의 제1 실시예의 방법에서와 같이, 구리가 대체되지 않는 경우, 적외선 리플로우 오븐을 관통하는 2개의 경로가 필요한데, 각각은 탈염수 세정 단계를 거쳐, 땜납 마스크층(16)으로부터 땜납 표면의 완전한 디웨팅(dewetting)을 획득하고, [특히, 개구(16')가 패드 또는 접속부(14)의 치수, 카드 유전층의 표면 또는 기판(12)에 비해 큰 경우] 회로 접속부 또는 패드(14) 상의 땜납의 완전한 회수를 획득한다. 또한, 이들 리플로우의 각각에 대하여, 중간 활성화되고 물로 세정 가능한 플럭스가 요구된다. 이 플럭스는 땜납 접속부의 형성과 양립되지 않으며, 최종의 리플로우는 집적 회로, 모듈 또는 보드에의 땜납 접속의 형성과 관련되지 않는다. 또, 물 세정 공정은 직접 칩 부착(Direct Chip Attachment: DCA) 구성의 밀착 이격 특성에는 효과가 없다. 따라서, 단일의 금속 대체 단계에 의해 리플로우에 요구되는 다수의 시간 소비 단계가 방지된다.
또한, 구리의 용해가 요구되지 않기 때문에, 리플로우에 사용된 플럭스는 땜납 접속을 행하기에 적절한 플럭스[예를 들면, 비활성 세정되지 않은(no-clean) 플럭스]러부터 선택될 수 있다. 따라서, 칩, 모듈 및/또는 보드의 접속은 리플로우 단계와 동시에 수행될 수 있으므로, 공정 단계 및 복잡도를 감소시킬 수 있다. 또한, 앞서 언급한 바와 같이, 리플로우 동안 땜납의 회수에 의하여 형성된 땜납 용착물의 원형 또는 돔형 상부면은 일부 응용에서는 바람직하지 않을 수 있는데, 이러한 경우 땜납 용착물을 평탄화하기 위한 별도의 공정 단계는 당연히 필요없다.
본 발명에 대한 이러한 변형 실시의 다른 장점은 앞서 지적된 바와 같이, 개구(16')가 패드 또는 접속(14)보다 매우 큰 경우, 접합부의 땜납 양을 최대화하는 것이 바람직하며, 접합부의 기생 용량을 최소화하기 위해 제10도에 도시된 바와 같이 층(16)의 개구 측면(16')과 층의 표면(12') 또는 기판(12) 양자 모두로부터 땜납을 회수하는 것이 바람직하다. 땜납 구성 재료(20')의 용착물이 구리층(20)의 노출된 부분을 대신하기 때문에, 땜납 용착물(40)이 리플로우되는 때에 가능하면 소자(110)의 패드 또는 접속(120)에 대한 땜납 접속을 [C4 프리폼(100)을 사용하거나 사용하지 않고] 형성하는 동시에, 땜납 구성 재료가 용착된 땜납 재료에 즉시 합체되고, 흔적량의 구리도 땜납 재료에 즉시 용해되며, 땜납은 층(12, 16)들의 비용착성 표면(12', 16')으로부터 즉시 회수되고, 패드 또는 접속(14 및 120)의 용착성 표면 사이에서만 안정한 메니스커스(meniscus-like) 형태(40')가 된다.
상술한 관점에서, 본 발명의 방법 및 장치는 밀착 이격된 접속들에 특히 적합한 높은 균일성의 부피 및 모양과 현재 단계에서 리쏘그라피 기법으로 형성될 수 있는 외관 크기 양자 모두를 갖는 땜납 용착물을 제공할 수 있으며, 또 상기 땜납 접속의 저 용해도 재료 함유물이 실질적으로 제거되도록 제어될 수 있다는 사실을 알 수 있다.
본 발명이 단 하나의 양호한 실시예의 관점에서 설명되어 왔지만, 본 기술에 숙련된 사람들은 본 발명이 부가된 청구 범위의 교시 및 범주 내의 변형에 따라 실시될 수 있다는 사실을 이해할 것이다.

Claims (18)

  1. 땜납 용착물을 땜납 용착성 재료(solder wettable material)상에 형성하는 방법에 있어서, 상기 땜납 용착성 재료의 일부를 커버하는 최소한 제1 땜납 비용착성 재료층의 표면 상의 도전층의 부분들에 땜납 재료를 전기 도금하는 단계 -상기 도전층의 부분들은 제2 땜납 비용착성 재료층 내의 개구들에 의해 노출되고, 상기 도전층 내의 도전성 재료는 상기 땜납 재료 내에 포함되어 있는 최소한 하나의 재료로 전기 화학적 치환에 의해 화학적으로 치환됨-; 및 상기 제1 땜납 비용착성 재료층의 상기 표면의 일부로부터 땜납 재료를 리플로우(reflow) 시키는 단계를 포함하는 땜납 용착물 형성 방법.
  2. 제1항에 있어서, 상기 제2 땜납 비용착성 재료층을 제거하는 단계; 및 상기 도전층 중 상기 땜납 재료에 인접한 노출부를 제거하는 단계를 더 포함하는 땜납 용착물 형성 방법.
  3. 제2항에 있어서, 상기 도전층의 최소한 일부를 상기 땜납 재료로 용해시키는 단계를 더 포함하는 땜납 용착물 형성 방법.
  4. 제2항에 있어서, 상기 제1 땜납 비용착성 재료층의 상기 개구 측벽으로부터 상기 땜납 재료를 리플로우시키는 단계를 더 포함하는 땜납 용착물 형성 방법.
  5. 제2항에 있어서, 상기 도전층의 최소한 일부를 상기 땜납 재료로 용해시키는 단계를 더 포함하는 땜납 용착물 형성 방법.
  6. 제1항에 있어서, 상기 제1 땜납 비용착성 재료층의 상기 개구 측벽으로부터 상기 땜납 재료를 리플로우시키는 단계를 더 포함하는 땜납 용착물 형성 방법.
  7. 제1항에 있어서, 전기 도금 유체(electroplating fluid)의 흐름을 상기 도전층에 대해 수직인 방향으로 지향시키는 단계; 및 상기 도전층을 상기 전기 도금 유제의 흐름에 대해 직각인 방향으로 진동시키는 단계를 더 포함하는 땜납 용착물 형성 방법.
  8. 전기 도금 장치에 있어서, 전기 도금 유체의 흐름을 도전층에 대해 수직인 방향으로 지향시키는 수단; 및 상기 도전층을 상기 전기 도금 유체의 흐름에 대해 수직인 방향으로 진동시키는 수단을 포함하는 전기 도금 장치
  9. 제11항에 있어서, 상기 전기 도금 유체의 흐름을 지향시키는 수단은 복수의 제트 오리피스(jet orifice)를 포함하는 전기 도금 장치.
  10. 제12항에 있어서, 상기 복수의 제트 오리피스 중 최소한 2개의 제트 오리피스 사이에 배치된 최소한 하나의 유체 리턴 개구(fluid return aperture)를 더 포함하는 전기 도금 장치.
  11. 제13항에 있어서,
    상기 복수의 제트 오리피스에 상기 전기 도금 유체를 공급하기 위한 소스 플리넘 수단(source plenum means); 및 상기 최소한 하나의 유체 리턴 개구로부터 상기 전기 도금 유체를 수용하기 위한 리턴 플리넘(return plenum)을 더 포함하는 전기 도금 장치.
  12. 제14항에 있어서, 상기 소스 플리넘은 상기 리턴 플리넘에 인접되어 있는 전기 도금 장치.
  13. 제15항에 있어서, 상기 최소한 하나의 리턴 개구는 상기 소스 플리넘을 통하여 연장하는 튜브를 포함하는 전기 도금 장치.
  14. 땜납 용착물을 땜납 용착성 재료 상에 형성하는 방법에 있어서, 개구를 가지며 상기 땜납 용착성 재료의 일부를 커버하는 최소한 제1 땜납 비용착성 재료층의 표면 상의 도전층의 부분들에 땜납 재료를 전기 도금하는 단계 -상기 제1 땜납 비용착성 재료층 내의 상기 개구 내의 상기 도전층의 부분은 제2 땜납 비용착성 재료층 내의 다른 개구들에 의해 전기 도금시 노출되고, 상기 다른 개구들은 상기 전기 도금에 의해 용착될 상기 땜납 재료의 부피를 한정하는 크기를 가짐-; 및 상기 제1땜납 비용착성 재료층의 상기 표면의 일부로부터 땜납 재료를 리플로우시키는 단계를 포함하는 땜납 용착물 형성 방법.
  15. 제17항에 있어서, 상기 땜납 비용착성 재료층 중 하나는 유전체인 땜납 용착물 형성 방법
  16. 제17항에 있어서, 상기 땜납 비용착성 재료층 중 하나는 땜납 비용착성 금속인 땜납 용착물 형성 방법.
  17. 제17항에 있어서, 상기 제1 또는 제2 땜납 비용착성 재료층 중 하나는 레지스트 재료를 포함하는 땜납 용착물 형성 방법.
  18. 제17항에 있어서, 상기 제1 및 제2 땜납 비용착성 재료층 중 하나는 땜납 비용착성 막인 땜납 용착물 형성 방법.
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