KR100195513B1 - 반도체 칩 패키지 - Google Patents

반도체 칩 패키지 Download PDF

Info

Publication number
KR100195513B1
KR100195513B1 KR1019960044028A KR19960044028A KR100195513B1 KR 100195513 B1 KR100195513 B1 KR 100195513B1 KR 1019960044028 A KR1019960044028 A KR 1019960044028A KR 19960044028 A KR19960044028 A KR 19960044028A KR 100195513 B1 KR100195513 B1 KR 100195513B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
chip package
leads
dummy block
package according
Prior art date
Application number
KR1019960044028A
Other languages
English (en)
Other versions
KR19980025782A (ko
Inventor
김태형
노희선
조인식
유기수
이상협
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960044028A priority Critical patent/KR100195513B1/ko
Priority to DE19728617A priority patent/DE19728617C2/de
Priority to FR9709063A priority patent/FR2754387B1/fr
Priority to CN971122733A priority patent/CN1094257C/zh
Priority to TW086110276A priority patent/TW345707B/zh
Priority to JP23811697A priority patent/JP3155729B2/ja
Priority to US08/943,129 priority patent/US5932923A/en
Publication of KR19980025782A publication Critical patent/KR19980025782A/ko
Application granted granted Critical
Publication of KR100195513B1 publication Critical patent/KR100195513B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/50Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/565Moulds
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/28Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00Details of semiconductor or other solid state devices
    • H01L23/48Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495Lead-frames or other flat leads
    • H01L23/49541Geometry of the lead-frame
    • H01L23/49548Cross section geometry
    • H01L23/49551Cross section geometry characterised by bent parts
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321Disposition
    • H01L2224/32151Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484Connecting portions
    • H01L2224/48463Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491Disposition
    • H01L2224/4912Layout
    • H01L2224/49171Fan-out arrangements
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732Location after the connecting process
    • H01L2224/73251Location after the connecting process on different surfaces
    • H01L2224/73265Layer and wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42Wire connectors; Manufacturing methods related thereto
    • H01L24/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001Technical content checked by a classifier
    • H01L2924/00014Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01068Erbium [Er]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01Chemical elements
    • H01L2924/01079Gold [Au]
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181Encapsulation

Abstract

본 발명은 반도체 칩 패키지에 관한 것으로, 리드 프레임의 최외곽에 형성된 내부 리드의 일단으로부터 돌출된 더미 블록 리드 및 적어도 2분할되어 있으며, 일단으로부터 연장되어 좌우 한 쌍을 이루는 돌기부를 갖는 타이 바를 포함하고, 그 더미 블록 리드 및 2분할된 타이 바가 스탬핑 방법에 의해 약 30∼40° 경사진 반도체 칩 패키지를 제공함으로써, 성형 수지의 유동 방향이 타이 바 및 더미 블록 리드에 의하여 유동 방향이 변경됨으로써, 성형 수지의 유동이 방해되지 않아 와류가 억제되는 한편, 내부 기공을 포함하는 불완전 성형이 방지됨으로써, 실 소비자에게 완제품으로 공급되기 위해 실시되는 신뢰성 검사에 의해 공급된 수증기의 부피 팽창으로 인한 반도체 칩과 다이 패드간의 계면 박리 및 본딩 와이어간의 전기적 고장을 방지할 수 있는 특징이 있다.

Description

반도체 칩 패키지
본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 리드 프레임의 최외곽에 형성된 내부 리드의 일단으로부터 연장된 더미 블록 리드 및 적어도 2분할되어 있으며, 일단으로부터 연장되어 좌우 한 쌍을 이루는 돌기부를 갖는 타이 바를 포함하고, 그 더미 블록 리드 및 2분할된 타이 바가 수평면에 대하여 약 30∼40° 경사진 반도체 칩 패키지에 관한 것이다.
다이 패드를 갖는 반도체 칩 패키지는 전체 패키지 생산량의 70∼80%를 점유하고 있다. 이는 패키지의 제조 방법이 간단하고, 종래의 패키지 제조 장치를 그대로 이용할 수 있기 때문이다. 그러나, 이와 같은 패키지는 대량 생산의 과정, 특히 성형 공정에 있어서, 성형 수지에 의하여 발생되는 와류로 인하여 패키지의 불량이 발생되는 단점이 있다.
도 1은 종래 기술에 의한 반도체 칩 패키지를 일부 절개하여 나타내는 사시도이다.
도 2는 도 1의 Ⅱ―Ⅱ선을 따라 자른 단면도이다.
도 3은 도 1의 Ⅲ―Ⅲ선을 따라 자른 단면도이다.
도 1 내지 도 3을 참조하면, 패키지(100)는 반도체 칩(10)의 하부 면과 다이 패드(30)의 상부 면이 은 에폭시 계열의 접착제(20)에 의해 접착되어 있으며, 상기 반도체 칩(10)은 상기 다이 패드(30)로부터 각기 이격된 복수 개의 내부 리드들(50)과 각기 본딩 와이어(70)와 같은 수단에 의해 전기적 연결되어 있으며, 상기 다이 패드(30)는 타이 바(40)에 의해 도면상에는 나타나 있지 않은 리드 프레임의 사이드 레일부에 고정되어 있다. 그리고, 그 패키지(100)는 상기 칩(10), 다이 패드(30), 타이 바(40), 내부 리드들(50) 및 본딩 와이어(70)를 포함하는 전기적 연결 부분이 에폭시 계열의 성형 수지에 의해 패키지 몸체(80)가 형성되어 있으며, 상기 내부 리드들(50)과 각기 일체로 형성된 외부 리드들(60)은 상기 패키지 몸체(80)에 대하여 연장되어 있으며, 표면 실장에 적합하도록 『J』형으로 절곡되어 있다.
도 4는 도 1의 패키지의 성형 공정시 성형 수지의 유동을 나타내는 도면이다.
도 4를 참조하면, 도 4는 도 2의 절단 방향에서의 성형 수지 유동을 나타내고 있으며, 상부 및 하부 금형(310;410)의 캐비티(312;412)에 내재된 반 조립 상태의 리드 프레임이 상기 하부 금형(410)의 게이트(414)로부터 공급된 성형 수지에 의해 성형되는 상태를 나타내고 있다.
도면상에 나타나 있는 화살표는 성형 수지의 유동을 나타내고 있으며, 그 성형 수지는 반도체 칩(10) 및 다이 패드(30)에 충돌되어 유속이 감소되어 상기 캐비티(312;412)의 각 상하 말단에 와류가 발생된다. 여기서, 와류의 발생은 상기 반도체 칩(10) 및 다이 패드(30)에 충돌되어 유속이 저하된 성형 수지와 유속이 저하되지 않는 성형 수지간의 심한 유속 편차에 의한 것이다. 더욱이, 성형 수지의 와류는 대형의 반도체 칩(10)에 있어서는 더욱 심한 양상을 나타낸다. 따라서, 성형 수지의 와류에 의해 내부 기공 및 불완전 성형이 발생되고 그로 인한 패키지의 신뢰성이 저하된다. 상기 내부 기공은 고온 고압 및 수증기 분위기에서 진행되는 패키지의 신뢰성 검사에 의해 제공된 수증기가 그 내부 기공에 집중되어 팽창됨으로써, 패키지 몸체(80)의 기계적 강도를 저하시키는 역할을 한다.
또한, 다핀 리드 프레임인 경우에 있어서는 성형 수지가 내부 리드(50)에 충돌되어 와류가 발생되기 때문에 내부 기공을 발생시킨다. 이 내부 기공은 신뢰성 검사에 의해 공급된 수증기가 집중되는 부분이며, 이 수증기의 부피 팽창으로 인하여 본딩 와이어간의 전기적 고장을 야기한다.
따라서, 본 발명의 목적은 패키지 몸체 내의 내부 기공 및 불완전을 해소하여 신뢰성이 보장된 반도체 칩 패키지를 제공하는데 있다.
도 1은 종래 기술에 의한 반도체 칩 패키지를 일부 절개하여 나타내는 사시도.
도 2는 도 1의 Ⅱ―Ⅱ선을 따라 자른 단면도.
도 3은 도 1의 Ⅲ―Ⅲ선을 따라 자른 단면도.
도 4는 도 1의 패키지의 성형 공정시 성형 수지의 유동(流動)을 나타내는 도면.
도 5는 본 발명에 의한 반도체 칩 패키지를 일부 절개하여 나타내는 사시도.
도 6은 도 5의 Ⅵ―Ⅵ선을 따라 자른 단면도.
도 7은 도 5의 Ⅶ―Ⅶ선을 따라 자른 단면도.
도 8은 도 5의 Ⅷ―Ⅷ선을 따라 자른 단면도.
도 9 및 도 10은 도 5의 본 발명에 의한 패키지의 성형 공정시 성형 수지의 유동을 나타내는 도면.
※도면의 주요 부분에 대한 설명※8
110 : 반도체 칩120 : 접착제
130 : 다이 패드140 : 타이 바
150, 152 : 내부 리드154 : 더미 블록 리드
160 : 외부 리드170 : 본딩 와이어
180 : 패키지 몸체200 : 반도체 칩 패키지
상기 목적을 달성하기 위하여, 본 발명은 반도체 칩; 그 반도체 칩의 하부 면과 접착된 다이 패드; 그 다이 패드로부터 각기 이격·형성된 복수 개의 내부 리드들, 그 내부 리드들의 최외곽에 형성된 내부 리드의 일단으로부터 연장·형성된 더미 블록 리드를 포함하는 내부 리드부; 상기 반도체 칩과 각기 대응된 상기 내부 리드들을 각기 전기적 연결하는 수단; 상기 다이 패드와 일체로 형성되어 있으며, 각기 분할된 타이 바; 상기 반도체 칩, 내부 리드부, 전기적 연결하는 수단 및 타이 바를 내재·봉지하는 패키지 몸체; 및 상기 내부 리드들과 일체로 형성되어 있으며 상기 패키지 몸체에 대하여 연장된 외부 리드들;을 포함하는 것을 특징으로 하는 반도체 칩 패키지를 제공한다.
이하 참조 도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
도 5는 본 발명에 의한 반도체 칩 패키지를 일부 절개하여 나타내는 사시도이다.
도 6은 도 5의 Ⅵ―Ⅵ선을 따라 자른 단면도이다.
도 7은 도 5의 Ⅶ―Ⅶ선을 따라 자른 단면도이다.
도 8은 도 5의 Ⅷ―Ⅷ선을 따라 자른 단면도이다.
도 5 내지 도 8을 참조하면, 본 발명에 의한 반도체 칩 패키지(200)는 반도체 칩(110); 그 반도체 칩(110)의 하부 면과 접착된 다이 패드(130); 그 다이 패드(130)로부터 각기 이격·형성된 복수 개의 내부 리드들(150;152), 그 내부 리드들의 최외곽에 형성된 내부 리드(152)의 일단으로부터 연장·형성된 더미 블록 리드(154)를 포함하는 내부 리드부; 상기 반도체 칩(110)과 각기 대응된 상기 내부 리드들(150;152)을 각기 전기적 연결하는 수단(170); 상기 다이 패드(130)와 일체로 형성되어 있으며, 각기 분할된 타이 바(140); 상기 반도체 칩(110), 내부 리드부(150;152;154), 전기적 연결하는 수단(170) 및 타이 바(140)를 내재·봉지하는 패키지 몸체(180); 및 상기 내부 리드들(150;152)과 일체로 형성되어 있으며 상기 패키지 몸체(180)에 대하여 연장된 외부 리드들(160);을 포함한다.
반도체 칩 패키지(200)에 있어서, 반도체 칩(110)은 그(110)의 하부 면과 다이 패드(130)의 상부 면이 은 에폭시 계열의 접착제(120)에 의해 접착되어 있으며, 상기 반도체 칩(110)은 상기 다이 패드(130)로부터 각기 이격된 복수 개의 내부 리드들(150;152)과 각기 본딩 와이어(170)와 같은 수단에 의해 전기적 연결되어 있으며, 상기 다이 패드(130)는 좌우 양단에 형성된 타이 바(140)에 의해 도면상에는 나타나 있지 않은 리드 프레임의 사이드 레일부에 고정되어 있다.
여기서, 리드 프레임의 최외곽에 형성된 내부 리드(152)에 대하여 좀 더 상세히 설명하면, 내부 리드(152)는 상기 각기 다이 패드(130)의 사방으로 각기 이격되어 형성되어 있으며, 상기 타이 바(140)를 기준으로 하여 마주보는 내부 리드(152)는 그들(152)의 일단으로부터 각기 마주보며 연장된 더미 블록 리드(154)가 형성되어 있으며, 그(154)의 표면은 요철(凹凸)이 형성되어 있으며 수평면에 대해 약 30∼40°정도의 경사를 이루도록 형성되어 있다. 상기 경사각을 이루도록 하는 것은 스탬핑 방법에 의해 달성될 수 있다. 상기 다이 패드(130)를 기준으로 하여 다이 패드(130)의 어느 한 측면, 즉 도 8을 정면에서 보아 다이 패드(130)의 좌측 또는 우측면에 위치한 더미 블록 리드들(154)은 모두 동일한 방향으로 경사진 반면, 상기 다이 패드(130)를 기준으로 하여 양측에서 마주보는 더미 블록 리드들(154), 즉 도 8을 정면에서 보아 다이 패드(130)의 좌측에 있는 더미 블록 리드들(154)과 우측에 있는 더미 블록 리드들(154)은 각기 반대 방향으로 경사져 있다.
또한, 상기 타이 바(140)를 좀 더 상세히 설명하면, 타이 바(140)는 좌우 양방향으로 크게 연장되어 있으며, 상기 패키지 몸체(180)의 외곽 방향으로 2분할된 구조를 갖는다. 상기 타이 바는 일체로 각기 공간을 갖으며 2분할되어 있다. 여기서, 상기 2분할된 타이 바(140)는 각기 약 30∼40° 정도 스탬핑 방법에 의해 경사지게 형성되어 있으며, 그 각 부분의 수직 방향 표면에는 요철이 형성되어 있다. 그리고, 상기 연장된 타이 바(140)는 그의 연장된 좌우 말단으로부터 상기 더미 블록 리드(154)와 유사한 돌기부가 각기 좌우로 하나 씩 연장되어 있으며, 그 돌기부의 수직 방향 표면은 요철이 형성되어 있다. 또한, 상기 더미 블록 리드들(154)과 동일하게 상기 다이 패드(130)를 기준으로 하여 좌우에 마주보는 타이 바(140)는 서로 반대 방향으로 경사져 있다.
그리고, 그 패키지(200)는 상기 칩(110), 다이 패드(130), 타이 바(140), 내부 리드들(150;152), 더미 블록 리드(154) 및 본딩 와이어(170)를 포함하는 전기적 연결 부분이 에폭시 계열의 성형 수지에 의해 봉지된 형태로 패키지 몸체(180)가 형성되어 있으며, 상기 내부 리드들(150;152)과 각기 일체로 형성된 외부 리드들(160)은 상기 패키지 몸체(180)에 대하여 연장되어 있으며, 표면 실장에 적합하도록 『J』형으로 절곡되어 있다.
도 9 및 도 10은 도 5의 본 발명에 의한 패키지의 성형 공정시 성형 수지의 유동을 나타내는 도면이다.
도 9 및 도 10을 참조하면, 도 9는 도 6의 절단 방향에서의 성형 수지 유동을 나타내고 있으며, 도 10은 도 8의 절단 방향에서의 성형 수지 유동을 나타내고 있다. 각기 경사진 2단 구조를 갖는 타이 바(140)의 각 사이로 성형 수지가 통과됨으로써, 종래의 패키지 성형 공정에서(도 4) 나타난 와류의 발생을 억제할 수 있다. 여기서, 성형 금형(320;420)의 구조에 대해서는 전술한 바 있기에 상세한 설명은 생략하기로 한다.
상기 각기 경사진 2단 구조의 타이 바(140)는 성형 수지의 진입 방향을 수평 방향이 아닌 경사진 방향으로 조절함으로써 성형 수지의 유동이 상기 반도체 칩(110)과 다이 패드(130)와의 충돌되어 유속이 급격히 저하되는 것을 방지하고, 용이하게 흘러갈 수 있도록 함으로써, 와류의 발생을 억제하여 내부 기공을 포함하는 불완전 성형을 근본적으로 해결하고 있다.
더욱이, 상기 더미 블록 리드(154)는 상기 반도체 칩(110) 및 다이 패드(130) 측의 성형 수지 유속과 거의 동일하도록 성형 수지의 유동 방향을 더미 블록 리드(154)가 경사진 방향으로 조절하여 유속 편차를 줄임으로써, 상기 내부 리드들(150;152) 부근에 발생되던 내부 기공을 방지한다.
본 발명은 전술된 실시 예에 한(限)하여 설명되었지만, 이에 한정되지 않고 내부 리드 및 타이 바가 다이 패드를 기준으로 하여 사방에 형성된 경우 등으로 변형·실시될 수 있음은 본 발명이 속하는 분야의 통상적인 지식을 갖은 자라면 자명한 것이다.
본 발명에 따른 반도체 칩 패키지는 수평면으로부터 경사를 이루도록 형성된 타이 바 및 더미 블록 리드에 의하여, 성형 수지에 의한 패키지 몸체 형성시 성형 수지의 유동 방향이 내부 리드와 직접 충돌하지 않는 방향으로 변경됨으로써, 반도체 칩, 다이 패드 및 내부 리드들에 의해 성형 수지의 유동이 방해받지 않기 때문에 와류 형성이 억제되는 한편, 내부 기공을 포함하는 불완전 성형이 방지됨으로써, 실 소비자에게 완제품으로 공급되기 위해 실시되는 신뢰성 검사에 의해 공급된 수증기의 부피 팽창으로 인한 반도체 칩과 다이 패드간의 계면 박리 및 본딩 와이어간의 전기적 고장을 방지할 수 있는 효과가 있다.

Claims (10)

  1. 반도체 칩;
    그 반도체 칩의 하부 면과 접착된 다이 패드;
    그 다이 패드로부터 각기 이격·형성된 복수 개의 내부 리드들, 그 내부 리드들의 최외곽에 형성된 내부 리드의 일단으로부터 연장·형성된 더미 블록 리드를 포함하는 내부 리드부;
    상기 반도체 칩과 각기 대응된 상기 내부 리드들을 각기 전기적 연결하는 수단;
    상기 다이 패드와 일체로 형성되어 있으며, 각기 분할된 타이 바;
    상기 반도체 칩, 내부 리드부, 전기적 연결하는 수단 및 타이 바를 내재·봉지하는 패키지 몸체; 및
    상기 내부 리드들과 일체로 형성되어 있으며 상기 패키지 몸체에 대하여 연장된 외부 리드들;
    을 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  2. 제 1항에 있어서, 상기 내부 리드들이 상기 다이 패드로부터 각기 이격되어 사방에 배치·형성된 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 1항 또는 제 2항에 있어서, 상기 더미 블록 리드가 각기 마주 보며 형성된 것을 특징으로 하는 반도체 칩 패키지.
  4. 제 3항에 있어서, 상기 더미 블록 리드가 수직 방향 표면에 요철이 형성된 것을 특징으로 하는 반도체 칩 패키지.
  5. 제 3항에 있어서, 상기 더미 블록 리드가 경사진 것을 특징으로 하는 반도체 칩 패키지.
  6. 제 5항에 있어서, 상기 마주 보는 상하의 더미 블록 리드들은 각기 동일한 방향으로 경사져 있으며, 상기 마주 보는 좌우의 더미 블록 리드들은 각기 반대 방향으로 경사진 것을 특징으로 하는 반도체 칩 패키지.
  7. 1항에 있어서, 상기 타이 바가 2분할되어 있으며, 그 일단으로부터 마주 보는 돌기부를 갖는 것을 특징으로 하는 반도체 칩 패키지.
  8. 제 7항에 있어서, 상기 돌기부는 수직 방향 표면에 요철이 형성된 것을 특징으로 하는 반도체 칩 패키지.
  9. 제 7항에 있어서, 상기 타이 바는 2분할된 부분이 각기 동일한 방향으로 경사진 것을 특징으로 하는 반도체 칩 패키지.
  10. 제 9항에 있어서, 상기 좌우 마주보며 한 쌍을 이루는 타이 바는 각기 반대 방향으로 경사진 것을 특징으로 하는 반도체 칩 패키지.
KR1019960044028A 1996-10-04 1996-10-04 반도체 칩 패키지 KR100195513B1 (ko)

Priority Applications (7)

Application Number Priority Date Filing Date Title
KR1019960044028A KR100195513B1 (ko) 1996-10-04 1996-10-04 반도체 칩 패키지
DE19728617A DE19728617C2 (de) 1996-10-04 1997-07-04 Halbleiterbaustein
FR9709063A FR2754387B1 (fr) 1996-10-04 1997-07-17 Boitier de dispositif a semi-conducteur
CN971122733A CN1094257C (zh) 1996-10-04 1997-07-18 半导体器件封装
TW086110276A TW345707B (en) 1996-10-04 1997-07-19 Semiconductor device packages
JP23811697A JP3155729B2 (ja) 1996-10-04 1997-09-03 半導体チップパッケージ及びその製造方法
US08/943,129 US5932923A (en) 1996-10-04 1997-10-03 Semiconductor device packages having dummy block leads and tie bars with extended portions to prevent formation of air traps in the encapsulate

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019960044028A KR100195513B1 (ko) 1996-10-04 1996-10-04 반도체 칩 패키지

Publications (2)

Publication Number Publication Date
KR19980025782A KR19980025782A (ko) 1998-07-15
KR100195513B1 true KR100195513B1 (ko) 1999-06-15

Family

ID=19476280

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960044028A KR100195513B1 (ko) 1996-10-04 1996-10-04 반도체 칩 패키지

Country Status (7)

Country Link
US (1) US5932923A (ko)
JP (1) JP3155729B2 (ko)
KR (1) KR100195513B1 (ko)
CN (1) CN1094257C (ko)
DE (1) DE19728617C2 (ko)
FR (1) FR2754387B1 (ko)
TW (1) TW345707B (ko)

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6515359B1 (en) * 1998-01-20 2003-02-04 Micron Technology, Inc. Lead frame decoupling capacitor semiconductor device packages including the same and methods
US6329705B1 (en) 1998-05-20 2001-12-11 Micron Technology, Inc. Leadframes including offsets extending from a major plane thereof, packaged semiconductor devices including same, and method of designing and fabricating such leadframes
TW419810B (en) * 1998-06-18 2001-01-21 Hitachi Ltd Semiconductor device
JP3105200B2 (ja) * 1998-10-07 2000-10-30 沖電気工業株式会社 半導体装置およびその製造方法
US6278175B1 (en) 2000-01-21 2001-08-21 Micron Technology, Inc. Leadframe alteration to direct compound flow into package
IT1319406B1 (it) * 2000-04-28 2003-10-10 St Microelectronics Srl Involucro protettivo per il contenimento di un circuito integrato susemiconduttore.
US6414379B1 (en) * 2000-09-29 2002-07-02 Siliconware Precision Industries Co., Ltd. Structure of disturbing plate having down set
JP2006024812A (ja) * 2004-07-09 2006-01-26 Sony Corp 半導体素子搭載のリードフレームとそれを用いた半導体装置
JP2006066008A (ja) * 2004-08-30 2006-03-09 Hitachi Global Storage Technologies Netherlands Bv 磁気ディスクおよび磁気ディスクの製造方法
JP4953619B2 (ja) * 2005-11-04 2012-06-13 Towa株式会社 電子部品の樹脂封止成形装置
US7927923B2 (en) * 2006-09-25 2011-04-19 Micron Technology, Inc. Method and apparatus for directing molding compound flow and resulting semiconductor device packages
JP2017170627A (ja) * 2016-03-18 2017-09-28 富士電機株式会社 モールド製品の製造方法およびモールド製品
CN108735701B (zh) * 2017-04-13 2021-12-24 恩智浦美国有限公司 具有用于包封期间的毛刺缓解的虚设引线的引线框架
JP7109347B2 (ja) * 2018-12-03 2022-07-29 三菱電機株式会社 半導体装置および電力変換装置

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61168251A (ja) * 1985-01-21 1986-07-29 Mitsubishi Electric Corp 半導体装置
JPS63265454A (ja) * 1987-12-24 1988-11-01 Nec Corp 半導体装置
JPH01192154A (ja) * 1988-01-28 1989-08-02 Nippon Motoroola Kk リードフレーム
IT1239644B (it) * 1990-02-22 1993-11-11 Sgs Thomson Microelectronics Struttura di supporto degli adduttori perfezionata per contenitori di dispositivi integrati di potenza
JPH0468557A (ja) * 1990-07-10 1992-03-04 Hitachi Ltd 半導体装置及びそのモールド用金型
JPH04239164A (ja) * 1991-01-11 1992-08-27 Fujitsu Ltd 半導体装置
JP3006285B2 (ja) * 1991-05-27 2000-02-07 株式会社日立製作所 半導体装置
US5293065A (en) * 1992-08-27 1994-03-08 Texas Instruments, Incorporated Lead frame having an outlet with a larger cross sectional area than the inlet
JPH0846119A (ja) * 1994-08-02 1996-02-16 Sony Corp リードフレームおよびこれを用いた半導体装置

Also Published As

Publication number Publication date
US5932923A (en) 1999-08-03
FR2754387B1 (fr) 2003-08-08
JPH10112518A (ja) 1998-04-28
DE19728617C2 (de) 2002-10-31
KR19980025782A (ko) 1998-07-15
JP3155729B2 (ja) 2001-04-16
FR2754387A1 (fr) 1998-04-10
TW345707B (en) 1998-11-21
CN1179011A (zh) 1998-04-15
DE19728617A1 (de) 1998-04-09
CN1094257C (zh) 2002-11-13

Similar Documents

Publication Publication Date Title
KR100195513B1 (ko) 반도체 칩 패키지
KR100310523B1 (ko) 반도체 장치 및 반도체 장치용 리드 프레임
KR970010678B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
KR19980020296A (ko) 반도체 칩 패키지
CN201017876Y (zh) 一种防水型塑料封装系列引线框架
KR100216064B1 (ko) 반도체 칩 패키지
US7638860B2 (en) Semiconductor device and lead frame
KR100227120B1 (ko) 엘오씨(loc)리드와 표준형 리드가 복합된 구조를 갖는 반도체 칩 패키지
JPS6178149A (ja) 半導体装置
KR0163872B1 (ko) 본딩 와이어 불량 방지용 블로킹 리드를 갖는 패킹 구조
CN220306253U (zh) 一种侧翼形引线框架及封装结构
CN107706158A (zh) 半导体封装结构及制造方法
KR0152913B1 (ko) 버텀 리드형 반도체 패키지의 리드 프레임
KR0135890Y1 (ko) 리드온칩 패키지
KR200168180Y1 (ko) 반도체 전극용 리드 프레임
JPH0233961A (ja) リードフレーム
KR19990001898A (ko) 비대칭 구조를 갖는 반도체 칩 패키지
KR100244254B1 (ko) 리드 프레임 및 이를 이용한 반도체 패키지
JPH06232304A (ja) フルモールドパッケージ用リードフレーム
US20010050420A1 (en) Leadframe having joined internal lead
KR19980020728A (ko) 열방출 리드를 갖는 반도체 칩 패키지용 리드 프레임
JPS6020546A (ja) 半導体装置
JPH06268144A (ja) 半導体集積回路装置
KR19980085416A (ko) 홈을 갖는 리드 프레임
KR0119759Y1 (ko) 버텀 리드형 반도체 패키지

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080201

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee