KR19980020296A - 반도체 칩 패키지 - Google Patents

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Abstract

본 발명은 반도체 칩 패키지에 관한 것으로, 다이 패드와 칩이 접착되는 부분에 관통 부분이 일체로 형성되어 있으며, 그 관통 부분의 ½ 부분에 칩이 걸쳐지도록 접착된 반도체 칩 패키지를 제공함으로써, 신뢰성 검사 도중에 패키지 몸체의 내부로 공급된 수증기에 의해 타이 바를 걸쳐 다이 패드의 상부 면과 접착된 칩의 가장자리 하부 면간에 발생되던 계면 박리를 차단하여 박리를 방지; 그 흡습된 수증기에 의해 상기 칩의 상부 면에 형성된 복수 개의 본딩 패드들이 부식을 방지; 및 관통 부분이 일체로 형성되어 있기 때문에 다이 패드의 일단과 기계적 연결된 타이 바의 형성 위치에 대하여 영향을 전혀 받지 않는 특징을 갖는다.

Description

반도체 칩 패키지
본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 상세하게는 다이 패드와 칩이 접착되는 부분에 관통 부분이 형성되어 있으며, 그 관통 부분에 칩이 걸쳐지도록 접착된 반도체 칩 패키지에 관한 것이다.
최근의 전자 부품들의 기능은 다양화 및 고출력의 특성 요구 등이 충족되어야 한다. 따라서, 패키지 내에 실장되는 칩의 크기는 상대적으로 커지게 되었다. 그러나, 패키지가 실장되는 인쇄회로기판과 같은 전자 장치는 중량을 감량하는 동시에 실장 밀도를 증대시키는 방향으로 기술의 발전이 이루어지기 때문에 동일한 패키지 내에 칩의 크기가 더 큰 칩이 실장된 패키지가 실장되는 것이 바람직하게 되었다.
그리고, 통상적인 패키지는 리드 프레임의 다이 패드 상부 면과 칩의 하부 면이 접착제에 의해 접착되고, 그 칩의 본딩 패드들과 각기 대응된 리드 프레임의 리드들이 본딩 와이어와 같은 수단에 의해 전기적 연결된다. 그런 다음, 상기 구조는 성형 공정 및 절단/절곡 공정이 진행되고, 최종적으로 신뢰성 검사에서 양품으로 판정된 후 실 소비자에게 공급된다.
더욱이, 상기 다이 패드를 갖는 패키지는 패키지 전체 생산 비율에 있어서 가장 많은 비중을 차지하며, 또한 제조 단가 측면에 있어서도 가장 저렴한 장점을 갖는다.
도 1은 종래 기술의 실시 예에 의한 패키지를 일부 절개하여 나타내는 사시도이다.
도 2는 도 1의 Ⅱ―Ⅱ선을 따라 자른 단면도이다.
도 1 및 도 2도를 참조하면, 패키지(100)는 리드 프레임의 다이 패드(120)의 상부 면과 칩(10)의 하부 면이 은 에폭시 계열의 접착제(30)에 의해 접착되어 있다. 그리고, 상기 패키지(100)는 상기 칩(10)의 상부 면에 형성된 복수 개의 본딩 패드들(12)이 각기 대응된 리드 프레임의 내부 리드들(40)과 각기 본딩 와이어들(70)에 의해 각기 전기적 연결되어 있다.
여기서, 상기 다이 패드(20)의 구조를 좀 더 상세히 설명하면, 다이 패드(20)는 중심 부분에 관통 부분(22)이 형성되어 있다. 즉, 그 다이 패드(20)의 관통 부분(22)은 상기 칩(10)의 하부 면과 접착되는 부분의 내측에 형성되어 있다.
상기 다이 패드(20)의 각 모서리 부분은 4개의 타이 바들(60)에 의해 지지되어 있다. 상기 타이 바들(60)은 상기 다이 패드(20)를 리드 프레임의 사이드 레일(도시 안됨)과 기계적 고정하는 역할을 한다.
상기 칩(10), 다이 패드(20), 내부 리드들(40) 및 본딩 와이어들(70)을 포함하는 전기적 연결 부분은 에폭시 계열의 성형 수지에 의해 봉지되어 패키지 몸체(80)가 형성된다. 이 때, 상기 관통 부분(22)은 성형 수지에 의해 충전(充塡)되어져 상기 다이 패드(20)와 상기 패키지 몸체(70)간의 결합력을 증가시킨다.
상기 내부 리드들(40)과 각기 일체로 형성된 외부 리드들(50)은 상기 패키지 몸체(80)에 대하여 돌출되어 있으며, 그 형상은 표면 실장형 패키지에 적합하도록 갈매기 날개(gull wing) 형상으로 절곡되어 있다.
통상적인 패키지에 있어서, 패키지는 신뢰성 검사를 받는 도중에 다이 패드, 리드들, 타이 바를 포함하는 리드 프레임, 칩 및 성형 수지간의 상이한 열 팽창에 의해 발생된 계면에 수증기가 집중된다. 더욱이, 그 집중된 수증기는 고온에 의해 부피 팽창되고, 그 부피 팽창된 수증기의 압력에 의하여 그 계면 형성이 더욱 진행되어져 최종적으로 계면이 박리되는 불량이 발생된다.
상기 신뢰성 검사는 후술하기로 한다.
여기서, 계면 박리가 발생되는 취약 지점은 다이 패드의 하면과 성형 수지간 및 다이 패드의 상부 면과 칩의 하부 면간의 계면이다. 상기 다이 패드와 성형 수지간의 계면 박리는 상기 관통 부분에 의해 방지될 수 있다. 즉, 패키지 몸체에 흡습된 수증기는 상기 관통 부분에 집중되고, 그 집중된 수증기의 부피 팽창은 관통 부분 내에서 발생되기 때문에 다이 패드와 성형 수지간의 계면 박리가 방지될 수 있다.
그러나, 상기 칩과 다이 패드간의 박리는 주로 상기 칩의 가장자리 부분에서 발생되기 때문에 상기 다이 패드의 중심 부분에 형성된 관통 부분은 박리를 방지할 수 없는 단점이 있다.
왜냐하면, 흡습된 수증기가 타이 바들을 경로(經路)로 하여 다이 패드의 상부 면을 따라서 전달되고, 그 전달된 수증기는 상기 칩의 가장자리 하부 면과 상기 다이 패드의 상부 면이 접착되는 부분까지 전달된다. 그리고, 그 수증기는 최종적으로 관통 부분까지 전달된다. 여기서, 상기 칩의 하부 면과 상기 다이 패드의 상부 면이 접착된 부분에 분포된 수증기는 상기 언급된 신뢰성 검사에 의해 열 팽창되어 상기 칩과 다이 패드간의 접착 불량을 야기한다.
이와 같은 패키지는 칩과 다이 패드간의 박리가 칩의 크기에 비례하며, 그에 대응하여 다이 패드의 크기가 큰 경우에 빈번히 발생되기 때문에, 동일한 패키지 내에 더 큰 칩을 실장하려는 현재 패키지 기술의 경향을 충족시킬 수 없는 단점이 있다.
도 3은 종래 기술의 다른 실시 예에 의한 반도체 칩 패키지를 일부 절개하여 나타내는 사시도이다.
도 4는 도 3의 Ⅳ―Ⅳ선을 따라 자른 단면도이다.
도 5는 도 3의 Ⅴ―Ⅴ선을 따라 자른 단면도이다.
도 3 내지 도 5를 참조하면, 패키지(200)는 리드 프레임의 다이 패드(120)의 상부 면과 칩(110)의 하부 면이 은 에폭시 계열의 접착제(130)에 의해 접착되어 있다. 그리고, 상기 패키지(200)는 상기 칩(110)의 상부 면에 형성된 복수 개의 본딩 패드들(112)이 각기 대응된 리드 프레임의 내부 리드들(140)과 각기 본딩 와이어들(170)에 의해 각기 전기적 연결되어 있다.
여기서, 상기 다이 패드(120)의 구조를 좀 더 상세히 설명하면, 다이 패드(120)는 중심 부분이 분할되어 있다. 즉, 그 다이 패드(120)의 분할된 부분(122)은 상기 칩(110)의 하부 면과 접착되는 부분의 내측에 형성되어 있다.
상기 다이 패드(120)의 각 모서리 부분은 4개의 타이 바들(160)에 의해 각기 지지되어 있다. 상기 타이 바들(160)은 상기 다이 패드(120)를 리드 프레임의 사이드 레일(도시 안됨)과 기계적 고정하는 역할을 한다.
상기 칩(110), 다이 패드(120), 내부 리드들(140) 및 본딩 와이어들(170)을 포함하는 전기적 연결 부분은 에폭시 계열의 성형 수지에 의해 봉지되어 패키지 몸체(180)가 형성된다. 이 때, 상기 다이 패드(120)의 분할된 부분(122)은 성형 수지에 의해 충전(充塡)되어져 상기 다이 패드(120)와 상기 패키지 몸체(180)간의 결합력을 증가시킨다.
상기 내부 리드들(140)과 각기 일체로 형성된 외부 리드들(150)은 상기 패키지 몸체(180)에 대하여 돌출되어 있으며, 그 형상은 표면 실장형 패키지에 적합하도록 갈매기 날개(gull wing) 형상으로 절곡되어 있다.
여기서, 이와 같은 구조를 갖는 패키지(200)는 도 1 및 도 2의 패키지(100) 보다는 칩(110)과 다이 패드(120)간의 박리 현상이 발생될 우려가 적다. 즉, 전술된 이유에 있어서, 상기 칩과 다이 패드가 접하는 부분이 분할된 다이 패드의 간격만큼 줄었기 때문이나, 그 분할된 부분의 간격보다 칩의 가장자리 부분과 다이 패드가 접하는 부분이 월등히 넓기 때문에 박리 현상이 근본적으로 방지되지는 않는다.
종래 기술에 의한 실시 예에 있어서, 칩과 다이 패드간의 박리를 방지하기 위하여, 다이 패드의 관통 부분을 더 크게 형성한다면, 이는 칩과 다이 패드간의 접착 면적이 적어지기 때문에 접착성이 저하되는 단점이 있다. 또한, 관통 부분의 위치가 칩의 가장자리 부분에 형성될 수도 있으나 칩과 다이 패드간의 박리가 근본적으로 방지되지 않는다.
또한, 종래 기술에 의한 다른 실시 예에 있어서, 패키지는 칩과 다이 패드간의 박리를 방지하기 위하여, 그 분할된 간격을 더 크게 형성한다면, 칩과 다이 패드간의 접착되는 부분이 적어지기 때문에 접착성이 저하되는 단점이 있다.
따라서, 본 발명의 목적은 리드 프레임의 다이 패드와 성형 수지간의 계면 박리 및 다이 패드와 칩간의 계면 박리를 방지할 수 있는 한편, 실장되는 칩의 본딩 패드들의 손상을 방지할 수 있는 반도체 칩 패키지를 제공하는데 있다.
도 1은 종래 기술의 실시 예에 의한 반도체 칩 패키지를 일부 절개하여 나타내는 사시도.
도 2는 도 1의 Ⅱ―Ⅱ선을 따라 자른 단면도.
도 3은 종래 기술의 다른 실시 예에 의한 반도체 칩 패키지를 일부 절개하여 나타내는 사시도.
도 4는 도 3의 Ⅳ―Ⅳ선을 따라 자른 단면도.
도 5는 도 3의 Ⅴ―Ⅴ선을 따라 자른 단면도.
도 6은 본 발명의 실시 예에 의한 반도체 칩 패키지를 일부 절개하여 나타내는 사시도.
도 7은 도 6의 Ⅶ―Ⅶ선을 따라 자른 단면도.
도 8은 본 발명에 적용되는 다이 패드를 나타내는 평면도.
※ 도면의 주요 부분에 대한 설명 ※
210 : 칩212 : 본딩 패드
220 : 다이 패드222 : 관통 부분
230 : 접착제240 : 내부 리드
250 : 외부 리드260 : 타이 바
270 : 본딩 와이어280 : 패키지 몸체
300 : 패키지
상기 목적을 달성하기 위하여, 본 발명은 상부 면에 복수 개의 본딩 패드들을 갖는 칩; 각 모서리 부분에 관통 부분이 형성되어 있으며, 상기 칩의 가장자리 하부 면이 상기 관통 부분에 걸쳐 상부 면에 접착된 다이 패드; 상기 본딩 패드들에 각기 전기적 연결된 내부 리드들; 상기 다이 패드들의 적어도 한 부분 이상이 기계적 연결된 타이 바; 상기 칩, 다이 패드, 및 내부 리드들을 포함하는 전기적 연결 부분과 타이 바들이 내재·봉지된 패키지 몸체; 및 상기 패키지 몸체에 대하여 돌출되어 있으며, 상기 내부 리드들에 각기 대응되어 일체로 형성된 외부 리드들;을 포함하는 것을 특징으로 하는 반도체 칩 패키지를 제공한다.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
도 6은 본 발명의 실시 예에 의한 반도체 칩 패키지를 일부 절개하여 나타내는 사시도이다.
도 7은 도 6의 Ⅶ―Ⅶ선을 따라 자른 단면도이다.
도 8은 본 발명에 적용되는 다이 패드를 나타내는 평면도이다.
도 6도 내지 도 8를 참조하면, 패키지(300)는 리드 프레임의 다이 패드(220)의상부 면과 칩(210)의 하부 면이 은 에폭시 계열의 접착제(230)에 의해 접착되어 있다. 그리고, 상기 패키지(300)는 상기 칩(210)의 상부 면에 형성된 복수 개의 본딩 패드들(212)이 각기 대응된 리드 프레임의 내부 리드들(240)과 각기 본딩 와이어들(270)에 의해 각기 전기적 연결되어 있다.
여기서, 상기 다이 패드(220)의 구조를 좀 더 상세히 설명하면, 다이 패드(220)는 상기 타이 바들(260)과 일체로 형성된 부분과 인접된 부분들이 각기 격자 형상으로 관통 부분들(222)이 형성되어 있다. 즉, 상기 칩(210)의 가장자리 부분은 상기 관통 부분(222)의 폭에 약 ½ 정도 내측에 걸쳐져 접착되어 있다.
상기 다이 패드(220)의 각 모서리 부분은 4개의 타이 바들(260)에 의해 각기 일체로 형성되어 있다. 상기 타이 바들(260)은 상기 다이 패드(220)를 리드 프레임과 기계적 고정하는 역할을 한다.
상기 칩(210), 다이 패드(220), 내부 리드들(240), 및 본딩 와이어들(270)을 포함하는 전기적 연결 부분과 타이 바들(260)을 포함하는 부분이 에폭시 계열의 성형 수지에 의해 봉지되어 패키지 몸체(280)가 형성되어 있다. 이 때, 상기 관통 부분(222)은 성형 수지에 의해 충전(充塡)되어져 상기 다이 패드(220)와 상기 패키지 몸체(280)간의 결합력을 증가시킨다.
그리고, 상기 내부 리드들(240)과 각기 일체로 형성된 외부 리드들(250)은 상기 패키지 몸체(280)에 대하여 돌출되어 있으며, 그 형상은 표면 실장형 패키지에 적합하도록 갈매기 날개(gull wing) 형상으로 절곡되어 있다.
도 8은 본 발명에 적용된 복수 개의 관통 부분(222)을 갖는 다이 패드(220)를 나타내고 있으며, 일점 쇄선으로 나타나 있는 것은 칩(210)의 가장자리 부분을 나타내고 있는 것이다.
이와 같은 패키지는 최종적으로 신뢰성 검사가 진행된다. 즉, 패키지가 완제품으로 제조되어 실 소비자에게 양품으로 공급되기 위한 공정을 의미한다. 이를 간략하게 설명하면, 신뢰성 검사는 실 소비자에 의해 실 사용되는 패키지는 일정한 조건 하(下)에서 동작되는데, 이보다 더 악조건을 패키지에 적용하여 신뢰성을 검사하는 것이다. 예컨대, 신뢰성 검사는 제조·완료된 패키지가 고온 분위기에 노출되고, 그의 패키지 몸체 내에 수증기가 공급되어 소정의 신뢰성 공정에 의하여 검사가 진행되는 것을 의미한다. 여기서, 고온 분위기란 실 소비자에 의해 패키지가 동작되는 온도보다 높다는 것을 의미한다. 고온 분위기 하에서, 패키지는 리드 프레임, 칩 및 성형 수지들이 각기 팽창된다.
더욱이, 고온 분위기 하에서 수증기가 공급되기 때문에, 수증기는 패키지 몸체와 외부 리드들 간의 열 팽창에 의하여 발생된 미세한 틈새를 통해서 패키지 몸체 내부까지 도달된다. 또한, 수증기는 패키지 몸체 전체를 통해서 그 패키지 몸체 내부까지 도달된다. 이는, 에폭시 계열의 성형 수지가 흡습(吸濕)하는 성질이 있기 때문이다.
이와 같이 패키지 몸체의 내부까지 도달된 수증기는 계면에 집중적으로 응집된다. 이는 물의 특성, 예컨대 표면 장력 등과 같이 분자 상호간에 각기 응집하려는 성질이 있기 때문이다.
여기서, 각 계면에 있어서, 신뢰성 검사 중에 발생되는 계면 박리에 대하여 좀 더 상세히 설명하면 다음과 같다.
(a)칩의 상부 면과 성형 수지간
(b)칩의 좌우 면들과 성형 수지간
(c) 다이 패드의 상부 면과 칩의 하부 면간
(d) 다이 패드의 하부 면과 성형 수지간
(e) 내부 리드들과 성형 수지간
·상기 (a)(b)(e)에 있어서, 계면 박리가 발생되더라도 패키지의 신뢰성은 별로 영향받지 않는다. 왜냐하면, 패키지의 계면 박리의 취약점은 다이 패드의 하부 면과 성형 수지간 및 다이 패드의 상부 면과 칩의 하부 면간의 계면이기 때문이다.
·상기 (c)에 있어서, 전술된 바와 같이 패키지 몸체로 흡습된 수증기는 타이 바들을 경로로 하여, 그 타이 바들과 일체로 형성된 다이 패드의 각 모서리 부분으로 전달된다. 그러나, 본 발명에 의한 관통 부분에 의해 전달된 수증기는 칩의 가장자리 부분과 접착된 다이 패드의 부분까지 도달되지 않는다. 또한, 그 관통 부분은, 종래 기술에 의한 패키지에 있어서, 전달된 수증기가 다이 패드와 접착된 칩의 밑면과 측면을 따라 전달되어 그 칩의 상부 면까지 도달됨으로써, 그 칩의 상부 면에 형성된 복수 개의 알루미늄 재질의 본딩 패드들을 부식시키는 단점을 미연에 방지할 수 있다. 이는 상기 타이 바들을 경로로 하여 전달된 수증기가 본 발명에 의한 관통 부분에 의해 집중되기 때문에, 그 수증기는 상기 칩의 상부 면까지 도달되어 그의 상부 면에 형성된 복수 개의 본딩 패드들을 부식시킬 수 없는 것이다. 즉, 상기 칩의 가장자리 부분과 상기 다이 패드와는 기계적 접촉이 없이 격리되어 있기 때문이다.
여기서, 칩의 가장자리 하부 면은 상기 관통 부분의 폭에 대하여 약 ½정도 걸쳐져 있다. 만약, 상기 타이 바를 기점(基點)으로 하여, 상기 다이 패드의 관통 부분이 형성된 내측 상부 면과 상기 칩의 하부 면이 접착된다면, 상기 칩과 다이 패드간의 계면 박리를 방지하는데는 문제를 야기하지 않으나, 상기 다이 패드에 대하여 작은 칩이 실장될 수밖에 없기 때문에 현재의 패키지 개발 기술을 충족시킬 수 없는 단점이 있다. 또한, 상기 다이 패드는 관통 부분이 상기 다이 패드와 칩이 접착됨에 있어서, 기계적 강도를 저하시키지 않는 한도 내에서 상기 다이 패드의 외곽에 대하여 가장 인접된 내측에 형성되는 것이 동일한 크기의 다이 패드에 대하여 가장 큰 칩이 실장될 수 있는 장점이 있다.
따라서, 본 발명에 의한 목적을 완전히 충족시키면서 가장 바람직한 경우는 전술한 바와 같이, 칩의 가장자리 하부 면은 상기 관통 부분의 폭에 대하여 약 ½정도 걸쳐지도록 다이 패드와 접착되는 경우이다.
·(d)에 있어서, 흡습되는 수증기의 양의 대부분은 패키지 몸체에 대하여 돌출된 외부 리드들 및 패키지 몸체를 경로로 하여, 패키지 몸체 내부로 흡습된다. 상기 패키지 몸체의 내부로 흡습된 수증기는 타이 바들을 경로로 하여, 다이 패드까지 전달된다. 그런 다음, 그 수증기는 상기 다이 패드의 관통 부분들에 집중되고, 신뢰성 검사에 의하여 부피 팽창되더라도 패키지 몸체의 증기압을 변화시키지는 못한다. 따라서, 본 발명에 의한 패키지는 관통 부분에 의해 다이 패드와 성형 수지간의 계면 박리가 방지된다.
본 발명에 의한 패키지는 전술된 바와 같이 타이 바와 인접된 부분이 격자 형상으로 된 것 외에 상기 타이 바들과 인접된 부분만을 격자 형상과 같이 각기 복수 개의 부분으로 분리·형성할 수 있다. 따라서, 본 발명의 패키지는 전술된 바에 한정(限定)되지 않으며, 본 발명이 속하는 기술 분야의 통상적인 지식을 갖은 자에 의하여 용이하게 변형·실시될 수 있음은 자명하다.
본 발명에 의한 구조에 의하면, 패키지는 칩의 가장자리 부분이 다이 패드의 관통 부분의 ½ 부분에 걸쳐지도록 접착됨으로써, 신뢰성 검사에 의해 패키지 몸체의 내부로 공급된 수증기가 타이 바를 걸쳐 다이 패드의 상부 면과 접착된 칩의 가장자리 하부 면간에 발생되던 계면 박리를 차단하여 박리를 방지하는 효과를 갖는다. 또한, 상기 패키지는 상기 이유로 인하여, 흡습된 수증기에 의해 상기 칩의 상부 면에 형성된 복수 개의 본딩 패드들이 부식되는 단점도 방지되는 효과를 갖는다.

Claims (4)

  1. 상부 면에 복수 개의 본딩 패드들을 갖는 칩;
    각 모서리 부분에 관통 부분이 형성되어 있으며, 상기 칩의 가장자리 하부 면이 상기 관통 부분에 걸쳐 상부 면에 접착된 다이 패드;
    상기 본딩 패드들에 각기 전기적 연결된 내부 리드들;
    상기 다이 패드들의 적어도 한 부분 이상이 기계적 연결된 타이 바;
    상기 칩, 다이 패드, 및 내부 리드들을 포함하는 전기적 연결 부분과 타이 바들이 내재·봉지된 패키지 몸체; 및
    상기 패키지 몸체에 대하여 돌출되어 있으며, 상기 내부 리드들에 각기 대응되어 일체로 형성된 외부 리드들;
    을 포함하는 것을 특징으로 하는 반도체 칩 패키지.
  2. 제 1항에 있어서, 상기 관통 부분이 성형 수지에 의하여 충전된 것을 특징으로 하는 반도체 칩 패키지.
  3. 제 1항에 있어서, 상기 관통 부분이 상기 다이 패드의 외곽에 대하여 인접된 내측 부분에 형성된 것을 특징으로 하는 반도체 칩 패키지.
  4. 제 1항에 있어서, 상기 칩의 가장자리 하부 면이 상기 관통 부분의 걸쳐지는 것을 특징으로 하는 반도체 칩 패키지.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734425B1 (ko) * 2001-03-05 2007-07-03 삼성전자주식회사 변형 방지용 리드 프레임을 갖는 이중 칩 패키지

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2877122B2 (ja) * 1997-01-20 1999-03-31 ソニー株式会社 半導体装置及びリードフレーム
US6157074A (en) * 1997-07-16 2000-12-05 Hyundai Electronics Industries Co., Ltd. Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same
JPH11307713A (ja) * 1998-04-24 1999-11-05 Sony Corp 半導体装置用リードフレーム
KR100265566B1 (ko) * 1998-05-12 2000-09-15 김영환 칩 스택 패키지
US20020030257A1 (en) * 1999-06-18 2002-03-14 Joseph M. Brand Semiconductor device utiling an encapsulant for locking a semiconductor die to circuit substrate
KR100335480B1 (ko) * 1999-08-24 2002-05-04 김덕중 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지
JP3602997B2 (ja) * 1999-12-15 2004-12-15 松下電器産業株式会社 半導体装置及び半導体装置の製造方法
EP1352426A2 (en) * 2000-08-17 2003-10-15 Authentec Inc. Methods and apparatus for making integrated circuit package including opening exposing portion of the ic
TW472951U (en) * 2000-10-16 2002-01-11 Siliconix Taiwan Ltd Leadframe chip with trench
US7148561B2 (en) * 2001-03-29 2006-12-12 Siliconware Precision Industries Co., Ltd. Ball grid array substrate strip with warpage-preventive linkage structure
US7034382B2 (en) * 2001-04-16 2006-04-25 M/A-Com, Inc. Leadframe-based chip scale package
EP1302983A1 (en) * 2001-10-15 2003-04-16 Siliconix (Taiwan) Ltd. Leadframe having slots in a die pad
DE10162676B4 (de) * 2001-12-19 2005-06-02 Infineon Technologies Ag Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben
DE102007044620A1 (de) * 2007-09-19 2009-04-16 Semikron Elektronik Gmbh & Co. Kg Anordnung mit einer Verbindungseinrichtung und mindestens einem Halbleiterbauelement
US8492887B2 (en) * 2010-03-25 2013-07-23 Stats Chippac Ltd. Integrated circuit packaging system with leadframe and method of manufacture thereof
WO2015170399A1 (ja) * 2014-05-09 2015-11-12 三菱電機株式会社 半導体モジュール
US10446507B2 (en) 2017-08-30 2019-10-15 Micron Technology, Inc. Semiconductor devices and semiconductor dice including electrically conductive interconnects between die rings

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4952999A (en) * 1988-04-26 1990-08-28 National Semiconductor Corporation Method and apparatus for reducing die stress
JP2611748B2 (ja) * 1995-01-25 1997-05-21 日本電気株式会社 樹脂封止型半導体装置
JPH08236683A (ja) * 1995-02-28 1996-09-13 Nec Corp リードフレーム

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100734425B1 (ko) * 2001-03-05 2007-07-03 삼성전자주식회사 변형 방지용 리드 프레임을 갖는 이중 칩 패키지

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Publication number Publication date
JP2857382B2 (ja) 1999-02-17
JPH1092973A (ja) 1998-04-10
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US5847446A (en) 1998-12-08

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