JPH1092973A - 半導体チップパッケージ - Google Patents
半導体チップパッケージInfo
- Publication number
- JPH1092973A JPH1092973A JP9156914A JP15691497A JPH1092973A JP H1092973 A JPH1092973 A JP H1092973A JP 9156914 A JP9156914 A JP 9156914A JP 15691497 A JP15691497 A JP 15691497A JP H1092973 A JPH1092973 A JP H1092973A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- chip
- bonding pad
- chip bonding
- slot
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49503—Lead-frames or other flat leads characterised by the die pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05553—Shape in top view being rectangular
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/0555—Shape
- H01L2224/05552—Shape in top view
- H01L2224/05554—Shape in top view being square
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/27—Manufacturing methods
- H01L2224/27011—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature
- H01L2224/27013—Involving a permanent auxiliary member, i.e. a member which is left at least partly in the finished device, e.g. coating, dummy feature for holding or confining the layer connector, e.g. solder flow barrier
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/3201—Structure
- H01L2224/32012—Structure relative to the bonding area, e.g. bond pad
- H01L2224/32014—Structure relative to the bonding area, e.g. bond pad the layer connector being smaller than the bonding area, e.g. bond pad
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
- H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
- H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
- H01L2224/321—Disposition
- H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/85447—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
- H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/8546—Iron (Fe) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/10—Details of semiconductor or other solid state devices to be connected
- H01L2924/1015—Shape
- H01L2924/1016—Shape being a cuboid
- H01L2924/10161—Shape being a cuboid with a rectangular active surface
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/35—Mechanical effects
- H01L2924/351—Thermal stress
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】 界面剥離やクラックのような不良の発生を防
止することが可能な半導体チップパッケージを提供す
る。 【解決手段】 第1面と第2面を有し、第1面に複数の
入出力パッド112が形成された半導体チップ110
と、半導体チップの第2面に接着され、かつ、周縁部に
少なくとも1つのスロット124が形成されて、半導体
チップの第2面の端部がスロットに沿って位置してスロ
ットを介して外部に露出するようにしたチップ接着パッ
ド120と、入出力パッドの各々に対応するように半導
体チップの周囲に配置され、一端部が各々ワイヤにより
入出力パッドに電気的に連結された複数のリード150
と、半導体チップ、チップ接着パッド、ワイヤ及びリー
ドの一端部を封止する成形樹脂160とを含む。
止することが可能な半導体チップパッケージを提供す
る。 【解決手段】 第1面と第2面を有し、第1面に複数の
入出力パッド112が形成された半導体チップ110
と、半導体チップの第2面に接着され、かつ、周縁部に
少なくとも1つのスロット124が形成されて、半導体
チップの第2面の端部がスロットに沿って位置してスロ
ットを介して外部に露出するようにしたチップ接着パッ
ド120と、入出力パッドの各々に対応するように半導
体チップの周囲に配置され、一端部が各々ワイヤにより
入出力パッドに電気的に連結された複数のリード150
と、半導体チップ、チップ接着パッド、ワイヤ及びリー
ドの一端部を封止する成形樹脂160とを含む。
Description
【0001】
【発明の属する技術分野】本発明は、半導体チップパッ
ケージに関し、より詳細には、周縁部にスロットが形成
されたチップ接着パッドを備え、半導体チップの端部が
スロットに沿って位置し、このスロットを介して成形樹
脂が直接半導体チップの下面に接するようにしたプラス
チック成形された半導体チップパッケージに関する。
ケージに関し、より詳細には、周縁部にスロットが形成
されたチップ接着パッドを備え、半導体チップの端部が
スロットに沿って位置し、このスロットを介して成形樹
脂が直接半導体チップの下面に接するようにしたプラス
チック成形された半導体チップパッケージに関する。
【0002】
【従来の技術】近年、電子工業分野においては、軽量
化、小型化、高速化、多機能化、高性能化、高信頼性及
び低コスト化が追求されている。このような製品設計の
目標達成を可能にする技術の一つが、パッケージ組立技
術である。パッケージの主要機能は、(1)半導体チッ
プの回路を駆動する電流経路を提供し、(2)半導体チ
ップに入力または半導体チップから出力される電気信号
を分配し、(3)半導体チップの回路から発生する熱を
除去し、(4)半導体チップを支持すると共に外部汚染
から保護することである。
化、小型化、高速化、多機能化、高性能化、高信頼性及
び低コスト化が追求されている。このような製品設計の
目標達成を可能にする技術の一つが、パッケージ組立技
術である。パッケージの主要機能は、(1)半導体チッ
プの回路を駆動する電流経路を提供し、(2)半導体チ
ップに入力または半導体チップから出力される電気信号
を分配し、(3)半導体チップの回路から発生する熱を
除去し、(4)半導体チップを支持すると共に外部汚染
から保護することである。
【0003】従来のプラスチック成形された半導体チッ
プパッケージは、一般に半導体チップがチップ接着パッ
ドに接着される構造を有する。半導体チップには、入出
力パッドが形成されており、この入出力パッドは、ワイ
ヤによりリードに電気的に連結される。リード、チッ
プ、チップ接着パッド及びワイヤは、成形樹脂により封
止される。従来のプラスチック成形パッケージの構造を
図4及び図5に示す。
プパッケージは、一般に半導体チップがチップ接着パッ
ドに接着される構造を有する。半導体チップには、入出
力パッドが形成されており、この入出力パッドは、ワイ
ヤによりリードに電気的に連結される。リード、チッ
プ、チップ接着パッド及びワイヤは、成形樹脂により封
止される。従来のプラスチック成形パッケージの構造を
図4及び図5に示す。
【0004】図4は、従来の半導体チップパッケージ1
00を示す部分切欠斜視図であり、図5は、図4のV−
V線に沿って切断した断面図である。
00を示す部分切欠斜視図であり、図5は、図4のV−
V線に沿って切断した断面図である。
【0005】図4及び図5に示すように、従来のプラス
チック成形パッケージ100は、複数の入出力パッド1
2を備えた半導体チップ10が、接着剤30によりチッ
プ接着パッド20に接着される構造を有する。半導体チ
ップ10の入出力パッド12は、ワイヤ40によりリー
ド50に電気的に連結される。半導体チップ10及びチ
ップ接着パッド20は、外部からの汚染を防止するため
に、成形樹脂60で封止される。また、リード50のワ
イヤ接続部分及びワイヤ40も、成形樹脂60で封止さ
れる。リード50の他端部分は、成形樹脂60から外部
に突出する。図4の参照符号22は、チップ接着パッド
22を支持するために使用されるタイバーを示す。
チック成形パッケージ100は、複数の入出力パッド1
2を備えた半導体チップ10が、接着剤30によりチッ
プ接着パッド20に接着される構造を有する。半導体チ
ップ10の入出力パッド12は、ワイヤ40によりリー
ド50に電気的に連結される。半導体チップ10及びチ
ップ接着パッド20は、外部からの汚染を防止するため
に、成形樹脂60で封止される。また、リード50のワ
イヤ接続部分及びワイヤ40も、成形樹脂60で封止さ
れる。リード50の他端部分は、成形樹脂60から外部
に突出する。図4の参照符号22は、チップ接着パッド
22を支持するために使用されるタイバーを示す。
【0006】チップ接着パッド20は、リード50と同
様に、銅合金又はFe−Ni合金のような金属よりな
り、成形樹脂60及び接着剤30は、エポキシ樹脂のよ
うな樹脂よりなる。従って、それらの材料により熱膨張
係数が互いに相違している。そこで、外部基板にパッケ
ージをソルダ結合させる際やパッケージの信頼性テスト
の際にパッケージが高温に露出されると、各種の問題が
生ずる。すなわち、熱膨張係数の差異に起因してチップ
接着パッド20と成形樹脂60との間又はチップ接着パ
ッド20と接着剤30との間の界面で熱的応力や機械的
な応力が発生し、このようなパッケージ内の応力は、界
面剥離や成形樹脂のクラックを引き起こす。パッケージ
クラックは、界面のボイドに凝縮された水蒸気又は成形
樹脂自体に吸湿された水蒸気の急激な体積膨張に起因す
る圧力により生じる。さらに、水蒸気や汚染物質がチッ
プの上面に至ると、入出力パッドの腐蝕を引き起こす。
様に、銅合金又はFe−Ni合金のような金属よりな
り、成形樹脂60及び接着剤30は、エポキシ樹脂のよ
うな樹脂よりなる。従って、それらの材料により熱膨張
係数が互いに相違している。そこで、外部基板にパッケ
ージをソルダ結合させる際やパッケージの信頼性テスト
の際にパッケージが高温に露出されると、各種の問題が
生ずる。すなわち、熱膨張係数の差異に起因してチップ
接着パッド20と成形樹脂60との間又はチップ接着パ
ッド20と接着剤30との間の界面で熱的応力や機械的
な応力が発生し、このようなパッケージ内の応力は、界
面剥離や成形樹脂のクラックを引き起こす。パッケージ
クラックは、界面のボイドに凝縮された水蒸気又は成形
樹脂自体に吸湿された水蒸気の急激な体積膨張に起因す
る圧力により生じる。さらに、水蒸気や汚染物質がチッ
プの上面に至ると、入出力パッドの腐蝕を引き起こす。
【0007】このような問題を解決するために、界面剥
離及びボイドを減少させながら、半導体チップと成形樹
脂間の結合力を増加させる試みが提案されている。それ
は、図2に示すように、チップ接着パッド20の中央部
に開口部24を形成することである。しかしながら、界
面剥離やクラックのような好ましくない現象は主に半導
体チップ10又はチップ接着パッド20の端部で生ずる
ことを考慮すれば、この解決策では、開口部24が中心
部に形成されるので、あまり効果的でない。また、タイ
バー22と成形樹脂60との間の界面に沿って外部から
水分が浸透して、チップ接着パッド20と接着剤30と
の間の界面剥離を引き起こしたり、ひいてはチップ10
の端部や上面まで浸透して、入出力パッド12の不良を
引き起こすことがあった。
離及びボイドを減少させながら、半導体チップと成形樹
脂間の結合力を増加させる試みが提案されている。それ
は、図2に示すように、チップ接着パッド20の中央部
に開口部24を形成することである。しかしながら、界
面剥離やクラックのような好ましくない現象は主に半導
体チップ10又はチップ接着パッド20の端部で生ずる
ことを考慮すれば、この解決策では、開口部24が中心
部に形成されるので、あまり効果的でない。また、タイ
バー22と成形樹脂60との間の界面に沿って外部から
水分が浸透して、チップ接着パッド20と接着剤30と
の間の界面剥離を引き起こしたり、ひいてはチップ10
の端部や上面まで浸透して、入出力パッド12の不良を
引き起こすことがあった。
【0008】
【発明が解決しようとする課題】従って、本発明の目的
は、半導体チップと成形樹脂との間の結合力を向上させ
た半導体チップパッケージを提供することにある。
は、半導体チップと成形樹脂との間の結合力を向上させ
た半導体チップパッケージを提供することにある。
【0009】本発明の他の目的は、高い信頼性を有する
半導体チップパッケージを提供することにある。
半導体チップパッケージを提供することにある。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明は、周縁部に少なくとも1つのスロットが形
成されたチップ接着パッドを含む半導体チップパッケー
ジを提供する。上面に複数の入出力パッドが形成された
半導体チップは、チップ接着パッドに接着される。ま
た、半導体チップの周囲には、入出力パッドに対応する
ように複数のリードが配置される。リードの一端部は、
各々ワイヤを介して入出力パッドに電気的に連結され
る。半導体チップ、チップ接着パッド、ワイヤ及びリー
ドの一端部を成形樹脂により封止する。
に、本発明は、周縁部に少なくとも1つのスロットが形
成されたチップ接着パッドを含む半導体チップパッケー
ジを提供する。上面に複数の入出力パッドが形成された
半導体チップは、チップ接着パッドに接着される。ま
た、半導体チップの周囲には、入出力パッドに対応する
ように複数のリードが配置される。リードの一端部は、
各々ワイヤを介して入出力パッドに電気的に連結され
る。半導体チップ、チップ接着パッド、ワイヤ及びリー
ドの一端部を成形樹脂により封止する。
【0011】チップ接着パッドのスロットは、半導体チ
ップ下面の端部に対応するようにチップ接着パッドの周
縁部に形成され、チップ下面の端部は、スロットに沿っ
て位置し、スロットを介して外部に露出される。従っ
て、成形樹脂がチップ接着パッドのスロット内に充填さ
れると、成形樹脂が直接半導体チップ下面の端部に接着
されるので、界面剥離やクラックのような不良の発生を
防止することができる。スロットは、チップ接着パッド
の周縁部に沿って複数のスロットに分割されることが好
ましい。半導体チップは、チップ接着パッドの複数のス
ロットにより取り囲まれた内側領域に接着される。チッ
プ接着パッドの内側領域は、半導体チップより小さい
が、チップ接着パッドの全体面積は、半導体チップより
大きくすることが好ましい。チップ接着パッドは、四角
形状とすることができる。
ップ下面の端部に対応するようにチップ接着パッドの周
縁部に形成され、チップ下面の端部は、スロットに沿っ
て位置し、スロットを介して外部に露出される。従っ
て、成形樹脂がチップ接着パッドのスロット内に充填さ
れると、成形樹脂が直接半導体チップ下面の端部に接着
されるので、界面剥離やクラックのような不良の発生を
防止することができる。スロットは、チップ接着パッド
の周縁部に沿って複数のスロットに分割されることが好
ましい。半導体チップは、チップ接着パッドの複数のス
ロットにより取り囲まれた内側領域に接着される。チッ
プ接着パッドの内側領域は、半導体チップより小さい
が、チップ接着パッドの全体面積は、半導体チップより
大きくすることが好ましい。チップ接着パッドは、四角
形状とすることができる。
【0012】また、半導体チップパッケージは、チップ
接着パッドに結合された少なくとも1つのタイバーをさ
らに含むことが好ましい。この場合、スロットは、タイ
バーに隣接するチップ接着パッドの周縁部に形成すると
よい。
接着パッドに結合された少なくとも1つのタイバーをさ
らに含むことが好ましい。この場合、スロットは、タイ
バーに隣接するチップ接着パッドの周縁部に形成すると
よい。
【0013】
【発明の実施の形態】以下、添付の図面を参照して本発
明の実施形態をより詳細に説明する。
明の実施形態をより詳細に説明する。
【0014】図1は、本発明による半導体チップパッケ
ージ200の一例を示す切欠斜視図であり、半導体チッ
プ110の端部に対応するチップ接着パッド120の周
縁部にスロット124が形成された半導体チップパッケ
ージ200を示している。また、図2は、図1のII−
II線に沿って切断した断面図であり、図3は、図1及
び図2に示した半導体チップパッケージ200に使用さ
れる、スロット124が形成されたチップ接着パッド1
20の一例を示す平面図である。
ージ200の一例を示す切欠斜視図であり、半導体チッ
プ110の端部に対応するチップ接着パッド120の周
縁部にスロット124が形成された半導体チップパッケ
ージ200を示している。また、図2は、図1のII−
II線に沿って切断した断面図であり、図3は、図1及
び図2に示した半導体チップパッケージ200に使用さ
れる、スロット124が形成されたチップ接着パッド1
20の一例を示す平面図である。
【0015】図1乃至図3を参照すると、本発明による
半導体チップパッケージ200は、周縁部に沿って少な
くとも1つのスロット124が形成されたチップ接着パ
ッド120と、チップ接着パッド120上に接着される
半導体チップ110とを含む。半導体チップ110の上
面には、複数の入出力パッド112が形成されている。
半導体チップ110の下面は、接着剤130によりチッ
プ接着パッド120に接着される。半導体チップ110
の周囲には、複数の入出力パッド112とそれぞれ対応
して複数のリード150が配設され、各リード150の
一端部は、ワイヤ140により半導体チップ110の対
応する入出力パッド112とそれぞれ電気的に連結され
る。チップ110、チップ接着パッド120、ワイヤ1
40及びリード150のワイヤ接続部分は、成形樹脂1
60により封止される。リード150のワイヤ接続部分
と反対側の部分は、成形樹脂160から外部に突出す
る。成形樹脂160としては、エポキシモルディングコ
ンパウンドのようなエポキシ系の成形樹脂が好ましい。
半導体チップパッケージ200は、周縁部に沿って少な
くとも1つのスロット124が形成されたチップ接着パ
ッド120と、チップ接着パッド120上に接着される
半導体チップ110とを含む。半導体チップ110の上
面には、複数の入出力パッド112が形成されている。
半導体チップ110の下面は、接着剤130によりチッ
プ接着パッド120に接着される。半導体チップ110
の周囲には、複数の入出力パッド112とそれぞれ対応
して複数のリード150が配設され、各リード150の
一端部は、ワイヤ140により半導体チップ110の対
応する入出力パッド112とそれぞれ電気的に連結され
る。チップ110、チップ接着パッド120、ワイヤ1
40及びリード150のワイヤ接続部分は、成形樹脂1
60により封止される。リード150のワイヤ接続部分
と反対側の部分は、成形樹脂160から外部に突出す
る。成形樹脂160としては、エポキシモルディングコ
ンパウンドのようなエポキシ系の成形樹脂が好ましい。
【0016】成形樹脂160は、チップ接着パッド12
0のスロット124内に充填される。スロット124
は、チップ110の端部に対応するチップ接着パッド1
20の周縁部に形成されるので、チップ110下面の端
部は、スロット124に沿って位置して、スロット12
4を介して下部に露出される。従って、チップ110下
面の端部は、チップ接着パッド120に接着されるので
はなく、スロット124内に充填される成形樹脂160
に直接接着されるので、チップ110と成形樹脂160
間の結合力が向上し、これにより、熱膨張係数の差異に
起因する従来のような問題は解決できる。すなわち、界
面剥離やクラックのような不良が生じやすいチップ11
0の端部は、成形樹脂160に緊密に結合される。
0のスロット124内に充填される。スロット124
は、チップ110の端部に対応するチップ接着パッド1
20の周縁部に形成されるので、チップ110下面の端
部は、スロット124に沿って位置して、スロット12
4を介して下部に露出される。従って、チップ110下
面の端部は、チップ接着パッド120に接着されるので
はなく、スロット124内に充填される成形樹脂160
に直接接着されるので、チップ110と成形樹脂160
間の結合力が向上し、これにより、熱膨張係数の差異に
起因する従来のような問題は解決できる。すなわち、界
面剥離やクラックのような不良が生じやすいチップ11
0の端部は、成形樹脂160に緊密に結合される。
【0017】チップ接着パッド120は、チップ110
の形状に対応して四角形状である。チップ接着パッド1
20は、チップ110を安定的に支持するために、チッ
プ110より大きいことが好ましい。しかしながら、実
際にチップ110が接着される部分は、チップ接着パッ
ド120の全体ではなく、チップ接着パッド120のス
ロット124により取り囲まれた内側領域126であ
る。チップ接着パッド120の内側領域126はチップ
110より小さいので、チップ110の端部がスロット
124を介して露出される。
の形状に対応して四角形状である。チップ接着パッド1
20は、チップ110を安定的に支持するために、チッ
プ110より大きいことが好ましい。しかしながら、実
際にチップ110が接着される部分は、チップ接着パッ
ド120の全体ではなく、チップ接着パッド120のス
ロット124により取り囲まれた内側領域126であ
る。チップ接着パッド120の内側領域126はチップ
110より小さいので、チップ110の端部がスロット
124を介して露出される。
【0018】なお、チップ接着パッド120の内側領域
126は、スロット124により外側領域128と区分
されるが、完全に2つの領域に分離されるものではな
く、互いに連結されている。すなわち、スロット124
は、チップ接着パッド120の周縁部に沿って複数のス
ロットに分割されている。図3に、複数のスロット12
4を有するチップ接着パッド120の一例を示す。
126は、スロット124により外側領域128と区分
されるが、完全に2つの領域に分離されるものではな
く、互いに連結されている。すなわち、スロット124
は、チップ接着パッド120の周縁部に沿って複数のス
ロットに分割されている。図3に、複数のスロット12
4を有するチップ接着パッド120の一例を示す。
【0019】本発明による半導体チップパッケージ20
0は、チップ接着パッド120に連結された少なくとも
1つのタイバー122をさらに含んでもよい。タイバー
122は、チップ接着パッド120に機械的な安定性を
提供する。タイバー122がチップ接着パッド120に
結合される場合には、チップ接着パッド120のスロッ
ト124は、周縁部、特に、タイバー122に隣接して
形成することが好ましい。タイバー122に隣接して形
成されたスロット124は、水分や汚染物質がチップ1
10の上面や端部に至る直接的な連結経路を遮断するこ
とができ、これにより、界面剥離やクラックばかりでな
く入出力パッドの腐蝕のような不良を防止することがで
きる。
0は、チップ接着パッド120に連結された少なくとも
1つのタイバー122をさらに含んでもよい。タイバー
122は、チップ接着パッド120に機械的な安定性を
提供する。タイバー122がチップ接着パッド120に
結合される場合には、チップ接着パッド120のスロッ
ト124は、周縁部、特に、タイバー122に隣接して
形成することが好ましい。タイバー122に隣接して形
成されたスロット124は、水分や汚染物質がチップ1
10の上面や端部に至る直接的な連結経路を遮断するこ
とができ、これにより、界面剥離やクラックばかりでな
く入出力パッドの腐蝕のような不良を防止することがで
きる。
【0020】チップ110の入出力パッド112は、チ
ップ110上面の対向する周縁部に形成される。チップ
110の下部に位置するスロット124は、入出力パッ
ド112と垂直方向に見て対応する位置に形成すること
が好ましい。図2に示す例で説明すると、チップ110
上面の入出力パッド112に対応するチップ110の下
面には、チップ接着パッド120は存在せず、スロット
124内の成形樹脂160が存在する。このような垂直
構造は、界面剥離やクラックの発生を減少させることに
加えて、チップ110上面の入出力パッドに有益な影響
を及ぼす。
ップ110上面の対向する周縁部に形成される。チップ
110の下部に位置するスロット124は、入出力パッ
ド112と垂直方向に見て対応する位置に形成すること
が好ましい。図2に示す例で説明すると、チップ110
上面の入出力パッド112に対応するチップ110の下
面には、チップ接着パッド120は存在せず、スロット
124内の成形樹脂160が存在する。このような垂直
構造は、界面剥離やクラックの発生を減少させることに
加えて、チップ110上面の入出力パッドに有益な影響
を及ぼす。
【0021】さらに、従来のパッケージでは、所期の目
的を達成するためには、図5の開口部24が所定のサイ
ズを有していなければならないので、多様なチップに適
用することが困難であった。しかしながら、本発明によ
れば、スロットをチップの端部に対応するように形成す
ることにより、サイズが異なる多様な半導体チップに容
易に適用することができる。
的を達成するためには、図5の開口部24が所定のサイ
ズを有していなければならないので、多様なチップに適
用することが困難であった。しかしながら、本発明によ
れば、スロットをチップの端部に対応するように形成す
ることにより、サイズが異なる多様な半導体チップに容
易に適用することができる。
【0022】
【発明の効果】以上説明したように、本発明によれば、
成形樹脂がスロット内に充填され、これにより成形樹脂
がチップの下面に直接接着するので、界面剥離やクラッ
クのような不良の発生を確実に防止することができる。
従って、半導体チップと成形樹脂間の結合力が向上した
半導体チップパッケージを得ることができる。
成形樹脂がスロット内に充填され、これにより成形樹脂
がチップの下面に直接接着するので、界面剥離やクラッ
クのような不良の発生を確実に防止することができる。
従って、半導体チップと成形樹脂間の結合力が向上した
半導体チップパッケージを得ることができる。
【図1】本発明による半導体チップパッケージの一例で
あって、半導体チップの端部に対応するチップ接着パッ
ドの周縁部にスロットが形成された半導体チップパッケ
ージを示す部分切欠斜視図である。
あって、半導体チップの端部に対応するチップ接着パッ
ドの周縁部にスロットが形成された半導体チップパッケ
ージを示す部分切欠斜視図である。
【図2】図1のII−II線に沿って切断した断面図で
ある。
ある。
【図3】図1及び図2に示す半導体チップパッケージに
使用される、スロットが形成されたチップ接着パッドの
一例を示す平面図である。
使用される、スロットが形成されたチップ接着パッドの
一例を示す平面図である。
【図4】従来の半導体チップパッケージを示す部分切欠
斜視図である。
斜視図である。
【図5】図4のV−V線に沿って切断した断面図であ
る。
る。
110 半導体チップ 112 入出力パッド 120 チップ接着パッド 122 タイバー 124 スロット 126 内側領域 128 外側領域 140 ワイヤ 150 リード 200 半導体チップパッケージ
Claims (9)
- 【請求項1】 第1面と第2面を有し、前記第1面に複
数の入出力パッドが形成された半導体チップと、 前記半導体チップの前記第2面に接着され、かつ、周縁
部に少なくとも1つのスロットが形成されて、前記半導
体チップの前記第2面の端部が前記スロットに沿って位
置して前記スロットを介して外部に露出するようにした
チップ接着パッドと、 前記入出力パッドの各々に対応するように前記半導体チ
ップの周囲に配置され、一端部が各々ワイヤにより前記
入出力パッドに電気的に連結された複数のリードと、 前記半導体チップ、前記チップ接着パッド、前記ワイヤ
及び前記リードの一端部を封止する成形樹脂と、を含む
ことを特徴とする半導体チップパッケージ。 - 【請求項2】 前記成形樹脂は、前記チップ接着パッド
の前記スロット内に充填され、これにより前記成形樹脂
が前記半導体チップの前記第2面の端部に接着されるこ
とを特徴とする請求項1記載の半導体チップパッケー
ジ。 - 【請求項3】 前記スロットは、前記チップ接着パッド
の周縁部に沿って複数のスロットに分割されたことを特
徴とする請求項2記載の半導体チップパッケージ。 - 【請求項4】 前記チップ接着パッドは、前記複数のス
ロットにより取り囲まれた内側領域を有し、前記半導体
チップは、前記チップ接着パッドの内側領域に接着され
ることを特徴とする請求項3記載の半導体チップパッケ
ージ。 - 【請求項5】 前記チップ接着パッドの内側領域は、前
記半導体チップより小さく、前記チップ接着パッドの全
体面積は、前記半導体チップより大きいことを特徴とす
る請求項4記載の半導体チップパッケージ。 - 【請求項6】 前記チップ接着パッドは、四角形状であ
ることを特徴とする請求項2記載の半導体チップパッケ
ージ。 - 【請求項7】 前記チップ接着パッドに結合された少な
くとも1つのタイバーをさらに含むことを特徴とする請
求項2記載の半導体チップパッケージ。 - 【請求項8】 前記チップ接着パッドの周縁部に形成さ
れる前記少なくとも1つのスロットは、前記タイバーに
隣接することを特徴とする請求項7記載の半導体チップ
パッケージ。 - 【請求項9】 前記成形樹脂は、エポキシモルディング
コンパウンドであることを特徴とする請求項2記載の半
導体チップパッケージ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1996-38730 | 1996-09-06 | ||
KR1019960038730A KR100231086B1 (ko) | 1996-09-06 | 1996-09-06 | 관통 슬릿이 형성된 다이패드를 포함하는 반도체 칩 패키지 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1092973A true JPH1092973A (ja) | 1998-04-10 |
JP2857382B2 JP2857382B2 (ja) | 1999-02-17 |
Family
ID=19473021
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP9156914A Expired - Fee Related JP2857382B2 (ja) | 1996-09-06 | 1997-06-13 | 半導体チップパッケージ |
Country Status (3)
Country | Link |
---|---|
US (1) | US5847446A (ja) |
JP (1) | JP2857382B2 (ja) |
KR (1) | KR100231086B1 (ja) |
Families Citing this family (18)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2877122B2 (ja) * | 1997-01-20 | 1999-03-31 | ソニー株式会社 | 半導体装置及びリードフレーム |
US6157074A (en) * | 1997-07-16 | 2000-12-05 | Hyundai Electronics Industries Co., Ltd. | Lead frame adapted for variable sized devices, semiconductor package with such lead frame and method for using same |
JPH11307713A (ja) * | 1998-04-24 | 1999-11-05 | Sony Corp | 半導体装置用リードフレーム |
KR100265566B1 (ko) * | 1998-05-12 | 2000-09-15 | 김영환 | 칩 스택 패키지 |
US20020030257A1 (en) | 1999-06-18 | 2002-03-14 | Joseph M. Brand | Semiconductor device utiling an encapsulant for locking a semiconductor die to circuit substrate |
KR100335480B1 (ko) * | 1999-08-24 | 2002-05-04 | 김덕중 | 칩 패드가 방열 통로로 사용되는 리드프레임 및 이를 포함하는반도체 패키지 |
JP3602997B2 (ja) * | 1999-12-15 | 2004-12-15 | 松下電器産業株式会社 | 半導体装置及び半導体装置の製造方法 |
AU2001284962A1 (en) * | 2000-08-17 | 2002-02-25 | Authentec, Inc. | Methods and apparatus for making integrated circuit package including opening exposing portion of the ic |
TW472951U (en) * | 2000-10-16 | 2002-01-11 | Siliconix Taiwan Ltd | Leadframe chip with trench |
KR100734425B1 (ko) * | 2001-03-05 | 2007-07-03 | 삼성전자주식회사 | 변형 방지용 리드 프레임을 갖는 이중 칩 패키지 |
US7148561B2 (en) * | 2001-03-29 | 2006-12-12 | Siliconware Precision Industries Co., Ltd. | Ball grid array substrate strip with warpage-preventive linkage structure |
US7034382B2 (en) * | 2001-04-16 | 2006-04-25 | M/A-Com, Inc. | Leadframe-based chip scale package |
EP1302983A1 (en) * | 2001-10-15 | 2003-04-16 | Siliconix (Taiwan) Ltd. | Leadframe having slots in a die pad |
DE10162676B4 (de) * | 2001-12-19 | 2005-06-02 | Infineon Technologies Ag | Elektronisches Bauteil mit einem Halbleiterchip und einer Umverdrahtungsplatte und Systemträger für mehrere elektronische Bauteile sowie Verfahren zur Herstellung derselben |
DE102007044620A1 (de) * | 2007-09-19 | 2009-04-16 | Semikron Elektronik Gmbh & Co. Kg | Anordnung mit einer Verbindungseinrichtung und mindestens einem Halbleiterbauelement |
US8492887B2 (en) * | 2010-03-25 | 2013-07-23 | Stats Chippac Ltd. | Integrated circuit packaging system with leadframe and method of manufacture thereof |
US9935040B2 (en) * | 2014-05-09 | 2018-04-03 | Mitsubishi Electric Corporation | Semiconductor module |
US10446507B2 (en) | 2017-08-30 | 2019-10-15 | Micron Technology, Inc. | Semiconductor devices and semiconductor dice including electrically conductive interconnects between die rings |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4952999A (en) * | 1988-04-26 | 1990-08-28 | National Semiconductor Corporation | Method and apparatus for reducing die stress |
JP2611748B2 (ja) * | 1995-01-25 | 1997-05-21 | 日本電気株式会社 | 樹脂封止型半導体装置 |
JPH08236683A (ja) * | 1995-02-28 | 1996-09-13 | Nec Corp | リードフレーム |
-
1996
- 1996-09-06 KR KR1019960038730A patent/KR100231086B1/ko not_active IP Right Cessation
-
1997
- 1997-06-13 JP JP9156914A patent/JP2857382B2/ja not_active Expired - Fee Related
- 1997-08-06 US US08/906,875 patent/US5847446A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
KR100231086B1 (ko) | 1999-11-15 |
KR19980020296A (ko) | 1998-06-25 |
US5847446A (en) | 1998-12-08 |
JP2857382B2 (ja) | 1999-02-17 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP2857382B2 (ja) | 半導体チップパッケージ | |
KR970010678B1 (ko) | 리드 프레임 및 이를 이용한 반도체 패키지 | |
KR950009626B1 (ko) | 수지 봉지형 반도체 장치 | |
JP2756597B2 (ja) | モールド型半導体パッケージ | |
US20030045029A1 (en) | Semiconductor device and method for manufacturing the same | |
KR960012647B1 (ko) | 반도체장치 및 그 제조방법 | |
US7537965B2 (en) | Manufacturing method for a leadless multi-chip electronic module | |
KR20080015724A (ko) | 몰딩된 리드 부착물을 갖는 플라스틱 오버몰딩된 패키지들 | |
KR100253376B1 (ko) | 칩 사이즈 반도체 패키지 및 그의 제조 방법 | |
US6541870B1 (en) | Semiconductor package with stacked chips | |
KR100352120B1 (ko) | 리드프레임의 구조 및 이를 이용한 반도체 패키지 | |
JPS6223096Y2 (ja) | ||
KR100198312B1 (ko) | 리드프레임의 구조 및 이를 이용한 반도체 패키지 | |
JP2007042702A (ja) | 半導体装置 | |
KR0156515B1 (ko) | 반도체 패키지 | |
KR100279249B1 (ko) | 적층형패키지및그의제조방법 | |
KR100419950B1 (ko) | 가용성회로기판을이용한볼그리드어레이반도체패키지의제조방법 | |
KR0167281B1 (ko) | 비엘피 패키지 | |
KR100476667B1 (ko) | 리드프레임및이를이용한반도체칩패키지 | |
JPH0831986A (ja) | 放熱板付半導体装置 | |
JP2005150693A (ja) | チップパッケージ構造 | |
US5905300A (en) | Reinforced leadframe to substrate attachment | |
JPH0579173B2 (ja) | ||
JPH03268347A (ja) | 半導体装置 | |
JPH0714967A (ja) | リードフレーム |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071127 Year of fee payment: 9 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081127 Year of fee payment: 10 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091127 Year of fee payment: 11 |
|
LAPS | Cancellation because of no payment of annual fees |